JP6052353B2

JP6052353B2 - Solid-state imaging device, manufacturing method, and electronic apparatus

Info

Publication number: JP6052353B2
Application number: JP2015152904A
Authority: JP
Inventors: 智弘大久保; 表徳遠藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2015-07-31
Filing date: 2015-07-31
Publication date: 2016-12-27
Anticipated expiration: 2031-09-16
Also published as: JP2015228510A

Description

本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、より良好な画素信号を得ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。 The present disclosure relates to a solid-state imaging device, a manufacturing method, and an electronic device, and more particularly to a solid-state imaging device, a manufacturing method, and an electronic device that can obtain better pixel signals.

従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。 Conventionally, solid-state imaging devices such as CMOS (Complementary Metal Oxide Semiconductor) image sensors and CCDs (Charge Coupled Devices) have been widely used in digital still cameras, digital video cameras, and the like.

例えば、CMOSイメージセンサに入射した光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷が、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、受光量に応じたレベルの画素信号に変換される。 For example, light incident on a CMOS image sensor is photoelectrically converted in a PD (Photodiode) included in the pixel. Then, the charges generated in the PD are transferred to an FD (Floating Diffusion) via a transfer transistor, and converted into a pixel signal having a level corresponding to the amount of received light.

ところで、従来のCMOSイメージセンサでは、一般的に各画素から画素信号を行ごとに順次読み出す方式、いわゆるローリングシャッタ方式が採用されているため、露光タイミングの違いによって画像に歪みが発生することがあった。 By the way, the conventional CMOS image sensor generally employs a so-called rolling shutter method in which pixel signals are sequentially read out from each pixel, so that the image may be distorted due to a difference in exposure timing. It was.

そこで、例えば、特許文献１には、画素内に電荷保持部を設けることによって、全ての画素から画素信号を同時に読み出す方式、いわゆるグローバルシャッタ方式を採用し、全画素同時電子シャッタ機能を備えたCMOSイメージセンサが開示されている。グローバルシャッタ方式を採用することにより、露光タイミングが全ての画素で同一になり、画像に歪みが発生することを回避することができる。 Therefore, for example, Patent Document 1 employs a so-called global shutter method in which a pixel signal is simultaneously read from all pixels by providing a charge holding unit in a pixel, and a CMOS having an all-pixel simultaneous electronic shutter function. An image sensor is disclosed. By adopting the global shutter system, it is possible to avoid the occurrence of distortion in the image because the exposure timing is the same for all pixels.

ところで、画素内に電荷保持部を設けた構成を採用した場合には、画素レイアウトが制限されてしまうため、開口率が小さくなり、ＰＤの感度が低下したり、ＰＤおよび電荷保持部の容量が低下したりすることが懸念される。さらに、電荷保持中の電荷保持部に光が入射することにより、光学的なノイズが発生することも懸念される。 By the way, when the configuration in which the charge holding portion is provided in the pixel is adopted, the pixel layout is limited, so that the aperture ratio is reduced, the sensitivity of the PD is lowered, and the capacitance of the PD and the charge holding portion is reduced. There is a concern that it may decrease. Furthermore, there is a concern that optical noise may be generated when light enters the charge holding portion during charge holding.

図１を参照して、電荷保持部に入射する光について説明する。図１には、CMOSイメージセンサが有する１つの画素についての断面的な構成例が示されている。 With reference to FIG. 1, light incident on the charge holding unit will be described. FIG. 1 shows a cross-sectional configuration example of one pixel included in a CMOS image sensor.

図１に示すように、画素１１は、半導体基板１２、酸化膜１３、配線層１４、カラーフィルタ層１５、およびオンチップレンズ１６が積層されて構成されている。さらに、半導体基板１２には、ＰＤ１７および電荷保持部１８が形成されており、画素１１において、ＰＤ１７が形成されている領域がＰＤ領域１９とされ、電荷保持部１８が形成されている領域が電荷保持領域２０とされる。また、配線層１４には、ＰＤ１７に対応する領域が開口するような開口部が形成された遮光膜２１が配設されている。 As shown in FIG. 1, the pixel 11 is configured by stacking a semiconductor substrate 12, an oxide film 13, a wiring layer 14, a color filter layer 15, and an on-chip lens 16. Further, the PD 17 and the charge holding unit 18 are formed on the semiconductor substrate 12. In the pixel 11, the region where the PD 17 is formed is the PD region 19, and the region where the charge holding unit 18 is formed is the charge. The holding area 20 is used. Further, the wiring layer 14 is provided with a light shielding film 21 in which an opening is formed so that a region corresponding to the PD 17 is opened.

このような構成の画素１１において、オンチップレンズ１６により集光され、カラーフィルタ層１５および配線層１４を透過した光は、酸化膜１３の開口部を通過してＰＤ１７に照射される。ところが、図１において白抜きの矢印で示されるように、斜め方向から光が入射した場合、その光が、ＰＤ１７を通過して、電荷保持領域２０に入射することがある。そして、電荷保持領域２０に入射した光が半導体基板１２の深部において光電変換されて発生した電荷が、電荷保持中の電荷保持部１８に漏れ込むと、光学的なノイズとなってしまう。 In the pixel 11 having such a configuration, the light condensed by the on-chip lens 16 and transmitted through the color filter layer 15 and the wiring layer 14 passes through the opening of the oxide film 13 and is irradiated to the PD 17. However, as indicated by the white arrow in FIG. 1, when light enters from an oblique direction, the light may pass through the PD 17 and enter the charge holding region 20. When the light incident on the charge holding region 20 is photoelectrically converted in the deep part of the semiconductor substrate 12 and leaks into the charge holding unit 18 holding the charge, optical noise is generated.

また、近年、例えば、特許文献２に開示されているように、裏面照射型のCMOSイメージセンサが開発されている。裏面照射型のCMOSイメージセンサでは、画素内の配線層がセンサの裏側（光が入射する側に対して反対側）に形成することができるため、配線層による入射光のケラレを抑制することができる。 In recent years, for example, as disclosed in Patent Document 2, a back-illuminated CMOS image sensor has been developed. In back-illuminated CMOS image sensors, the wiring layer in the pixel can be formed on the back side of the sensor (opposite to the side on which light is incident), thus suppressing vignetting of incident light by the wiring layer. it can.

図２には、裏面照射型のCMOSイメージセンサが有する１つの画素についての断面的な構成例が示されている。また、図２において、図１の画素１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。 FIG. 2 shows a cross-sectional configuration example of one pixel included in the backside illumination type CMOS image sensor. Further, in FIG. 2, the same reference numerals are given to configurations common to the pixel 11 in FIG. 1, and detailed description thereof is omitted.

図２に示すように、画素１１’は、半導体基板１２に対して配線層１４が設けられる半導体基板１２の表面に対して反対側となる裏面（図２の上側を向く面）に対して光が照射される構成となっている。また、画素１１’では、半導体基板１２の裏面側に電荷保持部１８が形成され、半導体基板１２およびカラーフィルタ層１５の間に遮光膜２１を有する遮光層２２が形成されている。 As shown in FIG. 2, the pixel 11 ′ is light with respect to the back surface (the surface facing the upper side in FIG. 2) opposite to the surface of the semiconductor substrate 12 on which the wiring layer 14 is provided. Is configured to be irradiated. In the pixel 11 ′, the charge holding portion 18 is formed on the back surface side of the semiconductor substrate 12, and the light shielding layer 22 having the light shielding film 21 is formed between the semiconductor substrate 12 and the color filter layer 15.

このように構成されている裏面照射型のCMOSイメージセンサの画素１１’では、ＰＤ１７の感度を向上させることができる。しかしながら、電荷保持部１８が半導体基板１２の表面側に形成されるため、つまり、入射光に対しては半導体基板１２の深い領域に形成されるため、電荷保持部１８への光の漏れ込みを防止することは困難であった。 In the pixel 11 ′ of the backside illumination type CMOS image sensor configured as described above, the sensitivity of the PD 17 can be improved. However, since the charge holding portion 18 is formed on the front surface side of the semiconductor substrate 12, that is, for the incident light, it is formed in a deep region of the semiconductor substrate 12, so that light leaks into the charge holding portion 18. It was difficult to prevent.

つまり、図２において白抜きの矢印で示されているように、角度を持ってオンチップレンズ１６を通過した光は、ＰＤ領域１９上に形成されている遮光膜２１の開口部を通過して、電荷保持部１８に漏れ込むことがある。そして、電荷保持中の電荷保持部１８に漏れ込むと、光学的なノイズとなってしまう。 That is, as indicated by the white arrow in FIG. 2, the light having passed through the on-chip lens 16 at an angle passes through the opening of the light shielding film 21 formed on the PD region 19. May leak into the charge holding unit 18. And if it leaks into the electric charge holding part 18 which is holding electric charge, it will become optical noise.

特開２００８−１０３６４７号公報JP 2008-103647 A 特開２００３−３１７８５号公報JP 2003-31785 A

上述したように、画素内に電荷保持部を設けた構成においては、ＰＤが小型化されるためにＰＤの感度が低下するとともに、電荷保持中の電荷保持部に光が漏れ込むことにより光学的なノイズが発生することがあり、良好な画素信号を得ることが困難であった。 As described above, in the configuration in which the charge holding unit is provided in the pixel, the PD is reduced in size, so that the sensitivity of the PD is lowered and light leaks into the charge holding unit that is holding the charge. Noise may occur, and it is difficult to obtain a good pixel signal.

本開示は、このような状況に鑑みてなされたものであり、より良好な画素信号を得ることができるようにするものである。 This indication is made in view of such a situation, and makes it possible to obtain a better pixel signal.

本開示の一側面の固体撮像素子は、第１の不純物領域および第２の不純物領域が形成された半導体基板と、少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部とを備え、少なくとも前記半導体基板の裏面と前記遮光部との間に高誘電率材料膜が積層される。 A solid-state imaging device according to one aspect of the present disclosure includes a semiconductor substrate on which a first impurity region and a second impurity region are formed, and at least between the first impurity region and the second impurity region of the semiconductor substrate. And a cover portion that covers at least a part of the second impurity region on the back surface side of the semiconductor substrate on the light incident side of the first impurity region. A high-dielectric constant material film is stacked between at least the back surface of the semiconductor substrate and the light-shielding portion .

本開示の一側面の製造方法は、半導体基板に、第１の不純物領域および第２の不純物領域を形成し、少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部を形成し、少なくとも前記半導体基板の裏面と前記遮光部との間に高誘電率材料膜を積層するステップを含む。 A manufacturing method according to one aspect of the present disclosure includes forming a first impurity region and a second impurity region in a semiconductor substrate, and at least between the first impurity region and the second impurity region of the semiconductor substrate. A buried portion that is buried so as to extend into the region, and a lid that covers at least a part of the second impurity region on the back surface side of the semiconductor substrate that is a side where light enters the first impurity region. Forming a light-shielding portion having a high dielectric constant material film between at least the back surface of the semiconductor substrate and the light-shielding portion .

本開示の一側面の電子機器は、第１の不純物領域および第２の不純物領域が形成された半導体基板と、少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部とを有し、少なくとも前記半導体基板の裏面と前記遮光部との間に高誘電率材料膜が積層される固体撮像素子を備える。 An electronic apparatus according to an aspect of the present disclosure includes a semiconductor substrate in which a first impurity region and a second impurity region are formed, and at least between the first impurity region and the second impurity region of the semiconductor substrate. A buried portion that is buried so as to extend into the region, and a lid that covers at least a part of the second impurity region on the back surface side of the semiconductor substrate that is a side where light enters the first impurity region. A solid-state imaging device in which a high dielectric constant material film is laminated at least between the back surface of the semiconductor substrate and the light shielding portion .

本開示の一側面においては、半導体基板に、第１の不純物領域および第２の不純物領域
が形成され、少なくとも半導体基板の第１の不純物領域および第２の不純物領域の間の領
域に延在するように埋め込まれる埋め込み部、および、第１の不純物領域に光が入射する
側である半導体基板の裏面側におい第２の不純物領域の少なくとも一部を覆う蓋部を有す
る遮光部により光が遮光される。そして、少なくとも半導体基板の裏面と前記遮光部との間に高誘電率材料膜が積層される。 In one aspect of the present disclosure, a first impurity region and a second impurity region are formed in a semiconductor substrate and extend at least to a region between the first impurity region and the second impurity region of the semiconductor substrate. The light is shielded by the buried portion and the light shielding portion having a cover portion that covers at least a part of the second impurity region on the back surface side of the semiconductor substrate on the light incident side of the first impurity region. The A high dielectric constant material film is laminated at least between the back surface of the semiconductor substrate and the light shielding portion .

本開示の一側面によれば、より良好な画素信号を得ることができる。 According to one aspect of the present disclosure, a better pixel signal can be obtained.

従来の画素の断面的な構成例を示す図である。It is a figure which shows the cross-sectional structural example of the conventional pixel. 裏面照射型のCMOSイメージセンサにおける従来の画素の断面的な構成例を示す図である。It is a figure which shows the cross-sectional structural example of the conventional pixel in a backside illumination type CMOS image sensor. 本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。It is a block diagram which shows the structural example of one Embodiment of the solid-state image sensor to which this technique is applied. 画素の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a pixel. 画素の平面的な構成例を示す図である。It is a figure which shows the planar structural example of a pixel. 画素の第１の構成例を示す断面図である。It is sectional drawing which shows the 1st structural example of a pixel. 遮光部の平面的な構成例を示す図である。It is a figure which shows the example of a planar structure of a light-shielding part. 第１の工程を説明する図である。It is a figure explaining a 1st process. 第２の工程を説明する図である。It is a figure explaining a 2nd process. 第３の工程を説明する図である。It is a figure explaining a 3rd process. 第４の工程を説明する図である。It is a figure explaining a 4th process. 第５の工程を説明する図である。It is a figure explaining a 5th process. 第６の工程を説明する図である。It is a figure explaining a 6th process. 第７の工程を説明する図である。It is a figure explaining a 7th process. 第８の工程を説明する図である。It is a figure explaining an 8th process. 画素の第２の構成例を示す断面図である。It is sectional drawing which shows the 2nd structural example of a pixel. 画素の第２の構成例の変形例を示す断面図である。It is sectional drawing which shows the modification of the 2nd structural example of a pixel. 遮光部の平面的な構成例を示す図である。It is a figure which shows the example of a planar structure of a light-shielding part. 画素の第３の構成例を示す断面図である。It is sectional drawing which shows the 3rd structural example of a pixel. 画素の第４の構成例を示す断面図である。It is sectional drawing which shows the 4th structural example of a pixel. 画素の第５の構成例を示す断面図である。It is sectional drawing which shows the 5th structural example of a pixel. 画素の第５の構成例の変形例を示す断面図である。It is sectional drawing which shows the modification of the 5th structural example of a pixel. 画素の第６の構成例を示す断面図である。It is sectional drawing which shows the 6th structural example of a pixel. 画素の第７の構成例を示す断面図である。It is sectional drawing which shows the 7th structural example of a pixel. 電子機器に搭載される撮像装置の構成例を示すブロック図である。It is a block diagram which shows the structural example of the imaging device mounted in an electronic device.

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。 Hereinafter, specific embodiments to which the present technology is applied will be described in detail with reference to the drawings.

図３は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 FIG. 3 is a block diagram illustrating a configuration example of an embodiment of a solid-state imaging device to which the present technology is applied.

図１において、固体撮像素子３１は、CMOS型固体撮像素子であり、画素アレイ部３２、垂直駆動部３３、カラム処理部３４、水平駆動部３５、出力部３６、および駆動制御部３７を備えて構成される。 In FIG. 1, a solid-state image sensor 31 is a CMOS solid-state image sensor, and includes a pixel array unit 32, a vertical drive unit 33, a column processing unit 34, a horizontal drive unit 35, an output unit 36, and a drive control unit 37. Composed.

画素アレイ部３２は、アレイ状に配置された複数の画素４１を有しており、画素４１は、画素４１の行数に応じた複数の水平信号線４２を介して垂直駆動部３３に接続され、画素４１の列数に応じた複数の垂直信号線４３を介してカラム処理部３４に接続されている。即ち、画素アレイ部３２が有する複数の画素４１は、水平信号線４２および垂直信号線４３が交差する点にそれぞれ配置されている。 The pixel array unit 32 has a plurality of pixels 41 arranged in an array, and the pixels 41 are connected to the vertical drive unit 33 via a plurality of horizontal signal lines 42 corresponding to the number of rows of the pixels 41. Are connected to the column processing unit 34 via a plurality of vertical signal lines 43 corresponding to the number of columns of the pixels 41. That is, the plurality of pixels 41 included in the pixel array unit 32 are respectively arranged at points where the horizontal signal lines 42 and the vertical signal lines 43 intersect.

垂直駆動部３３は、画素アレイ部３２が有する複数の画素４１の行ごとに、それぞれの画素４１を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平信号線４２を介して順次供給する。 The vertical drive unit 33 generates a drive signal (transfer signal, selection signal, reset signal, etc.) for driving each pixel 41 for each row of the plurality of pixels 41 included in the pixel array unit 32, and a horizontal signal line 42. To supply sequentially.

カラム処理部３４は、垂直信号線４３を介して、それぞれの画素４１から出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素４１の受光量に応じた画素データを取得する。 The column processing unit 34 performs a CDS (Correlated Double Sampling) process on the pixel signal output from each pixel 41 via the vertical signal line 43 to extract the signal level of the pixel signal. Then, pixel data corresponding to the amount of light received by the pixel 41 is acquired.

水平駆動部３５は、画素アレイ部３２が有する複数の画素４１の列ごとに、それぞれの画素４１から取得された画素データをカラム処理部３４から出力させるための駆動信号を、カラム処理部３４に順次供給する。 For each column of the plurality of pixels 41 included in the pixel array unit 32, the horizontal drive unit 35 outputs a drive signal for causing the column processing unit 34 to output pixel data acquired from each pixel 41 to the column processing unit 34. Supply sequentially.

出力部３６には、水平駆動部３５の駆動信号に従ったタイミングでカラム処理部３４から画素データが供給され、出力部３６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。 The pixel data is supplied from the column processing unit 34 to the output unit 36 at a timing according to the drive signal of the horizontal driving unit 35, and the output unit 36 amplifies the pixel data, for example, to the image processing circuit in the subsequent stage. Output.

駆動制御部３７は、固体撮像素子３１の内部の各ブロックの駆動を制御する。例えば、駆動制御部３７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。 The drive control unit 37 controls the drive of each block inside the solid-state image sensor 31. For example, the drive control unit 37 generates a clock signal according to the drive cycle of each block and supplies the clock signal to each block.

図４は、画素４１の構成例を示す回路図である。 FIG. 4 is a circuit diagram illustrating a configuration example of the pixel 41.

図４に示すように、画素４１は、ＰＤ５１、第１の転送トランジスタ５２、第２の転送トランジスタ５３、電荷保持部５４、ＦＤ５５、増幅トランジスタ５６、選択トランジスタ５７、およびリセットトランジスタ５８を備えて構成される。 As shown in FIG. 4, the pixel 41 includes a PD 51, a first transfer transistor 52, a second transfer transistor 53, a charge holding unit 54, an FD 55, an amplification transistor 56, a selection transistor 57, and a reset transistor 58. Is done.

ＰＤ５１は、画素４１に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。 The PD 51 receives light applied to the pixels 41, and generates and accumulates charges corresponding to the amount of light.

第１の転送トランジスタ５２は、垂直駆動部３３から供給される転送信号に従って駆動し、第１の転送トランジスタ５２がオンになると、ＰＤ５１に蓄積されている電荷が電荷保持部５４に転送される。 The first transfer transistor 52 is driven in accordance with a transfer signal supplied from the vertical drive unit 33, and when the first transfer transistor 52 is turned on, the charge accumulated in the PD 51 is transferred to the charge holding unit 54.

第２の転送トランジスタ５３は、垂直駆動部３３から供給される転送信号に従って駆動し、第２の転送トランジスタ５３がオンになると、電荷保持部５４に蓄積されている電荷がＦＤ５５に転送される。 The second transfer transistor 53 is driven according to the transfer signal supplied from the vertical drive unit 33, and when the second transfer transistor 53 is turned on, the charge accumulated in the charge holding unit 54 is transferred to the FD 55.

電荷保持部５４は、第１の転送トランジスタ５２を介してＰＤ５１から転送される電荷を蓄積する。 The charge holding unit 54 accumulates the charge transferred from the PD 51 via the first transfer transistor 52.

ＦＤ５５は、第２の転送トランジスタ５３と増幅トランジスタ５６のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、第２の転送トランジスタ５３を介して電荷保持部５４から転送される電荷を蓄積する。 The FD 55 is a floating diffusion region having a predetermined capacitance formed at a connection point between the second transfer transistor 53 and the gate electrode of the amplification transistor 56, and is transferred from the charge holding unit 54 via the second transfer transistor 53. Accumulates the charge that is generated.

増幅トランジスタ５６は、図示しない電源ＶＤＤに接続されており、ＦＤ５５に蓄積されている電荷に応じたレベルの画素信号を出力する。 The amplification transistor 56 is connected to a power supply VDD (not shown), and outputs a pixel signal at a level corresponding to the charge accumulated in the FD 55.

選択トランジスタ５７は、垂直駆動部３３から供給される選択信号に従って駆動し、選択トランジスタ５７がオンになると、増幅トランジスタ５６から出力される画素信号が選択トランジスタ５７を介して垂直信号線４３に読み出し可能な状態となる。 The selection transistor 57 is driven according to the selection signal supplied from the vertical drive unit 33. When the selection transistor 57 is turned on, the pixel signal output from the amplification transistor 56 can be read out to the vertical signal line 43 via the selection transistor 57. It becomes a state.

リセットトランジスタ５８は、垂直駆動部３３から供給されるリセット信号に従って駆動し、リセットトランジスタ５８がオンになると、ＦＤ５５に蓄積されている電荷が、リセットトランジスタ５８を介して電源ＶＤＤに排出され、ＦＤ５５がリセットされる。 The reset transistor 58 is driven according to the reset signal supplied from the vertical drive unit 33. When the reset transistor 58 is turned on, the charge accumulated in the FD 55 is discharged to the power supply VDD via the reset transistor 58, and the FD 55 is Reset.

このように構成された画素４１を有する固体撮像素子３１では、グローバルシャッタ方式が採用され、全ての画素４１に対して同時に、ＰＤ５１から電荷保持部５４に電荷を転送することができ、全ての画素４１の露光タイミングを同一にすることができる。これにより、画像に歪みが発生することを回避することができる。 In the solid-state imaging device 31 having the pixel 41 configured as described above, a global shutter method is adopted, and charges can be transferred from the PD 51 to the charge holding unit 54 simultaneously for all the pixels 41. The exposure timing of 41 can be made the same. Thereby, it is possible to avoid the occurrence of distortion in the image.

図５は、画素４１の平面的な構成例を示す図である。 FIG. 5 is a diagram illustrating a planar configuration example of the pixel 41.

図５に示すように、画素４１では、ＰＤ５１、電荷保持部５４、およびＦＤ５５が平面的に配置されている。このように画素４１内に電荷保持部５４が設けられることにより、ＰＤ５１が小面積となるため、ＰＤ５１の感度が低下することが懸念される。そこで、ＰＤ５１の感度を向上させるために、固体撮像素子３１では、裏面照射型となる構造が採用される。 As shown in FIG. 5, in the pixel 41, the PD 51, the charge holding unit 54, and the FD 55 are arranged in a plane. Since the charge holding unit 54 is provided in the pixel 41 in this way, the PD 51 has a small area, and there is a concern that the sensitivity of the PD 51 may be reduced. Therefore, in order to improve the sensitivity of the PD 51, the solid-state image pickup device 31 employs a back-illuminated structure.

図６は、図５の矢印Ａ−Ａ断面における画素４１の断面的な構成例を示す図であり、図６には、画素４１の第１の構成例が示されている。 FIG. 6 is a diagram illustrating a cross-sectional configuration example of the pixel 41 in the cross-section of the arrow AA in FIG. 5, and FIG. 6 illustrates a first configuration example of the pixel 41.

図６に示すように、画素４１は、図６の下側から順に、配線層６１、酸化膜６２、半導体基板６３、遮光層６４、カラーフィルタ層６５、およびオンチップレンズ６６が積層されて構成されている。また、画素４１において、半導体基板６３にＰＤ５１が形成されている領域がＰＤ領域６７とされ、半導体基板６３に電荷保持部５４が形成されている領域が電荷保持領域６８とされる。なお、固体撮像素子３１は、半導体基板６３に対して配線層６１が設けられる半導体基板６３の表面に対して反対側となる裏面（図６の上側を向く面）に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。 As shown in FIG. 6, the pixel 41 is configured by laminating a wiring layer 61, an oxide film 62, a semiconductor substrate 63, a light shielding layer 64, a color filter layer 65, and an on-chip lens 66 in order from the lower side of FIG. Has been. In the pixel 41, a region where the PD 51 is formed on the semiconductor substrate 63 is a PD region 67, and a region where the charge holding portion 54 is formed on the semiconductor substrate 63 is a charge holding region 68. The solid-state imaging device 31 is irradiated with incident light on the back surface (the surface facing the upper side in FIG. 6) opposite to the surface of the semiconductor substrate 63 on which the wiring layer 61 is provided. This is a so-called back-illuminated CMOS image sensor.

配線層６１は、例えば、その下側に配置されている基板支持材（図示せず）により支持されており、半導体基板６３に形成されているＰＤ５１の電荷の読み出しなどを行う複数の配線７１が層間絶縁膜７２に埋め込まれて構成されている。また、配線層６１には、ＰＤ５１および電荷保持部５４の間の領域に、半導体基板６３に対して酸化膜６２を介して、第１の転送トランジスタ５２を構成するゲート電極７３が配置されている。ゲート電極７３に所定の電圧が印加されることにより、ＰＤ５１に蓄積されている電荷が電荷保持部５４に転送される。 The wiring layer 61 is supported by, for example, a substrate support material (not shown) disposed below the wiring layer 61, and a plurality of wirings 71 for reading the charge of the PD 51 formed on the semiconductor substrate 63 are provided. It is configured to be embedded in the interlayer insulating film 72. In the wiring layer 61, a gate electrode 73 that constitutes the first transfer transistor 52 is disposed in the region between the PD 51 and the charge holding unit 54 via the oxide film 62 with respect to the semiconductor substrate 63. . By applying a predetermined voltage to the gate electrode 73, the charge accumulated in the PD 51 is transferred to the charge holding unit 54.

酸化膜６２は、絶縁性を備えており、半導体基板６３の表面側を絶縁する。 The oxide film 62 has an insulating property and insulates the surface side of the semiconductor substrate 63.

半導体基板６３には、ＰＤ５１を構成するＮ型領域と、電荷保持部５４を構成するＮ型領域とが形成されている。また、ＰＤ５１および電荷保持部５４の裏面側には表面ピニング層７４−１が形成され、ＰＤ５１および電荷保持部５４の表面側には表面ピニング層７４−２が形成されている。さらに、半導体基板６３には、画素４１と、隣接する他の画素４１とを分離するための画素間分離領域７５が、画素４１の外周を囲うように形成されている。 In the semiconductor substrate 63, an N-type region constituting the PD 51 and an N-type region constituting the charge holding portion 54 are formed. A surface pinning layer 74-1 is formed on the back side of the PD 51 and the charge holding unit 54, and a surface pinning layer 74-2 is formed on the front side of the PD 51 and the charge holding unit 54. Further, an inter-pixel separation region 75 for separating the pixel 41 and the other adjacent pixel 41 is formed on the semiconductor substrate 63 so as to surround the outer periphery of the pixel 41.

遮光層６４は、遮光性を有する材料により形成される遮光部７６が、高誘電率材料膜７７に埋め込まれて形成されている。例えば、遮光部７６は、タングステン（Ｗ）や、アルミ（Ａｌ）、銅（Ｃｕ）などの材料により形成され、図示しないＧＮＤに接続されている。高誘電率材料膜７７は、二酸化ケイ素（SiO2）や、酸化ハフニウム（HfO2）、五酸化タンタル（Ta2O5）、二酸化ジルコニウム（ZrO2）などの材料により形成される。 The light shielding layer 64 is formed by embedding a light shielding portion 76 made of a light shielding material in a high dielectric constant material film 77. For example, the light shielding portion 76 is formed of a material such as tungsten (W), aluminum (Al), or copper (Cu), and is connected to GND (not shown). The high dielectric constant material film 77 is formed of a material such as silicon dioxide (SiO2), hafnium oxide (HfO2), tantalum pentoxide (Ta2O5), or zirconium dioxide (ZrO2).

また、遮光部７６は、半導体基板６３を覆うように配置される蓋部７６ａと、ＰＤ５１および電荷保持部５４の周囲を囲うように半導体基板６３に形成される縦溝（図１２のトレンチ部８４）に埋め込まれるように配置される埋め込み部７６ｂとを有して形成される。即ち、蓋部７６ａは、画素４１を構成する各層に対して略平行に形成され、埋め込み部７６ｂは、蓋部７６ａに対して略直交する方向に延在するように所定の深さまで形成されている。 The light shielding portion 76 includes a lid portion 76a disposed so as to cover the semiconductor substrate 63, and a vertical groove (a trench portion 84 in FIG. 12) formed in the semiconductor substrate 63 so as to surround the PD 51 and the charge holding portion 54. ) Embedded portion 76b disposed so as to be embedded. That is, the lid portion 76a is formed substantially parallel to each layer constituting the pixel 41, and the embedded portion 76b is formed to a predetermined depth so as to extend in a direction substantially orthogonal to the lid portion 76a. Yes.

ここで、遮光部７６の埋め込み部７６ｂは、ＰＤ５１および電荷保持部５４の周囲を囲うように画素間分離領域７５に形成されるような構成とする他、例えば、電荷保持部５４の周囲を形成するような構成や、ＰＤ５１および電荷保持部５４の間に形成するような構成としてもよい。即ち、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６ｂが形成され、ＰＤ５１および電荷保持部５４が埋め込み部７６ｂにより分離されていればよい。 Here, the embedded portion 76b of the light shielding portion 76 is configured to be formed in the inter-pixel separation region 75 so as to surround the periphery of the PD 51 and the charge holding portion 54. For example, the periphery of the charge holding portion 54 is formed. Such a configuration may be used, or a configuration in which the PD 51 and the charge holding unit 54 are formed may be employed. That is, it is only necessary that the embedded portion 76b is formed at least between the PD 51 and the charge holding portion 54, and the PD 51 and the charge holding portion 54 are separated by the embedded portion 76b.

また、遮光部７６には、ＰＤ５１に光を入射するための開口部７６ｃが形成されている。即ち、図７に示されている遮光部７６の平面的な構成例のように、開口部７６ｃは、ＰＤ５１に対応した領域に形成されており、それ以外の領域は、例えば、電荷保持部５４やＦＤ５５などが形成されている領域は、遮光部７６により遮光されている。 Further, the light shielding portion 76 is formed with an opening 76 c for allowing light to enter the PD 51. That is, as in the planar configuration example of the light shielding unit 76 shown in FIG. 7, the opening 76c is formed in a region corresponding to the PD 51, and the other region is, for example, the charge holding unit 54. The region where the FD 55 and the like are formed is shielded from light by the light shielding portion 76.

カラーフィルタ層６５では、画素４１ごとに、それぞれ対応する色の光を透過するフィルタが配置されており、例えば、緑色、青色、および赤色の光を透過するフィルタが、いわゆるベイヤー配列で画素４１ごと配置される。 In the color filter layer 65, a filter that transmits light of a corresponding color is arranged for each pixel 41. For example, filters that transmit green, blue, and red light are arranged for each pixel 41 in a so-called Bayer array. Be placed.

オンチップレンズ６６は、画素４１に入射する入射光をＰＤ５１に集光するための小型のレンズである。 The on-chip lens 66 is a small lens for condensing incident light incident on the pixel 41 on the PD 51.

以上のように、画素４１は、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６ｂが形成された遮光部７６を有して構成されている。これにより、図６において白抜きの矢印で示されるように、斜め方向から光が入射してＰＤ５１を通過したとしても、埋め込み部７６ｂにより遮光することができるので、電荷保持領域６８に光が漏れ込むことを防止することができる。従って、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。 As described above, the pixel 41 includes the light shielding portion 76 in which the embedded portion 76 b is formed at least between the PD 51 and the charge holding portion 54. Accordingly, as indicated by the white arrow in FIG. 6, even if light is incident from an oblique direction and passes through the PD 51, it can be shielded by the embedded portion 76 b, so that light leaks into the charge holding region 68. Can be prevented. Therefore, it is possible to prevent the occurrence of optical noise that is supposed to occur when light leaks into the charge holding region 68.

また、電荷保持部５４の周囲を囲うように埋め込み部７６ｂを構成することで、電荷保持部５４を大きく形成しても光学的なノイズの発生を抑制することができ、電荷保持部５４の飽和容量を十分に確保することができる。つまり、従来の構成では、光学的なノイズの発生を抑制するためには、電荷保持部を小さく形成することが求められていたが、電荷保持部を小さく形成することにより飽和容量が低下してしまう。これに対し、画素４１では、埋め込み部７６ｂにより遮光することによって電荷保持部５４の体積を大きくすることができ、例えば、半導体基板６３の表面近傍から裏面近傍までの領域に形成することができ、飽和容量を十分に確保することができる。 In addition, by configuring the embedded portion 76b so as to surround the charge holding portion 54, the generation of optical noise can be suppressed even when the charge holding portion 54 is formed large, and the charge holding portion 54 is saturated. A sufficient capacity can be secured. In other words, in the conventional configuration, in order to suppress the generation of optical noise, it has been required to form the charge holding portion small. However, the saturation capacitance is reduced by forming the charge holding portion small. End up. On the other hand, in the pixel 41, the volume of the charge holding portion 54 can be increased by shielding light from the embedded portion 76b. For example, the charge holding portion 54 can be formed in the region from the vicinity of the front surface of the semiconductor substrate 63 to the vicinity of the back surface. Sufficient saturation capacity can be secured.

さらに、画素４１においては、裏面照射型となる構造を採用することによってＰＤ５１の感度を向上させることができるので、ＰＤ５１が小面積となることによる感度の低下を回避することができる。 Furthermore, in the pixel 41, since the sensitivity of the PD 51 can be improved by adopting a back-illuminated structure, it is possible to avoid a decrease in sensitivity due to the PD 51 having a small area.

従って、画素４１を有する固体撮像素子３１では、ＰＤ５１が必要な感度を保持しつつ、電荷保持部５４における光学的なノイズの発生を抑制することができ、電荷保持部５４が飽和容量を十分に確保することができる。従って、固体撮像素子３１では、従来よりも、より良好な画素信号を得ることができ、例えば、低照度でもノイズが少なく、かつ、ダイナミックレンジの広い画素信号を得ることができる。 Therefore, in the solid-state imaging device 31 having the pixels 41, the PD 51 can maintain the necessary sensitivity and suppress the generation of optical noise in the charge holding unit 54, and the charge holding unit 54 has sufficient saturation capacity. Can be secured. Therefore, the solid-state imaging device 31 can obtain a better pixel signal than conventional ones. For example, a pixel signal with less noise and a wide dynamic range can be obtained even at low illuminance.

次に、図８乃至図１５を参照して、画素４１を有する固体撮像素子３１の製造方法について説明する。 Next, a method for manufacturing the solid-state imaging device 31 having the pixels 41 will be described with reference to FIGS.

第１の工程において、図８に示すように、一般的な固体撮像素子の製造方法と同様に、エッチングストッパ層８１を有する半導体基板６３に、高濃度の不純物をイオン注入することで、表面ピニング層７４−２、ＰＤ５１および電荷保持部５４、並びに、表面ピニング層７４−１を形成する。そして、半導体基板６３の表面側に酸化膜６２を積層し、ゲート電極７３を形成した後に、層間絶縁膜７２を所定の厚みで積層するごとに配線７１を形成することで配線層６１が形成される。 In the first step, as shown in FIG. 8, surface pinning is performed by ion-implanting high-concentration impurities into a semiconductor substrate 63 having an etching stopper layer 81, as in a general method for manufacturing a solid-state imaging device. The layer 74-2, the PD 51, the charge holding portion 54, and the surface pinning layer 74-1 are formed. Then, after the oxide film 62 is stacked on the surface side of the semiconductor substrate 63 and the gate electrode 73 is formed, the wiring 71 is formed each time the interlayer insulating film 72 is stacked with a predetermined thickness, whereby the wiring layer 61 is formed. The

第２の工程において、配線層６１の表面側に接着層８２を形成して支持基板８３を貼り合せた後に、図９に示すように、全体を反転し、半導体基板６３の裏面側の面を、物理的研磨法により研磨する。 In the second step, after the adhesive layer 82 is formed on the front surface side of the wiring layer 61 and the support substrate 83 is bonded, the entire surface is reversed as shown in FIG. Polish by a physical polishing method.

第３の工程において、半導体基板６３のエッチングストッパ層８１よりも裏面側の層を、ウエットエッチングによりエッチングする。この際、高濃度のｐ型不純物からなるエッチングストッパ層８１によりエッチングをストップさせ、図１０に示すように、エッチングストッパ層８１が露出する。 In the third step, the layer on the back side of the etching stopper layer 81 of the semiconductor substrate 63 is etched by wet etching. At this time, etching is stopped by the etching stopper layer 81 made of a high-concentration p-type impurity, and the etching stopper layer 81 is exposed as shown in FIG.

第４の工程において、エッチングストッパ層８１を除去した後、半導体基板６３の裏面をＣＭＰ（Chemical Mechanical Polishing）法により研磨することにより、図１１に示すように、半導体基板６３の裏面側を薄肉化する。 In the fourth step, after removing the etching stopper layer 81, the back surface of the semiconductor substrate 63 is polished by a CMP (Chemical Mechanical Polishing) method, so that the back surface side of the semiconductor substrate 63 is thinned as shown in FIG. To do.

第５の工程において、半導体基板６３の裏面にレジストを形成した後に、図６に示したような遮光部７６の埋め込み部７６ｂを形成する領域に開口部が形成されるようにレジスト層の露光および現像を行う。そして、そのレジスト層をマスクとしたドライエッチングを行うことにより、図１２に示すようなトレンチ部８４を形成する。 In the fifth step, after the resist is formed on the back surface of the semiconductor substrate 63, the resist layer is exposed and exposed so that an opening is formed in the region where the buried portion 76b of the light shielding portion 76 as shown in FIG. Develop. Then, by performing dry etching using the resist layer as a mask, a trench portion 84 as shown in FIG. 12 is formed.

第６の工程において、トレンチ部８４の側面および底面と、半導体基板６３の裏面とに、高誘電率材料膜７７を成膜する。続いて、高誘電率材料膜７７の裏面側から、その裏面側の面とトレンチ部８４の内部とに遮光部７６を成膜する。これにより、図１３に示すように、高誘電率材料膜７７の裏面側に蓋部７６ａが形成され、トレンチ部８４の内部に埋め込み部７６ｂが形成された遮光部７６が形成される。例えば、遮光部７６は、タングステンを材料としてＣＶＤ（Chemical Vapor Deposition）を行うことにより成膜される。 In the sixth step, a high dielectric constant material film 77 is formed on the side and bottom surfaces of the trench portion 84 and the back surface of the semiconductor substrate 63. Subsequently, a light shielding portion 76 is formed from the back surface side of the high dielectric constant material film 77 to the surface on the back surface side and the inside of the trench portion 84. As a result, as shown in FIG. 13, the lid portion 76 a is formed on the back surface side of the high dielectric constant material film 77, and the light shielding portion 76 in which the embedded portion 76 b is formed inside the trench portion 84 is formed. For example, the light shielding portion 76 is formed by performing CVD (Chemical Vapor Deposition) using tungsten as a material.

第７の工程において、遮光部７６をドライエッチングで加工することにより、図１４に示すように、開口部７６ｃを開口する。 In the seventh step, the light shielding portion 76 is processed by dry etching, thereby opening the opening 76c as shown in FIG.

第８の工程において、例えば、ALD（Atomic Layer Deposition）法を用いて、遮光部７６に対して高誘電率材料膜７７を積層して平坦化する。その後、図１５に示すように、通常の方法を用いて、カラーフィルタ層６５およびオンチップレンズ６６を形成する。 In the eighth step, for example, an ALD (Atomic Layer Deposition) method is used to stack and planarize the high dielectric constant material film 77 on the light shielding portion 76. Thereafter, as shown in FIG. 15, the color filter layer 65 and the on-chip lens 66 are formed by using a normal method.

以上のような工程により、画素４１を有する固体撮像素子３１を製造することができる。 The solid-state imaging device 31 having the pixels 41 can be manufactured through the above-described steps.

次に、図１６を参照して、画素の第２の実施の形態について説明する。 Next, a second embodiment of the pixel will be described with reference to FIG.

図１６に示されている画素４１Ａは、ＰＤ領域６７および電荷保持領域６８の表面側（配線層６１側）を覆うように表面側遮光部９１が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。 The pixel 41A shown in FIG. 16 is such that the surface-side light shielding portion 91 is formed so as to cover the surface side (wiring layer 61 side) of the PD region 67 and the charge holding region 68. The configuration is different from that of the pixel 41 in other respects. It should be noted that, hereinafter, the same reference numerals are given to configurations common to the pixels 41, and detailed description thereof is omitted.

表面側遮光部９１は、遮光部７６と同様に遮光性を備えており、ＰＤ５１に照射された光が配線層６１へ透過することを防止する。例えば、表面側遮光部９１が設けられていない構成において、ＰＤ５１に照射されて配線層６１へ透過した光が配線層６１内の配線７１において反射され、電荷を保持している電荷保持部５４に入射した場合には、その光により光学的なノイズが発生すると想定される。 The front-side light-shielding part 91 has a light-shielding property like the light-shielding part 76, and prevents the light irradiated on the PD 51 from being transmitted to the wiring layer 61. For example, in a configuration in which the front-side light-shielding portion 91 is not provided, the light irradiated to the PD 51 and transmitted to the wiring layer 61 is reflected by the wiring 71 in the wiring layer 61 and is reflected on the charge holding portion 54 that holds charges. When incident, it is assumed that optical noise is generated by the light.

従って、表面側遮光部９１を設けることにより、ＰＤ５１に照射された光が配線層６１へ透過することを防止することで、このような光学的なノイズの発生を防止することができ、より良好な画素信号を得ることができる。 Therefore, by providing the front-side light-shielding portion 91, it is possible to prevent the light applied to the PD 51 from being transmitted to the wiring layer 61, thereby preventing the occurrence of such optical noise. Can be obtained.

次に、図１７および図１８を参照して、画素の第２の実施の形態の変形例について説明する。 Next, with reference to FIGS. 17 and 18, a modification of the second embodiment of the pixel will be described.

図１７に示されている画素４１Ａ’は、電荷保持領域６８の表面側（配線層６１側）を覆うように表面側遮光部９１’が形成されている点で、図１６の画素４１Ａと異なる構成となっており、他の点で、画素４１Ａと共通する構成となっている。なお、以下適宜、画素４１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。 The pixel 41A ′ shown in FIG. 17 is different from the pixel 41A of FIG. 16 in that a surface-side light shielding portion 91 ′ is formed so as to cover the surface side (wiring layer 61 side) of the charge holding region 68. The configuration is the same as that of the pixel 41A in other respects. Hereinafter, the components common to the pixel 41A are appropriately denoted by the same reference numerals, and detailed description thereof is omitted.

表面側遮光部９１’は、ＰＤ５１に対応する領域に開口部９１ａが形成される一方、図１６の表面側遮光部９１と同様に、電荷保持部５４の表面側を遮光するように形成されている。具体的には、図１８に示すように、表面側遮光部９１’には、ＰＤ５１に対応する領域に開口部９１ａが形成され、また、各種の貫通電極を通過させるための開口部が形成されているが、表面側遮光部９１’は、電荷保持部５４を完全に覆うように形成されている。 The front-side light-shielding part 91 ′ is formed so as to shield the surface side of the charge holding part 54 as in the case of the front-side light-shielding part 91 in FIG. 16, while the opening 91a is formed in the region corresponding to the PD 51. Yes. Specifically, as shown in FIG. 18, the surface-side light shielding portion 91 ′ is formed with an opening 91 a in a region corresponding to the PD 51, and an opening for allowing various through electrodes to pass therethrough. However, the surface-side light-shielding portion 91 ′ is formed so as to completely cover the charge holding portion 54.

このような表面側遮光部９１’を設けることによって、ＰＤ５１に照射された光が配線層６１へ透過しても、配線層６１内の配線７１で反射した光が電荷保持部５４に入射することを防止することができる。従って、光学的なノイズの発生を抑制し、より良好な画素信号を得ることができる。 By providing such a surface-side light shielding portion 91 ′, the light reflected by the wiring 71 in the wiring layer 61 is incident on the charge holding portion 54 even if the light irradiated on the PD 51 is transmitted to the wiring layer 61. Can be prevented. Therefore, generation of optical noise can be suppressed and a better pixel signal can be obtained.

次に、図１９を参照して、画素の第３の実施の形態について説明する。 Next, a third embodiment of the pixel will be described with reference to FIG.

図１９に示されている画素４１Ｂは、半導体基板６３の表面側（配線層６１側）から半導体基板６３に埋め込まれるように延在するように配置される埋め込み部を有する遮光部９２が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。 In the pixel 41 </ b> B shown in FIG. 19, a light shielding portion 92 having a buried portion that is arranged so as to be buried in the semiconductor substrate 63 from the surface side (wiring layer 61 side) of the semiconductor substrate 63 is formed. 6 is different from the pixel 41 in FIG. 6, and has the same configuration as the pixel 41 in other points. It should be noted that, hereinafter, the same reference numerals are given to configurations common to the pixels 41, and detailed description thereof is omitted.

遮光部９２は、ＰＤ５１および電荷保持部５４の間に設けられる転送領域以外の部分に設けられている。遮光部９２を設けることによって、電荷保持部５４への光の漏れ込みを、さらに防止することができ、光学的なノイズの発生を抑制することができる。 The light shielding unit 92 is provided in a portion other than the transfer region provided between the PD 51 and the charge holding unit 54. By providing the light shielding portion 92, it is possible to further prevent light from leaking into the charge holding portion 54 and to suppress generation of optical noise.

次に、図２０を参照して、画素の第４の実施の形態について説明する。 Next, a fourth embodiment of the pixel will be described with reference to FIG.

図２０には、ＦＤ５５が形成されている部分も含む画素４１Ｃの断面図が示されており、画素４１Ｃでは、遮光部７６−１が、ＦＤ５５の周囲を囲うように埋め込み部７６ｂが形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。 FIG. 20 is a cross-sectional view of the pixel 41C including a portion where the FD 55 is formed. In the pixel 41C, the light shielding portion 76-1 is formed with an embedded portion 76b so as to surround the FD 55. 6 is different from the pixel 41 in FIG. 6, and has the same configuration as the pixel 41 in other points. It should be noted that, hereinafter, the same reference numerals are given to configurations common to the pixels 41, and detailed description thereof is omitted.

図２０に示すように、画素４１Ｃでは、ＦＤ５５を構成するｐ型領域の表面側に、ｎ型のコンタクト領域９３が形成されており、コンタクト領域９３がコンタクト部９４を介して配線７１に接続されている。また、電荷保持部５４およびＦＤ５５の間の領域に、半導体基板６３に対して酸化膜６２を介して、第２の転送トランジスタ５３を構成するゲート電極９５が配置されている。 As shown in FIG. 20, in the pixel 41C, an n-type contact region 93 is formed on the surface side of the p-type region constituting the FD 55, and the contact region 93 is connected to the wiring 71 through the contact portion 94. ing. A gate electrode 95 constituting the second transfer transistor 53 is disposed on the semiconductor substrate 63 via the oxide film 62 in the region between the charge holding portion 54 and the FD 55.

遮光部７６−１は、半導体基板６３を覆うように配置される蓋部７６ａと、ＰＤ５１、電荷保持部５４、ＦＤ５５の周囲を囲うように半導体基板６３に形成される縦溝に埋め込まれるように配置される埋め込み部７６ｂとを有して形成される。 The light shielding portion 76-1 is embedded in a lid portion 76 a disposed so as to cover the semiconductor substrate 63 and a vertical groove formed in the semiconductor substrate 63 so as to surround the PD 51, the charge holding portion 54, and the FD 55. And an embedded portion 76b to be disposed.

このように、遮光部７６−１は、埋め込み部７６ｂによりＦＤ５５の周囲も囲うような構成を採用することができ、これによって光学的なノイズの発生をより抑制することができる。 Thus, the light shielding unit 76-1 can adopt a configuration in which the periphery of the FD 55 is surrounded by the embedding unit 76 b, thereby further suppressing the generation of optical noise.

次に、図２１を参照して、画素の第５の実施の形態について説明する。 Next, a fifth embodiment of the pixel will be described with reference to FIG.

図２１に示されている画素４１Ｄは、蓋部７６ａおよび埋め込み部７６ｂが分離して遮光部７６−２が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。 The pixel 41D shown in FIG. 21 has a configuration different from the pixel 41 of FIG. 6 in that the light shielding portion 76-2 is formed by separating the lid portion 76a and the embedded portion 76b. This is the same configuration as the pixel 41. It should be noted that, hereinafter, the same reference numerals are given to configurations common to the pixels 41, and detailed description thereof is omitted.

つまり、図６の画素４１では、蓋部７６ａおよび埋め込み部７６ｂが連結するように遮光部７６が形成されている。このように、蓋部７６ａおよび埋め込み部７６ｂが連結されている必要はなく、埋め込み部７６ｂにより斜め方向に入射する光を遮光することができれば、画素４１Ｄのように、蓋部７６ａおよび埋め込み部７６ｂが分離して、その間に隙間が設けられていてもよい。 That is, in the pixel 41 of FIG. 6, the light shielding portion 76 is formed so that the lid portion 76a and the embedded portion 76b are connected. Thus, it is not necessary for the lid portion 76a and the embedded portion 76b to be connected, and if the light incident in the oblique direction can be shielded by the embedded portion 76b, the lid portion 76a and the embedded portion 76b, as in the pixel 41D. May be separated, and a gap may be provided therebetween.

次に、図２２を参照して、画素の第５の実施の形態の変形例について説明する。 Next, a modification of the fifth embodiment of the pixel will be described with reference to FIG.

図２２に示されている画素４１Ｄ’は、蓋部７６ａおよび埋め込み部７６ｂの一部が分離して遮光部７６−３が形成されており、ＰＤ５１の外周側に配置される埋め込み部７６ｂ’が、蓋部７６ａと分離される構成となっている。なお、その他の点で、画素４１と共通する構成とされている。 In the pixel 41D ′ shown in FIG. 22, the lid portion 76a and the embedded portion 76b are partly separated to form a light shielding portion 76-3, and the embedded portion 76b ′ disposed on the outer peripheral side of the PD 51 The lid portion 76a is separated from the lid portion 76a. In other respects, the pixel 41 is configured in common.

このように、遮光部７６−２は、蓋部７６ａおよび埋め込み部７６ｂが分離して（または、その一部が分離して）形成されるような構成を採用することができ、このような構成においても、電荷保持部５４への光の漏れ込みを防止し、光学的なノイズの発生を抑制することができる。 As described above, the light shielding part 76-2 can adopt a configuration in which the lid part 76a and the embedded part 76b are formed separately (or partly separated). In this case, it is possible to prevent light from leaking into the charge holding portion 54 and to suppress generation of optical noise.

次に、図２３を参照して、画素の第６の実施の形態について説明する。 Next, a sixth embodiment of the pixel will be described with reference to FIG.

図２３に示されている画素４１Ｅは、埋め込み部７６ｂの一部が半導体基板６３を貫通するように遮光部７６−４が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。 A pixel 41E shown in FIG. 23 has a configuration different from that of the pixel 41 of FIG. 6 in that a light shielding portion 76-4 is formed so that a part of the embedded portion 76b penetrates the semiconductor substrate 63. In other respects, the pixel 41 has a common configuration. It should be noted that, hereinafter, the same reference numerals are given to configurations common to the pixels 41, and detailed description thereof is omitted.

遮光部７６−４は、ＰＤ５１および電荷保持部５４の間の領域以外、即ち、ＰＤ５１から電荷保持部５４へ電荷を転送する転送経路となる領域以外における埋め込み部７６ｂが、半導体基板６３を貫通するように形成されている。即ち、ＰＤ５１および電荷保持部５４の間の領域は、電荷の転送に使用されるために遮光部を形成することはできないが、その領域以外において埋め込み部７６ｂを形成することにより、同一の画素４１ＥのＰＤ５１以外から電荷保持部５４に光が漏れ込むことを効果的に抑制することができる。なお、基板を貫通するように遮光部を形成する方法については、本願出願人により既に出願された特開２０１０−２２６１２６号公報において詳細に開示されている。 In the light shielding part 76-4, the embedded part 76 b other than the region between the PD 51 and the charge holding unit 54, that is, the region other than the region serving as a transfer path for transferring charges from the PD 51 to the charge holding unit 54 penetrates the semiconductor substrate 63. It is formed as follows. That is, the region between the PD 51 and the charge holding unit 54 is used for charge transfer and thus cannot form a light-shielding unit. However, by forming the embedding unit 76b outside the region, the same pixel 41E can be formed. It is possible to effectively prevent light from leaking into the charge holding portion 54 from other than the PD 51. A method of forming the light shielding portion so as to penetrate the substrate is disclosed in detail in Japanese Patent Application Laid-Open No. 2010-226126 already filed by the applicant of the present application.

次に、図２４を参照して、画素の第７の実施の形態について説明する。 Next, a seventh embodiment of the pixel will be described with reference to FIG.

図２４に示されている画素４１Ｆは、縦型電極７３’が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。 The pixel 41F shown in FIG. 24 has a configuration different from the pixel 41 of FIG. 6 in that the vertical electrode 73 ′ is formed, and has a configuration that is common to the pixel 41 in other points. ing. It should be noted that, hereinafter, the same reference numerals are given to configurations common to the pixels 41, and detailed description thereof is omitted.

図２４に示すように、画素４１Ｆは、図６の画素４１が有するゲート電極７３に替えて、第１の転送トランジスタ５２を構成する電極として、配線層６１から半導体基板６３に向かって埋め込まれるように配置された縦型電極７３’を備えて構成される。このような縦型電極７３’を採用することにより、ＰＤ５１から電荷保持部５４への電荷の転送が補助され、より確実に電荷を転送することができる。 As shown in FIG. 24, the pixel 41F is embedded from the wiring layer 61 toward the semiconductor substrate 63 as an electrode constituting the first transfer transistor 52, instead of the gate electrode 73 included in the pixel 41 of FIG. Are provided with a vertical electrode 73 ′. By employing such a vertical electrode 73 ′, transfer of charges from the PD 51 to the charge holding unit 54 is assisted, and charges can be transferred more reliably.

また、縦型電極７３’は、半導体基板６３の表面側を掘り込んでトレンチを作成し、スルー膜を形成した後にピンニングを行い、スルー膜を除去して酸化膜６２を成膜した後に形成される。 The vertical electrode 73 ′ is formed after the surface side of the semiconductor substrate 63 is dug to create a trench, a through film is formed, pinning is performed, the through film is removed, and the oxide film 62 is formed. The

また、本技術における固体撮像素子３１は、裏面照射型のCMOS型固体撮像素子の他、表面照射型のCMOS型固体撮像素子に適用することができる。この場合、例えば、図１に示されているような構成のCMOSイメージセンサにおいて、ＰＤ１７および電荷保持部１８の間に、遮光膜２１に連結するように略垂直方向に延在し、半導体基板１２に埋め込まれるように配置される遮光膜の埋め込み部が形成される。 Further, the solid-state imaging device 31 according to the present technology can be applied to a front-illuminated CMOS solid-state imaging device as well as a back-illuminated CMOS solid-state imaging device. In this case, for example, in the CMOS image sensor configured as shown in FIG. 1, the semiconductor substrate 12 extends between the PD 17 and the charge holding unit 18 in a substantially vertical direction so as to be connected to the light shielding film 21. A buried portion of the light shielding film is formed so as to be buried in the film.

なお、固体撮像素子３１では、グローバルシャッタを実現するために電荷保持部５４を設け、ＰＤ５１から電荷保持部５４に同時に電荷を転送する構成としたが、例えば、電荷保持部５４を設けることなく、ＰＤ５１からＦＤ５５に同時に電荷を転送するような構成を採用してもよく、この場合、ＦＤ５５の周囲を囲うように埋め込み部７６ｂが形成される。 In the solid-state imaging device 31, the charge holding unit 54 is provided to realize a global shutter, and the charge is transferred from the PD 51 to the charge holding unit 54 at the same time. For example, without providing the charge holding unit 54, A configuration in which charges are simultaneously transferred from the PD 51 to the FD 55 may be employed. In this case, the embedded portion 76 b is formed so as to surround the FD 55.

また、上述したような構成の固体撮像素子３１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。 In addition, the solid-state imaging device 31 having the above-described configuration includes various electronic devices such as an imaging system such as a digital still camera and a digital video camera, a mobile phone having an imaging function, or other devices having an imaging function. It can be applied to equipment.

図２５は、電子機器に搭載される撮像装置の構成例を示すブロック図である。 FIG. 25 is a block diagram illustrating a configuration example of an imaging device mounted on an electronic device.

図２５に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。 As shown in FIG. 25, the imaging apparatus 101 includes an optical system 102, an imaging element 103, a signal processing circuit 104, a monitor 105, and a memory 106, and can capture still images and moving images.

光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。 The optical system 102 includes one or more lenses, guides image light (incident light) from the subject to the image sensor 103, and forms an image on the light receiving surface (sensor unit) of the image sensor 103.

撮像素子１０３としては、上述したような各構成例および変形例の固体撮像素子３１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。 As the image sensor 103, the solid-state image sensor 31 of each configuration example and modified example as described above is applied. In the image sensor 103, electrons are accumulated for a certain period according to the image formed on the light receiving surface via the optical system 102. Then, a signal corresponding to the electrons accumulated in the image sensor 103 is supplied to the signal processing circuit 104.

信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。 The signal processing circuit 104 performs various types of signal processing on the signal charges output from the image sensor 103. An image (image data) obtained by performing signal processing by the signal processing circuit 104 is supplied to the monitor 105 and displayed, or supplied to the memory 106 and stored (recorded).

このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような各構成例および変形例の固体撮像素子３１を適用することにより、より良好な画素信号を得ることができ、従来よりも画質を向上させることができる。 In the imaging apparatus 101 configured as described above, by applying the solid-state imaging device 31 of each configuration example and modification as described above as the imaging device 103, a better pixel signal can be obtained. The image quality can be improved.

なお、本技術は以下のような構成も取ることができる。
（１）
第１の不純物領域および第２の不純物領域が形成された半導体基板と、
少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部と
を備え、
前記半導体基板の裏面に高誘電率材料膜が積層される
固体撮像素子。
（２）
複数の配線が埋め込まれた配線層をさらに備え、
前記半導体基板に対して前記第１の不純物領域に光が入射する前記半導体基板の裏面に対して反対側となる前記半導体基板の表面に前記配線層が積層される
上記（１）に記載の固体撮像素子。
（３）
前記遮光部が有する埋め込み部は、少なくとも前記第２の不純物領域の周囲を囲うように形成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記遮光部の前記蓋部には、前記第１の不純物領域に対応する領域の少なくとも一部分に開口部が形成されている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記遮光部は、前記第１の不純物領域に光が入射する側に対して反対側となる前記半導体基板の表面側において、少なくとも前記第２の不純物領域を覆うように配置される表面側蓋部をさらに有する
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記遮光部の前記表面側蓋部には、前記第１の不純物領域に対応する領域の少なくとも一部分に開口部が形成されている
上記（５）に記載の固体撮像素子。
（７）
前記高誘電率材料膜は、酸化シリコン、酸化ハフニウム、酸化タンタル、または酸化ジルコニウムを材料として形成される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記第１の不純物領域および前記第２の不純物領域の間に配置される分離領域
をさらに備える上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記半導体基板の表面に対して複数のトランジスタが配置される
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１０）
複数の前記トランジスタは、前記第１の不純物領域に関連付けられた第１の転送トランジスタ、および、前記第２の不純物領域に関連付けられた第２の転送トランジスタを含む
上記（９）に記載の固体撮像素子。
（１１）
複数の前記トランジスタは、フローティングディフュージョンに蓄積されている電荷を排出するように配置されるリセットトランジスタ、および、前記フローティングディフュージョンに蓄積されている電荷に応じた信号を出力することができるように前記フローティングディフュージョンに接続される増幅トランジスタを含む
上記（９）または（１０）に記載の固体撮像素子。
（１２）
複数の前記トランジスタは、前記増幅トランジスタから出力される信号が、選択的に、読み出し可能な状態となるように配置される選択トランジスタをさらに含む
上記（１１）に記載の固体撮像素子。
（１３）
複数の前記トランジスタを駆動する駆動回路
をさらに備える上記（９）から（１２）までのいずれかに記載の固体撮像素子。
（１４）
複数の前記トランジスタが駆動することによって出力される信号に対して相関２重サンプリング処理を施すカラム処理部
をさらに備える上記（１３）に記載の固体撮像素子。
（１５）
複数のトランジスタのうちの、少なくとも１つのトランジスタに接続される信号線が設けられる配線層が、前記半導体基板の表面に積層される
上記（９）から（１４）までのいずれかに記載の固体撮像素子。
（１６）
前記半導体基板の裏面側に設けられるオンチップレンズ
をさらに備える上記（１）から（１５）までのいずれかに記載の固体撮像素子。
（１７）
前記半導体基板の裏面および前記オンチップレンズの間に配置されるカラーフィルタ
をさらに備える上記（１６）に記載の固体撮像素子。
（１８）
前記半導体基板および前記配線層の間に配置される酸化膜
をさらに備える上記（２）から（１７）までのいずれかに記載の固体撮像素子。
（１９）
半導体基板に、第１の不純物領域および第２の不純物領域を形成し、
少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部を形成し、
前記半導体基板の裏面に高誘電率材料膜を積層する
ステップを含む固体撮像素子の製造方法。
（２０）
第１の不純物領域および第２の不純物領域が形成された半導体基板と、
少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部と
を有し、
前記半導体基板の裏面に高誘電率材料膜が積層される
固体撮像素子を備える電子機器。 In addition, this technique can also take the following structures.
(1)
A semiconductor substrate on which a first impurity region and a second impurity region are formed;
A buried portion that is buried so as to extend at least in a region between the first impurity region and the second impurity region of the semiconductor substrate, and a side on which light enters the first impurity region A light shielding portion having a lid portion covering at least a part of the second impurity region on the back surface side of the semiconductor substrate,
A solid-state imaging device in which a high dielectric constant material film is laminated on the back surface of the semiconductor substrate.
(2)
It further includes a wiring layer in which a plurality of wirings are embedded,
The solid-state layer according to (1), wherein the wiring layer is stacked on a surface of the semiconductor substrate that is opposite to a back surface of the semiconductor substrate where light enters the first impurity region with respect to the semiconductor substrate. Image sensor.
(3)
The solid-state imaging device according to (1) or (2), wherein the embedded portion included in the light shielding portion is formed so as to surround at least the periphery of the second impurity region.
(4)
The solid-state imaging device according to any one of (1) to (3), wherein an opening is formed in at least a part of a region corresponding to the first impurity region in the lid of the light shielding unit.
(5)
The light-shielding portion is a surface-side lid portion that is disposed so as to cover at least the second impurity region on the surface side of the semiconductor substrate that is opposite to the light incident side on the first impurity region. The solid-state imaging device according to any one of (1) to (4).
(6)
The solid-state imaging device according to (5), wherein an opening is formed in at least a part of a region corresponding to the first impurity region in the surface-side cover portion of the light shielding portion.
(7)
The solid-state imaging device according to any one of (1) to (6), wherein the high dielectric constant material film is formed using silicon oxide, hafnium oxide, tantalum oxide, or zirconium oxide as a material.
(8)
The solid-state imaging device according to any one of (1) to (7), further including: an isolation region disposed between the first impurity region and the second impurity region.
(9)
The solid-state imaging device according to any one of (1) to (8), wherein a plurality of transistors are disposed on a surface of the semiconductor substrate.
(10)
The plurality of transistors include a first transfer transistor associated with the first impurity region and a second transfer transistor associated with the second impurity region. Solid-state imaging according to (9) above element.
(11)
The plurality of transistors include a reset transistor arranged to discharge charges accumulated in the floating diffusion, and a signal corresponding to the charges accumulated in the floating diffusion. The solid-state imaging device according to (9) or (10), including an amplification transistor connected to the diffusion.
(12)
The solid-state imaging device according to (11), wherein the plurality of transistors further include a selection transistor arranged so that a signal output from the amplification transistor is selectively readable.
(13)
The solid-state imaging device according to any one of (9) to (12), further including a drive circuit that drives the plurality of transistors.
(14)
The solid-state imaging device according to (13), further including: a column processing unit that performs a correlated double sampling process on a signal output by driving the plurality of transistors.
(15)
The solid-state imaging according to any one of (9) to (14), wherein a wiring layer provided with a signal line connected to at least one of the plurality of transistors is stacked on the surface of the semiconductor substrate. element.
(16)
The solid-state imaging device according to any one of (1) to (15), further including an on-chip lens provided on a back surface side of the semiconductor substrate.
(17)
The solid-state imaging device according to (16), further including a color filter disposed between the back surface of the semiconductor substrate and the on-chip lens.
(18)
The solid-state imaging device according to any one of (2) to (17), further including an oxide film disposed between the semiconductor substrate and the wiring layer.
(19)
Forming a first impurity region and a second impurity region in a semiconductor substrate;
A buried portion that is buried so as to extend at least in a region between the first impurity region and the second impurity region of the semiconductor substrate, and a side on which light enters the first impurity region Forming a light-shielding portion having a lid portion covering at least a part of the second impurity region on the back surface side of the semiconductor substrate;
A method for manufacturing a solid-state imaging device, comprising: laminating a high dielectric constant material film on a back surface of the semiconductor substrate.
(20)
A semiconductor substrate on which a first impurity region and a second impurity region are formed;
A buried portion that is buried so as to extend at least in a region between the first impurity region and the second impurity region of the semiconductor substrate, and a side on which light enters the first impurity region A light-shielding portion having a lid portion covering at least a part of the second impurity region on the back surface side of the semiconductor substrate;
An electronic apparatus comprising a solid-state imaging device, wherein a high dielectric constant material film is laminated on a back surface of the semiconductor substrate.

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。 Note that the present embodiment is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present disclosure.

３１固体撮像素子，４１画素，５１ＰＤ，５２第１の転送トランジスタ，５３第２の転送トランジスタ，５４電荷保持部，５５ＦＤ，５６増幅トランジスタ，５７選択トランジスタ，５８リセットトランジスタ，６１配線層，６２酸化膜，６３半導体基板，６４遮光層，６５カラーフィルタ層，６６オンチップレンズ，７１配線，７２層間絶縁膜，７３ゲート電極，７４表面ピニング層，７５画素間分離領域，７６遮光部，７６ａ蓋部，７６ｂ埋め込み部，７６ｃ開口部，７７高誘電率材料膜 31 solid-state imaging device, 41 pixels, 51 PD, 52 first transfer transistor, 53 second transfer transistor, 54 charge holding unit, 55 FD, 56 amplification transistor, 57 selection transistor, 58 reset transistor, 61 wiring layer, 62 Oxide film, 63 semiconductor substrate, 64 light shielding layer, 65 color filter layer, 66 on-chip lens, 71 wiring, 72 interlayer insulating film, 73 gate electrode, 74 surface pinning layer, 75 pixel separation region, 76 light shielding portion, 76a lid Part, 76b buried part, 76c opening part, 77 high dielectric constant material film

Claims

A semiconductor substrate on which a first impurity region and a second impurity region are formed;
A buried portion that is buried so as to extend at least in a region between the first impurity region and the second impurity region of the semiconductor substrate, and a side on which light enters the first impurity region A light shielding portion having a lid portion covering at least a part of the second impurity region on the back surface side of the semiconductor substrate,
A solid-state imaging device in which a high dielectric constant material film is laminated at least between the back surface of the semiconductor substrate and the light shielding portion .

It further includes a wiring layer in which a plurality of wirings are embedded,
The solid-state imaging according to claim 1, wherein the wiring layer is stacked on a surface of the semiconductor substrate which is opposite to a back surface of the semiconductor substrate where light is incident on the first impurity region with respect to the semiconductor substrate. element.

The solid-state imaging device according to claim 1, wherein the embedded portion included in the light shielding portion is formed so as to surround at least the periphery of the second impurity region.

The solid-state imaging device according to claim 1, wherein an opening is formed in at least a part of a region corresponding to the first impurity region in the lid of the light shielding unit.

The light-shielding portion is a surface-side lid portion that is disposed so as to cover at least the second impurity region on the surface side of the semiconductor substrate that is opposite to the light incident side on the first impurity region. The solid-state imaging device according to claim 1.

The solid-state imaging device according to claim 5, wherein an opening is formed in at least a part of a region corresponding to the first impurity region in the surface-side cover portion of the light shielding portion.

The high dielectric constant material film, the solid-state imaging device according to claim 1 formed acid hafnium, tantalum oxide, or zirconium oxide as a material.

The solid-state imaging device according to claim 1, further comprising an isolation region disposed between the first impurity region and the second impurity region.

The solid-state imaging device according to claim 1, wherein a plurality of transistors are disposed on a surface of the semiconductor substrate.

The solid-state imaging device according to claim 9, wherein the plurality of transistors includes a first transfer transistor associated with the first impurity region and a second transfer transistor associated with the second impurity region. .

The plurality of transistors include a reset transistor arranged to discharge the charge accumulated in the floating diffusion, and the floating transistor so as to output a signal corresponding to the charge accumulated in the floating diffusion. The solid-state imaging device according to claim 9, comprising an amplification transistor connected to the diffusion.

The solid-state imaging device according to claim 11, wherein the plurality of transistors further include a selection transistor arranged so that a signal output from the amplification transistor is selectively readable.

The solid-state imaging device according to claim 9, further comprising a drive circuit that drives the plurality of transistors.

The solid-state imaging device according to claim 13, further comprising: a column processing unit that performs a correlated double sampling process on a signal output by driving the plurality of transistors.

The solid-state imaging device according to claim 9, wherein a wiring layer provided with a signal line connected to at least one of the plurality of transistors is stacked on the surface of the semiconductor substrate.

The solid-state imaging device according to claim 1, further comprising an on-chip lens provided on a back surface side of the semiconductor substrate.

The solid-state imaging device according to claim 16, further comprising a color filter disposed between a back surface of the semiconductor substrate and the on-chip lens.

The solid-state imaging device according to claim 2, further comprising: an oxide film disposed between the semiconductor substrate and the wiring layer.

Forming a first impurity region and a second impurity region in a semiconductor substrate;
A buried portion that is buried so as to extend at least in a region between the first impurity region and the second impurity region of the semiconductor substrate, and a side on which light enters the first impurity region Forming a light-shielding portion having a lid portion covering at least a part of the second impurity region on the back surface side of the semiconductor substrate;
A method for manufacturing a solid-state imaging device, comprising: laminating a high dielectric constant material film at least between a back surface of the semiconductor substrate and the light shielding portion .

A semiconductor substrate on which a first impurity region and a second impurity region are formed;
A buried portion that is buried so as to extend at least in a region between the first impurity region and the second impurity region of the semiconductor substrate, and a side on which light enters the first impurity region A light-shielding portion having a lid portion covering at least a part of the second impurity region on the back surface side of the semiconductor substrate;
An electronic apparatus comprising: a solid-state imaging element on which a high dielectric constant material film is laminated at least between a back surface of the semiconductor substrate and the light shielding portion .