JP7179236B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関し、特には、チップサイズパッケージ型の半導体装置に関する。

縦型電界効果トランジスタではオン抵抗を低減すると共に、オン時に熱暴走（正帰還）を生じて破壊に至らないよう、オン時の耐量を向上することが求められ、様々な縦型電界効果トランジスタが提案されている（特許文献２参照）。

特許第３９９９２２５号公報 米国特許第１０６５１２７６号明細書

縦型電界効果トランジスタではオン抵抗を低減すると共に、オン時の熱暴走による破壊への耐量を向上することが求められている。特許文献１に開示される直交型の縦型電界効果トランジスタの構造は、平行型の構造に比べれば、オン抵抗の低減に有効であると共に、オン時の耐量を向上することに有利である。しかしオン抵抗の低減と、オン時の耐量の向上をどちらも満足するように成立させることは一般的に困難である。

Ｎチャネル型シングル構成の縦型電界効果トランジスタを例として説明する。線形領域で駆動する条件においては、ソース電極の電位を基準として、ドレイン電極に電圧ＶＤＳ［Ｖ］（ドレイン－ソース間電圧）を印加し、同じくソース電極の電位を基準としてゲート導体にしきい値（Ｖｔｈ［Ｖ］とする、定義については後述する）以上で電圧ＶＧＳ［Ｖ］（ゲート－ソース間電圧）を印加するとき、ドレインからソースに流れるドレイン－ソース間電流ＩＤＳ［Ａ］はＩＤＳ＝ｇｍ×ＶＧＳと表される。ｇｍ［Ｓ］は相互コンダクタンスである。縦型電界効果トランジスタで、導通チャネルの総ゲート幅をＷｇ［ｃｍ］、深さ方向の導通チャネル長をＬｃｈ［ｃｍ］、導通チャネルにおけるキャリアの移動度をμ［ｃｍ^２／Ｖ／ｓｅｃ］、ゲート酸化膜容量をＣｏｘ［Ｆ／ｃｍ^２］とすると、線形領域で駆動する時（ＶＤＳ＜＜ＶＧＳ－Ｖｔｈ）のｇｍは、ｇｍ＝Ｗｇ／Ｌｃｈ×μ×Ｃｏｘ×ＶＤＳと表される。

一方で、線形領域で駆動する時のオン抵抗ＲＤＳ（ｏｎ）［Ω］には、１／ＲＤＳ（ｏｎ）＝Ｗｇ／Ｌｃｈ×μ×Ｃｏｘ×（ＶＧＳ－Ｖｔｈ）の関係がある。このため、例えばＷｇを大きくすると、ｇｍは増大し、ＲＤＳ（ｏｎ）は低減する。逆にＷｇを小さくすればｇｍは減少し、ＲＤＳ（ｏｎ）は増大する。したがってｇｍとＲＤＳ（ｏｎ）にはおよそトレードオフの関係がある。

ＩＤＳのＶＧＳ依存性（以降、ＩＤＳ－ＶＧＳという場合がある）の温度係数は、ＶＧＳが小さい範囲で正となり、ＶＧＳが大きい範囲では負となることが知られている。したがって縦型電界効果トランジスタをＶＧＳが小さい条件でオンすると、通電で生じる発熱によって自らが高温となり、正の温度係数によってさらに縦型電界効果トランジスタには電流が流れるようになる。そして電流の増大によってさらに高温化し、そのために電流はまた流れやすくなる、という熱暴走（以降、正帰還あるいはポジティブフィードバックともいう）が発現することがある。正帰還が発現するオン条件では、何らかの理由で局所的に放熱しにくい部分がある場合、その部分の高温化と電流集中が加速して縦型電界効果トランジスタが破壊に至りやすい。ＩＤＳ－ＶＧＳの温度係数が正である条件でオンする際に、正帰還による破壊を抑える、つまり縦型電界効果トランジスタのオン時の耐量を向上するには、ｇｍを低減して、ＩＤＳ－ＶＧＳの温度係数が正となる条件範囲を狭くすることが必要となる。しかしｇｍを減少するためにＷｇ、Ｌｃｈ、μ、Ｃｏｘ等のパラメータを調整すると、ほとんどの場合ＲＤＳ（ｏｎ）が増大することとなる。したがってＲＤＳ（ｏｎ）を低減しつつｇｍを減少することは極めて困難である。

特許文献２には、１つの縦型電界効果トランジスタの面内で、ＩＤＳ－ＶＧＳの温度係数が正から負となるＶＧＳ（＝Ｖｚｔｃ［Ｖ］）をまたいだ、しきい値の異なる領域（Ｖｔｈ１＜Ｖｚｔｃとなる領域とＶｔｈ２＞Ｖｚｔｃとなる領域）を作り分け、ＩＤＳ－ＶＧＳの温度係数が負となる条件を、ＶＧＳが小さい範囲へ拡大する技術が開示されている。特許文献２の技術を用いれば、Ｖｔｈ２よりも大きいＶＧＳで駆動する条件では、ＩＤＳ－ＶＧＳの温度係数が負であるため正帰還が発現せず、オン時の耐量を向上することができ、さらにＶｔｈ１の領域もＶｔｈ２の領域も導通できるのでＲＤＳ（ｏｎ）を低減することができる。しかしながら特許文献２の技術が成立するためには、Ｖｔｈ１［Ｖ］とＶｔｈ２［Ｖ］の間にＶｚｔｃが入るように、Ｖｔｈ１とＶｔｈ２の間を一定程度拡げて設けねばならず、特にしきい値（Ｖｔｈ）が低い設定で駆動することが求められる場合など、所望の駆動条件に広く対応できるものとはいえない。

本開示は、オン抵抗の低減とオン時の正帰還による破壊に対する耐量向上とを両立できる半導体装置を提供することを目的とする。

上記の課題を解決するために、本開示に係る半導体装置は、フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、シリコンからなり第１導電型の不純物を含む半導体基板と、前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、前記ボディ領域の表面に形成された前記第１導電型のソース領域と、前記ソース領域と電気的に接続されたソース電極と、前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、前記トレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート導体と、前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、ＬＳのＬＢに対する比（ＬＳ／ＬＢ）は１／７以上１／３以下であり、前記ソース電極の電位を基準として前記ゲート導体へ印加する、前記半導体装置の仕様の値の電圧ＶＧＳ［Ｖ］に対して、ＬＢ≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成り立つことを特徴とする。

この構成によれば、オン抵抗の低減とオン時の耐量の向上を両立させることができるため、特にソフトスタートが求められる回路におけるターンオン時の安全動作領域の拡大と、通常動作時の低オン抵抗を両立することができる。

本開示により、オン抵抗の低減とオン時の正帰還による破壊に対する耐量向上とを両立できる半導体装置が提供される。特に、ソフトスタートが求められる回路におけるターンオン時の安全動作領域の拡大と、通常動作時の低オン抵抗を両立することができる。

図１は、実施形態に係る半導体装置の構造の一例を示す断面模式図である。 図２Ａは、実施形態に係る半導体装置の構造の一例を示す平面模式図である。 図２Ｂは、実施形態に係る半導体装置に流れる主電流を示す断面模式図である。 図３Ａは、実施形態に係る第１のトランジスタの略単位構成の平面模式図である。 図３Ｂは、実施形態に係る第１のトランジスタの略単位構成の斜視模式図である。 図４Ａは、比較例１に係る第１のトランジスタの略単位構成の平面模式図である。 図４Ｂは、比較例１に係る第１のトランジスタの略単位構成の斜視模式図である。 図５は、実施形態に係る半導体装置の厚さと熱抵抗との関係を示すグラフである。 図６Ａは、実施形態に係る第１のトランジスタの構造の一例を示す断面模式図である。 図６Ｂは、実施形態に係る第１のトランジスタの構造の一例を示す平面模式図である。 図６Ｃは、実施形態に係る第１のトランジスタの構造の一例を示す断面模式図である。 図６Ｄは、実施形態に係る第１のトランジスタの構造の一例を示す平面模式図である。 図６Ｅは、実施形態に係る第１のトランジスタの構造の一例を示す断面模式図である。 図６Ｆは、実施形態に係る第１のトランジスタの構造の一例を示す平面模式図である。 図７Ａ－１は、実施形態に係る第１のトランジスタの駆動時の電流密度のシミュレーションに用いた構造を示す図である。 図７Ａ－２は、実施形態に係る第１のトランジスタの駆動時の電流密度をシミュレーションした結果を示す図である。 図７Ａ－３は、図７Ａ－１と図７Ａ－２を重ね合わせた図である。 図７Ｂ－１は、実施形態に係る第１のトランジスタの駆動時の電流密度のシミュレーションに用いた構造を示す図である。 図７Ｂ－２は、実施形態に係る第１のトランジスタの駆動時の電流密度をシミュレーションした結果を示す図である。 図７Ｂ－３は、図７Ｂ－１と図７Ｂ－２を重ね合わせた図である。 図８は、駆動時におけるソース領域からの導通領域の拡大と、ゲート導体への印加電圧との関係を示すグラフを示す図である。 図９は、実施形態に係る、本半導体装置の効果を得るのに好ましい、第１の方向におけるソース領域の長さと、接続部の長さの関係を示すグラフを示す図である。 図１０は、実施形態に係る第１のトランジスタの仕様に示されるオン抵抗の一例を示した図である。 図１１は、実施形態に係る実施例と、比較例１および比較例２のＩＤＳのＶＧＳ依存性を示すグラフを示す図である。

以下、本開示の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、工程の順序等は、一例であり、本開示を限定する主旨ではない。また、各図は、必ずしも厳密に図示したものではない。各図において、実質的に同一の構成については同一の符号を付し、重複する説明は省略又は簡略化する。

（実施形態）
［１．半導体装置の構造］
以下では、本開示における半導体装置の一例である縦型電界効果トランジスタ（より具体的には、縦型ＭＯＳトランジスタ）の直交型構造についてデュアル構成を例にとって説明する。デュアル構成であることは必須ではなく、シングル構成の縦型電界効果トランジスタであってもよく、トリプル以上の構成の縦型電界効果トランジスタであってもよい。

図１は半導体装置の構造の一例を示す断面図である。図２Ａはその平面図である。これらの図に示される半導体装置の大きさや形状、電極パッドの配置は一例である。図２Ｂは、半導体装置に流れる主電流を模式的に示す断面図である。図１および図２Ｂは、図２ＡのＩ－Ｉにおける切断面である。

図１および図２Ａに示すように、半導体装置１は、半導体層４０と、金属層３０と、半導体層４０内の第１の領域Ａ１に形成された第１の縦型電界効果トランジスタ１０（以下、「トランジスタ１０」とも称する。）と、半導体層４０内の第２の領域Ａ２に形成された第２の縦型電界効果トランジスタ２０（以下、「トランジスタ２０」とも称する。）と、を有する。ここで、図２Ａに示すように、第１の領域Ａ１と第２の領域Ａ２とは、半導体層４０の平面視（つまり、上面視）において互いに隣接する。図２Ａでは第１の領域Ａ１と第２の領域Ａ２の仮想的な境界９０Ｃを破線で示している。

半導体層４０は、半導体基板３２と低濃度不純物層３３とが積層されて構成される。半導体基板３２は、半導体層４０の裏面側に配置され、第１導電型の不純物を含むシリコンからなる。低濃度不純物層３３は、半導体層４０の表面側に配置され、半導体基板３２に接触して形成され、半導体基板３２の第１導電型の不純物の濃度より低い濃度の第１導電型の不純物を含む。低濃度不純物層３３は、例えば、エピタキシャル成長により半導体基板３２上に形成されてもよい。なお、低濃度不純物層３３はトランジスタ１０およびトランジスタ２０のドリフト層でもあり、本明細書中ではドリフト層とよぶこともある。

金属層３０は、半導体層４０の裏面側に接触して形成され、銀（Ａｇ）もしくは銅（Ｃｕ）からなる。なお、金属層３０には、金属材料の製造工程において不純物として混入する金属以外の元素が微量に含まれていてもよい。また、金属層３０は半導体層４０の裏面側の全面に形成されていてもいなくてもどちらでもよい。

図１および図２Ａに示すように、低濃度不純物層３３の第１の領域Ａ１には、第１導電型と異なる第２導電型の不純物を含む第１のボディ領域１８が形成されている。第１のボディ領域１８には、第１導電型の不純物を含む第１のソース領域１４、第１のゲート導体１５、および第１のゲート絶縁膜１６が形成されている。尚、ゲート絶縁膜はゲート酸化膜という場合もある。第１のゲート導体１５、第１のゲート絶縁膜１６は、半導体基板３２上面と平行な第１の方向（Ｙ軸方向）に延在し、かつ第１の方向（Ｙ方向）と直交する第２の方向（Ｘ方向）において等間隔に、半導体層４０の上面から第１のボディ領域１８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第１のトレンチ１７の内部に、それぞれ形成されている。第１のソース電極１１は部分１２と部分１３とからなり、部分１２は、部分１３を介して第１のソース領域１４および第１のボディ領域１８に接続されている。第１のゲート導体１５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第１のゲート電極パッド１１９に電気的に接続される。

第１のソース電極１１の部分１２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分１２の表面には、金などのめっきが施されてもよい。

第１のソース電極１１の部分１３は、部分１２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。

低濃度不純物層３３の第２の領域Ａ２には、第２導電型の不純物を含む第２のボディ領域２８が形成されている。第２のボディ領域２８には、第１導電型の不純物を含む第２のソース領域２４、第２のゲート導体２５、および第２のゲート絶縁膜２６が形成されている。第２のゲート導体２５、第２のゲート絶縁膜２６は、半導体層４０の上面から第２のボディ領域２８を貫通して低濃度不純物層３３の一部までの深さに形成された複数の第２のトレンチ２７の内部に、それぞれ形成されている。第２のソース電極２１は部分２２と部分２３とからなり、部分２２は、部分２３を介して第２のソース領域２４および第２のボディ領域２８に接続されている。第２のゲート導体２５は半導体層４０の内部に埋め込まれた、埋め込みゲート電極であり、第２のゲート電極パッド１２９に電気的に接続される。

第２のソース電極２１の部分２２は、フェイスダウン実装におけるリフロー時にはんだと接合される層であり、限定されない一例として、ニッケル、チタン、タングステン、パラジウムのうちのいずれか１つ以上を含む金属材料で構成されてもよい。部分２２の表面には、金などのめっきが施されてもよい。

第２のソース電極２１の部分２３は、部分２２と半導体層４０とを接続する層であり、限定されない一例として、アルミニウム、銅、金、銀のうちのいずれか１つ以上を含む金属材料で構成されてもよい。

トランジスタ１０およびトランジスタ２０の上記構成により、半導体基板３２は、トランジスタ１０の第１のドレイン領域およびトランジスタ２０の第２のドレイン領域が共通化された、共通ドレイン領域として機能する。低濃度不純物層３３の、半導体基板３２に接する側の一部も、共通ドレイン領域として機能する場合がある。また金属層３０はトランジスタ１０のドレイン電極およびトランジスタ２０のドレイン電極が共通化された、共通ドレイン電極として機能する。

図１に示すように、第１のボディ領域１８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第１のソース領域１４に接続される第１のソース電極１１の部分１３が設けられている。層間絶縁層３４および第１のソース電極の部分１３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第１のソース電極の部分１３に接続される部分１２が設けられている。

第２のボディ領域２８は、開口を有する層間絶縁層３４で覆われ、層間絶縁層３４の開口を通して、第２のソース領域２４に接続される第２のソース電極２１の部分２３が設けられている。層間絶縁層３４および第２のソース電極の部分２３は、開口を有するパッシベーション層３５で覆われ、パッシベーション層３５の開口を通して第２のソース電極の部分２３に接続される部分２２が設けられている。

したがって複数の第１のソース電極パッド１１１および複数の第２のソース電極パッド１２１は、それぞれ第１のソース電極１１および第２のソース電極２１が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。同様に、１以上の第１のゲート電極パッド１１９および１以上の第２のゲート電極パッド１２９は、それぞれ第１のゲート電極１９（図１、図２Ａ、図２Ｂには図示せず。）および第２のゲート電極２９（図１、図２Ａ、図２Ｂには図示せず。）が半導体装置１の表面に部分的に露出した領域、いわゆる端子の部分を指す。

半導体装置１において、例えば、第１導電型をＮ型、第２導電型をＰ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＮ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＰ型半導体であってもよい。

また、半導体装置１において、例えば、第１導電型をＰ型、第２導電型をＮ型として、第１のソース領域１４、第２のソース領域２４、半導体基板３２、および、低濃度不純物層３３はＰ型半導体であり、かつ、第１のボディ領域１８および第２のボディ領域２８はＮ型半導体であってもよい。

以下の説明では、トランジスタ１０とトランジスタ２０とが、第１導電型をＮ型、第２導電型をＰ型とした、いわゆるＮチャネル型トランジスタの場合として、半導体装置１の導通動作について説明する。

なお、ここではトランジスタ１０とトランジスタ２０については、機能、特性、構造等に何ら差異のない、対称性が備わることを前提に説明した。図１、図２Ａ、図２Ｂも対称性を前提に描画しているが、本開示におけるチップサイズパッケージ型の、デュアル構成の縦型電界効果トランジスタにおいては、対称性は必ずしも必要な条件ではない。

［２．直交型の構成］
図３Ａおよび図３Ｂは、それぞれ、半導体装置１のＸ方向およびＹ方向に繰り返し形成される、トランジスタ１０（またはトランジスタ２０）の略単位構成の、平面図および斜視図である。図３Ａおよび図３Ｂでは、分かりやすくするために半導体基板３２、第１のソース電極１１（または第２のソース電極２１）は図示していない。なおＹ方向とは、半導体層４０の上面と平行し、第１のトレンチ１７および第２のトレンチ２７が延在する方向（第１の方向）である。またＸ方向とは、半導体層４０の上面と平行し、Ｙ方向に直交する方向（第２の方向）のことをいう。

図３Ａおよび図３Ｂに示すように、トランジスタ１０には、第１のボディ領域１８と第１のソース電極１１とを電気的に接続する第１の接続部１８Ａが備わる。第１の接続部１８Ａは、第１のボディ領域１８のうち、第１のソース領域１４が形成されていない領域であり、第１のボディ領域１８と同じ第２導電型の不純物を含む。第１のソース領域１４と第１の接続部１８Ａとは、Ｙ方向に沿って交互に、かつ周期的に繰り返し配置される。トランジスタ２０についても同様である。

半導体装置１において、第１のソース電極１１に高電圧および第２のソース電極２１に低電圧を印加し、第２のソース電極２１を基準として第２のゲート電極２９（第２のゲート導体２５）にしきい値以上の電圧を印加すると、第２のボディ領域２８中の第２のゲート絶縁膜２６の近傍に導通チャネルが形成される。その結果、第１のソース電極１１－第１の接続部１８Ａ－第１のボディ領域１８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第２のボディ領域２８に形成された導通チャネル－第２のソース領域２４－第２のソース電極２１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第２のボディ領域２８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。また、この主電流は金属層３０を流れるため、金属層３０を厚くすることで、主電流経路の断面積が拡大し、半導体装置１のオン抵抗は低減できる。

同様に、半導体装置１において、第２のソース電極２１に高電圧および第１のソース電極１１に低電圧を印加し、第１のソース電極１１を基準として第１のゲート電極１９（第１のゲート導体１５）にしきい値以上の電圧を印加すると、第１のボディ領域１８中の第１のゲート絶縁膜１６の近傍に導通チャネルが形成される。その結果、第２のソース電極２１－第２の接続部２８Ａ－第２のボディ領域２８－低濃度不純物層３３－半導体基板３２－金属層３０－半導体基板３２－低濃度不純物層３３－第１のボディ領域１８に形成された導通チャネル－第１のソース領域１４－第１のソース電極１１という経路で主電流が流れて半導体装置１が導通状態となる。なお、この導通経路における、第１のボディ領域１８と低濃度不純物層３３との接触面にはＰＮ接合があり、ボディダイオードとして機能している。

以降ではＹ方向における第１のソース領域１４の長さをＬＳ１と記し、Ｙ方向における第２のソース領域２４の長さをＬＳ２と記す。ソース領域の長さについて、第１のソース領域１４と第２のソース領域２４を言い分けないときは、ＬＳと記す。またＹ方向における第１の接続部１８Ａの長さをＬＢ１と記し、Ｙ方向における第２の接続部２８Ａの長さをＬＢ２と記す。接続部の長さについて、第１の接続部１８Ａと第２の接続部２８Ａを言い分けないときは、ＬＢと記す。

シングル構成の縦型電界効果トランジスタについては、概ねデュアル構成の縦型電界効果トランジスタの片側（トランジスタ１０）のみで形成されるものと認識してよい。ただしチップサイズパッケージ型では、第１のソース電極パッド１１１、第１のゲート電極パッド１１９を備える半導体層４０の表面側に、さらにドレイン電極パッドを設ける必要がある。この場合、半導体層４０の裏面側に備わるドレイン層と電気的に接続するドレイン引き出し構造を、半導体層４０の表面側から形成しておく必要がある。

なお、半導体装置１がデュアル構成のＮチャネル型の縦型電界効果トランジスタである場合にソース－ソース間電圧（ＶＳＳ）と表わす電圧は、シングル構成の縦型電界効果トランジスタである場合、ドレイン－ソース間電圧（ＶＤＳ）となる。また半導体装置１がデュアル構成のＰチャネル型の縦型電界効果トランジスタである場合はドレイン－ドレイン間電圧（ＶＤＤ）となる場合もある。また駆動とは、ゲート導体に電圧を印加してソース－ソース間（もしくはドレイン－ソース間、あるいはドレイン－ドレイン間）に電流を導通している状態のことをいい、特にことわらない限り、線形領域の条件で導通させることをいうものとする。

［３．小さいＶＧＳで駆動する時のオン時の耐量向上］
半導体装置１を搭載する回路においては、起動時に突入電流が発生することを防ぐ目的で、まず回路に備わるコンデンサへの充電を段階的におこなってから通常の動作状態に移行する、ソフトスタートの方式が求められることがある。通常、コンデンサへの充電はｍｓｅｃオーダーで瞬時的におこなわれる。充電電流の段階的な制御のためには、トランジスタ１０のドレイン－ソース間には大きいＶＤＳが印加されると共に、第１のゲート導体１５には小さいＶＧＳ（＞Ｖｔｈ）が印加されて、規定の電流となるように通電を制御することが求められる。

通電による発熱でトランジスタ１０は高温化するが、ＶＧＳが小さいときはトランジスタ１０のＩＤＳ－ＶＧＳの温度係数が正であるため、しきい値が低減し、たとえＶＧＳが不変であっても電流が増大するように状態が変化する。そしてそれによる発熱でトランジスタ１０はまた高温化し、さらに電流が増大するという正帰還が発現することがある。特にトランジスタ１０のｇｍが大きいと、ＩＤＳ－ＶＧＳの温度係数が正から負へ変化する電流値は大きくなり、規定の時間に到達する前に、トランジスタ１０の温度が規定の温度を上回って破壊に至るおそれが高い。

したがってオン時の正帰還による破壊に対する耐量を向上するためには、ｇｍを低減する必要がある。半導体装置１において、導通チャネルの総ゲート幅をＷｇ［ｃｍ］、Ｚ方向の導通チャネル長をＬｃｈ［ｃｍ］、導通チャネルにおけるキャリアの移動度をμ［ｃｍ^２／Ｖ／ｓｅｃ］、ゲート酸化膜容量をＣｏｘ［Ｆ／ｃｍ^２］とすると、ｇｍは、ｇｍ＝Ｗｇ／Ｌｃｈ×μ×Ｃｏｘ×ＶＤＳと表される。したがってｇｍを低減するには、Ｗｇを減少する、Ｌｃｈを増大する、μやＣｏｘを減少する等の手段がある。いずれも単独で調整して効果を得られるが、いずれの調整もＲＤＳ（ｏｎ）を増大する方向に変化させることとなるため、ｇｍ低減とＲＤＳ（ｏｎ）低減を両立することは難しい。

そこで本開示では、オン時の耐量を高める必要のある条件というのは、しきい値以上ではあるがＶＧＳが小さいところで実施するソフトスタートの駆動条件であり、このときは必ずしもオン抵抗の低減は重視されず、逆にオン抵抗の低減が重視される通常動作の駆動条件はＶＧＳが大きいところであり、このときは必ずしも耐量を向上させる必要はないことに注目した。すなわち、ＶＧＳが小さいところではｇｍ低減を実現し、ＶＧＳが大きいところではＲＤＳ（ｏｎ）低減を実現することで、ｇｍ低減とＲＤＳ（ｏｎ）低減を両立できる半導体装置１を実現した。

ここではまず、オン時の耐量向上のためにｇｍを低減することを述べる。ｇｍ低減では総ゲート幅Ｗｇを調節する。直交型の構造であるトランジスタ１０におけるＷｇは、導通チャネルが形成される有効領域に備わる複数の第１のトレンチ１７の本数におよそ比例する。また１つの第１のトレンチ１７において、これに接する第１のソース領域１４のＹ方向の長さの合計に比例する。ただし第１のソース領域１４は１つの第１のトレンチ１７の両側で接する点には留意すべきである。Ｙ方向に沿っては、第１のソース領域１４と第１の接続部１８Ａが、交互かつ周期的に設置されるため、第１のソース領域１４のＹ方向の長さの合計は、ＬＳ１／（ＬＳ１＋ＬＢ１）の大きさで決まる。

ＬＳ１／（ＬＳ１＋ＬＢ１）を大きくすればＷｇが増大し、ＲＤＳ（ｏｎ）を低減することができるが、本開示ではＬＳ１／（ＬＳ１＋ＬＢ１）を小さくしてＷｇを減少させ、ｇｍを減じることを主意とする。一例として、ターンオン（ソフトスタート）時に破壊を回避し、安全動作を保証する条件の上限として、ＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａの駆動条件を１０．０ｍｓｅｃまで継続してもジャンクション温度Ｔｊが１５０℃以下（後述する表１では室温Ｔａ＝２５℃として、ΔＴｊ＝１２５℃と表示している）になることが求められる場合を考える。本発明者らはＬｃｈ、μ、Ｃｏｘ等の値を慣例的な範囲で加味して検討をおこなった結果、ＬＳ１／（ＬＳ１＋ＬＢ１）は１／８以上１／４以下の範囲にあることが好ましいとの結果を得た。これをＬＳ１／ＬＢ１で表わせば、ＬＳ１／ＬＢ１は１／７以上１／３以下の範囲と同等である。

表１に本発明者らが半導体装置１を試作して評価した結果を示す。水準１にある平行型の構造は図４Ａ、図４Ｂに示すように、直交型の構造とは異なり、第１の接続部１８Ａに相当する部分は存在せず、Ｙ方向の全長にわたって第１のソース領域１４が設置されている。さらに隣り合う第１のトレンチ１７同士に挟まれた中間位置に、第１のトレンチ１７と同じＹ方向に沿って、第１のトレンチ１７と平行に延在し、第１のソース領域１４を貫通して第１のボディ領域１８の途中まで至る第１の溝部１１０が設けられ、この第１の溝部１１０に第１のソース電極１１と接続するコンタクトプラグが充填されている。コンタクトプラグは第１のソース領域１４および第１のボディ領域１８に接触しており、トランジスタ１０のターンオフ時には、第１のゲート絶縁膜１６の近傍に貯まったキャリアを、コンタクトプラグを経由して第１のソース電極１１へ最短経路で放散することができる。つまり、第１のソース電極１１は、第１のボディ領域１８に到達する深さまで伸びるコンタクトプラグを有する。したがってコンタクトプラグを隣り合う第１のトレンチ１７同士に挟まれた中間位置の全てに設置する平行型の構造では、ターンオフ時の耐量向上に優れた特色を示すことができる。

さて表１の検討水準２、３、４は平行型の構造と同様にコンタクトプラグを充填する第１の溝部１１０を備えながら、直交型の構造のように第１のソース領域１４と第１の接続部１８Ａが、Ｙ方向に沿って交互かつ周期的に設置される構造である。これを平行型＋直交型と表現している。本発明者らによる検討では、ＬＳ１／ＬＢ１が１／７（水準２）であれば、平行型（水準１）の構造に比べてＷｇは約１／８となりｇｍは２０Ｓから１０Ｓへ半減する。上記条件（ＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａ、１０．０ｍｓｅｃ）でも正帰還による破壊に至ることなく安全動作が可能であり、Ｔｊ＝１５０℃（ΔＴｊ＝１２５℃）に高温化する電流は３．００Ａを超えて３．９０Ａまで通電することが可能になる。またＬＳ１／ＬＢ１が１／３（水準４）では、平行型（水準１）の構造と比べてＷｇが約１／４となり、ｇｍは２０Ｓから１２Ｓへ低減する。Ｔｊ＝１５０℃（ΔＴｊ＝１２５℃）に高温化する電流は３．７０Ａとなり、やや他の水準より低下する傾向が見えているが、上記と同じ条件での安全動作を確保できることが確認できる。ＬＳ１／ＬＢ１は典型的には１／５（水準３）の付近であることが好ましく、１／７≦ＬＳ１／ＬＢ１≦１／３であればよい。

本開示はＷｇを適正化してｇｍを減じることで、正帰還によってトランジスタ１０が破壊に至る条件を縮小する技術である。正帰還そのものを防止するものではないが、安全動作が求められる所望の条件に応じて、適切にｇｍを調整して正帰還を緩和することができる。

ここで、本開示におけるしきい値（Ｖｔｈ）の定義について述べておく。本開示ではトランジスタの製品仕様にしきい値（Ｖｔｈ）として記載される値を指すものとする。製品仕様によってはＶｔｈを定義する際の測定条件は様々であるが、その条件については問わない。本開示においては特にことわらない限り、Ｖｔｈはトランジスタの製品仕様に記載されるものであると捉えて差し支えない。

ところで本発明者らは表１の評価にて、半導体装置１の平面視での大きさ（チップ面積ともいう）および形状を３．０５ｍｍ×３．０５ｍｍの正方形であるとした。半導体装置１が搭載される回路に投入される電力が大きいと半導体装置１が制御する電力（損失電力）も大きくなるため、半導体装置１の面積も伴って大きくせざるを得ない。しかし本開示では回路に投入される電力が大きくなっても、半導体装置１が回路の中で占有する面積を過度に大きくしないことを重視している。一例として、瞬時的に電流を導通する際の最小の損失電力を６０．０Ｗ（ＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａ、１０．０ｍｓｅｃ）とし、半導体装置１の面積の最大は３．０５ｍｍ×３．０５ｍｍとする。この面積は、上記条件（ＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａ、１０．０ｍｓｅｃ）の通電で使用される典型的な従来製品と比べておよそ半分の面積である。このため本開示の実施形態によれば、従来よりも、回路の中で限られた空間を有効に利用することができる。半導体装置１の形状は必ずしも正方形である必要はないが、矩形状であることが望ましい。これは回路に半導体装置１を搭載するときの配置のしやすさのためである。したがって半導体装置１は平面視において矩形状であり、ＬＳ１のＬＢ１に対する比（ＬＳ１／ＬＢ１）が１／７以上１／３以下であり、縦型電界効果トランジスタに瞬時的に規定の電流を通電する際の損失電力［Ｗ］を半導体装置１のチップ面積［ｍｍ^２］で除した損失電力面積比が６．４０［Ｗ／ｍｍ^２］以上であってもよい。６．４０Ｗ／ｍｍ^２とは６０．０Ｗを３．０５ｍｍ×３．０５ｍｍの面積で除した値である。このような実施形態であれば、従来製品よりもおよそ半分の面積でありながら、オン時の耐量が向上した半導体装置１を得ることができる。尚、半導体装置１は正方形状であってもよく、正方形状である場合は、半導体装置１の反りを抑制する効果も享受できる。

上述したように従来製品よりも半導体装置１の面積を低減するためには、半導体装置１の熱抵抗Ｒｔｈ［℃／Ｗ］を低減することが重要である。一例として示したＶＤＳ＝２０．０Ｖ、ＩＤＳ＝３．００Ａの条件でトランジスタ１０のジャンクション温度Ｔｊを１５０℃以下に抑制するには、Ｔａ＝２５℃とすると、Ｒｔｈ≦１２５℃／（２０．０Ｖ×３．００Ａ）＝２．０８℃／Ｗであることが求められる。表１の水準１を基本構造として、半導体装置１の厚さを変更したときの熱抵抗Ｒｔｈの結果を図５に示す。Ｒｔｈ低減のためには半導体装置１は厚い方がよい。Ｒｔｈ≦２．０８℃／Ｗとなるのは半導体装置１の厚さ３４３μｍとなるため、およそ半導体装置１の厚さは３４５μｍ以上であることが望ましい。

［４．大きいＶＧＳで駆動する時のボディ領域の導通寄与］
Ｗｇを制限することで、ＶＧＳが小さいときのオン時の耐量を向上することはできるが、ＲＤＳ（ｏｎ）が増大することになる。特にソフトスタートを経て移行する通常の動作状態ではＲＤＳ（ｏｎ）を低減したい。このためＶＧＳが大きいときにＷｇを増大できれば都合がよい。そこで本発明者らはトランジスタ１０を大きいＶＧＳで駆動するときに、第１の接続部１８Ａの直下にある第１のボディ領域１８を効率的に導通に寄与させることで、ＬＳ１／ＬＢ１が小さい場合でも、ＲＤＳ（ｏｎ）を低減できることを見出した。図６Ａ～図６Ｆおよび図７Ａ－１～図７Ｂ－３を用いて説明する。

図６Ａ、図６Ｃ、図６Ｅはトランジスタ１０の駆動時において、第１のトレンチ１７の近傍を、Ｙ方向に沿って切断した断面の模式図である。図６Ｂ、図６Ｄ、図６Ｆはトランジスタ１０で、第１のソース電極１１や層間絶縁層３４やパッシベーション層３５を省略して示した平面図である。第１のソース電極１１の電位を基準としたときの、第１のゲート導体１５への印加電圧（ゲート－ソース間電圧）をＶＧＳ［Ｖ］とすると、図６Ａは、ＶＧＳが小さいときの通電状態を模式的に表わしている。ただし導通状態であるのでＶＧＳはしきい値を上回っている。図中の破線矢印は第１のボディ領域１８に生じた反転層を導通チャネルとして通過する電流の流れを模式的に表わしたものである。これを半導体層４０の平面視で表わすと図６Ｂの太線の部分のようになる。第１のトレンチ１７に沿って、第１のソース領域１４の直下に生じた反転層だけが導通チャネルとして導通に寄与している。

第１の接続部１８Ａの直下にある第１のボディ領域１８においても第１のトレンチ１７の近傍に反転層が形成されるが、この部分は直上が第１の接続部１８Ａであって第１のソース領域１４ではないために、反転層がドレイン領域（低濃度不純物層３３）と第１のソース領域１４をＺ方向に接続せず、導通チャネルにならない。しかしＹ方向において第１のソース領域１４のごく近い部分だけは、反転層がドレイン領域（低濃度不純物層３３）と第１のソース領域１４を斜めに接続して導通に寄与することができる。導通に寄与する領域はＶＧＳが大きいほどＹ方向に沿って拡大する。図６Ｃ、図６Ｄは、ＶＧＳが大きいときの模式図であり、図６Ｃで斜めになっている破線矢印はこの導通領域の拡大部分を表わしている。この導通領域の拡大は、平面視では図６Ｄのように捉えられる。すなわち第１のソース領域１４の長さよりも若干、Ｙ方向に沿って両側に導通領域が拡大する。

さてＶＧＳが大きい場合に、第１の接続部１８ＡのＹ方向における長さＬＢ１を短くしていくと、両側の第１のソース領域１４が接近するために、第１の接続部１８Ａの直下にある第１のボディ領域１８に生じる反転層では、両側から徐々に導通に寄与できる領域の割合が増大していき、あるところから繋がって、全長が実効的に導通チャネルとして寄与できるようになる。図６Ｅ、図６Ｆはそのときの様子を模式的に表わしている。第１の接続部１８Ａの直下にある第１のボディ領域１８も含めて、第１のトレンチ１７に沿う全長を導通に寄与させることができれば、オン抵抗を低減するには極めて有用な状態となる。これは第１の接続部１８Ａの長さを短縮することで得られる効果であり、第１のソース領域１４の長さが相対的に増大するための効果ではない。

第１の接続部１８Ａの直下にある第１のボディ領域１８が導通に寄与する様子をシミュレーションした結果を図７Ａ－１～図７Ａ－３（以下、単に「図７Ａ」という）、図７Ｂ－１～図７Ｂ－３（以下、単に「図７Ｂ」という）に示す。図７Ａ、図７Ｂは共に、図６Ａ、図６Ｃ、図６Ｅと同じように、トランジスタ１０の第１のトレンチ１７の近傍を、Ｙ方向に沿って切断した断面を示している。上段（図７Ａ－１、図７Ｂ－１）はシミュレーションに用いた構造を示している。第１のボディ領域１８は、第１のソース領域１４の直下と第１の接続部１８Ａの直下とで区分されるものではないが、ここでは便宜的に境界線を設けている。中段（図７Ａ－２、図７Ｂ－２）はＶＧＳが大きい条件で導通させたときの電流密度を濃淡で示したものであり、下段（図７Ａ－３、図７Ｂ－３）は上段と中段を重ね合わせて示したものである。

図７Ａ、図７Ｂ共にＶＧＳには同じ値を用いているが、図７Ａに示す構造では第１の接続部１８Ａの長さＬＢ１が長い（図中の横矢印）ため、第１の接続部１８Ａの直下にある第１のボディ領域１８が導通に寄与する様子はほとんど見られない。ただわずかに第１のソース領域１４の近傍に電流密度が有限になる部分が見られる。さらに図中に丸枠Ａで示すように、第１のソース領域１４のＹ方向における両端には電流密度が高くなる部分があることが確認できるため、第１の接続部１８Ａの直下にある第１のボディ領域１８を通過してきた電流が存在することは分かる。

これに対して図７Ｂに示す構造では第１の接続部１８Ａの長さＬＢ１が短い（図中の横矢印）ため、第１の接続部１８Ａの直下にある第１のボディ領域１８が、ほとんどの部分で、第１のソース領域１４の直下と変わりない程度に電流密度が高い状態になっていることが分かる。これは第１の接続部１８Ａの長さＬＢ１が短いため、すなわち両側の第１のソース領域１４が接近しているため、離れていた導通チャネルが繋がって、第１のトレンチ１７に沿った全長が導通に寄与できるようになるためである。尚、図７Ｂにおいても、丸枠Ｂで示す第１のソース領域１４のＹ方向における両端は、この第１の接続部１８Ａの直下にある第１のボディ領域１８を通過してきた電流が集中するので、電流密度が非常に高くなることが確認できる。

本開示では既に述べた通り、オン時の耐量を向上するために１／７≦ＬＳ１／ＬＢ１≦１／３として、第１の接続部１８Ａの長さの方が長い構造を検討対象としている。しかし上記の導通チャネルの実効的拡大を利用すれば、ＬＢ１が長かろうとも、大きいＶＧＳでの駆動条件でＲＤＳ（ｏｎ）を低減することが可能になる。第１のソース領域１４から第１の接続部１８Ａの直下にある第１のボディ領域１８へ拡大する導通領域の、Ｙ方向の長さのＶＧＳ依存性の計算例を図８に示す。計算は、実測値への合わせ込みを施したＮチャネル型シングル構成の縦型電界効果トランジスタの計算モデルを用いて、本発明者らがおこなった。構造は図３Ａ～図３Ｂに示した直交型であり、トレンチ内部幅は０．２０μｍ、トレンチとトレンチとの間の距離は０．９０μｍ、その他のパラメータは表１に示した値を用いている。またドレイン－ソース間仕様最大電圧は４０．０Ｖである。縦軸には１つの第１のソース領域１４の両側から拡大する導通領域のＹ方向の長さをプロットしている。

図８より、ＶＧＳが大きくなるほど、拡大する導通領域の長さが増大することが分かる。図８によれば、ＶＧＳ＝４．５Ｖのときの導通領域の拡大は１．７０μｍである。したがってＹ方向において第１のソース領域１４に両側から挟まれる１つの第１の接続部１８Ａでは、その長さＬＢ１が１．７０μｍ以下であるときに、第１の接続部１８Ａの直下にある第１のボディ領域１８のＹ方向の全体を導通に寄与させることができる。またＶＧＳ＝１０．０Ｖのときの導通領域の拡大は３．２０μｍである。したがってＹ方向において第１のソース領域１４に両側から挟まれる１つの第１の接続部１８Ａでは、その長さＬＢ１が、３．２０μｍ以下であるときに、第１の接続部１８Ａの直下にある第１のボディ領域１８のＹ方向の全長を導通に寄与させることができる。

ＶＧＳの大きさと、第１の接続部１８Ａの長さＬＢ１を適切に選択すれば、所望の駆動条件において、第１のトレンチ１７に沿う全長を実効的に導通チャネルとし、オン抵抗を低減することができる。つまりオン抵抗の低減が重視される駆動条件を確定し、そのときのＶＧＳに応じて、Ｙ方向の全長が実効的に導通チャネルとなるように、ＬＢ１を設計すればよい。ソフトスタートを経て移行する、オン抵抗低減が求められる動作状態がＶＧＳ＝１０．０Ｖの駆動条件ならば、ＬＢ１≦３．２０μｍとすればよい。

ただし図８に示す関係性が成立するのはＶＧＳ≦１２．０Ｖであることは留意すべきである。図８に示すプロットの近似式は２次関数であり、ＶＧＳは１２．０Ｖあるいは１３．０Ｖ周辺で極大となるためである。ＶＤＳなど他のパラメータにも依存するが、有意な導通領域の拡大を見込めるのはＶＧＳ≦１２．０Ｖとみてよい。また導通領域の拡大についてはＶＧＳが３．０Ｖから４．０Ｖの間で増大幅が大きいため、ＶＧＳ≧４．０Ｖにて導通領域拡大の効果を有効に利用できる。したがって４．０Ｖ≦ＶＧＳ≦１２．０Ｖの範囲で本開示の効果を利用することが有効であるといえる。この範囲に対応してＬＢ１は１．５０μｍ≦ＬＢ１＜３．５０μｍとすることが好ましい。

またソフトスタートが求められる用途において、ソフトスタートを経て移行する、低オン抵抗が必要とされる動作状態を想定すると、典型的には７．０Ｖ≦ＶＧＳ≦１０．０Ｖの駆動電圧で使用されることが多い。このため、ＬＢ１を２．５０μｍ≦ＬＢ１≦３．２０μｍとしておけば、半導体装置１の汎用性の高さを維持することができる。図９に横軸をＬＢ１とし、縦軸をＬＳ１として、望ましいＬＢ１とＬＳ１の設置範囲を図示した。オン時（ソフトスタート時）の耐量向上のためには１／７≦ＬＳ１／ＬＢ１≦１／３であることが求められ、また通常動作時のＲＤＳ（ｏｎ）低減のためには１．５０μｍ≦ＬＢ１＜３．５０μｍが望ましく、さらには２．５０μｍ≦ＬＢ１≦３．２０μｍが望ましい。図９のＬＢ１＝３．５０μｍにおける点線は、ＬＢ１＝３．５０μｍは範囲外であることを示している。

図８によれば、Ｙ方向における導通領域の拡大長さ（これをΔ［μｍ］とする）のＶＧＳ依存性は２次関数で近似でき、Δ＝－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１と表せる。ＲＤＳ（ｏｎ）低減のためにはＬＢ１≦Δであればよいので、ＬＢ１≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成立すればよい。この関係式におけるＶＧＳは、半導体装置１の仕様に掲載された値の電圧と捉えて差し支えない。仕様とはトランジスタの製品仕様のことであり、図１０にＮ導電型のデュアル構成の縦型電界効果トランジスタの仕様に記載される、オン抵抗（ＲＳＳ（ｏｎ）［ｍΩ］）の一例を示した。図１０の例であれば、第１のゲート導体１５に印加される電圧ＶＧＳの仕様の値とは２．５Ｖ、３．１Ｖ、３．８Ｖ、４．５Ｖのいずれか、あるいはこの範囲にある任意の値のことである。したがって、図１０の例でいえば２．５Ｖ≦ＶＧＳ≦４．５Ｖの範囲において、ＬＢ１≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成立するＶＧＳがあればよい。そのＶＧＳを上回る大きさの駆動電圧では本開示の効果を享受でき、ＲＤＳ（ｏｎ）を低減することができる。したがって、オン時（ソフトスタート時）の耐量向上のためには１／７≦ＬＳ１／ＬＢ１≦１／３であることが求められ、また通常動作時のＲＤＳ（ｏｎ）低減のためには、ＬＢ１≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が求められる。

またＶＧＳが小さいというのは、仕様に示される最小のＶＧＳよりも低いＶＧＳで駆動することをいう。図１０の例では、しきい値よりは高いものの、ＶＧＳ＜２．５Ｖで駆動する条件をいう。ＶＧＳが大きいとは、仕様に示される最小のＶＧＳ以上のＶＧＳで駆動することをいう。図１０の例では、ＶＧＳ≧２．５Ｖで駆動する条件をいう。トランジスタ１０が実際に使用される条件は、ほとんどの場合、ＶＧＳが大きい条件であると考えられる。尚、上記説明においての仕様は室温（主として２５℃）での特性に基づいている。

ところで、Ｙ方向の全長を導通に寄与させる効果は第１の接続部１８Ａの長さＬＢ１を、一定の長さ以下にすることで得られるものだが、このとき、オン抵抗には、第１のソース領域１４の長さＬＳ１の依存性が失われることは特徴的である。なぜなら第１のトレンチに沿う全長が実効的な導通チャネルとなるため、第１のソース領域１４の長さＬＳ１が長くても短くても、駆動時の状態は同じになるからである。尚、一定の有限の面積を使用する半導体装置１においては、第１の接続部１８Ａの長さＬＢ１だけを単独で変更することはできず、ＬＢ１を短くすると、大抵の場合には第１のソース領域１４の長さＬＳ１か、あるいは第１のソース領域１４の長さＬＳ１の合計が増えることとなる。当業者にとってはＬＳ１が増大する場合にはオン抵抗が低減すると考えるのが通常であるが、本開示の範囲では、ＬＳ１が増大する影響を加味しても、オン抵抗が著しく低減することはない。したがって本開示に係るトランジスタ１０は、トランジスタ１０のオン抵抗が、第１の接続部１８Ａの長さＬＢ１をさらに短くしても、第１のソース領域１４の長さＬＳ１に依らず、もはや著しく低減することのない収束域にあることを特徴としている。したがってオン抵抗を悪化させずに第１のソース領域１４の長さＬＳ１を短くすることができる。後述するが、このために１／７≦ＬＳ１／ＬＢ１≦１／３であってもオン抵抗の低減を両立できるのである。

［５．ＩＤＳのＶＧＳ依存性］
図１１の三角で示す各点は、ＶＧＳが小さい範囲でオン時の耐量を得るためＬＳ１／ＬＢ１＝１／５とし、ＶＧＳが大きい範囲でオン抵抗を低減するためＬＢ１＝３．００μｍ（したがってＬＳ１＝０．６０μｍ）とした本実施例によるトランジスタ１０で、ＩＤＳのＶＧＳ依存性をプロットしたものである。また丸で示す各点はトランジスタ１０が図４Ａ、図４Ｂに示す平行型の構造である比較例１の結果である。また菱形で示す各点は、三角と同様にしてＬＳ１／ＬＢ１＝１／５だが、ＬＢ１＝１０．０μｍ（したがってＬＳ１＝２．００μｍ）である比較例２の結果である。パラメータは表１に示しており、比較例１（丸）は表１の水準１と同じであり、比較例２（菱形）は表１の水準３と同じである。本実施例（三角）は表１の水準３とはＬＳ１、ＬＢ１の値が異なるだけである。本実施例、比較例いずれもＶＤＳは０．１Ｖであり、Ｖｔｈはおよそ２．０Ｖである。各点は計算結果であり、各点を結ぶ線は近似的なものである。

本実施例、比較例いずれも微小なリーク電流はあるものの、ＶＧＳ≦ＶｔｈではＩＤＳ≒０である。Ｖｔｈ＜ＶＧＳとなると、ＩＤＳ－ＶＧＳの関係は概ね３区間に区分されて変化する。第１区間はＶＧＳが小さい範囲を含み、ＩＤＳがＶＧＳに対して下に凸の非線形関係となる区間である。ＶＧＳ＞Ｖｔｈとなると、図１１においてはＶＤＳが０．１Ｖと小さいため、トランジスタ１０は線形領域で動作することとなり、原理的にはＩＤＳはＶＧＳに対して１次関数で増加する。しかし本実施例（三角）では、第１区間の始め（ＶＧＳがＶｔｈ近傍にある場合）は図６Ａ、図６Ｂに示すように、第１のソース領域１４の長さＬＳ１の部分だけが導通チャネルとして機能するが、ＶＧＳが増大するにつれて、図６Ｃ、図６Ｄに示すように、徐々に第１の接続部１８Ａの直下にある第１のボディ領域１８へ導通領域が拡大していく。このため、本実施例（三角）で第１区間におけるＩＤＳのＶＧＳに対する増加傾向を明確に論じることは難しい。しかし概ね下に凸の非線形関係が現れるとみて差し支えない。図１１における本実施例（三角）では、第１区間はおよそ２．０Ｖ（＝Ｖｔｈ）＜ＶＧＳ≦２．５Ｖ～３．０Ｖである。

第１の接続部１８Ａの直下にある第１のボディ領域１８が徐々に導通領域として拡大し続け、最終的にＹ方向の全長が導通領域となるところまでが第２区間である。図８によればＬＢ１＝３．００μｍのときにＹ方向の全長が導通領域となるのはＶＧＳ＝９．０Ｖであり、第２区間は２．５Ｖ～３．０Ｖ＜ＶＧＳ≦９．０Ｖとみてよい。図８にあるように導通領域の拡大幅はおよそＶＧＳの２次関数で増大するため、第２区間ではＷｇがＶＧＳの２次関数で増大する。図１１においてはＶＤＳ＝０．１Ｖのため、第２区間におけるトランジスタ１０は線形領域での動作となり、さらにｇｍはＩＤＳ／ＶＧＳであって、ｇｍはＷｇに比例することを考慮すると、原理的には第２区間におけるＩＤＳはＶＧＳの３次関数で増大しそうだが、図１１では半導体装置１の面積に制限があることで、物理的に通電できる電流も制限を受ける傾向が現れている。したがって第２区間におけるＩＤＳのＶＧＳに対する関係は、上に凸の非線形関係として捉えられる。

第３区間はＹ方向の全長が導通領域となる区間である。このときＩＤＳのＶＧＳ依存性は半導体装置１の面積による制限が支配的となって収束傾向を示し、ＩＤＳはＶＧＳに対して傾きの小さい線形関係となる（本実施例（三角）では図１１中の点線ｄＩＤＳ／ｄＶＧＳ＜０．１）。ＲＤＳ（ｏｎ）は最も低減された動作状態になっており、半導体装置１の通常動作は第３区間に相当する条件で駆動されることが望ましい。

図１１において本実施例（三角）を、比較例１（丸）（平行型）と、比較例２（菱形）（平行型＋直交型でＬＳ１＝２．００μｍ、ＬＢ１＝１０．０μｍ）と比較する。まずＶＧＳが小さい範囲において、比較例１（丸）では図４Ａ、図４Ｂに示すように、ＶＧＳの大きさに依らずＹ方向の全長が導通領域として用いられるため、他の水準（三角、菱形））と同じＶｔｈであってもｇｍが大きく、ＩＤＳの立ち上がりが相対的に早いことが分かる（図１１中の第１区間における破線ｇｍ大）。このためソフトスタートが求められるオン時の耐量には不足があることは、既に表１の水準１で示したとおりである。これに対して本実施例（三角）と比較例２（菱形）では、ともにＬＳ１／ＬＢ１が１／５であるためにｇｍが小さく、ＩＤＳの立ち上がりも相対的に遅い（図１１中の第１区間における破線ｇｍ小）。このためソフトスタートが求められるオン時の耐量が相対的に向上しており、安全動作領域を拡大できる。比較例２（菱形）については既に表１の水準３で示したとおりである。

次にＶＧＳが大きい範囲では、比較例１（丸）はもともとＹ方向の全長が導通領域であるため、半導体装置１の面積制限を受けるところまでＩＤＳを増大することができる。その一方で比較例２（菱形）はＬＢ１＝１０．０μｍであるためにＶＧＳを大きくしてもＹ方向の全長を導通領域とすることができず、ＩＤＳを増大させられない。比較例２（菱形）において、第２区間でＩＤＳがＶＧＳに対して上に凸の非線形関係になるのは、他の水準（丸、三角））と要因が異なり、半導体装置１の面積制限を受けるのでなく、実効的なＷｇの制限を受けての結果である。つまり比較例２（菱形）と他の水準（丸、三角）では、半導体装置１の面積を拡大したときに第３区間において収束するＩＤＳの増大幅に違いがあり、比較例２（菱形）は他の水準（丸、三角）と同じだけＩＤＳを増大できない。これに対して本実施例（三角）は、比較例２（菱形）と同じＬＳ１／ＬＢ１＝１／５でありながら、ＬＢ１を３．００μｍへ短縮していることで、ＶＧＳが大きい範囲でＹ方向の全長を導通領域とすることができ、比較例１（丸）と一致する傾向を示すことができる。

すなわち本実施例（三角）は、オン時の耐量には不足するがＲＤＳ（ｏｎ）を低減できる比較例１（丸）と、逆にオン時の耐量は向上できるがＲＤＳ（ｏｎ）が増大してしまう比較例２（菱形）の、それぞれの長所だけを取り入れ、ＶＧＳの大小で利点を使い分ける形で、本来トレードオフの関係にあるオン時の耐量向上とＲＤＳ（ｏｎ）低減を両立する技術であるといえる。

さらに本実施例で特徴的なことは、オン（ソフトスタート）時の耐量向上が必要となるＶＧＳの小さい範囲と、ＲＤＳ（ｏｎ）の低減が求められるＶＧＳの大きい範囲を離れさせるため、意図的に第１区間と第２区間を広くし、第３区間が始まるＶＧＳをなるべく大きくすることである。例えばＲＤＳ（ｏｎ）の低減が求められる通常動作の駆動条件がＶＧＳ＝９．０Ｖであるならば、極論すればＶＧＳ＝９．０ＶでＲＤＳ（ｏｎ）低減が実現できればよく、ＶＧＳ＜９．０ＶではＲＤＳ（ｏｎ）を低減するよりも、ｇｍを低減することの方が重視されてよい。これはオン時の耐量向上の方を重視する場合には特に有用である。この意味では第１区間と第２区間を区別することは重要ではない。第３区間ではＹ方向の全長を導通領域として利用できるようになるため、第３区間における最小の駆動電圧をＶＧＳｙ［Ｖ］とすると、ＶＧＳｙはＬＢ１が分かれば、ＬＢ１＝－０．０２４×（ＶＧＳｙ）^２＋０．６３３×ＶＧＳｙ－０．７２１の関係が成り立つように一意に求められる。本開示技術の効果を享受するのに適した駆動電圧は４．０Ｖ≦ＶＧＳ≦１２．０Ｖが有効であることは既に述べた。最小のＶＧＳは４．０Ｖであるため、しきい値（Ｖｔｈ）を２．０Ｖ程度と想定すると、第３区間はＶｔｈから第１区間と第２区間を経て２．０Ｖ以上離れた駆動条件となるように調整されていることが好ましい。すなわちＶＧＳｙ－Ｖｔｈ≧２．０Ｖとなることが望ましい。また典型的に使用される条件は７．０Ｖ≦ＶＧＳ≦１０．０Ｖであるため、第３区間は、しきい値（Ｖｔｈ）から第１区間と第２区間を経て５．０Ｖ以上離れた駆動条件（すなわちＶＧＳｙ－Ｖｔｈ≧５．０Ｖ）となるように調整されていてもよい。

図１１に現れている本実施例の特徴をさらに述べれば、本実施例（三角）では第３区間になってようやくＩＤＳがＶＧＳに対して収束傾向を示すことが挙げられる。本実施例ではＶＧＳｙの直前までは十分にＲＤＳ（ｏｎ）を低減できる状態にないため、ＶＧＳｙの直前までＩＤＳのＶＧＳに対する収束傾向はなく、ＶＧＳｙ付近でようやく収束傾向（傾きの小さい線形関係）に至る。収束傾向、あるいは傾きの小さい線形関係とは、ＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖ未満にあることをいうものとする（図１１中の点線ｄＩＤＳ／ｄＶＧＳ＜０．１）。本実施例ではＶＧＳｙ付近（最小でもＶＧＳｙ－１．０Ｖ）に至るまで、ＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖを下回ることがなく、またＶＧＳ≧ＶＧＳｙではＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖ未満になる。このような特徴は比較例１（丸）および比較例２（菱形）には見られない。比較例１（丸）ではＶＧＳｙに相当する駆動電圧は定義できないが、本実施例（三角）よりも相対的に速くＩＤＳのＶＧＳに対する収束傾向が現れ始める。比較例２（菱形）では逆にＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖ未満になるほどの収束傾向は得られない。本実施例（三角）と比較例１（丸）および比較例２（菱形）のＩＤＳ－ＶＧＳの振る舞いの差は、実効的なＷｇのＶＧＳ依存性の違いに起因するものである。

したがってＬＢ１＝－０．０２４×（ＶＧＳｙ）^２＋０．６３３×ＶＧＳｙ－０．７２１の関係が成り立つＶＧＳｙで、ＶＧＳｙ－Ｖｔｈ≧２．０Ｖの関係が成り立ち、さらに少なくともＶＧＳ≧ＶＧＳｙにおいては、ＩＤＳのＶＧＳに対する微分値が０．１Ａ／Ｖよりも小さいことが望ましい。さらに望ましくはＶＧＳｙ－Ｖｔｈ≧５．０Ｖが成り立つことである。ただし、ＶＧＳ≧ＶＧＳｙの範囲であっても、ＶＧＳが過剰に大きくなってトランジスタ１０が破壊に至ることのない範囲にあることが条件である。

以上のように、本実施形態に係る半導体装置１は、第１のソース領域１４と、第１のボディ領域１８が第１のソース電極１１に接続する第１の接続部１８Ａとが、第１のトレンチ１７が延在する第１の方向（Ｙ方向）に交互かつ周期的に設置される第１の縦型電界効果トランジスタ１０において、第１の方向における１のソース領域１４の長さをＬＳ［μｍ］、第１の方向における第１の接続部１８Ａの長さをＬＢ［μｍ］とすると、ＬＳのＬＢに対する比は１／７以上１／３以下であり、第１のソース電極１１の電位を基準として第１のゲート導体１５へ印加する、半導体装置１の仕様の値の電圧ＶＧＳ［Ｖ］に対して、ＬＢ≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成り立つ。

本実施形態で述べた縦型電界効果トランジスタは、ＶＧＳが小さいときはＷｇを制限してオン時の耐量を向上し、ＶＧＳが大きいときは実効的なＷｇを拡大してオン抵抗を低減することができる。特許文献２にあるようにＶｔｈ１とＶｔｈ２の間にＶｚｔｃが入るように、Ｖｔｈ１とＶｔｈ２の領域を作り分け、さらにＶｔｈ１の値とＶｔｈ２の値の間を一定程度拡げて設けねばならない事情がないため、特にしきい値（Ｖｔｈ）を低い設定で駆動することが求められる場合など、所望の駆動条件に広く対応できるものである。したがって本開示におけるトランジスタ１０は、トランジスタ１０に通電する際に第１のゲート導体１５に印加する電圧のしきい値が、半導体装置１の面内で異なる領域を持たなくてもよい。

以上、本開示の半導体装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、実施の形態における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。

本開示に係る縦型電界効果トランジスタを備える半導体装置は、電流経路の導通状態を制御する装置として広く利用できる。

１ 半導体装置
１０ トランジスタ（第１の縦型電界効果トランジスタ）
１１ 第１のソース電極
１２、１３ 部分
１４ 第１のソース領域
１５ 第１のゲート導体
１６ 第１のゲート絶縁膜
１７ 第１のトレンチ
１８ 第１のボディ領域
１８Ａ 第１の接続部
１９ 第１のゲート電極
２０ トランジスタ（第２の縦型電界効果トランジスタ）
２１ 第２のソース電極
２２、２３ 部分
２４ 第２のソース領域
２５ 第２のゲート導体
２６ 第２のゲート絶縁膜
２７ 第２のトレンチ
２８ 第２のボディ領域
２８Ａ 第２の接続部
２９ 第２のゲート電極
３０ 金属層
３２ 半導体基板
３３ 低濃度不純物層またはドリフト層
３４ 層間絶縁層
３５ パッシベーション層
４０ 半導体層
９０Ｃ 境界
１１０ 第１の溝部
１１１ 第１のソース電極パッド
１１９ 第１のゲート電極パッド
１２１ 第２のソース電極パッド
１２９ 第２のゲート電極パッド
２１０ 第２の溝部

Claims (12)

1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
   シリコンからなり第１導電型の不純物を含む半導体基板と、
   前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
   前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
   前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
   前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート導体と、
   前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
   前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
   前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
   前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
   ＬＳのＬＢに対する比は１／７以上１／３以下であり、
   前記縦型電界効果トランジスタのしきい値をＶｔｈ［Ｖ］、前記ソース電極の電位を基準として前記ゲート導体へ印加する１２Ｖ以下の電圧をＶＧＳ［Ｖ］、ＬＢ≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成り立つＶＧＳをＶＧＳｙ［Ｖ］とすると、ＶＧＳｙ－Ｖｔｈ≧２．０Ｖの関係が成り立つ、
   半導体装置。
2. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
   シリコンからなり第１導電型の不純物を含む半導体基板と、
   前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
   前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
   前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
   前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート導体と、
   前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
   前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
   前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
   前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
   ＬＳのＬＢに対する比は１／７以上１／３以下であり、
   前記ソース電極の電位を基準として前記ゲート導体へ１２Ｖ以下の電圧ＶＧＳ［Ｖ］を印加したときに前記ドレイン領域から前記ソース領域へ流れる電流をＩＤＳ［Ａ］とし、前記縦型電界効果トランジスタのしきい値をＶｔｈ［Ｖ］、ＬＢ≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成り立つＶＧＳをＶＧＳｙ［Ｖ］とすると、ＶＧＳｙ－Ｖｔｈ≧２．０Ｖの関係が成り立ち、
   ＶＧＳ≧ＶＧＳｙにおけるＩＤＳのＶＧＳによる微分値は、前記縦型電界効果トランジスタが破壊に至らない範囲で、０．１Ａ／Ｖよりも小さい、
   半導体装置。
3. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
   シリコンからなり第１導電型の不純物を含む半導体基板と、
   前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
   前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
   前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
   前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート導体と、
   前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
   前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
   前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
   前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
   ＬＳのＬＢに対する比は１／７以上１／３以下であり、
   前記ソース電極の電位を基準として前記ゲート導体へ１２Ｖ以下の電圧ＶＧＳ［Ｖ］を印加したときに前記ドレイン領域から前記ソース領域へ流れる電流をＩＤＳ［Ａ］とし、ＬＢ≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成り立つＶＧＳをＶＧＳｙ［Ｖ］とすると、ＶＧＳ≧ＶＧＳｙにおけるＩＤＳのＶＧＳによる微分値は、前記縦型電界効果トランジスタが破壊に至らない範囲で、０．１Ａ／Ｖよりも小さい、
   半導体装置。
4. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
   シリコンからなり第１導電型の不純物を含む半導体基板と、
   前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
   前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
   前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
   前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート導体と、
   前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
   前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
   前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
   前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
   ＬＳのＬＢに対する比（ＬＳ／ＬＢ）は１／７以上１／３以下であり、
   前記半導体装置は平面視において、矩形状であり、
   前記縦型電界効果トランジスタに瞬時的に規定の電流を通電する際の損失電力［Ｗ］を前記半導体装置のチップ面積［ｍｍ^２］で除した損失電力面積比は６．４０［Ｗ／ｍｍ^２］以上である
   半導体装置。
5. 前記ソース電極の電位を基準として前記ゲート導体へ印加する、前記半導体装置の仕様の値の電圧ＶＧＳ１［Ｖ］で、１２Ｖ以下のＶＧＳ１に対して、
   ＬＢ≦－０．０２４×（ＶＧＳ１） ^２ ＋０．６３３×ＶＧＳ１－０．７２１が成り立つ、
   請求項１～４のいずれか１項に記載の半導体装置。
6. １．５０μｍ≦ＬＢ＜３．５０μｍが成り立つ
   請求項５に記載の半導体装置。
7. ２．５０μｍ≦ＬＢ≦３．２０μｍが成り立つ
   請求項６に記載の半導体装置。
8. 前記半導体装置は平面視において、１辺が３．０５ｍｍ以下の正方形状である
   請求項５に記載の半導体装置。
9. 前記半導体装置の厚さは３４５μｍ以上である
   請求項８に記載の半導体装置。
10. 前記縦型電界効果トランジスタに通電する際に前記ゲート導体に印加する電圧のしきい値は、前記縦型電界効果トランジスタの面内で異なる領域を持たない
    請求項５に記載の半導体装置。
11. 前記ソース電極は、前記ボディ領域に到達する深さまで伸びるコンタクトプラグを有し、
    前記コンタクトプラグは、前記第１の方向に沿って延在し、前記第２の方向における前記トレンチとトレンチとの間の位置に設置され、
    前記コンタクトプラグの側面が前記ソース領域と前記接続部に接触する
    請求項１～４のいずれか１項に記載の半導体装置。
12. ＶＧＳｙ－Ｖｔｈ≧５．０Ｖの関係が成り立つ
    請求項１または２に記載の半導体装置。

Images