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JP2007311771A - 半導体装置及びその製造方法 - Google Patents

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semiconductor device
semiconductor substrate
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Takahiro Oikawa
貴弘 及川
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Sanyo Electric Co Ltd
System Solutions Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
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Abstract

【課題】ビアホールを有する半導体装置及びその製造方法において、ビアホール内におけるバリア層の被覆不足防止とビア抵抗を制御することの両者を同時に達成することを目的とする。
【解決手段】その表面上にパッド電極３を有する半導体基板１を準備する。次に、半導体基板１の裏面から表面方向にエッチングし、パッド電極３を露出させるビアホール８を形成する。次に、スパッタリング法またはＰＶＤ法、及び逆スパッタリング（エッチング）によりビアホール８内に第１のバリア層１１を形成する。この逆スパッタリングによりビアホール８底部のバリア層が除去され、パッド電極３が露出される。次に、ビアホール内で露出したパッド電極３上に第２のバリア層１２を形成する。第２のバリア層１２の膜厚のみを調節することでビア抵抗を制御する。
【選択図】図７

Description

本発明は、半導体装置及びその製造方法に関し、特にビアホールを有する半導体装置及びその製造方法に関するものである。
従来より、半導体基板や半導体基板表面に成膜された絶縁膜に対して下層導電体（基板上に形成された配線層や、拡散層）に至る開口部（以下、ビアホールと称する）を設け、このビアホール内に配線となる金属（銅やアルミニウムやタングステン）を形成させることで下層導電体と、これに対応する上層導電体とを電気的に接続することが行われている。なお、ビアホールはスルーホールやコンタクトホールと呼ばれることもある。
このようなビアホールを有する従来の半導体装置の製造方法の一例について図面を参照しながら説明する。図１４〜図１６はそれぞれ製造工程の概略を順に示した断面図である。
図１４に示すように、シリコン等から成る半導体基板１００を準備する。半導体基板１００の表面には下層導電体としてのパッド電極１０１が設けられている。そして、半導体基板１００の表面から裏面にかけて貫通し、パッド電極１０１を露出させるビアホール１０２をエッチングにより形成する。また、半導体基板１００の表面を被覆する第１の絶縁膜（例えば、シリコン酸化膜）１０３と、パッド電極１０１の少なくとも一部上を被覆するパッシベーション膜（例えば、シリコン窒化膜）１０４とが形成されている。半導体基板１００の表面上には、エポキシ樹脂等から成る接着層１０５を介して支持体としてのガラス基板１０６が貼り付けられている。
次に、ビアホール１０２内を含む半導体基板１００の裏面に第２の絶縁膜１０７（例えば、シリコン酸化膜やシリコン窒化膜）を例えばＣＶＤ法で形成する。次に、ビアホール１０２の底部の第２の絶縁膜１０７をエッチングして除去し、パッド電極１０１を一部露出させる。
次に、図１５に示すように、ビアホール１０２内にバリア層１０８を形成する。このバリア層１０８は低抵抗であることが好ましく、例えばチタン（Ｔｉ）層やチタンナイトライド（ＴｉＮ）層から成る。
ここで、バリア層１０８の形成方法の一つとしてＣＶＤ法（化学気相成長法）があるが、ＣＶＤ法では膜中に不純物が混入される可能性が非常に高いため、導電性低下等の膜質低下のおそれが高い。さらには装置自体及び原料のランニングコストが非常に高いことに加え、プロセスが不安定という問題もある。
そのため、ＣＶＤ法に比して簡便で安定したプロセスであること、ランニングコストが安いこと、膜質低下のおそれが少ないこと、といった観点からバリア層１０８の形成はスパッタリング法により行うことが好ましかった。
しかし、スパッタリング法はビアホール１０２の側壁部及び底部（特に隅部）の膜が被覆不足になる場合があるため、それを補う観点から図１５に示すようにスパッタリング法による成膜を十分に行っていた。そのため、基板裏面及びビアホール１０２の底部における膜厚が厚くなるのは避けられなかった。
あるいは、一度スパッタリング法によりバリア層１０８を形成した後に逆スパッタリング（エッチング）を行い、図１６に示すようにビアホール１０２底部に堆積したバリア層１０８を周囲に飛散させることでビアホール１０２底部及び側壁におけるバリア層１０８の被覆性を向上させていた（例えば、特許文献１参照）。
以上のようにバリア層１０８の形成はスパッタリング、あるいはスパッタリングと逆スパッタリングの併用により行っていた。
上述した技術は、例えば以下の特許文献に記載されている。
特開平６−３０２５４３号公報 特開２００２−１１８１０９号公報 特表２００１−５２４７５３号公報
しかしながら、スパッタリングを必要以上に行うとバリア層の被覆性は向上したとしても、図１５に示すようにビアホール底部におけるバリア層の膜厚が厚くなり過ぎてしまい、ビアホール内に形成する電極の抵抗（以下、ビア抵抗と称する）が上昇してしまうという問題があった。
また、スパッタリング後に逆スパッタリングを行うことでバリア層を形成させた場合、ビアホール底部におけるバリア層の膜厚は、スパッタリング法により一旦形成された膜厚から逆スパッタリング（エッチング）により削られた膜厚を差し引いた膜厚Ｘ（図１６参照）となる。このような方法では、ビアホール底部における最終的なバリア層の膜厚Ｘを精度良くコントロールすることが困難であり、ビア抵抗を適切に制御できないという問題があった。
そこで、本発明はビアホール内におけるバリア層の被覆不足の防止とビア抵抗の制御、の両者を同時に達成することが可能な半導体装置及びその製造方法を提供することを目的とする。
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、その表面上に下層導電体を有する半導体基板を準備し、前記半導体基板の裏面から表面方向に前記半導体基板を除去して、前記下層導電体を露出させるビアホールを形成する工程と、スパッタリング法またはＰＶＤ法により前記ビアホール内に第１のバリア層を形成する工程と、逆スパッタリングを行い、前記ビアホールの底部に堆積した前記第１のバリア層を除去することで前記下層導電体の表面を露出させる工程と、前記ビアホール底部で露出した前記下層導電体上に第２のバリア層を形成する工程と、前記ビアホール内であって、前記第２バリア層上に貫通電極を形成し、前記貫通電極を介して前記下層導電体と電気的に接続される上層導電体を前記半導体基板の裏面上に形成する工程とを有することを特徴とする。
また、本発明の半導体装置の製造方法は、ビアホールを形成する工程を有する半導体装置の製造方法であって、スパッタリング法またはＰＶＤ法により前記ビアホール内に第１のバリア層を形成する工程と、逆スパッタリングを行い、前記ビアホールの底部に堆積した前記第１のバリア層を除去する工程と、前記ビアホールの底部に第２のバリア層を形成する工程と、前記ビアホール内に貫通電極を形成する工程とを有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記第２のバリア層を形成する工程がスパッタリング法またはＰＶＤ法により行われることを特徴とする。
また、本発明の半導体装置の製造方法は、前記第２のバリア層上に、前記貫通電極をメッキ形成するためのシード層を形成する工程を有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記シード層を形成する工程が、前記第２のバリア層上にシード層を形成する工程と、その後前記第２のバリア層上のシード層を逆スパッタリングする工程を有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記第２のバリア層を形成する工程を、前記第１及び前記第２のバリア層を含めたバリア層全体として、前記ビアホール底部の膜厚が、前記ビアホール側壁の膜厚に比して同じか薄くなるように行うことを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板をその厚み方向の途中まで除去してビアホールを形成する工程と、スパッタリング法またはＰＶＤ法により前記ビアホールの底部に第１のバリア層を形成する工程と、逆スパッタリングを行い、前記ビアホールの底部に堆積した前記第１のバリア層を除去し、前記ビアホールの底部で前記半導体基板を露出させる工程と、前記ビアホールの底部で露出した前記半導体基板上に第２のバリア層を形成する工程と、前記ビアホール内に前記第２のバリア層と電気的に接続された電極を形成する工程とを有することを特徴とする。
また、本発明の半導体装置は、半導体基板を介して設けられた下層導電体及び上層導電体と、前記下層導電体と前記上層導電体とを電気的に接続するためのビアホールと、前記ビアホール内に形成されたバリア層と、前記ビアホール内であって、前記バリア層上に形成された貫通電極とを有し、前記バリア層は、前記ビアホール内にスパッタリング工程またはＰＶＤ工程、及び逆スパッタリング工程によって前記ビアホールの側壁に形成された第１のバリア層と、前記第１のバリア層とは別工程で形成され、前記ビアホールの底部に形成された第２のバリア層とから成ることを特徴とする。
また、本発明の半導体装置は、ビアホールを有する半導体装置であって、前記ビアホール内に形成されたバリア層と、前記ビアホール内であって、前記バリア層上に形成された貫通電極とを有し、前記バリア層は、前記ビアホール内にスパッタリング工程またはＰＶＤ工程、及び逆スパッタリング工程によって前記ビアホールの側壁に形成された第１のバリア層と、前記第１のバリア層とは別工程で形成され、前記ビアホールの底部に形成された第２のバリア層とから成ることを特徴とする。
また、本発明の半導体装置は、前記第２のバリア層上にシード層が形成されていることを特徴とする。
また、本発明の半導体装置は、前記第１及び前記第２のバリア層を含めたバリア層全体として、前記ビアホール底部の膜厚が、前記ビアホール側壁の膜厚に比して同じか薄いことを特徴とする。
本発明の半導体装置及びその製造方法では、ビアホール底部のバリア層を逆スパッタリングにより部分的に一旦除去し、その後ビアホール底部におけるバリア層を一度の成膜によって形成している。そのため、ビアホール底部におけるバリア層の膜厚及びビア抵抗を容易に制御することが可能となる。そして、ビアホール内におけるバリア層の被覆不足の防止とバリア層の低抵抗化の両者を同時に達成することが可能となる。
次に、本発明の第１の実施形態について図面を参照しながら説明する。図１〜図１１はそれぞれ製造工程順に示した断面図である。
まず、図１に示すように、その表面に不図示の電子デバイス（例えば、ＣＣＤや赤外線センサー等の受光素子や発光素子またはその他の半導体素子）が形成された半導体基板１を準備する。半導体基板１は、例えばその口径が８インチ（２００ｍｍ）サイズであって、３００μｍ〜７００μｍ程度の厚さになっている。そして、半導体基板１の表面に第１の絶縁膜２（例えば、熱酸化法やＣＶＤ法によって形成されたシリコン酸化膜やＢＰＳＧ膜）を例えば２μｍの膜厚に形成する。
次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後不図示のレジスト層をマスクとして当該金属層をエッチングしてパターニングする。これにより、第１の絶縁膜２上に下層導電体の例としてパッド電極３が例えば１μｍの膜厚で形成される。パッド電極３は半導体基板１上の電子デバイスやその周辺素子と不図示の配線を介して電気的に接続されている。
次に、半導体基板１の表面にパッド電極３の一部上を被覆するパッシベーション膜４（例えばシリコン窒化膜）を例えばＣＶＤ法で形成する。次に、パッド電極３を含む半導体基板１の表面上に、エポキシ樹脂，レジスト，アクリル等の接着層５を介して支持体６を貼り合わせる。なお、支持体６はフィルム状の保護テープでもよいし、ガラスや石英，セラミック，プラスチック，金属等の剛性の基板であってもよいし、樹脂から成るものでもよい。また、支持体６は剛性の基板であることが、薄型化される半導体基板１を強固に支え、人手によらない搬送の自動化をする上で好ましい。支持体６は、半導体基板１を支持すると共にその素子表面を保護する機能を有するものである。
次に、半導体基板１の裏面に対して裏面研削装置（グラインダー）を用いてバックグラインドを行い、半導体基板１の厚さを所定の厚さ（例えば、１００μｍ程度）に研削する。なお、当該研削工程はエッチング処理でもよいし、グラインダーとエッチング処理の併用でもよい。なお、最終製品の用途や仕様，準備した半導体基板１の当初の厚みによっては当該研削工程を行う必要がない場合もある。
次に、図２に示すように、半導体基板１の裏面上に選択的にレジスト層７を形成する。レジスト層７は、半導体基板１の裏面のうちパッド電極３に対応する位置に開口部を有している。次に、このレジスト層７をマスクとして半導体基板１をエッチングする。このエッチングにより、パッド電極３に対応する位置の半導体基板１を当該裏面から表面に至って貫通するビアホール８が形成される。ビアホール８の底部では第１の絶縁膜２が露出される。
さらに、レジスト層７をマスクとしてエッチングを行い、当該露出された第１の絶縁膜２を除去する。なお、この第１の絶縁膜２のエッチング工程は、この段階では行わずに他のエッチング工程と同時に行われてもよい。なお、ビアホール８の開口径は、例えば３０〜５０μｍ程度である。また、本実施形態では、ビアホール８の形状がストレート形状であるが、半導体基板１の裏面側から表面側に行くほどその開口径が狭くなるテーパー形状であってもよい。
次に、レジスト層７を除去した後、図３に示すようにビアホール８内を含む半導体基板１の裏面の全面に第２の絶縁膜９（例えば、ＣＶＤ法によって形成されたシリコン酸化膜やシリコン窒化膜）を形成する。
次に、図４に示すように不図示のレジスト層をマスクとしてビアホール８の底部の第２の絶縁膜９をエッチングして除去する。このエッチングにより、パッド電極３が一部露出される。なお、第２の絶縁膜９が半導体基板１の裏面が一番厚く、ビアホール８内の側壁、底部に向かうにしたがって薄く形成される傾向を利用して、マスクなしで当該エッチングを行うこともできる。マスクなしでエッチングすることで製造プロセスの合理化を図ることができる。
次に、図５に示すように、ビアホール８内及び半導体基板１の裏面上にバリア層１０を形成する。ここで、バリア層１０の形成は、ＣＶＤ法で行うことも可能ではあるが、導電性及び膜質の低下のおそれが少ないといった観点からスパッタリング法やＰＶＤ法（物理気相成長法）によることが好ましい。スパッタリング法による場合当該スパッタリングを便宜上第１のスパッタリングと称する。
ここで、バリア層１０は例えばチタン（Ｔｉ）層、チタンナイトライド（ＴｉＮ）層、タンタル（Ｔａ）層、タンタルナイトライド（ＴａＮ）層、チタンタングステン（ＴｉＷ）層、タングステンナイトライド（ＷＮ）、ジルコニウム（Ｚｒ）、ジルコニウムナイトライド（ＺｒＮ）層等から成る。バリア層は、後にビアホール８内に形成される貫通電極１６の金属材料の拡散防止や、当該金属材料と下層導電体（本実施形態ではパッド電極３）との相互反応防止、半導体基板１と後述する貫通電極１６との密着性向上等の役割を有する。なお、これらの役割を有するのであればその材質は特に限定されない。
なお、ビアホール８底部に堆積されるバリア層１０の材料の量は半導体基板１の裏面に堆積される量よりも少ない。製造装置やプロセス、あるいはビアホール８のアスペクト比等の条件によって異なるが、半導体基板１の裏面上に形成されたバリア層１０の厚みが例えば１００ｎｍ程度であるとすると、ビアホール８底部に形成されたバリア層１０の厚みは１０〜２０ｎｍ程度である。
次に、図６に示すように、バリア層１０に対して例えばアルゴン（Ａｒ）プラズマを用いた逆スパッタリング（エッチング）を行い、ビアホール８底部のバリア層１０を構成する材料をその周囲に飛散させる。その結果、ビアホール８の底部に堆積したバリア層１０は部分的に除去される。この逆スパッタリング（エッチング）は、ビアホール８底部においてパッド電極３の表面が少なくとも一部露出されるまで行う。なお、過剰な逆スパッタリングによって半導体基板１上に形成されたデバイス素子に欠陥が生じないよう、逆スパッタリング条件（時間や装置電力等）に注意する。
この逆スパッタリングにより、第１のスパッタリングでは堆積しにくかった部分、すなわちビアホール８底部の隅部Ｙを含めた側壁に対してもバリア層１０の材料が十分に堆積する。逆スパッタリング後のバリア層を便宜上第１のバリア層１１と称する。
逆スパッタリング後、半導体基板１の裏面上に形成された第１のバリア層１１の厚みは例えば６０〜７０ｎｍ程度であり、ビアホール８内の側壁に形成された第１のバリア層１１の厚みは例えば１０〜２０ｎｍ程度である。また、同図は、ビアホール８の底部において、隅部Ｙを除いて第１のバリア層１１が形成されていない状態を示している。
次に、図７に示すようにビアホール８内及び半導体基板１の裏面に第１のバリア層１１と同種あるいは異種の材料から成る第２のバリア層１２を形成する。第２のバリア層１２は上述したバリア層１０と同様の役割を有するのであればその材質は特に限定されず、それらの単層あるいは積層であってもよい。積層構造は既に説明した材質等の組み合わせから成り、例えばチタン層／チタンナイトライド層である。
第２のバリア層１２は、少なくともビアホール８底部でパッド電極３を被覆する。ここで、第２のバリア層１２の形成は、ＣＶＤ法で行うことも可能ではあるが、第１のバリア層１１と同じ成膜室（チャンバー）で連続的に形成できること，導電性及び膜質の低下のおそれが少ないといった観点からスパッタリング法やＰＶＤ法によることが好ましい。スパッタリング法による場合、このスパッタリングを便宜上第２のスパッタリングと称する。
第２のスパッタリング後、半導体基板１の裏面上に形成された第２のバリア層１２の厚みは例えば１０ｎｍ程度であり、ビアホール８底部の第２のバリア層１２の厚みは１〜２ｎｍ程度である。このように、第１及び第２のバリア層１１，１２を含めたバリア層全体として、ビアホール８底部の膜厚をビアホール８側壁の膜厚（例えば１０〜２０ｎｍ）に比して容易に薄くさせることができる。なお、第２のバリア層１２の膜厚は任意であるため、バリア層全体として、ビアホール８底部の膜厚を側壁の膜厚と同等にすることも当然できる。
また、上記逆スパッタリングによってパッド電極３の表面が一部露出されていたので、ビアホール８底部に堆積される第２のバリア層１２の膜厚のみを調節することでビア抵抗を制御することが可能である。また、上記逆スパッタリングによってビアホール８底部の隅部Ｙを含めた側壁が第１のバリア層１１で既に被覆されているため、第２のバリア層１２を含め、ビアホール８内全面が隙間なくバリア層の構成材料で被覆される。
次に、図８に示すように第１のバリア層１１，第２のバリア層１２上にシード層１５を形成する。シード層１５は、後述する貫通電極１６及び配線層１７をメッキ形成するための下地電極となる導電層であり、例えば銅（Ｃｕ），ルテニウム（Ｒｕ），パラジウム（Ｐｄ）等の金属から成る。シード層１５は、スパッタリング法，ＰＶＤ法，ＣＶＤ法、その他の成膜方法によって形成される。また、シード層１５の膜厚は例えば１００ｎｍ程度である。
なお、シード層１５を一度形成させた後にシード層１５のみを逆スパッタリングしてもよい。これにより、特にビアホール８底部におけるシード層１５の被覆不足を防止することができる。なお、このシード層１５の逆スパッタリングを行う場合には第２のバリア層１２が露出されないようにし、シード層１５がビアホール８内全体に残るように逆スパッタリング条件を制御して行う。
次に、図９に示すようにビアホール８内を含むシード層１５上に、例えばシード層１５をメッキ電極とした電解メッキ法によって銅（Ｃｕ）から成る貫通電極１６及びこれと連続して接続された配線層１７を形成する。なお、ここでいう貫通電極１６とは、ビアホール８内に形成された導電層のことである。本実施形態では配線層１７が上層導電体であり、後述する導電端子２０も上層導電体である。貫通電極１６及び配線層１７は、第１，第２のバリア層１１，１２及びシード層１５を介してビアホール８の底部でパッド電極３と電気的に接続される。
なお、貫通電極１６はビアホール８内に完全に充填されていなくてもよく、図１３に示すように不完全に充填されていてもよい。かかる構成によれば、貫通電極１６及び配線層１７の形成に必要な導電材料を節約するとともに、完全に充填された場合に比して貫通電極１６，配線層１７を短時間で形成することができるためスループットが上昇する利点がある。
次に、図１０に示すように、半導体基板１の裏面の配線層１７上に配線パターン形成用のレジスト層１８を選択的に形成する。次に、レジスト層１８をマスクとして不要な部分の配線層１７及びシード層１５をエッチングして除去する。このエッチングにより、配線層１７が所定の配線パターンにパターニングされる。続いて、配線層１７をマスクとして半導体基板１の裏面に形成された第１及び第２のバリア層１１，１２を選択的にエッチングして除去する。
なお、第１及び第２のバリア層１１，１２、シード層１５，貫通電極１６，配線層１７の形成は上記工程に限られない。例えば、半導体基板１の裏面上のうち配線層１７を形成させない領域にレジスト層等を形成させ、その後このレジスト層等で被覆されていない領域に配線層１７等を形成させることでそのパターニングをしてもよい。かかる工程ではレジスト層１８は不要である。
次に、図１１に示すように、半導体基板１の裏面上に例えばソルダーレジストのような有機材料やシリコン窒化膜などの無機材料から成る保護層１９を形成する。保護層１９のうち、導電端子形成領域を開口させ、当該開口で露出する配線層１７上にニッケル（Ｎｉ）及び金（Ａｕ）から成る電極接続層（不図示）を形成する。その後、当該電極接続層上にハンダをスクリーン印刷し、このハンダを熱処理でリフローさせることでボール状の導電端子２０を形成する。
なお、導電端子２０の形成方法は、ディスペンサを用いてハンダ等から成るボール状端子等を塗布するいわゆるディスペンサ法（塗布法）や電解メッキ法等で形成することもできる。また、他の実施形態として導電端子２０を形成させない場合もある。この場合には電極接続層または配線層１７が保護層１９の開口から露出した状態となる。そして、当該電極接続層または配線層１７が他の装置の電極と接続される。
なお、支持体６は半導体基板１に貼り付けたままでもよく、あるいは半導体基板１から剥離させて再利用することも可能である。
以上の工程によって、半導体基板１の表面に形成された下層導電体（パッド電極３）からその裏面に設けられた上層導電体（配線層１７，導電端子２０）に至るまでの配線がビアホール８を介してなされたチップサイズパッケージ型の半導体装置が完成する。この半導体装置を電子機器に組み込む際には、導電端子２０を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。
このように、本実施形態によれば、ビアホール８内のバリア層またはバリア層とシード層の両者の被覆を良好にできるため、半導体装置の信頼性を向上させることができる。また、同時に最終的なバリア層のビアホール底部における膜厚を一度の成膜によって調節しているため、従来に比してビア抵抗を容易に制御することができ、ビア抵抗を小さくすることができる。また、本実施形態によればＣＶＤ法を用いずとも被覆性の良いバリア層を形成することができるため、製造コストを抑えることができる。
なお、以上の実施形態では、ボール状の導電端子２０を有するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置について説明したが、本発明はボール状の導電端子を有さないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型やその他のＣＳＰ型，フリップチップ型の半導体装置に適用するものであっても構わない。
次に、本発明の第２の実施形態について図面を参照しながら説明する。第２の実施形態では、半導体基板の面に対して主として垂直方向に電流を流す縦型トランジスタに本発明を適用している。
図１７に示すように、例えばＮ＋型シリコンから成る半導体基板４１にＮ−型のエピタキシャル層４２が形成され、このエピタキシャル層４２の表層にＰ型拡散層４３（チャネル領域）が形成されている。エピタキシャル層４２の厚さは例えば１０μｍであり、半導体基板４１の厚さはエピタキシャル層４２の厚さを含めて例えば２００μｍであり、Ｐ型拡散層４３の厚さは例えば１〜１．５μｍである。
Ｐ型拡散層４３の表層からエピタキシャル層４２の所定深さ位置にまで達するトレンチ溝４４が形成されている。トレンチ溝４４の深さは例えば２μｍであり、その開口径は例えば０．４μｍである。そして、トレンチ溝４４の内側に沿ってゲート絶縁膜４５が形成され、トレンチ溝４４内にはゲート絶縁膜４５を介して例えばポリシリコン膜から成るゲート電極４６が形成されている。
また、エピタキシャル層４２の表層には、トレンチ溝４４及びゲート絶縁膜４５に隣接してＮ＋型のソース層４７が形成されている。隣り合うソース層４７に跨るようにＰ＋型のボディ層４８が形成されている。Ｐ型拡散層４３上には、ソース層４７の少なくとも一部を被覆するように、例えばアルミニウム合金等から成るソース電極４９が形成されている。
また、エピタキシャル層４２上には、アルミニウム合金等から成るドレイン端子５０及びゲート端子５１が形成されている。ドレイン端子５０は、後述するドレイン電極５６からドレイン電流を導出させるための端子である。ゲート端子５１は、不図示の配線を介してゲート電極４６と接続された端子である。ゲート電極４６上やＰ型拡散層４３やエピタキシャル層４２上の所定領域には、シリコン酸化膜等の絶縁膜５２が形成されている。
次に、半導体基板４１の裏面上にレジスト層５３を選択的に形成する。レジスト層５３は、ドレイン端子５０、各ゲート電極４６及びソース層４７に対応する位置に開口部５４ａ，５４ｂを有するように形成する。本実施形態では、開口部５４ａの開口径が例えば６０μｍ程度であり、開口部５４ｂの開口径が例えば２０μｍ程度であり、開口部５４ａの方が開口部５４ｂよりも開口径が広くなるように設計されている。
次に、レジスト層５３をマスクとして半導体基板４１の裏面から表面方向にエッチングし、図１８に示すようなビアホール５５ａ，５５ｂを形成する。ビアホール５５ａ，５５ｂは、半導体基板４１を貫通せず、半導体基板４１の厚み方向の途中に底部を有する。また、ビアホール５５ａ，５５ｂを半導体基板４１の裏面側から見た形状は、図１９Ａに示すような円形や、図１９Ｂに示すような四角形状のビアホール５５ｃ，５５ｄでもよいし、図１９Ｃに示すようなスリット状のビアホール５５ｅ，５５ｆでもよいし、図１９Ｄに示すようにビアホール５５ｅ，５５ｆに更にスリット状のビアホール５５ｇを交差させた形状であってもよく、その形状に限定はない。なお、図１９は、上記ビアホールと半導体基板４１の関係のみを描いた平面図の概略である。また、図１９Ａ，Ｂでは、ビアホール５５ａ，５５ｂ，５５ｃ，５５ｄが同一直線状に描かれているが、各ビアホールの配置位置をずらすことも当然可能であるし、多数のビアホールをマトリックス状に配置することも可能である。
上述した異なる開口部５４ａ，５４ｂを有するレジスト層５３をマスクとしてエッチングがなされると、図１８に示すような深さの異なるビアホール５５ａ，５５ｂが形成される。本実施形態では、ドレイン端子５０に対応する位置にビアホール５５ａが形成され、ソース電極４９やゲート電極４６に対応する位置にビアホール５５ｂがビアホール５５ａよりも浅く形成される。これは、エッチング時におけるマイクロローディング効果(micro loading effect)に基づく。つまり、開口径が大きくなると、エッチングガスが入り込み易くなり、また、エッチングの際に発生する残留物が放出され易くなり、エッチングの進行速度が速くなることによる。従って、ビアホール５５ａ，５５ｂは一度のエッチングにより同時に形成されることが好ましい。なお、ゲート端子５１の下方にはドレイン電流の電流経路が形成されないため、ゲート端子５１の下方にビアホールを形成しなくてよい。
次に、第１の実施形態と同様の工程によって、ビアホール５５ａ，５５ｂ内及び半導体基板４１の裏面上に第１のバリア層１１、第２のバリア層１２、シード層１５を形成する。次に、第１の実施形態の貫通電極１６及び配線層１７の形成と同様の工程により、ビアホール５５ａ，５５ｂ内及び半導体基板４１の裏面上にドレイン電極５６を形成する。なお、ドレイン電極５６はビアホール５５ａ，５５ｂ内に完全に充填されていなくてもよく、不完全に充填されていてもよい。
このようにして、第２の実施形態に係る縦型のＭＯＳトランジスタ６０が形成される。ＭＯＳトランジスタ６０は、ソース電極４９、ドレイン端子５０、ゲート端子５１が同一面上に形成されているため、フェイスダウン実装が可能となる。
ＭＯＳトランジスタ６０において、ソース電極４９、ドレイン端子５０、ゲート端子５１のそれぞれに所定の電圧を印加すると、Ｐ型拡散層４３にゲート電極４６に沿ったチャネルが形成され、ドレイン端子５０からドレイン電極５６、半導体基板４１、エピタキシャル層４２、Ｐ型拡散層４３を経てソース層４７、ソース電極４９へと電流が流れる。
なお、ドレイン端子５０の下部にはＰ型拡散層４３が形成されていないが、ビアホール５５ａの形成によってドレイン電極５６がドレイン端子５０の近傍まで延在している。そのため、ドレイン電極５６がドレイン端子５０に接触していなくてもその間の抵抗値は低く、ドレイン電極５６とドレイン端子５０とは電気的に接続されている。これにより、ドレイン電流は、ドレイン電極５６からドレイン端子５０へと容易に導出されるようになっている。
以上説明したように、第２の実施形態では基板を貫通しないビアホール５５ａ，５５ｂが形成されている。本実施形態によれば、基板を貫通しないビアホール５５ａ，５５ｂ内に対しても、第１の実施形態と同様の効果を得ることができる。従って、ビアホール５５ａ，５５ｂ内におけるバリア層の被覆不足防止とビア抵抗を制御することの両者を同時に達成することができる。
なお、第２の実施形態に係るＭＯＳトランジスタ６０（図１８）におけるビアホール５５ａは半導体基板４１を貫通せずにエピタキシャル層４２の途中までしか到達していなかったが、図２０に示すようにエピタキシャル層４２を貫通してドレイン端子５０まで接するように形成されていてもよい。かかる構成では、ドレイン電極５６からドレイン端子５０までドレイン電流がさらに良好に導出される。なお図示はしないが、ビアホール５５ａ，５５ｂの側壁に第１の実施形態で述べた第２の絶縁膜９と同様の絶縁膜を形成する場合もある。このように、基板を貫通しているビアホール及び貫通していないビアホールのいずれの場合にも本発明を適用できる。
本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。
例えば、上記第１の実施形態では半導体基板１の表面側（素子面側）に支持体が貼り付けられていたが、図１２に示すように他方の面側（非素子面側）に支持体６を貼り付けることで所望の半導体装置を製造することも可能である。この半導体装置は、半導体基板１の表面側（素子面側）にパッド電極３，配線層１７，導電端子２０等が形成されている。この半導体装置を電子機器に組み込む際には、導電端子２０を回路基板上の配線パターンに実装することで外部回路と電気的に接続される。また、支持体６を剥離除去した後に、半導体基板１の裏面上であって、貫通電極１６に対応する位置の絶縁膜３０（例えば、ＣＶＤ法により形成されたシリコン酸化膜）を開口させ、当該開口に他の半導体装置の導電端子を接続させ、半導体装置の積層を図ることも可能である。この場合は、図１２で示した導電端子２０と他の半導体装置の導電端子とがそれぞれ対応する導電体となり、ビアホールを介して両導電体の電気的な接続が可能となる。
なお、図１２では、既に説明した構成と同様の構成については同一記号を付しており、その説明については省略する。このように、支持体は半導体基板のいずれの面に貼り付けても構わない。
また、上記第１の実施形態では下層導電体としてパッド電極３が設けられていたが、不純物イオンの拡散層を下層導電体としてもよい。具体的には例えば、半導体基板表面に拡散層をイオン注入によって形成し、半導体基板表面上に成膜した絶縁膜に当該拡散層に至るビアホールを設け、このビアホール内のバリア層やシード層形成に本発明を適用することも可能である。また、第２の実施形態ではトレンチ溝を備えるトランジスタについて説明したが、他の構造のトランジスタに本発明を適用することも当然可能である。トレンチ溝を備えず半導体基板の表面上にゲート電極を備えるトランジスタや、絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:ＩＧＢＴ)などであって、半導体基板の面に垂直方向に電流を流すトランジスタに好適に本発明を適用することができる。ＩＧＢＴとは、基本セルがバイポーラトランジスタとＭＯＳトランジスタとが複合化されたものであり、バイポーラトランジスタの低オン電圧特性とＭＯＳトランジスタの電圧駆動特性とを兼備したトランジスタである。本発明はビアホールを有する半導体装置に関して広く適用できるものである。
本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 従来の半導体装置の製造方法を説明する断面図である。 従来の半導体装置の製造方法を説明する断面図である。 従来の半導体装置の製造方法を説明する断面図である。 本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。 本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する平面図である。 本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図である。
符号の説明
１ 半導体基板 ２ 第１の絶縁膜 ３ パッド電極
４ パッシベーション膜 ５ 接着層 ６ 支持体 ７ レジスト層
８ ビアホール ９ 第2の絶縁膜 １０ バリア層 １１ 第１のバリア層
１２ 第２のバリア層 １５ シード層 １６ 貫通電極 １７ 配線層
１８ レジスト層 １９ 保護層 ２０ 導電端子 ３０ 絶縁膜
４１ 半導体基板 ４２ エピタキシャル層 ４３ Ｐ型拡散層
４４ トレンチ溝 ４５ ゲート絶縁膜 ４６ ゲート電極 ４７ ソース層
４８ ボディ層 ４９ ソース電極 ５０ ドレイン端子 ５１ ゲート端子
５２ 絶縁膜 ５３ レジスト層 ５４ａ，５４ｂ 開口部
５５ａ，５５ｂ，５５ｃ，５５ｄ，５５ｅ，５５ｆ，５５ｇ ビアホール
５６ ドレイン電極 ６０ ＭＯＳトランジスタ １００ 半導体基板
１０１ パッド電極 １０２ ビアホール １０３ 第１の絶縁膜
１０４ パッシベーション膜 １０５ 接着層 １０６ ガラス基板
１０７ 第２の絶縁膜 １０８ バリア層

Claims (17)

  1. その表面上に下層導電体を有する半導体基板を準備し、
    前記半導体基板の裏面から表面方向に前記半導体基板を除去して、前記下層導電体を露出させるビアホールを形成する工程と、
    スパッタリング法またはＰＶＤ法により前記ビアホール内に第１のバリア層を形成する工程と、
    逆スパッタリングを行い、前記ビアホールの底部に堆積した前記第１のバリア層を部分的に除去することで前記下層導電体の表面を露出させる工程と、
    前記ビアホール底部で露出した前記下層導電体上に第２のバリア層を形成する工程と、
    前記ビアホール内であって、前記第２バリア層上に貫通電極を形成し、
    前記貫通電極を介して前記下層導電体と電気的に接続される上層導電体を前記半導体基板の裏面上に形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. ビアホールを形成する工程を有する半導体装置の製造方法であって、
    スパッタリング法またはＰＶＤ法により前記ビアホール内に第１のバリア層を形成する工程と、
    逆スパッタリングを行い、前記ビアホールの底部に堆積した前記第１のバリア層を部分的に除去する工程と、
    前記ビアホールの底部に第２のバリア層を形成する工程と、
    前記ビアホール内に貫通電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
  3. 前記第２のバリア層を形成する工程はスパッタリング法またはＰＶＤ法により行われることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記第２のバリア層上に、前記貫通電極をメッキ形成するためのシード層を形成する工程を有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
  5. 前記シード層を形成する工程は、
    前記第２のバリア層上にシード層を形成する工程と、その後前記第２のバリア層上のシード層を逆スパッタリングする工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第２のバリア層を形成する工程は、前記第１及び前記第２のバリア層を含めたバリア層全体として、前記ビアホール底部の膜厚が、前記ビアホール側壁の膜厚に比して同じか薄くなるように行うことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
  7. 前記半導体基板の表面上に支持体を貼り付ける工程を有することを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
  8. 前記第２のバリア層は前記第１のバリア層と異なる材料を含むことを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置の製造方法。
  9. 前記第２のバリア層は積層構造であることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置の製造方法。
  10. 半導体基板を介して設けられた下層導電体及び上層導電体と、前記下層導電体と前記上層導電体とを電気的に接続するためのビアホールと、
    前記ビアホール内に形成されたバリア層と、
    前記ビアホール内であって、前記バリア層上に形成された貫通電極とを有し、
    前記バリア層は、前記ビアホール内にスパッタリング工程またはＰＶＤ工程、及び逆スパッタリング工程によって前記ビアホールの側壁に形成された第１のバリア層と、
    前記第１のバリア層とは別工程で形成され、前記ビアホールの底部に形成された第２のバリア層とから成ることを特徴とする半導体装置。
  11. ビアホールを有する半導体装置であって、
    前記ビアホール内に形成されたバリア層と、
    前記ビアホール内であって、前記バリア層上に形成された貫通電極とを有し、
    前記バリア層は、前記ビアホール内にスパッタリング工程またはＰＶＤ工程、及び逆スパッタリング工程によって前記ビアホールの側壁に形成された第１のバリア層と、
    前記第１のバリア層とは別工程で形成され、前記ビアホールの底部に形成された第２のバリア層とから成ることを特徴とする半導体装置。
  12. 前記第２のバリア層上にシード層が形成されていることを特徴とする請求項１０または請求項１１に記載の半導体装置。
  13. 前記第１及び前記第２のバリア層を含めたバリア層全体として、前記ビアホール底部の膜厚が、前記ビアホール側壁の膜厚に比して同じか薄いことを特徴とする請求項１０乃至請求項１２のいずれかに記載の半導体装置。
  14. 前記半導体基板のいずれかの主面に支持体が貼り付けられていることを特徴とする請求項１０乃至請求項１３のいずれかに記載の半導体装置。
  15. 前記第２のバリア層は前記第１のバリア層と異なる材料を含むことを特徴とする請求項１０乃至請求項１４のいずれかに記載の半導体装置。
  16. 前記第２のバリア層は積層構造であることを特徴とする請求項１０乃至請求項１５のいずれかに記載の半導体装置。
  17. 半導体基板をその厚み方向の途中まで除去してビアホールを形成する工程と、
    スパッタリング法またはＰＶＤ法により前記ビアホール内に第１のバリア層を形成する工程と、
    逆スパッタリングを行い、前記ビアホールの底部に堆積した前記第１のバリア層を部分的に除去し、前記ビアホールの底部で前記半導体基板を露出させる工程と、
    前記ビアホールの底部で露出した前記半導体基板上に第２のバリア層を形成する工程と、
    前記ビアホール内に前記第２のバリア層と電気的に接続された電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
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