JP7148606B2 - 高電圧薄膜トランジスタおよびその製造方法 - Google Patents

Description

様々な用途で、例えば１００～４００Ｖｐｐの範囲において、高電圧作動が必要である。その例は、開放された高分子アクチュエータ膜を使用するディスプレイ及び撮像装置のような用途である。この範囲の電圧は、標準的な薄膜トランジスタ技術によって提供される動作範囲を大きく超える。厚いゲート誘電体を使用すると、このような高い動作電圧が可能になるが、性能及びコストの理由から、通常、厚い誘電体層は避けられる。また、そのような層は、特に機械的に歪んだ場合に、容易に割れることがある。

Ｃｈｏｗらは、高電圧薄膜トランジスタ（ＨＶＴＦＴ）及びそれと制御可能に作動されるＭＥＭＳとのその集積化のための技術を、「Ｈｉｇｈ ｖｏｌｔａｇｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ ＭＥＭＳ． Ｔｒａｎｓｄｕｃｅｒｓ」 ‘０５： １３ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｓｅｎｓｏｒｓ， Ａｃｔｕａｔｏｒｓ ａｎｄ Ｍｉｃｒｏｓｙｓｔｅｍｓ； Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ； ２００５ Ｊｕｎｅ ５－９； Ｓｅｏｕｌ； Ｋｏｒｅａ． Ｐｉｓｃａｔａｗａｙ ＮＪ： ＩＥＥＥ； ２００５； ２：１３１８－１３２１において開示している。そこで提案されている技術では、薄膜トランジスタは、ドレインコンタクトの近くにオフセット領域が設けられている。このオフセット領域により、ゲート電極及びソース電極の電圧を低く抑えながら、ドレイン電極で高いブレークダウン電圧を実現することができる。

この既知のＨＶＴＦＴの欠点は、ドレインオフセットがデバイスの全体抵抗に追加されることである。これにより、ＨＶＴＦＴがアクチュエータに提供できるデバイス電流に許容できない制限が生じる。この増加したデバイス抵抗が、増加した電力消費及び増加した熱発生を伴うことは、さらなる欠点である。

米国特許第６３１０３７８号明細書が、改善されたオン状態特性を有する高電圧薄膜トランジスタ及びその製造方法を開示していることに留意されたい。米国特許第６３１０３７８号明細書の図１は、基板１０、酸化物層２０、エピタキシャル膜層３０、ソース電極６０、ゲート電極７０及びドレイン電極８０を含むＳＯＩ ＬＤＭＯＳデバイスを示す。左から右へと横方向に連続する薄膜層３０は、その後、ソース領域３１、ボディ領域３２、薄いドリフト領域３５及びドレイン領域３６を含む。薄いドリフト領域３５は、長さＬにわたって延在し、ゲート酸化物層４１及びドリフト領域絶縁層４２が薄膜層３０の上に形成される。ゲート酸化物４１及びドリフト領域絶縁層４２の上に製造されるのは、ポリシリコンゲート５０である。高ブレークダウン電圧能力を達成するために、ドリフト領域３５は、１ミクロン未満に薄くされ、線形ドーピングプロファイルがドリフト領域に導入される。ドーピングプロファイルは、ボディ領域３２に近い領域３３の最小値から、ドレイン領域３４に隣接するドリフト領域の最大値まで変化する。図１のデバイスにおける線形ドーピングプロファイルの開始は、薄いドリフト領域３５を生成するＳＯＩ層３０の薄化と一致し、両方とも参照線５によって示される原点から始まる。

さらに、米国特許出願公開第２００７／１１４６０８号明細書が、ラテラル薄膜シリコンオンインシュレータ（ＳＯＩ）デバイスを開示し、フィールドプレートは、デバイスをパッケージ及び表面電荷効果から保護するために実質的にラテラルドリフト領域上に延びるように提供されることに留意されたい。特に、フィールドプレートは、シリコンドリフト領域内の体積ドーピング勾配によって確立される横方向電界プロファイルを想定するために、空間によって互いに横方向に分離された複数の金属領域の層を含む。フィールドプレートは、ソース領域に接続されているか、ソース領域の延長部である。

さらに、米国特許第６９１２０８２号明細書が、高電圧薄膜トランジスタを使用するＭＥＭＳデバイス用の統合ドライバ電子機器を開示していることに留意されたい。

米国特許第６３１０３７８号明細書 米国特許第６９１２０８２号明細書 米国特許出願公開第２００７／１１４６０８号明細書

Ｈｉｇｈ ｖｏｌｔａｇｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ ＭＥＭＳ． Ｔｒａｎｓｄｕｃｅｒｓ」 ‘０５： １３ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｓｅｎｓｏｒｓ， Ａｃｔｕａｔｏｒｓ ａｎｄ Ｍｉｃｒｏｓｙｓｔｅｍｓ； Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ； ２００５ Ｊｕｎｅ ５－９； Ｓｅｏｕｌ； Ｋｏｒｅａ． Ｐｉｓｃａｔａｗａｙ ＮＪ： ＩＥＥＥ； ２００５； ２：１３１８－１３２１

本発明の目的は、これらの欠点が少なくとも軽減される高電圧薄膜トランジスタを提供することである。

この目的に従って、高電圧薄膜トランジスタは、
ゲート電極層のゲート電極と、
前記ゲート電極層に平行であり、ゲート誘電体層によって前記ゲート電極から電気的に絶縁されているチャネル層の半導体チャネルであって、前記半導体チャネル層が、前記ゲート電極層に面する第１の表面及び前記第１の表面の反対側の第２の表面である、半導体チャネルと、
支配的な主電極及び従属的な主電極であって、各々が、主電極層の外部部分、並びに、支配的な主電極接触領域及び従属的な主電極接触領域において前記半導体チャネルに電気的に接触するために、前記主電極層と前記チャネル層との間のさらなる誘電体層を通って突出する内部部分を有する、支配的な主電極及び従属的な主電極と、を備え、第１の距離が、前記従属的な主電極接触領域に面する前記支配的な主電極接触領域の側部と、前記従属的な主電極の外部部分に面する前記支配的な主電極の外部部分の側部との間に規定され、第２の距離が、前記支配的な主電極接触領域に面する前記従属的な主電極接触領域の側部と、前記支配的な主電極の外部部分に面する前記従属的な主電極の外部部分の側部との間に規定され、前記第１の距離が、前記第２の距離の少なくとも２倍である。高電圧薄膜トランジスタは、半導体チャネル層の第２の表面が主電極層に面していることを特徴とする。

他の主電極に対する支配的な主電極の極性が、半導体チャネルの伝導に関与する電荷担体の極性に対応するモードで、特許請求の範囲に記載された薄膜トランジスタが動作する場合、支配的な主電極は、ソース電極として構成される。例えば、これは、半導体チャネルの電荷担体が電子であり、支配的な主電極が従属的な主電極に対して負の極性を有する場合である。あるいは、これは、半導体チャネルの電荷担体が正孔であり、支配的な主電極が従属的な主電極に対して正の極性を有する場合である。支配的なソース構成とも呼ばれるこの構成では、トランジスタのチャネルの大部分は、例えば０Ｖの基準電圧である支配的なソース電極の電位によって制御される。この構成でのソース電極の優位性により、チャネルに注入される電荷を適切に制御し、短チャネル効果に対する高い耐性及び高い出力抵抗を実現する。

逆に、従属的な主電極に対する支配的な主電極の極性が、半導体チャネルの伝導に関与する電荷担体の極性と反対であるモードで、特許請求の範囲に記載された薄膜トランジスタが動作する場合、支配的な主電極は、ドレイン電極として構成される。例えば、これは、半導性チャネルの電荷担体が電子であり、支配的な主電極が従属的な主電極に対して正の極性を有する場合、又は、半導性チャネルの電荷担体が正孔であり、支配的な主電極が、従属的な主電極に対して負の極性を有する場合である。支配的なドレイン構成とも呼ばれるこの構成では、チャネルの大部分が静電的にドレイン電圧の影響を受ける。ドレイン側の延長部は、チャネル内に電荷を蓄積するのに役立ち、従って、第１の構成と比較して、電流が大きくなる。ドレイン側からの電界がチャネル内、さらにはゲートの下まで伸びているため、トランジスタは、強いＶＤＳ（ドレイン－ソース電圧）依存性を示し、支配的なソース構成と比較して低い出力抵抗を示す。

これら及び他の態様は、図面を参照してより詳細に説明される。

高電圧薄膜トランジスタの実施形態を概略的に示す断面図である。 アクチュエータ要素のマトリクスを概略的に示す。 図２のマトリクスのアクチュエータ要素での使用に適した高電圧ドライバ回路を示す。 図３の第１の状態の高電圧ドライバ回路を示す。 図３の第２の状態の高電圧ドライバ回路を示す。 図３の高電圧ドライバ回路で発生する動作電圧と、負荷に提供される負荷電流との関係を示す。 図２のマトリクスのアクチュエータ要素での使用に適した代替的な高電圧ドライバ回路を示す。 図３の回路の実装を概略的に示す断面図である。 図６の回路の実装を概略的に示す断面図である。 高電圧薄膜トランジスタの例示的な空間構成を示す。 ２つの高電圧薄膜トランジスタの直列配置の例示的な空間構成を示す。 ２つの高電圧薄膜トランジスタの直列配置の例示的な空間構成を示す。

様々な図面における同様の参照記号は、別段の指示がない限り、同様の要素を示す。

図１は、ゲート電極層３１内のゲート電極Ｇ１１、ゲート電極層に平行であり、誘電体層３２内のゲート誘電体によってゲート電極から電気的に絶縁されているチャネル層３４内の半導体チャネルＣ１１を含む高電圧薄膜トランジスタ２２を概略的に示す。高電圧薄膜トランジスタ２２は、支配的な主電極Ｍ１２及び従属的な主電極Ｍ１１をさらに備える。

支配的な主電極Ｍ１２及び従属的な主電極Ｍ１１はそれぞれ、外部部分及び内部部分を有する。それぞれＭ１２ｅ、Ｍ１１ｅとして示される外部部分は、主電極層とチャネル層との間に設けられたさらなる誘電体層３５の表面３５Ａ上の主電極層３６に設けられる。内部部分Ｍ１２ｉ、Ｍ１１ｉはそれぞれ、さらなる誘電体層３５を通って突出して、支配的な主電極接触領域Ｍ１２ｃ及び従属的な主電極接触領域Ｍ１１ｃのそれぞれにおいて半導体チャネルＣ１１に電気的に接触する。

第１の距離Ｄ１は、従属的な主電極接触領域Ｍ１１ｃに面する支配的な主電極接触領域Ｍ１２ｃの側部と、従属的な主電極Ｍ１１の外部部分Ｍ１１ｅに面する支配的な主電極Ｍ１２の外部部分Ｍ１２ｅの側部との間に定められる。第２の距離Ｄ２は、支配的な主電極接触領域Ｍ１２ｃに面する従属的な主電極接触領域Ｍ１１ｃの側部と、支配的な主電極Ｍ１２の外部部分Ｍ１２ｅに面する従属的な主電極Ｍ１１の外部部分Ｍ１１ｅの側部との間に定められる。第１の距離Ｄ１は、第２の距離Ｄ２の少なくとも２倍大きい。

図２は、行及び列を有するマトリクスに配置された複数のアクチュエータ要素５１ｉｊを含むアプリケーション５０を示す。例として、５行及び５列のみが示されているが、実際には、行及び列の数は、例えば、数百又は数千のオーダーで、実質的に大きくなり得る。あるいは、より少ない数の行及び／又は列を有する実施形態が企図され得る。それぞれの供給電圧を列線４_ｊ－２、４_ｊ－１、４_ｊ、４_ｊ＋１、４_ｊ＋２に供給する列ドライバ５６が提供される。さらに、それぞれの制御電圧を行線５_ｉ－２、５_ｉ－１、５_ｉ、５_ｉ＋１、５_ｉ＋２に提供する行ドライバ５７が提供される。列ドライバ５６及び行ドライバ５７は、それらの順番で、主コントローラ５８によって制御される。

図３は、アクチュエータ要素で使用される高電圧ドライバ回路１をより詳細に示す。図３の高電圧ドライバ回路１は、例えば、列線５４_ｊ及び行線５５_ｉに接続されたアクチュエータ要素５１ｉｊの一部である。通常、このドライバ回路は、他のアクチュエータ要素のドライバ回路の代表でもあるが、厳密には必要なわけではない。いくつかのアクチュエータ要素は、例えば、追加の機能を有することができる。図３に示すように、高電圧ドライバ回路１は、行線５５_ｉに接続された制御端子１０、列線５４_ｊに結合された第１の電源端子１２、及び、第２の電源端子１４を備える。第２の電源端子１４は、典型的には、各アクチュエータ要素の共通端子であり、例えば、第２の電源端子１４は、０Ｖの基準電圧に維持される導電層に結合されてもよい。あるいは、第２の電源端子は、さらなる格子のラインに結合されてもよい。図３は、高電圧ドライバ回路１が、第１の電源端子１２から第２の電源端子１４まで延びる直列配置を含むことを示す。直列配置は、図１に示されるような第１の高電圧薄膜トランジスタ２２、及び、第２の薄膜トランジスタ２４を含む。高電圧ドライバ回路１は、制御端子１０によって制御されるゲートＧ１１、Ｇ２１を有する第１の高電圧薄膜トランジスタ２２及び第２の薄膜トランジスタ２４の直列配置によって制御可能に電力供給される負荷、ここでは容量性負荷、特に高分子アクチュエータ膜４０をさらに含む。

図３に示すように、第２の薄膜トランジスタ２４も高電圧薄膜トランジスタである。この例では、第１の薄膜トランジスタ２２は、例えば図１に示されるように、従属的な主電極Ｍ１１及び支配的な主電極Ｍ１２を有する。第２の薄膜トランジスタ２４は、支配的な主電極Ｍ２１及び従属的な主電極Ｍ２２を有する。第１及び第２の高電圧薄膜トランジスタ２２、２４の両方は、それらのゲートＧ１１、Ｇ２１を用いて制御端子１０に結合される。負荷４０は、第２の高電圧薄膜トランジスタ２４と第２の電源端子１４との間に、直列配置で直列に配置される。すなわち、一方では、それは、第２の高電圧薄膜トランジスタ２４の従属的な主電極Ｍ２２に接続され、他方では、それは、第２の電源端子１４に接続される。図３に示すように、第１の高電圧薄膜トランジスタ２２は、その支配的な主電極Ｍ１２として、直列配置で最後に現れる主電極を備える。第２の薄膜トランジスタ２４は、その支配的な主電極Ｍ２１として、直列配置で最初に現れる主電極を備える。すなわち、第１及び第２の薄膜トランジスタ２２、２４は、それらの支配的な主電極Ｍ１２、Ｍ２１が電気的に接続されるように直列に配置される。

図４Ａ、図４Ｂは、動作中の直列配置２２、２４、４０の第１及び第２の状態を示す。そこでは、図４Ａは、第２の電源端子１４として基準電圧に対して正の電圧Ｖ１が第１の電源端子１２に印加されるときの前半フェーズを示し、図４Ｂは、負の電圧－Ｖ１が第１の電源端子１２に印加される後半フェーズを示す。

図４Ａに示されるように、前半フェーズでは、主電極Ｍ１２及びＭ２２は、電荷担体としての電子源として動作する。主電極Ｍ１１、Ｍ２１は、この前半フェーズでドレインとして動作する。従って、この半フェーズでは、トランジスタ２２は、支配的なソース構成を有し、トランジスタ２４は、支配的なドレイン構成を有する。この半フェーズでは、トランジスタ２２のチャネルの大部分は、支配的な主電極Ｍ１２の電位によって制御される。ここでのソース電極Ｍ１２の優位性は、この実施形態ではその拡張されたオーバーラップにより、トランジスタチャネルに注入される電荷を良好に制御し、短チャネル効果に対する高い耐性及び高い出力抵抗をもたらす。第２のトランジスタ２４の場合、チャネルの大部分は、ドレイン電圧Ｖ２によって静電的に影響を受ける。ドレイン側の延長部は、チャネル内に電荷を蓄積するのに役立ち、従って、第１の構成と比較して、電流が大きくなる。ドレイン側からの電界が、さらにチャネルにまで伸び、またゲートの下まで伸びているため、トランジスタ２４は、強いＶＤＳ（ドレイン－ソース電圧）依存性を示し、従って、第１の構成２２に比べて出力抵抗が低くなる。従って、この前半フェーズでは、図４Ａに示されるように、電圧差Ｖ１－Ｖ２は、差Ｖ２－Ｖ３より実質的に大きい。これは、図５に示されている。１０Ｖに等しいゲート電圧Ｖｇでは、第１のトランジスタ２２を通る負荷電流Ｉ_ｌｏａｄは、高いドレインソース電圧であっても約１８μＡに制限される。その結果、電源端子１２における約１００Ｖの供給電圧で、電圧降下Ｖ１－Ｖ２は、約９５Ｖの値であると推測され、電圧降下Ｖ２－Ｖ３は、数Ｖのオーダーのままである。アクチュエータ４０によって形成された容量が充電されると、総電圧降下Ｖ１－Ｖ３が減少し、特に、実質的に同じ負荷電流Ｉ_ｌｏａｄを維持しながら、第１の高電圧薄膜トランジスタにわたる電圧降下Ｖ１－Ｖ２が減少する。前半フェーズの最終段階でのみ、総電圧降下Ｖ１－Ｖ３が約１０Ｖ以下に減少すると、負荷電流が大幅に減少し始める。それとともに、この前半フェーズでは、第１のトランジスタ２２は、アクチュエータ４０がほぼ完全に充電されるまで、そのレベルを実質的に維持しながら、電流を許容レベルに制限することによって第２のトランジスタ２４を保護する役割を果たす。これは、第１のトランジスタ２２が抵抗器によって置き換えられた場合には達成できなかった。このような抵抗器は、保護を提供できるが、負荷電流Ｉ_ｌｏａｄが電圧差の減少に伴って直線的に減少するため、回路のＲＣ時間を実質的に増加させる。

図４に示されるような後半フェーズでは、主電極Ｍ１１及びＭ２１は、電荷担体としての電子源として動作する。主電極Ｍ１２、Ｍ２２は、この後半フェーズのドレインである。従って、この動作段階では、トランジスタ２４は、支配的なソース構成を有し、トランジスタ２２は、支配的なドレイン構成を有する。この動作フェーズでは、トランジスタ２４のチャネルの大部分は、支配的なソース電極Ｍ２１の電位によって制御される。これにより、ここではその拡張されたオーバーラップから生じるソース電極Ｍ２１の優位性により、チャネルに注入された電荷の良好な制御、短チャネル効果に対する高い耐性、及び、高い出力抵抗がもたらされる。第１のトランジスタ２２の場合、今やチャネルの大部分は、ドレイン電圧－Ｖ２’によって静電的に影響を受ける。ドレイン側の延長部は、チャネル内に電荷を蓄積するのに役立ち、従って、第１の構成と比較して、電流が大きくなる。ドレイン側からの電界が、さらにチャネルにまで伸び、またゲート下に伸びているため、トランジスタ２２は、強いＶＤＳ（ドレイン－ソース電圧）依存性を示し、従って、第１の構成２４に比べて出力抵抗が低くなる。従って、この段階では、図４Ｂに示されるように、さらに図５に示されるように、電圧差Ｖ２’－Ｖ３’は、差Ｖ１’－Ｖ２’より実質的に大きい。前半フェーズと同様に、（前半フェーズとは逆の極性の）比較的一定の負荷電流Ｉ_ｌｏａｄが実現される。要約すると、この後半フェーズでは、第２の高電圧薄膜トランジスタ２４は、第１の高電圧薄膜トランジスタ２２の保護を提供する一方で、比較的高い一定の負荷電流を可能にする。

従って、前半フェーズでは、第１のトランジスタ２２は、高電圧動作が可能であり、それにより、通常のトランジスタとして前半フェーズで動作する第２のトランジスタ２４を保護する。後半フェーズでは、第２のトランジスタ２４は、必要な高電圧動作を示し、それにより、第１のトランジスタ２２を保護し、ここでは通常のトランジスタとして機能する。従って、個々のＴＦＴは非対称である一方で、セル全体の動作は対称であるが、個々のＴＦＴの高電圧特性は、保持される。

図６は、代替的な高電圧ドライバ回路１Ａを示す。回路１として、それは、制御端子１０、第１の電源端子１２及び第２の電源端子１４を備える。さらに、それは、例えば０Ｖの基準レベルに維持される第３の電源端子１６を含む。通常、第３の電源端子１６は、０Ｖの基準電圧に維持される導電層に結合されてもよい。あるいは、第３の電源端子は、さらなる格子のラインに結合されてもよい。回路１の実施形態と同様に、回路１Ａは、第１及び第２の薄膜トランジスタ２２、２４を含む、第１の電源端子１２から第２の電源端子１４まで延びる直列配置を含む。高電圧ドライバ回路１Ａの制御端子１０は、行線５５_ｉに接続され得、第１の電源端子１２は、列線５４_ｊに結合され、第２の電源端子１４は、第３の電源端子１４の基準電圧に対して一定の負電圧Ｖ_ＮＥＧを提供する格子のラインに結合され得る。この場合、図１に示すように、薄膜トランジスタ２２、２４は共に、高電圧薄膜トランジスタである。あるいは、第２の薄膜トランジスタ２４は、従来のタイプ、すなわち、支配的な主電極がないタイプであってもよい。

回路１とは逆に、第２の薄膜トランジスタ２４のみが制御端子１０によって制御されるゲートを有し、第１の高電圧薄膜トランジスタ２２は、その支配的な主電極Ｍ１２に関して固定バイアス電圧Ｖ_ＢＩＡＳ（例えば０Ｖ）に設定されたゲートを有する。この実施形態では、負荷４０は、第１及び第２のトランジスタ２２、２４によって形成される直列配置の中間ノード１５と、第３の電源端子１６との間に結合される。この実施形態では、第１のトランジスタ２２の従属的な主電極Ｍ１１の電位は、その支配的な主電極Ｍ１２の電位以上である。第１の高電圧薄膜トランジスタ２２が負の電荷担体タイプであると仮定すると、支配的な主電極Ｍ１２は、そのソースを形成する。それとともに、この第１のトランジスタ２２のチャネルは、その支配的な電極Ｍ１２の電位によって制御され、それにより、トランジスタチャネルに注入される電荷に対する良好な制御、短チャネル効果に対する高い耐性、及び、高い出力抵抗が達成される。

動作の前半フェーズでは、Ｖ_ＮＥＧ以下の値を有する電圧Ｖ_ＩＮが制御端子１０に印加される。これにより、第２のトランジスタ２４’は、非導通状態に設定され、負荷４０は、第１のトランジスタ２２によって提供される負荷電流で充電される。このトランジスタ２２は、支配的なソース構成を有するので、それは、電流制限を提供し、それにより、第２のトランジスタを保護し、これは、第２のトランジスタを非導通状態に切り替える瞬間に特に重要である。電流は、中間ノード１５の電位Ｖ_ＯＵＴが第１の電源端子１２の電圧Ｖ_ＰＯＳに実質的に近づくまで、実質的に同じレベルに維持される。それにより、支配的なソース構成で構成された第１のトランジスタは、負荷の急速充電を可能にする。

動作の後半フェーズでは、電圧Ｖ_ＮＥＧに第２のトランジスタ２４’の必要な閾値電圧Ｖ_ＴＨを加えた値よりも大きい値を有する電圧Ｖ_ＩＮが制御端子１０に印加される。これにより、第２のトランジスタ２４’は、導通状態に設定され、中間ノードの出力電圧Ｖ_ＯＵＴが第２の電源端子１４のＶ_ＮＥＧに近づくまで負荷４０が放電することを可能にする。

再び図１を参照すると、そこに示されているような高電圧薄膜トランジスタ２２は、以下のように製造することができる。例えばガラス又はポリマーの基板３０には、ゲート電極Ｇ１１を画定する導電性材料、例えば、金属のゲート電極層３１が設けられる。誘電体材料、例えばセラミック材料の誘電体層３２は、ゲート電極のためのゲート誘電体を画定するゲート電極層上に提供される。次に、半導体材料のチャネル層３４が提供され、半導体チャネルＣ１１を画定する。誘電体材料のさらなる誘電体層３５がチャネル層上に提供される。次に、支配的な主電極Ｍ１１の外部部分Ｍ１１ｅ及び従属的な主電極の外部部分Ｍ１２ｅを含む導電性材料の主電極層３６が提供される。支配的な主電極及び従属的な主電極の外部部分は、相互に区別される。

支配的な主電極接触領域Ｍ１１ｃにおいて半導体チャネルに電気的に接触するために、さらなる誘電体層３５を通って突出する支配的な主電極Ｍ１１の内部部分Ｍ１１ｉが提供される。

従属的な主電極接触領域Ｍ１２ｃにおいて半導体チャネルに電気的に接触するために、さらなる誘電体層３５を通って突出する従属的な主電極Ｍ１２の内部部分Ｍ１２ｉが提供される。

チャネルＣ１１との電気的接触を提供するために、主電極層の導電性材料は、さらなる誘電体層３５を貫通することができる。これは、開口部がさらなる誘電体層３５に、例えば、さらなる誘電体層に使用される堆積プロセス中に、例えば、印刷方法を使用し、又は、後で別のプロセス段階で設けられることで達成されてもよい。あるいは、チャネルＣ１１に電気的に接触する主電極Ｍ１１、Ｍ１２の内部部分Ｍ１１ｅ、Ｍ１２ｅは、チャネル層３４と主電極層３６との間に延在する別個の導電性要素によって形成されてもよい。図１に示されるように、第１の距離Ｄ１は、従属的な主電極接触領域Ｍ１２ｃに面する支配的な主電極接触領域Ｍ１１ｃの側部と、従属的な主電極の外部部分Ｍ１２の外部分Ｍ１２ｅに面する支配的な主電極Ｍ１１の外部部分Ｍ１１ｅの側部との間に定められる。第２の距離Ｄ２は、支配的な主電極接触領域Ｍ１１ｃに面する従属的な主電極接触領域Ｍ１２ｃの側部と、支配的な主電極Ｍ１１の外部部分Ｍ１１ｅに面する従属的な主電極Ｍ１２の外部部分Ｍ１２ｅの側部との間に定められる。第１の距離Ｄ１は、第２の距離Ｄ２の少なくとも２倍大きい。

図７は、高電圧薄膜トランジスタ２２、２４が、製品に供給される負荷４０とどのように統合され得るかを示す。これは、次のようにして達成することができる。図７に示されるように、ゲート電極層３１は、さらなるゲート電極Ｇ２１をさらに画定し、誘電体層３２は、さらなるゲート電極Ｇ２１のためのゲート誘電体をさらに画定する。同様に、チャネル層３３はさらに、さらなる半導体チャネルＣ２１を画定する。

第１の薄膜トランジスタについて説明したのと同じように、さらに支配的な主電極Ｍ２１及びさらなる従属的な主電極Ｍ２２を設けることができる。図７に示されるように、第１の薄膜トランジスタ２２の支配的な主電極Ｍ１２及びさらなる支配的な主電極Ｍ２１の外側部分は、主電極層３６の共通領域によって形成される。図７は、電気絶縁材料の絶縁層３７が設けられることを示している。

さらに、図７は、負荷４０の電極を画定し、主電極Ｍ２２との電気的接続を有する導電性材料の導体層３８が提供されることを示す。さらなるステップにおいて、負荷の別の電極は、例えば、基準ソースに接続された透明な導電層の一部として、又は、それに電気的に接続されて提供されてもよい。これにより、図３に示すような電気回路が得られる。

同様にして、図６に示されるような電気回路が、図８に示されるように上記のステップを用いて得ることができる。この場合、負荷４０の電極は、第１の高電圧薄膜トランジスタ２２と第２の薄膜トランジスタ２４との間に設けられた中間ノード１５に電気的に接続される。

特定の要件に応じて、使用される材料は、有機又は無機の性質のものであり得る。比較的簡単な堆積及び処理方法を可能にするため、有機材料の使用が好ましい場合がある。

基板は、例えば、ポリマーなどの有機材料であってもよいが、代替的に、ガラス又は金属などの無機材料であってもよい。金属、例えばＡｌ、Ａｕ、Ｃｕ、Ｍｏ、又は、それらの合金を導電性材料として使用することができるが、代わりに導電性ポリマーをこの目的に使用することができ、有機及び無機成分の導電性組成物も使用することができる。透明な導電性構造は、ポリアニリン、ポリチオフェン、ポリピロール又はドープされたポリマーなどの材料から提供されてもよい。有機材料とは別に、ＩＴＯ（インジウムスズ酸化物）、ＩＺＯ（インジウム亜鉛酸化物）、ＡＴＯ（アンチモンスズ酸化物）、又は、スズ酸化物などの様々な無機透明導電材料を使用することができる。また、ニッケル－タングステン酸化物、インジウムをドープした酸化亜鉛、マグネシウム－インジウム酸化物を含むが、これらに限定されない他の金属酸化物が、透明な導電性材料としての使用に適している。絶縁層は、セラミック材料又はポリマーなどの無機材料であってもよい。

トランジスタに半導体チャネルを形成するための半導体材料として、ＩＧＺＯ（インジウムガリウム亜鉛酸化物）又は水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）などの無機材料を使用することができる。あるいは、Ｐ３ＨＴ、ＩＤＴＢＴ及びＮ２２００などの半導体ポリマー材料が適している。

上述の製造ステップにおいて、例えば、様々な方法、印刷、コーティング、蒸着、スパッタリングによって層が提供されてもよいことに留意されたい。層をパターン化する必要がある場合、これは、印刷又はマスク堆積プロセスを使用するなど、パターン化された堆積を可能にする堆積方法によって実現することができる。あるいは、又はさらに、層は、パターン化プロセスによって、例えばエッチング、機械的除去、又は、レーザーによるアブレーションによってパターン化されてもよい。

図９Ａは、導電性チャネルＣ１１、第１及び第２の主電極Ｍ１１、Ｍ１２、並びに、半導電性チャネルの下のゲート電極Ｇ１１を含む高電圧薄膜トランジスタ、例えば高電圧トランジスタ２２の例示的な空間構成を示す。主電極Ｍ１１、Ｍ１２はそれぞれ、相互に反対側に半導体チャネルＣ１１との適切な電気接点Ｍ１１ｃ、Ｍ１２ｃを有する内部部分（斜線部分として示されている）を有する。さらに、主電極Ｍ１１、Ｍ１２はそれぞれ、実線で示される外部部分Ｍ１１ｅ、Ｍ１２ｅを有する。図９Ａに示されるように、第２の主電極Ｍ１２は、支配的な主電極である。すなわち、その外部部分Ｍ１２ｅは、従属的な電極Ｍ１１の外部部分Ｍ１１ｅよりも、半導体チャネルＣ１１との接点Ｍ１２ｃを超えてさらに延びる。外部部分Ｍ１２ｅが延びる距離は、その距離の少なくとも２倍、例えば、外部部分Ｍ１２ｅが延びるその距離の少なくとも４倍である。

図９Ｂは、図３の回路で使用され、図７、図８の断面図に示されるように、相互に相補的に構成された２つの薄膜トランジスタ２２、２４の直列配置の例示的な実施形態を示す。ここで、トランジスタ２２の構成は、図９Ａに示すものに対応し、トランジスタ２４の構成は、それに対して相補的である。すなわち、トランジスタは、導電性チャネルＣ２１、支配的な主電極Ｍ２１、従属的な主電極Ｍ２２、及び、半導電性チャネルＣ２１の下のゲート電極Ｇ２１を備える。

図９Ｂに示されるように、ゲート電極Ｇ１１、Ｇ２１は、例えばゲート電極層（図７の符号３１を参照）において相互に接続される。支配的な主電極層Ｍ１２、Ｍ２１は、主電極層３６の共通領域３６Ｃに形成されている。

図９Ｃは、２つの高電圧薄膜トランジスタ２２、２４の直列配置の別の例示的な空間構成を示す。図９Ｂの要素に対応する要素は、同じ参照記号で示されている。

１ 高電圧ドライバ回路
１０ 制御端子
１２ 電源端子
１４ 電源端子
１５ 中間ノード
１６ 電源端子
２２ 高電圧薄膜トランジスタ
２４ 高電圧薄膜トランジスタ
３１ ゲート電極層
３２ ゲート誘電体層
３４ チャネル層
３５ 誘電体層
３６ 主電極層
３７ 絶縁層
３８ 導電層
４０ 負荷
５４_ｊ 列線
５５_ｉ 行線
Ｃ１１ 半導体チャネル
Ｃ１２ 半導体チャネル
Ｄ１ 第１の距離
Ｄ２ 第２の距離
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｍ１１ 従属的な主電極
Ｍ１１ｃ 従属的な主電極接触領域
Ｍ１１ｅ 外部部分
Ｍ１１ｉ 内部部分
Ｍ１２ 支配的な主電極
Ｍ１２ｃ 支配的な主電極接触領域
Ｍ１２ｅ 外部部分
Ｍ１２ｉ 内部部分

Claims (15)

1. ゲート電極層（３１）のゲート電極（Ｇ１１、Ｇ２１）と、
   前記ゲート電極層に平行であり、ゲート誘電体層（３２）によって前記ゲート電極から電気的に絶縁されている半導体チャネル層（３４）の半導体チャネル（Ｃ１１、Ｃ１２）であって、前記半導体チャネル層（３４）が、前記ゲート電極層（３１）に面する第１の表面及び前記第１の表面の反対側の第２の表面である、半導体チャネル（Ｃ１１、Ｃ１２）と、
   支配的な主電極及び従属的な主電極（Ｍ１２、Ｍ１１）であって、各々が、主電極層（３６）の外部部分（Ｍ１２ｅ、Ｍ１１ｅ）、並びに、支配的な主電極接触領域（Ｍ１２ｃ）及び従属的な主電極接触領域（Ｍ１１ｃ）において前記半導体チャネルに電気的に接触するために、前記主電極層と前記半導体チャネル層（３４）との間のさらなる誘電体層（３５）を通って突出する内部部分（Ｍ１２ｉ、Ｍ１１ｉ）を有する、支配的な主電極及び従属的な主電極（Ｍ１２、Ｍ１１）と、を備え、
   第１の距離（Ｄ１）が、前記従属的な主電極接触領域（Ｍ１１ｃ）に面する前記支配的な主電極接触領域（Ｍ１２ｃ）の側部と、前記従属的な主電極（Ｍ１１）の外部部分（Ｍ１１ｅ）に面する前記支配的な主電極（Ｍ１２）の外部部分（Ｍ１２ｅ）の側部との間に規定され、第２の距離（Ｄ２）が、前記支配的な主電極接触領域（Ｍ１２ｃ）に面する前記従属的な主電極接触領域（Ｍ１１ｃ）の側部と、前記支配的な主電極（Ｍ１２）の外部部分（Ｍ１２ｅ）に面する前記従属的な主電極（Ｍ１１）の外部部分（Ｍ１１ｅ）の側部との間に規定され、前記第１の距離（Ｄ１）が、前記第２の距離（Ｄ２）の少なくとも２倍であり、前記半導体チャネル層（３４）の第２の表面が、前記主電極層（３６）に面する、
   高電圧薄膜トランジスタ。
2. 少なくとも制御端子（１０）、第１及び第２の電源端子（１２、１４）、並びに、前記第１の電源端子（１２）から前記第２の電源端子（１４）まで延びる直列配置を備える高電圧ドライバ回路（１）であって、前記直列配置が、請求項１に記載の少なくとも第１の高電圧薄膜トランジスタ（２２）、及び、第２の薄膜トランジスタ（２４）、並びに、前記直列配置によって制御可能に電力供給される負荷（４０）を含み、前記第１の高電圧薄膜トランジスタ（２２）及び前記第２の薄膜トランジスタ（２４）の少なくとも一方が、前記制御端子（１０）によって制御されるゲートを有する、高電圧ドライバ回路（１）。
3. 前記負荷（４０）が、前記直列配置の中間ノード（１５）と第３の電源端子（１６）との間に結合され、前記中間ノードが、前記第１の高電圧薄膜トランジスタ（２２）と前記第２の薄膜トランジスタ（２４）との間に設けられ、前記第２の薄膜トランジスタ（２４）のゲートが、前記制御端子（１０）によって制御される、請求項２に記載の高電圧ドライバ回路（１）。
4. 前記第２の薄膜トランジスタ（２４）が、適切なゲート電極（Ｇ２１）、適切な支配的な主電極（Ｍ２１）、及び、適切な従属的な主電極（Ｍ２２）を有する、請求項１に記載の第２の高電圧薄膜トランジスタであり、前記第１及び第２の高電圧薄膜トランジスタ（２２、２４）が、それらのゲート（Ｇ１１、Ｇ２１）を用いて前記制御端子（１０）に結合され、前記第１及び第２の高電圧薄膜トランジスタ（２２、２４）が、それらの支配的な主電極（Ｍ１２、Ｍ２１）を用いて互いに直列に接続され、前記負荷（４０）が、前記第２の高電圧薄膜トランジスタ（２４）と前記第２の電源端子（１４）との間に直列配置で直列に配置される、請求項２に記載の高電圧ドライバ回路（１）。
5. 複数の列線と行線とによって画定されたアレイに配置された複数のアクチュエータを含むアプリケーションであって、各アクチュエータが、請求項２から４の何れかに記載のそれぞれの関連する回路の負荷として配置され、前記複数の列線のうちの１つの列線及び前記複数の行線のうちの１つの行線のそれぞれの対に関連付けられ、前記それぞれの関連する回路の第１の電源端子（１２）及び制御端子（１０）がそれぞれ、その関連するそれぞれの対の列線（５４_ｊ）及び行線（５５_ｉ）と電気的に接続される、アプリケーション。
6. 前記アクチュエータが、高分子膜アクチュエータである、請求項５に記載のアプリケーション。
7. 複数の列線と行線とによって画定されるアレイに配置された複数の表示素子を含むディスプレイであって、各表示素子が、請求項２から４の何れかに記載のそれぞれの関連する回路に負荷として配置され、前記複数の列線のうちの１つの列線及び前記複数の行線のうちの１つの行線のそれぞれの対に関連付けられ、前記それぞれの関連する回路の第１の電源端子（１２）及び制御端子（１０）がそれぞれ、その関連するそれぞれの対の前記列線及び前記行線に電気的に接続されている、ディスプレイ。
8. 前記表示素子が、電気泳動素子である、請求項７に記載のディスプレイ。
9. 前記表示素子が、圧電素子である、請求項７に記載のディスプレイ。
10. 複数の列線と行線とによって画定されるアレイに配置された複数の画像センサー要素を含む撮像装置であって、各画像センサー要素が、請求項２から４の何れかに記載のそれぞれの関連する回路に負荷として配置され、前記複数の列線のうちの１つの列線及び前記複数の行線のうちの１つの行線のそれぞれの対に関連し、前記それぞれの関連する回路の第１の電源端子（１２）及び制御端子（１０）がそれぞれ、その関連するそれぞれの対の前記列線及び前記行線に電気的に接続されている、撮像装置。
11. 前記画像センサー要素が、超音波振動子である、請求項１０に記載の撮像装置。
12. 基板（３０）を提供する段階と、
    ゲート電極（Ｇ１１、Ｇ２１）を画定する導電性材料のゲート電極層（３１）を提供する段階と、
    誘電体材料のゲート誘電体層（３２）を提供し、前記ゲート電極のためのゲート誘電体を画定する段階と、
    半導体チャネル（Ｃ１１、Ｃ２１）を画定する半導体材料の半導体チャネル層（３４）を提供する段階であって、前記半導体チャネル層（３４）が、前記ゲート電極層（３１）に面する第１の表面及び前記第１の表面の反対側の第２の表面を有する、段階と、
    誘電体材料のさらなる誘電体層（３５）を提供する段階と、
    支配的な主電極接触領域（Ｍ１２ｃ）において前記半導体チャネルに電気的に接触するために、前記さらなる誘電体層（３５）を通って突出する支配的な主電極（Ｍ１２）の内部部分（Ｍ１２ｉ）を提供する段階と、
    従属的な主電極接触領域（Ｍ１１ｃ）において前記半導体チャネルに電気的に接触するために、前記さらなる誘電体層（３５）を通って突出する従属的な主電極（Ｍ１１）の内部部分（Ｍ１１ｉ）を提供する段階と、
    前記支配的な主電極の外部部分（Ｍ１２ｅ）及び前記従属的な主電極の外部部分（Ｍ１１ｅ）を含む導電性材料の主電極層（３６）を提供する段階であって、前記支配的な主電極及び前記従属的な主電極の外側部分が、相互に区別され、第１の距離（Ｄ１）が、前記従属的な主電極接触領域（Ｍ１１ｃ）に面する前記支配的な主電極接触領域（Ｍ１２ｃ）の側部と、前記従属的な主電極の外部部分（Ｍ１１ｅ）に面する前記支配的な主電極（Ｍ１２ｅ）の外部部分（Ｍ１２ｅ）の側部との間に規定され、第２の距離（Ｄ２）が、前記支配的な主電極接触領域（Ｍ１２ｃ）に面する前記従属的な主電極接触領域（Ｍ１１ｃ）の側部と、前記支配的な主電極の外部部分（Ｍ１２ｅ）に面する前記従属的な主電極の外部部分（Ｍ１１ｅ）の側部との間に規定され、前記第１の距離（Ｄ１）が、前記第２の距離（Ｄ２）の少なくとも２倍であり、前記半導体チャネル層（３４）の第２の表面が、前記主電極層（３６）に面する、段階と、
    を含む、高電圧薄膜トランジスタの製造方法。
13. 請求項１２に記載の段階を含む、高電圧ドライバ回路（１）を製造する方法であって、さらに、
    前記ゲート電極層（３１）が、さらなるゲート電極（Ｇ２１）を画定し、
    前記ゲート誘電体層（３２）が、前記さらなるゲート電極（Ｇ２１）のためのゲート誘電体をさらに画定し、
    前記半導体チャネル層（３４）が、さらなる半導体チャネル（Ｃ２１）をさらに画定し、
    前記主電極層（３６）が、さらなる支配的な主電極（Ｍ２１）の外部部分及びさらなる従属的な主電極（Ｍ２２）の外部部分をさらに含み、これらの外部部分が相互に区別され、このさらなる支配的な主電極が、さらなる支配的な主電極接触領域において前記さらなる半導体チャネルに電気的に接触するために、前記さらなる誘電体層（３５）を通って突出する内部部分を有し、このさらなる従属的な主電極が、さらなる従属的な電極接触領域（Ｍ１２ｃ）において前記さらなる半導体チャネルに電気的に接触するために、前記さらなる誘電体層（３５）を通って突出する内部部分を有し、第１のさらなる距離が、前記さらなる従属的な主電極接触領域に面する前記さらなる支配的な主電極接触領域の側部と、前記さらなる従属的な主電極の外部部分に面する前記さらなる支配的な主電極の外部部分の側部との間に規定され、第２のさらなる距離が、前記さらなる支配的な主電極接触領域に面する前記さらなる支配的な主電極接触領域の側部と、前記さらなる支配的な主電極の外部部分に面する前記さらなる支配的な主電極の外部部分の側部との間に規定され、前記第１のさらなる距離が、前記第２のさらなる距離の少なくとも２倍である、
    高電圧ドライバ回路（１）を製造する方法。
14. 前記支配的な主電極（Ｍ１２）の外部部分及び前記さらなる支配的な主電極（Ｍ２１）の外部部分が、前記主電極層（３６）に共通領域によって形成される、請求項１３に記載の高電圧ドライバ回路（１）を製造する方法。
15. 請求項１４に記載の段階を含む、アプリケーションを製造する方法であって、
    電気絶縁材料の絶縁層（３７）を提供する段階と、
    負荷の電極を画定し、前記従属的な主電極又は前記さらなる従属的な主電極の外部部分との電気的接続を有する、導電性材料の導電層（３８）を提供する段階と、
    をさらに含む、アプリケーションを製造する方法。

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