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KR101529575B1 - 트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법 - Google Patents

트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법 Download PDF

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KR101529575B1
KR101529575B1 KR1020080089337A KR20080089337A KR101529575B1 KR 101529575 B1 KR101529575 B1 KR 101529575B1 KR 1020080089337 A KR1020080089337 A KR 1020080089337A KR 20080089337 A KR20080089337 A KR 20080089337A KR 101529575 B1 KR101529575 B1 KR 101529575B1
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South Korea
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gate insulating
transistor
insulating layer
gate
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잉 후아샹
송이헌
김선일
박영수
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삼성전자주식회사
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Abstract

트랜지스터, 상기 트랜지스터를 포함하는 인버터 및 이들의 제조방법에 관해 개시되어 있다. 개시된 트랜지스터는 게이트절연층에 전하 트랩 영역을 갖는다. 상기 전하 트랩 영역에 전하를 트랩시킴으로써 문턱전압을 양(+)의 방향으로 이동시킬 수 있다. 이러한 트랜지스터는 증가형(enhancement mode)의 산화물 박막 트랜지스터일 수 있고, 인버터의 구성요소로 사용될 수 있다.

Description

트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법{Transistor, inverter comprising the same and methods of manufacturing transistor and inverter}
본 개시는 트랜지스터 및 인버터에 관한 것이다.
DRAM(dynamic random access memory), SRAM(static random access memory), 비휘발성 메모리, 액정표시장치 및 유기발광표시장치 등 다양한 반도체 집적회로에서 NAND(not and) 및 NOR 회로와 같은 여러 논리회로가 사용된다. 이러한 논리회로의 기본이 되는 것이 인버터(inverter)이다.
일반적으로, 실리콘(Si) 기반의 인버터는 NMOS(n-channel metal-oxide semiconductor) 트랜지스터와 PMOS(p-channel metal-oxide semiconductor) 트랜지스터를 함께 구비하는 CMOS(complementary metal-oxide semiconductor) 인버터이다. 채널층으로 Si층을 사용하는 경우, 채널층에 도핑하는 원소의 종류를 달리함으로써, NMOS 또는 PMOS 트랜지스터를 용이하게 제조할 수 있고, 따라서 CMOS 인버터의 제조가 용이하다.
그런데, 산화물 반도체로 채널층을 형성하는 경우, 산화물 반도체의 재료 특 성으로 인해 p-채널층을 구현하기 어렵다. 즉, 산화물 반도체로 형성한 채널층은 대부분 n-채널층이다. 또한, 산화물 반도체층을 채널층으로 갖는 트랜지스터(산화물 트랜지스터)의 경우, 대부분 문턱전압(threshold voltage)이 0보다 작은 공핍형(depletion mode) 트랜지스터이고, 증가형(enhancement mode)으로 제조하기 어렵다. 따라서 산화물 반도체를 채널층으로 적용하는 경우, 우수한 특성을 갖는 인버터의 구현이 용이하지 않다.
본 발명의 실시예들은 트랜지스터, 트랜지스터를 포함하는 인버터 및 이들의 제조방법을 제공한다.
본 발명의 일 실시예는 서로 이격된 게이트전극과 채널층; 상기 게이트전극과 상기 채널층 사이에 구비되고, 전하 트랩 영역을 갖는 게이트절연층; 및 상기 채널층 양단에 접촉된 소오스 및 드레인;을 포함하고, 상기 전하 트랩 영역에 전하가 트랩됨에 따라 문턱전압이 높아지는 트랜지스터를 제공한다.
상기 트랜지스터는 증가형(enhancement mode) 트랜지스터일 수 있다.
상기 트랜지스터는 산화물 박막 트랜지스터일 수 있다.
상기 트랜지스터의 채널층은 ZnO 계열 산화물을 포함할 수 있다.
상기 트랜지스터의 채널층은 비산화물층일 수 있다.
상기 게이트절연층은 실리콘질화물층을 포함할 수 있다.
상기 게이트절연층은 상기 실리콘질화물층과 상기 게이트전극 사이에 제1실리콘산화물층을 더 포함할 수 있다.
상기 게이트절연층은 상기 실리콘질화물층과 상기 채널층 사이에 제2실리콘산화물층을 더 포함할 수 있다.
상기 게이트절연층은 고유전층/실리콘질화물층 구조, 제1고유전층/제2고유전층/제3고유전층 구조 및 이들의 역구조 중 어느 한 구조를 갖거나, 절연층 내에 복 수의 나노구조체가 임베드된(embedded) 구조를 가질 수 있다.
본 발명의 다른 실시예는 부하(load) 트랜지스터 및 그와 연결된 스위칭(switch) 트랜지스터를 포함하는 인버터를 제공하는데,
여기서, 상기 스위칭 트랜지스터는 서로 이격된 게이트전극과 채널층; 상기 게이트전극과 상기 채널층 사이에 구비되고, 전하 트랩 영역을 갖는 게이트절연층; 및 상기 채널층 양단에 접촉된 소오스 및 드레인;을 포함하고, 상기 스위칭 트랜지스터의 문턱전압은 상기 전하 트랩 영역에 전하가 트랩됨에 따라 높아진다.
상기 부하 트랜지스터의 게이트절연층과 상기 스위칭 트랜지스터의 게이트절연층은 서로 다른 구성을 가질 수 있다.
상기 부하 트랜지스터는 공핍형(depletion mode) 트랜지스터일 수 있고, 상기 스위칭 트랜지스터는 증가형(enhancement mode) 트랜지스터일 수 있다.
상기 부하 트랜지스터와 상기 스위칭 트랜지스터는 산화물 박막 트랜지스터일 수 있다.
상기 부하 트랜지스터와 상기 스위칭 트랜지스터의 채널층은 ZnO 계열 산화물을 포함할 수 있다.
상기 부하 트랜지스터와 상기 스위칭 트랜지스터의 채널층은 비산화물층일 수 있다.
상기 스위칭 트랜지스터의 게이트절연층은 실리콘질화물층을 포함할 수 있다.
상기 부하 트랜지스터의 게이트절연층은 실리콘산화물층을 포함할 수 있다.
상기 부하 트랜지스터의 게이트절연층은 그에 대응하는 게이트전극 측으로부터 순차로 적층된 실리콘산화물층과 실리콘질화물층을 포함할 수 있다.
상기 부하 트랜지스터의 게이트절연층과 상기 스위칭 트랜지스터의 게이트절연층은 그 각각에 대응하는 게이트전극 측으로부터 순차로 적층된 실리콘산화물층과 실리콘질화물층을 포함할 수 있고, 이 경우, 상기 스위칭 트랜지스터의 게이트절연층의 실리콘산화물층은 상기 부하 트랜지스터의 게이트절연층의 실리콘산화물층과 같은 두께 또는 그보다 얇은 두께를 가질 수 있다.
상기 부하 트랜지스터의 게이트절연층과 상기 스위칭 트랜지스터의 게이트절연층은 그 각각에 대응하는 게이트전극 측으로부터 순차로 적층된 제1실리콘산화물층, 실리콘질화물층 및 제2실리콘산화물층을 포함할 수 있고, 이 경우, 상기 스위칭 트랜지스터의 게이트절연층의 제1실리콘산화물층은 상기 부하 트랜지스터의 게이트절연층의 제1실리콘산화물층과 같은 두께 또는 그보다 얇은 두께를 가질 수 있다.
상기 부하 트랜지스터의 게이트절연층과 상기 스위칭 트랜지스터의 게이트절연층은 고유전층/실리콘질화물층 구조, 제1고유전층/제2고유전층/제3고유전층 구조 및 이들의 역구조 중 어느 한 구조를 가질 수 있고, 상기 스위칭 트랜지스터의 게이트절연층의 구성층 중 적어도 하나는 그에 대응하는 상기 부하 트랜지스터의 게이트절연층의 구성층 중 적어도 하나와 다른 두께를 가질 수 있다.
상기 스위칭 트랜지스터의 게이트절연층은 절연층 내에 복수의 나노구조체가 임베드된(embedded) 구조를 가질 수 있다.
상기 부하 트랜지스터 및 상기 스위칭 트랜지스터 중 적어도 하나는 바텀(bottom) 또는 탑(top) 게이트 구조의 박막 트랜지스터일 수 있다.
본 발명의 다른 실시예는 게이트전극, 게이트절연층, 채널층, 소오스 및 드레인을 포함하고, 상기 게이트절연층에 전하 트랩 영역을 갖는 제1트랜지스터를 마련하는 단계; 및 상기 전하 트랩 영역에 전하를 트랩시켜 상기 제1트랜지스터의 문턱접압을 높이는 단계;를 포함하는 반도체소자의 제조방법을 제공한다.
상기 제1트랜지스터의 문턱전압이 높아짐에 따라 상기 제1트랜지스터가 공핍형(depletion mode)에서 증가형(enhancement mode)으로 변화될 수 있다.
상기 제1트랜지스터를 형성할 때, 상기 제1트랜지스터와 연결된 제2트랜지스터를 형성할 수 있다. 이 경우, 상기 제1 및 제2트랜지스터는 각각 스위칭 트랜지스터 및 부하 트랜지스터에 대응될 수 있고, 상기 반도체소자는 인버터일 수 있다.
상기 제1트랜지스터의 문턱전압을 높이는 단계는 상기 제1트랜지스터의 게이트전극에 전압을 인가하는 단계를 포함할 수 있고, 상기 전압은 상기 인버터의 정상 동작시 사용하는 전압보다 클 수 있다.
상기 제1트랜지스터의 게이트전극에 전압을 인가할 때, 상기 제2트랜지스터의 드레인에 전압을 인가할 수 있다.
상기 제1트랜지스터의 게이트전극에 인가하는 전압과 상기 제2트랜지스터의 드레인에 인가하는 전압은 유사할 수 있다.
상기 부하 트랜지스터와 상기 스위칭 트랜지스터는 산화물 박막 트랜지스터일 수 있다.
상기 부하 트랜지스터와 상기 스위칭 트랜지스터의 채널층은 ZnO 계열 산화물을 포함할 수 있다.
상기 부하 트랜지스터와 상기 스위칭 트랜지스터의 채널층은 비산화물층일 수 있다.
상기 비산화물층은 저온 공정으로 형성할 수 있다.
본 발명의 다른 실시예는 전술한 본 발명의 실시예에 따른 인버터를 포함하는 논리회로를 제공한다.
상기 논리회로는 NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 중 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예는 전술한 본 발명의 실시예에 따른 인버터를 포함하는 반도체소자를 제공한다.
상기 반도체소자는 1D(diode)-1R(resistor) 다층 교차점 메모리 소자일 수 있다.
본 발명의 실시예에 따르면, 게이트절연층에 전하가 트랩됨에 따라 문턱전압이 증가된 산화물 박막 트랜지스터를 구현할 수 있다. 이러한 산화물 박막 트랜지스터는 증가형일 수 있고, 인버터의 스위칭 트랜지스터로 사용될 수 있다. 따라서 본 발명의 실시예에 따르면, 산화물 박막 트랜지스터를 이용하여 동작 특성이 우수한 E/D(enhancement/depletion) 인버터를 용이하게 구현할 수 있다.
이하, 본 발명의 실시예에 따른 트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 인버터의 단면도이다.
도 1을 참조하면, 기판(SUB1) 상에 전기적으로 서로 연결된 부하 트랜지스터(load transistor)(T1)와 스위칭 트랜지스터(switching transistor)(T2)가 구비되어 있다. 스위칭 트랜지스터(T2)는 구동 트랜지스터(driving transistor)라 부를 수도 있다. 부하 트랜지스터(T1)는 공핍형(depletion mode) 트랜지스터일 수 있고, 스위칭 트랜지스터(T2)는 증가형(enhancement mode) 트랜지스터일 수 있다. 공핍형 트랜지스터는 게이트 전압이 0V일 때, 실질적으로 무시할 수 없는 전류가 흐르는 '온(ON)' 상태이다. 반면, 증가형 트랜지스터는 게이트 전압이 0V일 때, '오프(OFF)' 상태이다. 따라서, 상기 공핍형 트랜지스터의 문턱전압은 0V보다 작을 수 있고, 상기 증가형 트랜지스터의 문턱전압은 OV보다 클 수 있다.
부하 트랜지스터(T1)와 스위칭 트랜지스터(T2)는 박막 트랜지스터, 예컨대 산화물 박막 트랜지스터일 수 있다. 그러나, 경우에 따라서는, 그렇지 않을 수도 있다. 부하 트랜지스터(T1)와 스위칭 트랜지스터(T2)가 박막 트랜지스터인 경우, 도시된 바와 같이 바텀(bottom) 게이트 구조를 가질 수 있다. 보다 상세히 설명하면, 기판(SUB1) 상에 제1 및 제2게이트전극(G1, G2)이 이격되어 형성되고, 제1 및 제2게이트전극(G1, G2) 위쪽에 각각 제1 및 제2채널층(C1, C2)이 구비될 수 있다. 제1 및 제2채널층(C1, C2)은 산화물 반도체, 예컨대, ZnO, InZnO, GaInZnO 및 ZnSnO와 같은 ZnO 계열의 산화물 반도체를 포함할 수 있고, 다른 원소, 예컨대, Hf, Cr, Ta, Y, Ti 및 Zr 중 적어도 하나를 더 포함할 수 있다. 그러나 제1 및 제2채널층(C1, C2)의 물질은 산화물에 한정되지 않는다. 즉, 제1 및 제2채널층(C1, C2)은 비산화물층일 수도 있는데, 이 경우, 상기 비산화물층은 저온 공정으로 형성 가능한 물질층일 수 있다. 이러한 비산화물층의 일례로 비정질 실리콘층이 있다. 제1게이트전극(G1)과 제1채널층(C1) 사이에 제1게이트절연층(GI1)이 구비되고, 제2게이트전극(G2)과 제2채널층(C2) 사이에 제2게이트절연층(GI2)이 구비된다. 제1게이트절연층(GI1)은 예컨대, 실리콘산화물층(1a)을 포함할 수 있고, 실리콘산화물층(1a)과 제1채널층(C1) 사이에 실리콘질화물층(2a)을 더 포함할 수 있다. 여기서, 실리콘질화물층(2a)은 제조공정 편의상 구비시키는 층일 수 있다. 제2게이트절연층(GI2)은 예컨대, 실리콘질화물층(2a')을 포함할 수 있다. 제1 및 제2게이트절연층(GI1, GI2)의 구성은 다양하게 변화될 수 있다. 제1 및 제2게이트절연층(GI1, GI2)에 대해서는 추후에 보다 자세히 설명한다. 제1게이트절연층(GI1) 상에 제1채널층(C1)의 양단에 각각 접촉하는 제1소오스전극(S1) 및 제1드레인전극(D1)이 구비될 수 있고, 이와 유사하게, 제2게이트절연층(GI2) 상에 제2채널층(C2)의 양단에 각각 접촉하는 제2소오스전극(S2) 및 제2드레인전극(D2)이 구비될 수 있다. 제1소오스전극(S1)과 제2드레인전극(D2)은 서로 분리되도록 형성할 수 있으나, 일체형으로 형성할 수도 있다. 제1게이트전극(G1), 제1게이트절연층(GI1), 제1채널층(C1), 제1소오스전극(S1) 및 제1드레인전극(D1)이 부하 트랜지스터(T1)를 구성할 수 있고, 제2게이트전극(G2), 제2게이트절연층(GI2), 제2채널층(C2), 제2소오스전극(S2) 및 제2드레인전극(D2)이 스위칭 트랜지스터(T2)를 구성할 수 있다.
도 1에 도시하지는 않았지만, 제1 및 제2게이트절연층(GI1, GI2) 상에 제1 채널층(C1), 제1소오스전극(S1), 제1드레인전극(D1), 제2채널층(C2), 제2소오스전극(S2) 및 제2드레인전극(D2)을 덮는 보호층(passivation layer)이 더 구비될 수 있다.
제1드레인전극(D1)에 전원(VDD)이 연결될 수 있고, 제2게이트전극(G2)에 입력단자(Vin)가 연결될 수 있다. 제1소오스전극(S1), 제2드레인전극(D2) 및 제1게이트전극(G1)은 출력단자(Vout)에 공통으로 연결될 수 있고, 제2소오스전극(S2)은 접지될 수 있다. 제1게이트전극(G1)은 출력단자(Vout)에 연결되는 대신 접지될 수도 있다.
이하에서는, 제1 및 제2게이트절연층(GI1, GI2)에 대해 보다 자세히 설명한다. 제1게이트절연층(GI1)은 전하가 거의 또는 전혀 트랩되지 않은 층일 수 있다. 이러한 제1게이트절연층(GI1)을 갖는 부하 트랜지스터(T1)는 일반적인 산화물 박막 트랜지스터와 유사하게 공핍형일 수 있다. 한편, 제2게이트절연층(GI2)은 전하 트랩 영역을 포함하고, 상기 전하 트랩 영역에 전하가 트랩된 층일 수 있다. 즉, 제2게이트절연층(GI2)의 실리콘질화물층(2a')은 다량의 전하가 트랩된 층일 수 있다. 이와 같이, 제2게이트절연층(GI2)에 전하가 트랩됨에 따라 스위칭 트랜지스터(T2)의 문턱전압이 양(+)의 방향으로 이동될 수 있다. 따라서, 스위칭 트랜지스터(T2) 는 증가형일 수 있다. 일반적으로, 산화물 반도체를 채널층으로 사용할 때, 증가형 트랜지스터를 구현하기 쉽지 않다. 그러나 본 실시예에 따르면, 게이트절연층에 전하 트랩 영역을 구비시키고, 상기 전하 트랩 영역에 전하를 트랩시키는 방법으로 문턱전압을 양(+)의 방향으로 이동시켜, 증가형의 산화물 트랜지스터를 구현할 수 있다. 상기 전하 트랩 방법은 추후에 보다 자세히 설명한다. 이러한 본 실시예의 사상(idea)은 산화물 트랜지스터가 아닌 비산화물 트랜지스터에도 적용될 수 있고, 박막 트랜지스터가 아닌 다른 구조의 트랜지스터에도 적용될 수 있다.
전술한 바와 같이, 본 실시예에 따른 인버터는 공핍형의 부하 트랜지스터(T1)와 증가형의 스위칭 트랜지스터(T2)를 갖는 E/D 인버터일 수 있다. 이러한 E/D 인버터는 종래의 인버터, 즉, 공핍형의 부하 트랜지스터와 공핍형의 스위칭 트랜지스터를 갖는 인버터보다 우수한 특성을 나타낼 수 있다.
도 2는 본 발명의 다른 실시예에 따른 인버터를 보여주는 단면도이다. 본 실시예는 도 1에서 변형된 것이다. 도 2에서 제2게이트절연층(GI2')의 구조를 제외한 나머지 구성은 도 1과 동일할 수 있다.
도 2를 참조하면, 스위칭 트랜지스터(T2')의 제2게이트절연층(GI2')은 실리콘산화물층(1a')과 실리콘질화물층(2a')을 포함할 수 있다. 실리콘산화물층(1a')이 실리콘질화물층(2a')과 제2게이트전극(G2) 사이에 개재(interpose)될 수 있다. 실리콘산화물층(1a')에 의해 실리콘질화물층(2a')에 트랩된 전하가 그 밖으로 빠져나가는 것이 억제될 수 있다. 제2게이트절연층(GI2')의 실리콘산화물층(1a')은 제1게이트절연층(GI1)의 실리콘산화물층(1a)보다 얇을 수 있다. 예컨대, 제2게이트절연 층(GI2')의 실리콘산화물층(1a')의 두께는 100Å 이하일 수 있고, 제1게이트절연층(GI1)의 실리콘산화물층(1a)의 두께는 100Å 보다 클 수 있다. 이렇게 제2게이트절연층(GI2')의 실리콘산화물층(1a')을 비교적 얇게 형성하는 이유는, 실리콘산화물층(1a')이 두꺼울 경우 실리콘질화물층(2a')에 전하를 트랩시키기 어려울 수 있기 때문이다. 그러나 제1게이트절연층(GI1)의 실리콘산화물층(1a)이 제2게이트절연층(GI2')의 실리콘산화물층(1a')보다 반드시 두꺼워야 하는 것은 아니다. 즉, 이들(1a, 1a')의 두께는 동일할 수 있고, 경우에 따라서는, 제2게이트절연층(GI2')의 실리콘산화물층(1a')이 제1게이트절연층(GI1)의 실리콘산화물층(1a)보다 두꺼울 수도 있다.
도 2는 도 1을 변형한 일례에 불과하다. 여기서 도시하지는 않았지만, 도 2 외에도 다양한 도 1의 변형예가 존재한다. 이는 도 1의 제1게이트절연층(GI1)과 제2게이트절연층(GI2)이 매우 다양하게 변형될 수 있기 때문이다. 제1게이트절연층(GI1)에는 전하가 거의 또는 전혀 트랩되지 않고, 제2게이트절연층(GI2)에는 다량의 전하가 트랩되어 있다는 조건을 만족하는 한, 제1게이트절연층(GI1)과 제2게이트절연층(GI2)의 물질, 구조, 구성층들의 두께 등은 다양하게 변화될 수 있다. 제1게이트절연층(GI1)과 제2게이트절연층(GI2)은 단층 또는 다층 구조를 가질 수 있고, 동일 구조 또는 서로 다른 구조를 가질 수 있으며, 그 구성층들의 두께도 같거나 다를 수 있다. 예컨대, 제1게이트절연층(GI1)은 실리콘산화물로 이루어진 단층 구조를 가질 수 있고, 경우에 따라, 실리콘산화물이 아닌 다른 물질로 이루어진 단층 구조를 가질 수도 있다. 또한, 제1게이트절연층(GI1)은 제1실리콘산화물층, 실리콘질화물층 및 제2실리콘산화물층이 차례로 적층된 다층 구조를 가질 수도 있다. 이와 유사하게, 제2게이트절연층(GI2)도 제1실리콘산화물층, 실리콘질화물층 및 제2실리콘산화물층이 차례로 적층된 다층 구조를 가질 수 있다. 제1 및 제2게이트절연층(GI1, GI2)이 모두 제1실리콘산화물층, 실리콘질화물층 및 제2실리콘산화물층이 차례로 적층된 다층 구조를 갖는 경우, 제2게이트절연층(GI2)의 제1실리콘산화물층의 두께는 제1게이트절연층(GI1)의 제1실리콘산화물층의 두께와 같거나 그보다 작을 수 있다. 또한, 제2게이트절연층(GI2)의 제2실리콘산화물층도 제1게이트절연층(GI1)의 제2실리콘산화물층과 같은 두께 또는 다른 두께를 가질 수 있다.
부가해서, 제1 및 제2게이트절연층(GI1, GI2) 중 적어도 제2게이트절연층(GI2)은 적어도 하나의 고유전층을 포함할 수 있다. 예컨대, 제1 및 제2게이트절연층(GI1, GI2)은 고유전층/실리콘질화물층 구조, 제1고유전층/제2고유전층/제3고유전층 구조 및 이들의 역구조 중 어느 한 구조를 가질 수 있다. 이때, 제2게이트절연층(GI2)의 구성층 중 적어도 하나는 그에 대응하는 제1게이트절연층(GI1)의 구성층 중 적어도 하나와 다른 두께를 가질 수 있다. 또한, 제1 및 제2게이트절연층(GI1, GI2) 중 적어도 제2게이트절연층(GI2)은 절연층 내에 복수의 나노구조체(예컨대, 나노파티클)가 임베드된(embedded) 구조를 가질 수도 있다. 그 밖에도 제1 및 제2게이트절연층(GI1, GI2)은 매우 다양한 변형 구조를 가질 수 있다.
도 1 및 도 2에서는 부하 트랜지스터(T1) 및 스위칭 트랜지스터(T2, T2')가 바텀(bottom) 게이트 구조를 갖는 경우에 대해 도시하였지만, 본 발명의 다른 실시예에 따르면, 부하 트랜지스터(T1) 및 스위칭 트랜지스터(T2, T2')는 탑(top) 게이 트 구조로 변형될 수 있다. 도 1 및 도 2의 부하 트랜지스터(T1) 및 스위칭 트랜지스터(T2, T2')를 탑 게이트 구조로 변형시킨 실시예가 도 3 및 도 4에 각각 도시되어 있다.
도 3을 참조하면, 기판(SUB2) 상에 서로 이격된 제1 및 제2채널층(C11, C22)이 구비될 수 있다. 기판(SUB2) 상에 제1채널층(C11)의 양단과 각각 접촉된 제1소오스전극(S11) 및 제1드레인전극(D11), 그리고, 제2채널층(C22)의 양단과 각각 접촉된 제2소오스전극(S22) 및 제2드레인전극(D22)이 구비될 수 있다. 제1 및 제2채널층(C11, C22)의 위쪽에 각각 제1 및 제2게이트전극(G11, G22)이 구비될 수 있다. 제1채널층(C11)과 제1게이트전극(G11) 사이에 제1게이트절연층(GI11)이 구비될 수 있고, 제2채널층(C22)과 제2게이트전극(G22) 사이에 제2게이트절연층(GI22)이 구비될 수 있다. 제1게이트절연층(GI11)은 예컨대, 실리콘산화물층(1aa)을 포함할 수 있고, 실리콘산화물층(1aa)과 제1채널층(C11) 사이에 실리콘질화물층(2aa)을 더 포함할 수 있다. 이러한 제1게이트절연층(GI11)의 구조는 도 1의 제1게이트절연층(GI1)의 역구조일 수 있다. 제2게이트절연층(GI22)은 예컨대, 실리콘질화물층(2aa')을 포함할 수 있다. 제1게이트절연층(GI11)은 전하가 거의 또는 전혀 트랩되지 않은 층일 수 있고, 제2게이트절연층(GI22)은 다량의 전하가 트랩된 층일 수 있다.
제1게이트전극(G11), 제1게이트절연층(GI11), 제1채널층(C11), 제1소오스전극(S11) 및 제1드레인전극(D11)이 부하 트랜지스터(T11)를 구성하고, 제2게이트전극(G22), 제2게이트절연층(GI22), 제2채널층(C22), 제2소오스전극(S22) 및 제2드레 인전극(D22)이 스위칭 트랜지스터(T22)를 구성할 수 있다. 부하 트랜지스터(T11)는 공핍형이고, 스위칭 트랜지스터(T22)는 증가형일 수 있다.
전원(VDD), 입력단자(Vin), 출력단자(Vout) 및 접지선과 부하 트랜지스터(T11) 및 스위칭 트랜지스터(T22)의 연결관계는 도 1의 그것과 유사할 수 있다.
도 3에서 제1 및 제2게이트절연층(GI11, GI22)은 전술한 도 1의 제1 및 제2게이트절연층(GI1, GI2)과 유사하게 매우 다양하게 변형될 수 있다.
도 3에서 제2게이트절연층(GI22)의 구성을 변형시킨 일례가 도 4에 도시되어 있다.
도 4를 참조하면, 스위칭 트랜지스터(T22')의 제2게이트절연층(GI22')은 실리콘산화물층(1aa')과 실리콘질화물층(2aa')을 포함할 수 있다. 실리콘산화물층(1aa')이 실리콘질화물층(2aa')과 제2게이트전극(G22) 사이에 개재(interpose)될 수 있다. 즉, 제2게이트절연층(GI22')은 도 2의 제2게이트절연층(GI2')의 역구조일 수 있다.
도 1 내지 도 4의 구조를 회로도로 나타내면 도 5와 같을 수 있다. 즉, 도 5는 본 발명의 실시예에 따른 인버터의 대표 회로도일 수 있다.
도 5를 참조하면, 공핍형의 부하 트랜지스터(100)와 증가형의 스위칭 트랜지스터(200)가 서로 연결되어 있다. 부하 트랜지스터(100)의 드레인전극에 전원(VDD)이 연결될 수 있고, 스위칭 트랜지스터(200)의 게이트전극에 입력단자(Vin)가 연결될 수 있으며, 부하 트랜지스터(100)의 소오스전극 및 스위칭 트랜지스터(200)의 드레인전극에 출력단자(Vout)가 공통으로 연결될 수 있다. 부하 트랜지스터(100)의 게이트전극은 출력단자(Vout)에 연결될 수 있지만, 그 대신 접지될 수도 있다. 스위칭 트랜지스터(200)의 소오스전극은 접지될 수 있다.
입력단자(Vin)에 0V의 전압을 인가한 상태, 즉, 스위칭 트랜지스터(200)가 오프(off)된 상태에서, 전원(VDD)을 통해 하이 레벨(high level)의 전원전압을 부하 트랜지스터(100)의 드레인전극에 인가하면, 출력단자(Vout)에서 하이 레벨의 전압이 검출된다. 상기 전원전압을 부하 트랜지스터(100)의 드레인전극에 계속해서 인가한 상태에서, 입력단자(Vin)에 문턱전압 이상의 전압을 인가하여 스위칭 트랜지스터(200)를 턴-온(turn-on)시키면, 대부분의 전류가 스위칭 트랜지스터(200)를 통해 접지로 흐른다. 따라서 출력단자(Vout)에서는 로우 레벨(low level)의 전압이 검출된다. 즉, 상기 전원전압이 고정된 상태에서, 입력단자(Vin)에 인가하는 전압에 따라 출력단자(Vout)로 출력되는 전압이 달라질 수 있다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 인버터의 제조방법을 보여준다.
도 6a를 참조하면, 기판(SUB1)의 제1 및 제2영역(R1, R2)에 각각 제1 및 제2게이트전극(G1, G2)을 형성한다. 제1 및 제2게이트전극(G1, G2)은 금속, 예컨대, Mo로 형성할 수 있지만, 그 밖의 다른 금속으로 형성할 수 있다. 제1 및 제2게이트전극(G1, G2)을 형성하기 전, 기판(SUB1)의 전면 상에 소정의 하지절연층(미도시)을 증착한 후, 상기 하지절연층 상에 제1 및 제2게이트전극(G1, G2)을 형성할 수도 있다. 다음, 기판(SUB1)의 제1 및 제2영역(R1, R2) 상에 제1 및 제2게이트전극(G1, G2)를 덮는 제1게이트절연물질층(1)을 형성한다. 제1게이트절연물질층(1)은 예컨 대, 실리콘산화물로 형성할 수 있다.
제2영역(R2)의 제1게이트절연물질층(1)을 선택적으로 식각하여 제거한다. 그 결과가 도 6b에 도시되어 있다.
도 6c를 참조하면, 기판(SUB1)의 전면 상에 제2게이트절연물질층(1')을 형성한다. 제2게이트절연물질층(1')은 예컨대, 실리콘산화물로 100Å 이하의 두께로 형성할 수 있다. 제2영역(R1)에 형성되는 실리콘산화물층(1')이 제1영역(R1)에 형성되는 실리콘산화물층(1+1')보다 얇을 수 있다. 제1영역(R1)에 형성되는 실리콘산화물층(1+1')의 두께는 100Å 보다 클 수 있지만, 경우에 따라 100Å 보다 작을 수도 있다.
도 6d를 참조하면, 제1 및 제2영역(R1, R2)의 제2게이트절연물질층(1') 상에 제3게이트절연물질층(2)을 형성한다. 제3게이트절연물질층(2)은 예컨대, 실리콘질화물로 형성할 수 있다. 제3게이트절연물질층(2)의 두께는, 예컨대, 200Å 정도일 수 있으나, 두께는 달라질 수 있다.
다음, 제1게이트(G1) 위쪽의 제3게이트절연물질층(2) 상에 제1채널층(C1)을 형성하고, 제2게이트(G2) 위쪽의 제3게이트절연물질층(2) 상에 제2채널층(C2)을 형성한다. 제1 및 제2채널층(C1, C2)은 예컨대, 스퍼터링(sputtering)과 같은 방법으로 형성할 수 있고, 그 물질은 도 1을 참조하여 설명한 바와 동일할 수 있다. 제3게이트절연물질층(2) 상에 제1채널층(C1)의 양단과 접촉되는 제1소오스전극(S1) 및 제1드레인전극(D1)을 형성하고, 제2채널층(C2)의 양단과 접촉되는 제2소오스전극(S2) 및 제2드레인전극(D2)을 형성한다. 제1 및 제2소오스전극(S1, S2)과 제1 및 제2드레인전극(D1, D2)은 금속 예컨대, Mo로 형성할 수 있지만, 그 물질은 달라질 수 있다. 제1드레인전극(D1)은 전원(VDD)에 연결될 수 있고, 제2게이트전극(G2)은 입력단자(Vin)에 연결될 수 있다. 제1소오스전극(S1), 제2드레인전극(D2) 및 제1게이트전극(G1)은 출력단자(Vout)에 공통으로 연결될 수 있고, 제2소오스전극(S2)은 접지될 수 있다. 제1게이트전극(G1)은 출력단자(Vout)에 연결되는 대신 접지될 수도 있다.
다음, 도 6d의 결과물을 소정 온도, 예컨대, 250℃ 정도에서 소정 시간, 예컨대, 약 1시간 동안 어닐링할 수 있다. 여기서, 도시하지는 않았지만, 상기 어닐링 단계 전, 제3게이트절연물질층(2) 상에 제1 및 제2채널층(C1, C2), 제1 및 제2소오스전극(S1, S2), 그리고 제1 및 제2드레인전극(D1, D2)을 덮는 보호층(passivation layer)를 형성할 수 있다. 상기 보호층은 실리콘산화물과 같은 절연물로 형성하되, 예컨대, PECVD(plasma enhanced chemical vapor deposition) 공정으로 형성할 수 있다.
도 6e를 참조하면, 입력단자(Vin)를 통해 제2게이트전극(G2)에 고전압(VH)을 인가한다. 고전압(VH)은 예컨대, 약 10V 이상의 전압일 수 있고, 비교적 긴 시간(약 0.5ms 이상) 동안 인가할 수 있다. 제2게이트전극(G2)에 고전압(VH)을 인가하면서, 제1드레인전극(D1)에도 고전압(VH)을 인가할 수 있다. 제1드레인전극(D1)에 고전압(VH)을 인가하는 것은 선택적(optional)이다. 이와 같이, 제2게이트전극(G2) 또는 제2게이트전극(G2)과 제1드레인전극(D1)에 고전압(VH)을 인가하면, 제2채널층(C2)과 제2게이트전극(G2) 사이의 제3게이트절연물질층(2)에 전하가 트랩될 수 있다. 제2채널층(C2)에 대한 제3게이트절연물질층(2)의 전기적 베리어는 그리 높지 않고, 또한 제3게이트절연물질층(2)은 많은 트랩 사이트를 갖는 물질층일 수 있기 때문에, 상기 고전압(VH)에 의해 다수의 전하(전자)가 제2채널층(C2)에서 제3게이트절연물질층(2)으로 이동되어 트랩될 수 있다. 또한, 비교적 얇은 제2게이트절연물질층(1')을 통해서 전하(전자)가 터널링될 수 있으므로, 다수의 전하(전자)가 제2게이트전극(G2)에서 그 위쪽의 제3게이트절연물질층(2)으로 이동되어 트랩될 수 있다. 전하 트랩 메카니즘은 전술한 것들에 한정되지 않는다.
전하 트랩이 완료된 구조가 도 6f에 도시되어 있다. 도 6f에서 참조번호 2'는 전하 트랩된 제3게이트절연물질층을 나타낸다. 전하 트랩된 제3게이트절연물질층(2')은 도 2의 실리콘질화물층(2a')에 대응될 수 있다. 제1영역(R1)의 제1게이트절연물질층(1)과 제2게이트절연물질층(1')은 도 2의 실리콘산화물층(1a)에 대응될 수 있고, 제3게이트절연물질층(2)은 도 2의 실리콘질화물층(2a)에 대응될 수 있다. 한편, 제2영역(R2)의 제2게이트절연물질층(1')은 도 2의 스위칭 트랜지스터(T2')의 실리콘산화물층(1a')에 대응될 수 있다. 따라서 제1영역(R1)의 트랜지스터(부하 트랜지스터)(T1)와 제2영역(R2)의 트랜지스터(스위칭 트랜지스터)(T2')는 각각 도 2의 부하 트래지스터(T1) 및 스위칭 트랜지스터(T2')에 대응될 수 있다.
이와 같이, 제2영역(R2)의 제3게이트절연물질층(2')에 전하가 트랩됨에 따라 그것을 포함하는 트랜지스터, 즉, 스위칭 트랜지스터(T2')의 문턱전압이 음(-)의 값에서 양(+)의 값으로 변화될 수 있다. 다시 말해, 스위칭 트랜지스터(T2')는 공핍형에서 증가형으로 변화될 수 있다. 이러한 고전압(VH) 인가에 따른 인버터의 특성 변화를 회로도로 나타내면 도 7과 같을 수 있다. 도 7에서 (A)와 (B)는 각각 고전압(VH) 인가 전 및 후의 상태를 나타낸다. 도 7의 (B)는 도 5에 대응될 수 있다.
한편, 도 6e 단계에서 제1영역(R1)의 트랜지스터(부하 트랜지스터)의 게이트전극, 즉, 제1게이트전극(G1)에는 고전압이 인가되지 않기 때문에, 제1영역(R1)의 제3게이트절연물질층(2)에는 전하가 거의 또는 전혀 트랩되지 않을 수 있다. 따라서 제1영역(R1)의 트랜지스터(부하 트랜지스터)와 제2영역(R2)의 트랜지스터(스위칭 트랜지스터)의 구조가 동일하더라도, 제2영역(R2) 트랜지스터(스위칭 트랜지스터)의 게이트절연층에만 전하가 트랩될 수 있다. 그럼에도, 부하 트랜지스터의 게이트절연층은 스위칭 트랜지스터의 게이트절연층과 달리 전하가 트랩되기 어려운 구조 및 물질로 형성할 수 있다. 이를 통해, 부하 트랜지스터의 게이트절연층에 전하가 트랩될 가능성을 더욱 낮출 수 있다. 예를 들어, 제1게이트전극(G1)에 고전압이 인가되더라도, 제1게이트절연물질층(1) 및 제2게이트절연물질층(1')을 통한 전하의 터널링이 어렵기 때문에, 제3게이트절연물질층(2)에 전하가 트랩되기 어려울 수 있다.
한편, 정상 동작 모드에서 사용하는 전압은 상기 전하 트랩시 사용하는 고전압(VH)보다 상대적으로 작고, 그 인가 시간도 매우 짧기 때문에, 정상 동작 모드에 서 스위칭 트랜지스터나 부하 트랜지스터의 문턱전압은 변화되지 않을 수 있다.
도 6e의 고전압(VH) 인가 단계, 즉 스위칭 트랜지스터의 문턱전압 조정 단계는 제조방법의 일부로 볼 수도 있지만, 동작방법의 일부로 생각할 수도 있다. 즉, 상기 고전압(VH) 인가 단계는 정상 동작 전, 예비 동작 단계로 수행될 수 있다.
도 6a 내지 도 6f를 참조하여 설명한 제조방법은 다양하게 변화될 수 있다. 예컨대, 도 6a 단계에서 제1게이트절연물질층(1)을 보다 두껍게 형성하고, 도 6c 단계, 즉, 제2게이트절연물질층(1') 형성 단계를 생략하면, 도 1의 구조를 얻을 수 있다. 또한 도 6a 내지 도 6f의 제조방법의 일부와 일반적인 탑 게이트 트랜지스터의 제조방법을 접목하면, 도 3 및 도 4의 구조도 얻을 수 있다.
도 8은 도 6e의 고전압(VH) 인가에 따른 스위칭 트랜지스터(제2영역(R2)의 트랜지스터)의 특성 변화, 즉 게이트전압(Vg)-드레인전류(Id) 특성 변화를 보여준다. 이러한 결과를 얻기 위해 사용한 상기 스위칭 트랜지스터(도 6e의 제2영역(R2)의 트랜지스터)의 제2채널층(C2), 제2게이트절연물질층(1') 및 제3게이트절연물질층(2)은 각각 GaInZnO층(두께 : 약 600Å), 실리콘산화물층(두께 : 약 60Å) 및 실리콘질화물층(두께 : 약 200Å)이었다. 또한, 16V 정도의 고전압(VH)이 사용되었고, 그 인가 시간은 1ms 정도였다.
도 8에서 제1 및 제2그래프(G1, G2)는 고전압(VH) 인가 전의 특성을 보여주고, 제3 및 제4그래프(G1', G2')는 고전압(VH) 인가 후의 특성을 보여준다. 제1 및 제3그래프(G1, G1')는 1.1V 정도의 드레인전압을 사용하여 측정한 결과이고, 제2 및 제4그래프(G2, G2')는 0.1V 정도의 드레인전압을 사용하여 측정한 결과이다.
도 8을 참조하면, 고전압(VH) 인가 후의 결과인 제3 및 제4그래프(G1', G2')가 고전압(VH) 인가 전의 결과인 제1 및 제2그래프(G1, G2)보다 상당히 오른쪽에 위치함을 알 수 있다. 이는 고전압(VH) 인가에 의해 스위칭 트랜지스터의 문턱전압이 양(+)의 방향으로 크게 이동될 수 있음을 의미한다.
도 9는 본 발명의 실시예에 따른 고전압(VH)의 인가 시간에 따른 스위칭 트랜지스터의 게이트전압(Vg)-드레인전류(Id) 특성 변화를 보여준다. 이러한 결과를 얻기 위해 사용한 스위칭 트랜지스터의 구조는 도 1의 스위칭 트랜지스터(T2)의 구조에 대응하는 것으로, 그의 채널층 및 게이트절연층은 각각 GaInZnO층(두께 : 약 600Å) 및 실리콘질화물층(두께 : 약 600Å)이었다. 그리고 게이트전극에 인가한 고전압(VH)은 20V 정도였으며, 드레인전압은 1.1V 정도였다.
도 9를 참조하면, 게이트전극에 인가되는 고전압(VH)의 인가 시간이 증가함에 따라 그래프는 오른쪽으로 큰 폭으로 이동함을 알 수 있다.
도 10은 본 발명의 실시예와 비교되는 비교예에 따른 트랜지스터의 게이트전극에 고전압을 인가했을 때, 그 인가 시간에 따른 상기 트랜지스터의 게이트전압(Vg)-드레인전류(Id) 특성 변화를 보여준다. 상기 비교예에 따른 트랜지스터의 게이트절연층은 실리콘산화물로 형성된 단일층(두께 : 약 600Å)이었고, 채널층은 GaInZnO층(두께 : 약 600Å)이었다. 그리고 게이트전극에 인가된 고전압은 20V 정도였으며, 드레인전압은 1.1V 정도였다.
도 10을 참조하면, 게이트전극에 고전압이 인가되더라도, 또한 상기 고전압의 인가 시간이 증가되더라도 특성 그래프의 이동 정도는 매우 작은 것을 알 수 있다. 상기 비교예에 따른 트랜지스터에서 채널층에 접촉된 실리콘산화물층(게이트절연층)의 경우, 두께가 두껍고 채널층에 대하여 높은 전기적 베리어를 갖기 때문에, 상기 고전압이 게이트전극에 인가되더라도 실리콘산화물층(게이트절연층)에 전하가 트랩되기 어려울 수 있다.
도 11은 본 발명의 실시예에 따른 인버터의 입력전압 및 출력전압 파형도를 보여준다. 제1그래프(Vi)는 입력전압의 파형도이고, 제2그래프(Vo)는 고전압 인가 전 인버터의 출력전압 파형도이며, 제3그래프(Vo')는 고전압 인가 후 인버터, 즉, E/D 인버터의 출력전압 파형도이다.
도 11을 참조하면, 제2그래프(Vo)는 약 4V 정도의 스윙(swing) 폭(W1)을 갖고, 제3그래프(Vo')는 약 5V 정도의 스윙 폭(W2)을 갖는 것을 알 수 있다. 고전압 인가 후 인버터의 경우, 인가 전 인버터보다 우수한 스윙 특성을 나타낸다. 입력전압의 변화폭은 약 5V이다(제1그래프(Vi) 참조).
이와 같이, 본 발명의 실시예에 따르면, 게이트절연층에 전하를 트랩시키는 방법으로 문턱전압이 양(+)의 값을 갖는 증가형의 트랜지스터를 구현할 수 있고, 이러한 증가형 트랜지스터를 인버터에 적용하여 E/D 인버터를 구현할 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 인버터는 다양한 논리회로, 예 컨대, NAND 회로, NOR 회로, 인코더(encoder), 디코더(decorder), MUX(multiplexer), DEMUX(de multiplexer) 및 센스 엠프(sense amplifier) 등의 논리회로의 기본 소자로 이용될 수 있다. 상기 논리회로들의 기본적인 구조는 잘 알려진 바, 그들에 대한 자세한 설명은 생략한다.
또한, 상기 본 발명의 실시예에 따른 인버터 및 그를 포함한 논리회로는 액정표시장치나 유기발광표시장치 및 메모리소자 등 다양한 분야에 적용될 수 있다. 특히, 상기 인버터의 부하 트랜지스터와 스위칭 트랜지스터가 산화물 박막 트랜지스터인 경우, 산화물 박막 트랜지스터는 저온 공정으로 형성가능하고, 우수한 이동도 특성을 갖기 때문에 다양한 이점이 있다. 예컨대, 본 발명의 실시예에 따른 산화물 박막 트랜지스터로 구성된 E/D 인버터는 1D(diode)-1R(resistor) 다층 교차점 메모리 소자와 같이 저온 공정으로 형성가능한 3차원 적층 메모리의 주변소자로서 용이하게 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 게이트절연층에 전하를 트랩시켜 문턱전압을 증가시킨 트랜지스터를 인버터가 아닌 다른 소자에 적용할 수 있을 것이다. 다시 말해, 도 1 내지 도 4의 인버터에서 게이트절연층에 전하를 트랩시켜 문턱전압을 증가시킨 트랜지스터(오른쪽 트랜지스터)(T2, T2', T22, T22')는 그 자체로 발명의 요소로 여겨질 수 있을 것이다. 아울러, 당업자라면, 도 1 내지 도 4의 인버터 및 그 변형예에 따른 인버터의 구조 및 구성요소는 각각 변형 및 다양화될 수 있고, 도 6a 내지 도 6f의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 또한 본 발명의 실시예에 따른 인버터 및 논리회로는 액정표시장치나 유기발광표시장치 분야뿐만 아니라 메모리 소자 및 그 밖의 다른 소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 4는 본 발명의 실시예들에 따른 인버터의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 인버터의 회로도이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 인버터의 제조방법을 보여주는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 인버터의 제조방법의 일부를 보여주는 회로도이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 인버터의 제조과정에서 고전압 인가에 따른 트랜지스터의 특성 변화를 보여주는 그래프이다.
도 10은 비교예에 따른 트랜지스터의 고전압 인가에 따른 특성 변화를 보여주는 그래프이다.
도 11은 본 발명의 일 실시예에 따른 인버터의 입력전압 및 출력전압의 파형도이다.
* 도면의 주요 부분에 대한 부호설명 *
1, 1' : 게이트절연물질층 1a, 1a', 1aa, 1aa' : 실리콘산화물층
2 : 제3게이트절연물질층 2' : 전하 트랩된 제3게이트절연물질층
2a, 2aa : 실리콘질화물층 2a', 2aa' : 전하 트랩된 실리콘질화물층
100 : 부하 트랜지스터 200 : 스위칭 트랜지스터
C1, C11 : 제1채널층 C2, C22 : 제2채널층
D1, D11 : 제1드레인전극 D2, D22 : 제2드레인전극
G1, G11 : 제1게이트전극 G2, G22 : 제2게이트전극
GI1, GI11 : 제1게이트절연층 GI2, GI22 : 제2게이트절연층
S1, S11 : 제1소오스전극 S2, S22 : 제2소오스전극
SUB1, SUB2 : 기판 T1, T11 : 부하 트랜지스터
T2, T22 : 스위칭 트랜지스터 T2', T22' : 스위칭 트랜지스터
VDD : 전원 Vin : 입력단자
Vout : 출력단자

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 부하(load) 트랜지스터; 및
    상기 부하 트랜지스터와 연결된 스위칭(switch) 트랜지스터;를 포함하고,
    상기 부하 트랜지스터는 산화물을 포함하는 제1채널층, 제1게이트전극 및 이들 사이에 구비된 제1게이트절연층을 포함하고,
    상기 스위칭 트랜지스터는 산화물을 포함하는 제2채널층, 제2게이트전극 및 이들 사이에 구비된 제2게이트절연층을 포함하고,
    상기 제1게이트절연층은 상기 제1게이트전극 측으로부터 순차로 구비된 제1층 및 제2층을 포함하고,
    상기 제2게이트절연층은 상기 제1게이트절연층과 다른 구성을 갖되, 상기 제2게이트절연층은 상기 제2층과 동일한 물질로 형성된 제3층을 포함하고,
    상기 제2게이트절연층은 전하 트랩 영역을 갖고, 상기 제1게이트절연층보다 상기 제2게이트절연층의 상기 전하 트랩 영역에 전하가 트랩되고, 상기 트랩된 전하에 의해 상기 스위칭 트랜지스터의 문턱전압이 증가하여 상기 스위칭 트랜지스터는 증가형(enhancement mode) 트랜지스터인 인버터.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 부하 트랜지스터는 공핍형(depletion mode) 트랜지스터인 인버터.
  11. 제 8 항에 있어서,
    상기 부하 트랜지스터와 상기 스위칭 트랜지스터는 산화물 박막 트랜지스터인 인버터.
  12. 제 8 항에 있어서,
    상기 제2게이트절연층은 상기 제3층으로 실리콘질화물층을 포함하는 인버터.
  13. 제 8 항 또는 제 12 항에 있어서,
    상기 제1게이트절연층은 상기 제1층으로 실리콘산화물층을 포함하는 인버터.
  14. 제 8 항 또는 제 12 항에 있어서,
    상기 제1게이트절연층은 상기 제1층으로 실리콘산화물층을, 상기 제2층으로 실리콘질화물층을 포함하는 인버터.
  15. 제 14 항에 있어서,
    상기 제2게이트절연층은 상기 제3층으로 실리콘질화물층을 포함하고, 상기 제3층과 상기 제2게이트전극 사이에 구비된 실리콘산화물을 더 포함하며,
    상기 제2게이트절연층의 실리콘산화물층은 상기 제1게이트절연층의 실리콘산화물층 보다 얇은 두께를 갖는 인버터.
  16. 제 8 항에 있어서,
    상기 제1게이트절연층은 상기 제1층으로 제1실리콘산화물층을, 상기 제2층으로 실리콘질화물층을 포함하고, 상기 실리콘 질화물층 상에 구비된 제2실리콘산화물층을 더 포함하고,
    상기 제2게이트절연층은 상기 제3층으로 실리콘질화물층을 포함하고, 상기 제3층과 상기 제2게이트전극 사이에 구비된 제1실리콘산화물층과 상기 실리콘질화물층 상에 구비된 제2실리콘산화물층을 포함하고,
    상기 제2게이트절연층의 제1실리콘산화물층은 상기 제1게이트절연층의 제1실리콘산화물층 보다 얇은 두께를 갖는 인버터.
  17. 제 8 항에 있어서,
    상기 제1게이트절연층과 상기 제2게이트절연층은 고유전층/실리콘질화물층 구조, 제1고유전층/제2고유전층/제3고유전층 구조 및 이들의 역구조 중 어느 한 구조를 갖고,
    상기 제2게이트절연층의 구성층 중 적어도 하나는 그에 대응하는 상기 제1게이트절연층의 구성층 중 적어도 하나와 다른 두께를 갖는 인버터.
  18. 제 8 항에 있어서,
    상기 제2게이트절연층은 절연층 내에 복수의 나노구조체가 임베드된(embedded) 구조를 갖는 인버터.
  19. 제 8 항에 있어서,
    상기 부하 트랜지스터 및 상기 스위칭 트랜지스터 중 적어도 하나는 바텀(bottom) 또는 탑(top) 게이트 구조의 박막 트랜지스터인 인버터.
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