JP4474900B2 - 静電気保護回路およびそれを備えた電子回路 - Google Patents

Description

本発明は、静電気保護回路およびそれを備えた電子回路に関し、特に、電界効果型の薄膜トランジスタを用いた電子回路における静電気破壊の防止に適用して良好な静電気保護回路およびそれを備えた電子回路に関する。

従来、電子回路においては、外部から侵入する静電気等による過電圧や過電流が印加されることにより、電子回路が耐圧破壊を生じることを防止するために、例えば、信号入力端子に静電保護素子や静電保護回路が設けられた構成を有しているものがある。特に、当該電子回路が電界効果型の薄膜トランジスタ（ＴＦＴ）を適用して構成されている場合（例えば、ＴＦＴ液晶表示パネルや撮像デバイス等）には、該電子回路を低電圧で駆動させることができる反面、薄膜トランジスタの耐圧が比較的低いため、静電気等による耐圧破壊を生じやすく、静電保護回路（又は、静電保護素子）の役割が極めて重要になる。そこで、従来においては、電子回路内部の薄膜トランジスタを形成する際の製造プロセスを適用して、薄膜トランジスタを用いた静電保護回路を構成したものが知られている。

以下、従来技術における静電保護回路について、簡単に説明する。
図１０は、従来技術における薄膜トランジスタを用いた静電保護回路の例を示す回路構成図であり、図１１は、従来技術における静電保護回路の電圧−電流（Ｖ−Ｉ）特性を示す特性図である。
従来技術における静電保護素子の一構成例は、例えば、図１０（ａ）に示すように、上記電子回路の信号入力接点及び接地電位に各々接続される端子Ｎｐ１１、Ｎｐ１２間に、電流路（ソース−ドレイン端子間）が直列に接続されたｎチャネル型の薄膜トランジスタＴＮ１１及びＴＮ１２を備え、各薄膜トランジスタＴＮ１１、ＴＮ１２の制御端子（ゲート端子）が各々端子Ｎｐ１１、Ｎｐ１２側に接続され、各薄膜トランジスタＴＮ１１、ＴＮ１２のドレイン端子同士が接続されて、互いに逆向きに直列接続された、逆直列型の回路構成を有している。

また、静電保護回路の他の構成例は、例えば、図１０（ｂ）に示すように、上記電子回路の信号入力接点及び接地電位に接続される端子Ｎｐ２１、Ｎｐ２２間に、電流路（ソース−ドレイン端子間）が並列に接続されたｎチャネル型の薄膜トランジスタＴＮ２１及びＴＮ２２を備え、各薄膜トランジスタＴＮ２１、ＴＮ２２の制御端子（ゲート端子）が各々端子Ｎｐ２１、Ｎｐ２２側に接続され、各薄膜トランジスタＴＮ２１、ＴＮ２２のソース電極及びドレイン電極が互いに逆向きに並列接続された、逆並列型の回路構成を有している。

このような静電保護回路における電圧−電流（Ｖ−Ｉ）特性は、図１０に示した逆直列型及び逆並列型の静電保護回路のいずれにおいても、図１１に示すように、０Ｖを中心として略正負の電圧範囲が均等なＯＦＦ電圧領域で、極めて微小な電流（略０Ａ）が流れ、該ＯＦＦ電圧領域以外（ＯＮ電圧領域）の正電圧領域では端子間に流れる電流（オン電流）の電流値が電圧に応じて増加し、負電圧領域では該電流値が電圧に応じて減少する傾向を示す。すなわち、ＯＮ電圧領域ではオン電流の絶対値が増加する傾向を示す。

特に、図１０（ａ）に示した逆直列型の静電保護回路においては、図１１（ａ）に示すように、電流値が略０ＡとなるＯＦＦ電圧領域が比較的広い電圧範囲（例えば、０Ｖを中心として±３０〜４０Ｖ程度の電圧範囲）を有するものの、ＯＮ電圧領域では、薄膜トランジスタＴＮ１１、ＴＮ１２が直列に接続されていることにより、導通時のＯＮ抵抗が比較的大きく（例えば、〜１００ＭΩ程度の抵抗値）なるため、オン電流の絶対値は、急激に増加しない（緩やかに増加する）特性を有している。

一方、図１０（ｂ）に示した逆並列型の静電保護回路においては、図１１（ｂ）に示すように、ＯＦＦ電圧領域が比較的狭い電圧範囲（例えば、０Ｖを中心として±５〜８Ｖ程度の電圧範囲）を有するものの、ＯＮ電圧領域では、薄膜トランジスタＴＮ２１、ＴＮ２２が並列に接続されていることにより、ＯＮ抵抗が比較的低く（例えば、〜１ＭΩ程度の抵抗値）なるため、オン電流の絶対値は、急激に増加する特性を有している。
なお、上述したような逆直列型や逆並列型の回路構成を有する静電保護回路については、例えば、特許文献１等に記載されている。

特開２００３−６９０２８号公報 （第５頁、第７頁、図１、図２、図５）

しかしながら、上述したような静電保護回路においては、次に示すような問題を有している。
すなわち、所望の電子回路を静電気による耐圧破壊から防止するためには、一般に、静電保護回路（外部端子）に接続された電子回路の動作電圧範囲に相当するＯＦＦ電圧領域が、例えば、概ね±２０Ｖ以上の比較的広い電圧範囲を有するとともに、実質的な静電保護効果を規定するＯＮ電圧領域では、オン電流の絶対値が急激に増加する電圧−電流特性（すなわち、ＯＮ電圧領域では、大きなオン電流が接地電位等に急激に流れて、静電保護回路に接続された電子回路に過電流が流れ込むことを防止することができる電圧−電流特性）を有していることが望ましい。

そのため、図１０（ａ）に示した逆直列型の静電保護回路では、ＯＮ電圧領域におけるＯＮ抵抗が大きいため、大きなオン電流が流れず十分な静電保護効果が得られないという問題を有し、また、図１０（ｂ）に示した逆並列型の静電保護回路では、電子回路の動作電圧範囲が狭くなってしまい、回路設計上の制約が大きくなるとともに、電子回路の通常の動作電圧範囲におけるリーク電流が大きくなり、電子回路の誤動作等を生じることがあるという問題を有していた。

このような問題を解決する回路構成として、例えば、図１２に示すように、図１０（ｂ）に示したような逆並列接続した薄膜トランジスタ回路ＴＮ３１、ＴＮ３２及びＴＮ３３、ＴＮ３４を、端子Ｎｐ３１、Ｎｐ３２間に２組直列に接続した構成を有する静電保護回路が考えられる。しかしながら、このような回路構成における電圧−電流特性は、ＯＦＦ電圧領域が図１１（ｂ）に示した電圧範囲よりも広くなる（電子回路の動作電圧範囲を広くすることができる）ものの、実質的に薄膜トランジスタを直列接続した回路構成を有しているため、ＯＮ抵抗が大きくなって、ＯＮ電圧領域におけるオン電流の絶対値が急激には増加せず、依然として、十分な静電保護効果を得ることができないという問題を有している。

そこで、本発明は、上述した課題に鑑み、薄膜トランジスタを適用した電子回路に接続される静電保護回路において、ＯＦＦ電圧領域（電子回路の動作電圧領域）の電圧範囲を比較的広く設定することができるとともに、ＯＮ電圧領域におけるオン電流の絶対値を急激に増大して静電保護効果を向上させることができる静電保護回路を提供し、以て、設計自由度が高く、静電気耐圧特性に優れた電子回路を提供することを目的とする。

請求項１記載の発明は、静電気による過電流を所定の低電位電源に放電して、電子回路を静電気破壊から保護する静電保護回路において、前記電子回路の信号入力接点に接続される第１の接点と前記低電位電源に接続される第２の接点との間に、少なくとも１個の、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、からなり、前記第１のゲート電極が前記ソース電極に接続され、前記第２のゲート電極が前記ドレイン電極に接続されたダブルゲート構造を有するトランジスタを備えた回路構成を有し、前記第１のゲート電極はクロム、クロム合金、アルミ及びアルミ合金のいずれかの導電性材料からなり、前記第２のゲート電極は酸化スズ膜又はＩＴＯ膜の透明電極層からなることを特徴とする。

請求項２記載の発明は、請求項１記載の静電保護回路において、前記静電保護回路は、前記第１の接点及び前記第２の接点間に、前記ダブルゲート構造を有するトランジスタを１個備え、該トランジスタのソース電極及びドレイン電極が、各々前記第１の接点又は前記第２の接点に接続されていることを特徴とする。
請求項３記載の発明は、請求項１記載の静電保護回路において、前記静電保護回路は、前記第１の接点及び前記第２の接点間に、前記ダブルゲート構造を有するトランジスタを２個備え、該各トランジスタのドレイン電極同士が接続され、各トランジスタのソース電極が各々前記第１の接点又は前記第２の接点に接続されていることを特徴とする。

請求項４記載の発明は、静電気による過電流を所定の低電位電源に放電して静電気破壊から保護する静電保護回路を備える電子回路において、前記電子回路は、少なくとも、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の少なくとも上方又は下方のいずれか一方に絶縁膜を介して形成されたゲート電極を備えた電界効果型のトランジスタを備えた回路構成を有し、前記静電保護回路は、前記電子回路の信号入力接点に接続される第１の接点と前記低電位電源に接続される第２の接点との間に、少なくとも１個の、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、からなり、前記第１のゲート電極が前記ソース電極に接続され、前記第２のゲート電極が前記ドレイン電極に接続されたダブルゲート構造を有するトランジスタを備えた回路構成を有し、前記第１のゲート電極はクロム、クロム合金、アルミ及びアルミ合金のいずれかの導電性材料からなり、前記第２のゲート電極は酸化スズ膜又はＩＴＯ膜の透明電極層からなることを特徴とする。

請求項５記載の発明は、請求項４記載の電子回路において、前記電子回路における前記電界効果型のトランジスタは、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、からなるダブルゲート構造を有することを特徴とする。
請求項６記載の発明は、請求項４記載の電子回路において、前記静電保護回路は、前記第１の接点及び前記第２の接点間に、前記ダブルゲート構造を有するトランジスタを１個備え、該トランジスタのソース電極及びドレイン電極が、各々前記第１の接点又は前記第２の接点に接続されていることを特徴とする。

請求項７記載の発明は、請求項４記載の電子回路において、前記静電保護回路は、前記第１の接点及び前記第２の接点間に、前記ダブルゲート構造を有するトランジスタを２個備え、該各トランジスタのドレイン電極同士が接続され、各トランジスタのソース電極が各々前記第１の接点又は前記第２の接点に接続されていることを特徴とする。
請求項８記載の発明は、請求項４記載の電子回路において、前記静電保護回路を構成する前記ダブルゲート構造を有するトランジスタと、前記電子回路を構成する前記電界効果型のトランジスタの、少なくとも一部の構成が、同一の製造プロセスにより同時に形成されることを特徴とする。

すなわち、本発明に係る静電保護回路は、静電気破壊を防止する対象となる電子回路の信号入力接点（第１の接点）と、接地電位等の低電位電源（第２の接点）間に、いわゆるダブルゲート構造を有する薄膜トランジスタのトップゲート電極（第１のゲート電極）とソース電極を接続し、ボトムゲート電極（第２のゲート電極）とドレイン電極を接続するとともに、該ソース電極を信号入力接点又は低電位電源のいずれか一方側に、また、ドレイン電極を信号入力接点又は低電位電源の他方側に接続した回路構成を有している。
ここで、信号入力接点及び低電位電源間には、唯一のダブルゲート構造を有する薄膜トランジスタが設けられるものであってもよいし、２個のダブルゲート構造を有する薄膜トランジスタが設けられ、各薄膜トランジスタのソース電極同士が接続されて直列接続された構成を有するものであってもよい。

このような構成を有する静電保護回路においては、ＯＮ電圧領域におけるＯＮ抵抗を低く抑制することができるので、過電流を速やかに接地電位に放電して良好な静電気耐圧特性を実現することができる。また、比較的広いＯＦＦ電圧領域を得ることができるので、電気回路の動作電圧領域を広く設定することができ、該動作電圧領域におけるリーク電流を抑制して電子回路を良好に動作させることができる。

特に、前者の構成（信号入力接点及び低電位電源間に、唯一のダブルゲート構造を有する薄膜トランジスタが設けられた構成）においては、個別の薄膜トランジスタ（電界効果型トランジスタ）を２個接続して構成した静電保護回路と同等の静電保護特性を、簡素な回路構成（素子構造）で実現することができるので、静電保護回路の回路面積を縮小することができる。

また、後者の構成（信号入力接点及び低電位電源間に、２個のダブルゲート構造を有する薄膜トランジスタが直列接続された構成）においては、正電圧領域及び負電圧領域で対称となり、より広い電圧範囲を有するＯＦＦ電圧領域を得ることができるので、電子回路の動作電圧領域をより広く設定することができ、回路設計上の自由度をより一層向上させることができるとともに、リーク電流をさらに抑制して電子回路を良好に動作させることができる。

さらに、本発明に係る静電保護回路を備える電子回路は、電界効果型の薄膜トランジスタや、静電保護回路と同様のダブルゲート構造を有する薄膜トランジスタを備えた回路構成、例えば、ＴＦＴ液晶表示パネルやフォトセンサアレイ等を有していることが望ましい。これによれば、電子回路が形成される単一の絶縁性基板上にＴＦＴ液晶表示パネルやフォトセンサアレイ（すなわち、電界効果型の薄膜トランジスタやダブルゲート構造を有する薄膜トランジスタ）を形成する際と同一の製造プロセスを用いて、上述した静電保護回路（ダブルゲート構造を有する薄膜トランジスタ）を、上記ＴＦＴ液晶表示パネルやフォトセンサアレイとともに一括して同時に形成することができるので、製造プロセスをほとんど増加させることなく、かつ、比較的微小な回路面積で、高い静電保護効果を有する静電保護回路を形成することができ、静電気耐圧特性に優れた電子回路を安価に実現することができる。

以下、本発明に係る静電保護回路について、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、本発明に係る静電保護回路の第１の実施形態を示す等価回路及び概略断面図であり、図２は、本実施形態に係る静電保護回路の電圧−電流特性を示す特性図である。
図１（ａ）、（ｂ）に示すように、本実施形態に係る静電保護回路（静電保護素子）は、概略、半導体層１１の両端に設けられたソース電極１２及びドレイン電極１３と、該半導体層１１の上層及び下層に設けられたトップゲート電極（上部ゲート電極）ＴＧｘ及びボトムゲート電極（下部ゲート電極）ＢＧｘと、を備えた、いわゆるダブルゲート型の薄膜トランジスタ構造を有し、該薄膜トランジスタ（以下、「ダブルゲート型トランジスタ」と記す）Ｔｒ１０のトップゲート電極ＴＧｘ（トップゲート端子ＴＧ）がソース電極１２（ソース端子Ｓ）及び一方の接続端子Ｎ１１に接続され、ボトムゲート電極ＢＧｘ（ボトムゲート端子ＢＧ）がドレイン電極１３（ドレイン端子Ｄ）及び他方の接続端子Ｎ１２に接続された構成を有している。

ここで、本発明に適用されるダブルゲート型トランジスタＴｒ１０は、具体的には、図１（ｂ）に示すように、アモルファスシリコン等の半導体層（チャネル領域）１１と、半導体層１１の両端に、各々ｎ^＋シリコンからなる不純物層（オーミックコンタクト層）１７、１８を介して形成されたソース電極１２及びドレイン電極１３と、半導体層１１の上方（図面上方）にブロック絶縁膜（ストッパ膜）１４及び上部ゲート絶縁膜１５を介して形成されたトップゲート電極（第１のゲート電極）ＴＧｘと、半導体層１１の下方（図面下方）に下部ゲート絶縁膜１６を介して形成されたボトムゲート電極（第２のゲート電極）ＢＧｘと、を有して構成されている。なお、上述したようなダブルゲート型トランジスタＴｒ１０は、例えば、ガラス基板等の絶縁性基板ＳＵＢ上に形成されている。また、ダブルゲート型トランジスタＴｒ１０を含む絶縁性基板ＳＵＢの一面側全体には保護絶縁膜（パッシベーション膜）１９が被覆形成されている。

そして、このような構成を有するダブルゲート型トランジスタＴｒ１０のトップゲート電極ＴＧｘが上部ゲート絶縁膜１５に設けられたコンタクトホールＨ１１を介して下層のソース電極１２に接続され、ドレイン電極１３が下部ゲート絶縁膜１６に設けられたコンタクトホールＨ１２を介して下層のボトムゲート電極ＢＧｘに接続されることにより、図１（ａ）に示した等価回路を有する静電保護回路が得られる。

すなわち、本実施形態に係る静電保護回路（静電保護素子）においては、半導体層１１の両端に設けられたソース電極１２及びドレイン電極１３並びにトップゲート電極ＴＧｘにより構成され、ダイオード接続（ソース電極１２及びトップゲート電極ＴＧｘが接続）されたｎチャネル型の電界効果型トランジスタ（第１の電界効果型トランジスタ）と、ソース電極１２及びドレイン電極１３並びにボトムゲート電極ＢＧｘにより構成され、ダイオード接続（ドレイン電極１３及びボトムゲート電極ＢＧｘが接続）されたｎチャネル型の電界効果型トランジスタ（第２の電界効果型トランジスタ）とが、接点Ｎ１１、Ｎ１２（第１及び第２の接点）間に、ソース電極１２及びドレイン電極１３を各々共通として、互いに逆向きに並列的に接続された２端子素子としての素子構造を有している。ここで、第１及び第２の電界効果型トランジスタは、各々所定のダイオード特性を有するので、静電保護回路（ダブルゲート型トランジスタＴｒ１０）はバリスタ特性を有する２端子素子として機能する。

具体的には、上述した静電保護回路は、上記ダブルゲート型の薄膜トランジスタＴｒ１０（第１及び第２の電界効果型トランジスタ）を構成するトップゲート電極ＴＧｘ及びボトムゲート電極ＢＧｘに印加されるゲート電圧（すなわち、接点Ｎ１１、Ｎ１２に印加される電圧）に基づいて、ＯＮ／ＯＦＦ状態が制御される。例えば、上述したダブルゲート型トランジスタＴｒ１０のソース電極１２（すなわち、一方の接点Ｎ１１）に０Ｖ（接地電位）を印加し、ドレイン電極１３（すなわち、他方の接点Ｎ１２）に正電圧を印加した場合、ボトムゲート電極ＢＧｘがドレイン電極１３に接続されているので、ドレイン電極１３と同等のボトムゲート電圧が印加されることになる。したがって、上記ドレイン電極１３への印加電圧（ボトムゲート電圧）が第２の電界効果型トランジスタのしきい値電圧以下の場合には、第２の電界効果型トランジスタはＯＦＦ状態となり、一方、上記印加電圧（ボトムゲート電圧）がしきい値電圧以上の場合には、第２の電界効果型トランジスタはＯＮ動作する。

これに対して、ドレイン電極１３（すなわち、他方の接点Ｎ１２）に０Ｖ（接地電位）を印加し、ソース電極１２（すなわち、一方の接点Ｎ１１）に正電圧を印加した場合、トップゲート電極ＴＧｘがソース電極１２に接続されているので、ソース電極１２と同等のトップゲート電圧が印加されることになる。したがって、上記ソース電極１２への印加電圧（トップゲート電圧）が第１の電界効果型トランジスタのしきい値電圧の、例えば、３〜５倍程度の電圧（以下、便宜的に「切り替わり電圧」と記す）に至るまで、第１の電界効果型トランジスタはＯＦＦ状態となり、該印加電圧（トップゲート電圧）が上記切り替わり電圧以上の場合には、第１の電界効果型トランジスタはＯＮ動作する。

ここで、第１及び第２の電界効果型トランジスタにおけるＯＮ／ＯＦＦ動作のしきい値電圧及び切り替わり電圧が異なるのは、ダブルゲート型トランジスタにおいては、素子構造上、トップゲート電圧よりもボトムゲート電圧の方が薄膜トランジスタ（電界効果型トランジスタ）のＯＮ／ＯＦＦ動作に実質的に関与する力（支配力）が大きいため、ボトムゲート電圧を０Ｖに設定した場合（ドレイン電極１３に０Ｖを印加した場合）、電界効果型トランジスタをＯＦＦ状態に保持しようとするので、トップゲート電圧を本来のしきい値電圧の数倍程度に設定しないと電界効果型トランジスタをＯＮ動作させることができないことによる。

そのため、本実施形態に係る静電保護回路（ダブルゲート型トランジスタＴｒ１０）においては、図２に示すように、正電圧領域では電界効果型トランジスタの本来のしきい値電圧である、概ね＋５〜８Ｖを境界にして、０Ｖ〜該しきい値電圧の電圧範囲において電流が流れないＯＦＦ状態（ＯＦＦ電圧領域）となり、該しきい値電圧以上の電圧範囲でＯＮ状態となってオン電流が流れる電圧−電流特性を示す。ここで、ダブルゲート型の薄膜トランジスタの導通抵抗を小さく（〜１ＭΩ）設定することにより、上記ＯＮ状態（ＯＮ電圧領域）におけるオン電流を急激に増大させることができる。

また、図２に示すように、負電圧領域では電界効果型トランジスタの本来のしきい値電圧の数倍（例えば、３倍）の電圧となる、概ね−１５〜２５Ｖを境界にして、０Ｖ〜該切り替わり電圧の電圧範囲において電流が流れないＯＦＦ状態（ＯＦＦ電圧領域）となり、該切り替わり電圧以下の電圧範囲でＯＮ状態となってオン電流が流れる電圧−電流特性を示す。この場合においても、ダブルゲート型の薄膜トランジスタのＯＮ抵抗が小さく（〜１ＭΩ）設定されていることにより、上記ＯＮ状態（ＯＮ電圧領域）におけるオン電流を急激に減少（すなわち、オン電流の絶対値を増大）させることができる。

したがって、本実施形態に係る静電保護回路においては、図２に示すように、正電圧領域と負電圧領域とでＯＮ／ＯＦＦ動作のしきい値電圧及び切り替わり電圧が異なる非対称の電圧−電流特性が得られるものの、従来技術に示したような逆並列型の静電保護回路（図１０（ｂ）参照）と同様に、ＯＮ抵抗を低く抑制しつつ、従来技術に示したような逆直列型の静電保護回路（図１０（ａ）参照）と同様に、比較的広いＯＦＦ電圧領域（２０〜３０Ｖ程度）を実現してリーク電流を低減することができる静電保護回路を得ることができる。

特に、本実施形態に示すように静電保護回路として、ダブルゲート型トランジスタを適用することにより、従来技術において示した、個別の薄膜トランジスタ（電界効果型トランジスタ）を２個接続してなる静電保護回路の有効な特性（すなわち、図１１（ａ）、（ｂ）に示したような広いＯＦＦ電圧領域及び低いＯＮ抵抗の両者）を実現することができるので、回路構成（素子構造）を大幅に簡素化して、微小な回路面積（素子面積）で静電保護効果に優れた静電保護回路を実現することができる。

＜第２の実施形態＞
次に、本発明に係る静電保護回路の第２の実施形態について説明する。
図３は、本発明に係る静電保護回路の第２の実施形態を示す等価回路であり、図４は、本発明に係る静電保護回路の第２の実施形態を示す概略断面図である。また、図５は、本実施形態に係る静電保護回路の電圧−電流特性を示す特性図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。

上述した第１の実施形態においては、単一のダブルゲート型トランジスタをそのまま静電保護回路として適用した場合を示したが、本実施形態においては、２個のダブルゲート型トランジスタを互いに逆向きに直列接続した、逆直列型の回路構成を有している。
すなわち、本実施形態に係る静電保護回路２０は、図３に示すように、上述した第１の実施形態と同等の素子構成を有するダブルゲート型トランジスタＴｒ２０ａ、Ｔｒ２０ｂを備え、ダブルゲート型トランジスタＴｒ２０ａのソース端子Ｓ及びトップゲート端子ＴＧが一方の接点Ｎ２１に共通に接続され、ダブルゲート型トランジスタＴｒ２０ｂのソース端子Ｓ及びトップゲート端子ＴＧが他方の接点Ｎ２２に共通に接続されるとともに、ダブルゲート型トランジスタＴｒ２０ａ及びＴｒ２０ｂの各ドレイン端子Ｄ及びボトムゲート端子ＢＧが相互に接続された回路構成を有している。

ここで、本実施形態に適用されるダブルゲート型トランジスタＴｒ２０ａ、Ｔｒ２０ｂは、図４に示すように、概略、単一の絶縁性基板ＳＵＢ上に、上述した第１の実施形態と同等の素子構造（図１（ｂ）参照）を有する２個のダブルゲート型トランジスタＴｒ２０ａ、Ｔｒ２０ｂの各電極層及び絶縁層を、同一製造プロセスにおいて同時に製造することにより実現される。

具体的には、ガラス基板等の絶縁性基板ＳＵＢの一面側に、所定の平面形状を有し、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるボトムゲート電極ＢＧａ、ＢＧｂを同時に形成した後、絶縁性基板ＳＵＢの一面側全面に、例えば、窒化シリコンや酸化シリコン等からなるボトムゲート絶縁膜１６を形成する。
次いで、ボトムゲート絶縁膜１６の上面であって、ボトムゲート電極ＢＧａ、ＢＧｂの上方となる領域に、所定の平面形状を有するアモルファスシリコン等の半導体層（チャネル領域）１１ａ及び１１ｂを同時に形成した後、該半導体層１１ａ、１１ｂ上にブロック絶縁膜（ストッパ膜）１４ａ、１４ｂを同時に形成する。

次いで、各半導体層１１ａ、１１ｂの両端部に接触するようにｎ^＋シリコンからなる不純物層（オーミックコンタクト層）１７ａ及び１８ａ、１７ｂ及び１８ｂを同時に形成した後、該不純物層１７ａ及び１８ａ、１７ｂ及び１８ｂを介して、各半導体層１１ａ、１１ｂに電気的に接続するように、所定の平面形状（配線形状）を有する、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなるソース電極１２ａ及びドレイン電極１３ａ、ソース電極１２ｂ及びドレイン電極１３ｂを同時に形成する。ここで、ドレイン電極１３ａ及び１３ｂは、相互に接続するように一体的に形成されるとともに、ボトムゲート絶縁膜１６の所定の領域に開口されたコンタクトホールＨＢａ、ＨＢｂを介して、各々ボトムゲート電極ＢＧａ、ＢＧｂの上面に接続するように形成されている。

次いで、絶縁性基板ＳＵＢの一面側全面に、例えば、窒化シリコンや酸化シリコン等からなるトップゲート絶縁膜１５を形成した後、該トップゲート絶縁膜１５の上面であって、上記各半導体層１１ａ、１１ｂの上方となる領域に、所定の平面形状を有し、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなるトップゲート電極ＴＧａ及びＴＧｂを同時に形成する。ここで、トップゲート電極ＴＧａ及びＴＧｂは、トップゲート絶縁膜１５の所定の領域に開口されたコンタクトホールＨＴａ、ＨＴｂを介して、各々ソース電極１２ａ、１２ｂの上面に接続するように形成されている。
そして、絶縁性基板ＳＵＢの一面側全面に、例えば、窒化シリコンや酸化シリコン等からなる保護絶縁膜１９を形成することにより、図３に示した等価回路を有する静電保護回路が得られる。

このような構成を有する静電保護回路においては、上記ダブルゲート型トランジスタＴｒ２０ａ又はＴｒ２０ｂを構成するトップゲート電極ＴＧａ又はＴＧｂに印加されるゲート電圧（すなわち、接点Ｎ２１、Ｎ２２に印加される電圧）に基づいて、ＯＮ／ＯＦＦ状態が制御される。すなわち、いずれか一方の接点（例えば、接点Ｎ２１）に０Ｖ（接地電位）を印加し、他方の接点（例えば、接点Ｎ２２）に正電圧を印加した場合、例えば、ダブルゲート型トランジスタＴｒ２０ａのソース電極１２ａ及びトップゲート電極ＴＧａに０Ｖが印加され、ダブルゲート型トランジスタＴｒ２０ｂのソース電極１２ｂ及びトップゲート電極ＴＧｂに正電圧が印加されるので、接点Ｎ２２に印加される電圧（ダブルゲート型トランジスタＴｒ２０ｂのトップゲート電圧）が、上述した第１の実施形態に示した場合と同様に、ボトムゲート側の電界効果型トランジスタ（すなわち、上述した第２の電界効果型トランジスタ）の本来のしきい値電圧の、例えば、３〜５倍程度の切り替わり電圧に至るまで、ダブルゲート型トランジスタＴｒ２０ｂ（トップゲート側の電界効果型トランジスタ）はＯＦＦ状態となって、接点Ｎ２１、Ｎ２２間にはほとんど電流が流れず、接点Ｎ２２の印加電圧が上記切り替わり電圧以上の場合には、ダブルゲート型トランジスタＴｒ２０ｂはＯＮ動作して、接点Ｎ２１、Ｎ２２間に所定のオン電流が流れる。
ここで、本実施形態に係る静電保護回路においては、図３、図４に示したように、全く同一の素子構造を有するダブルゲート型トランジスタＴｒ２０ａ及びＴｒ２０ｂを、互いに逆向きに直列に接続（逆直列接続）した構成を有しているので、上述したＯＮ／ＯＦＦ動作が接点Ｎ２１、Ｎ２２間のいずれの方向においても同様に実行制御される。

これにより、本実施形態に係る静電保護回路においては、図５に示すように、０Ｖを中心として正電圧領域及び負電圧領域に対称に、例えば、±１５〜２５Ｖ程度の比較的広い電圧範囲において電流が流れないＯＦＦ状態（ＯＦＦ電圧領域）を示し、切り替わり電圧以上の電圧範囲ではＯＮ状態（ＯＮ電圧領域）となってオン電流が急激に流れる電圧−電流特性を得ることができる。

ここで、本実施形態に係る静電保護回路においては、ダブルゲート型トランジスタＴｒ２０ａ及びＴｒ２０ｂを直列に接続した回路構成を有していることにより、ＯＮ電圧領域におけるオン抵抗が、第１の実施形態に示したような単一のダブルゲート型トランジスタを用いた回路構成に比較して２倍に増加することになるものの、従来技術に示したような静電保護回路（図１０（ａ）、図１２参照）に比較すれば、十分に低い抵抗値（〜１ＭΩ）に設定することができる。

したがって、本実施形態に係る静電保護回路においては、正電圧領域及び負電圧領域で対称となり、比較的広い電圧範囲を有するＯＦＦ電圧領域が得られるので、電子回路の動作電圧領域を広く設定することができ、回路設計上の自由度を向上させることができるとともに、該動作電圧領域におけるリーク電流を抑制して電子回路を良好に動作させることができる。また、ＯＮ電圧領域におけるＯＮ抵抗を低く抑制することができるので、静電保護効果に優れた静電保護回路を実現することができる。

次に、上述したような静電保護回路を適用可能な電子回路について、図面を参照して簡単に説明する。
本実施形態に係る静電保護回路は、上述したように、ダブルゲート型トランジスタを用いた回路構成（素子構造）を有しているので、内部機能素子としてダブルゲート型トランジスタを備えた電子回路、例えば、ダブルゲート型トランジスタからなるフォトセンサを備えた画像読取装置（フォトセンサシステム）等に良好に適用することができる。

＜画像読取装置＞
図６は、本発明に係る静電保護回路が適用可能な画像読取装置の一例を示す概略構成図である。図７は、本構成例に係る画像読取装置に適用可能なフォトセンサの素子構造を示す概略断面図である。
本発明に係る静電保護回路が適用可能な画像読取装置（フォトセンサシステム）は、図６に示すように、大別して、多数のフォトセンサＰＳを、例えば、ｎ行×ｍ列（ｎ、ｍは任意の自然数）のマトリクス状に配列したフォトセンサアレイ３００と、各フォトセンサＰＳのトップゲート端子ＴＧを行方向に接続して伸延するトップゲートライン３０１と、各フォトセンサＰＳのボトムゲート端子ＢＧを行方向に接続して伸延するボトムゲートライン３０２と、各フォトセンサＰＳのドレイン端子Ｄを列方向に接続して伸延するドレインライン（データライン）３０３と、ソース端子Ｓを所定の低電位電圧（例えば、接地電位）Ｖssに共通に接続するソースライン（コモンライン）３０４と、各トップゲートライン３０１に接続されたトップゲートドライバ３１０と、各ボトムゲートライン３０２に接続されたボトムゲートドライバ３２０と、各ドレインライン３０３に接続され、コラムスイッチ３３１、プリチャージスイッチ３３２、出力アンプ３３３等を備えてなるドレインドライバ３３０と、を有して構成されている。

なお、図６において、φtgは、リセット電圧（リセットパルス）及びキャリヤ蓄積電圧のいずれかとして選択的に出力される信号φＴ１、φＴ２、…φＴｉ、…φＴｎを生成するための制御信号であり、φbgは、読み出し電圧及び非読み出し電圧のいずれかとして選択的に出力される信号φＢ１、φＢ２、…φＢｉ、…φＢｎを生成するための制御信号、φpgは、プリチャージ電圧Ｖpgを印加するタイミングを制御するプリチャージ信号である。

ここで、本構成例に適用可能なフォトセンサＰＳは、上述した静電保護回路と同様に、ダブルゲート型の薄膜トランジスタ構造を有して構成されている。すなわち、図７に示すように、フォトセンサＰＳは、概略、励起光（ここでは、可視光）の入射により電子−正孔対が生成されるアモルファスシリコン等の半導体層（チャネル領域）３１と、半導体層３１の両端に、各々ｎ^＋シリコンからなる不純物層（オーミックコンタクト層）３７、３８を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極３２（ソース端子Ｓ）及びドレイン電極３３（ドレイン端子Ｄ）と、半導体層３１の上方（図面上方）にブロック絶縁膜（ストッパ膜）３４及び上部ゲート絶縁膜３５を介して形成され、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極ＴＧｙ（第１のゲート電極；トップゲート端子ＴＧ）と、半導体層３１の下方（図面下方）に下部ゲート絶縁膜３６を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極ＢＧｙ（第２のゲート電極；ボトムゲート端子ＢＧ）と、を有して構成されている。そして、このような構成を有するダブルゲート型のフォトセンサＰＳは、図７に示すように、ガラス基板等の絶縁性基板ＳＵＢ上に形成されている。また、該フォトセンサＰＳを含む絶縁性基板ＳＵＢの一面側全体には保護絶縁膜（パッシベーション膜）３９が被覆形成されている。

なお、図７において、トップゲート絶縁膜３５、ブロック絶縁膜３４、ボトムゲート絶縁膜３６を構成する絶縁膜、及び、トップゲート電極ＴＧｙ上に設けられる保護絶縁膜３９は、いずれも半導体層３１を励起する可視光に対して高い透過率を有する材質、例えば、窒化シリコンや酸化シリコン等により構成されていることにより、図面下方に設けられた光源（図示を省略）からの照射光を図面上方に透過させるとともに、保護絶縁膜２０の上面に設けられた検知面（被写体検知面）ＤＴＣに載置された被写体に反射して、図面上方からフォトセンサＰＳ（詳しくは、半導体層３１）に入射する光のみを検知する構造を有している。
上述した画像読取装置は、このようなフォトセンサＰＳを透明な絶縁性基板ＳＵＢ上に２次元配列することにより上記フォトセンサアレイ３００を構成している。

ここで、本構成例に係るフォトセンサＰＳと、上述した各実施形態に示した静電保護回路（ダブルゲート型トランジスタ）とは、各々同一の製造プロセスにより一括して形成される導電層や絶縁層を適用することができる。すなわち、フォトセンサＰＳとダブルゲート型トランジスタＴｒ１０又はＴｒ２０ａ、Ｔｒ２０ｂとは、同一のガラス基板等の絶縁性基板ＳＵＢを用いて、各々同一の導電性材料（酸化スズ膜やＩＴＯ膜等の透明電極層）からなるトップゲート電極ＴＧｙとＴＧｘ、ＴＧａ、ＴＧｂを適用することができ、また、各々同一の導電性材料（クロム、クロム合金、アルミ、アルミ合金等）からなるボトムゲート電極ＢＧｙとＢＧｘ、ＢＧａ、ＢＧｂ、ソース電極Ｓ、ドレイン電極Ｄを適用することができ、さらに、各々同一の絶縁性材料（例えば、窒化シリコンや酸化シリコン等の透過性を有する絶縁性材料）からなるトップゲート絶縁膜３５と１５、ブロック絶縁膜３４と１４、ボトムゲート絶縁膜３６と１６、保護絶縁膜３９と１９を適用することができる。

次いで、上述した画像読取装置の駆動制御方法について、図面を参照して簡単に説明する。
図８は、上述した画像読取装置における基本的な駆動制御方法を示すタイミングチャートである。図９は、上述した画像読取装置を指紋読取装置に適用した場合の要部断面図である。ここでは、フォトセンサシステムの駆動制御方法として、被写体として指紋を読み取る場合について説明する。なお、図９においては、図示の都合上、フォトセンサシステムの断面部分を表すハッチングの一部を省略する。

上述した画像読取装置の駆動制御方法は、図８に示すように、所定の処理動作期間（処理サイクル）に、リセット期間Ｔrst、電荷蓄積間Ｔａ、プリチャージ期間Ｔprch、読み出し期間Ｔreadを設定することにより実現される。
図８に示すように、まず、リセット期間Ｔrstにおいては、トップゲートドライバ３１０によりトップゲートライン３０１を介して、ｉ行目（ｉは任意の自然数；ｉ＝１、２、・・・ｎ）のフォトセンサＰＳのトップゲート端子ＴＧにリセットパルス（例えば、Ｖtg＝＋１５Ｖのハイレベル）φＴｉを印加して、半導体層３１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する。

次いで、電荷蓄積期間Ｔａにおいては、トップゲートドライバ３１０によりトップゲート端子ＴＧにローレベル（例えば、Ｖtg＝−１５Ｖ）のバイアス電圧φＴｉを印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
ここで、電荷蓄積期間Ｔａにおいては、図９に示すように、図７に示したフォトセンサＰＳが形成された透明な絶縁性基板ＳＵＢの下方に設けられたバックライト（光源）ＢＬから、検知面ＤＴＣに載置された被写体（例えば、指）ＦＧに対して照射光Ｌａが照射され、その反射光Ｌｂが透明電極層からなるトップゲート電極ＴＧｙを通過して半導体層３１に入射する。これにより、電荷蓄積期間Ｔａ中に半導体層３１に入射した光量に応じて、半導体層３１の入射有効領域（キャリヤ発生領域）で電子−正孔対が生成され、半導体層３１とブロック絶縁膜３４との界面近傍（チャネル領域周辺）に正孔が蓄積される。

そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔａに並行して、ドレインドライバ３３０によりプリチャージ信号φpgに基づいてドレインライン３０３を介して、ドレイン端子Ｄにプリチャージパルス（プリチャージ電圧）Ｖpgを印加し、ドレイン電極１２に電荷を保持させるプリチャージ動作を実行する。
次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchを経過した後、ボトムゲートドライバ３２０によりボトムゲートライン３０２を介して、ボトムゲート端子ＢＧにハイレベル（例えば、Ｖbg＝＋１０Ｖ）の読み出しパルスφＢｉを印加することにより、電荷蓄積期間Ｔａにチャネル領域に蓄積されたキャリヤ（正孔）に応じたドレイン電圧ＶＤがドレインドライバ３３０（コラムスイッチ３３１）により読み出す読み出し動作が実行される。

ここで、ドレイン電圧ＶＤの変化傾向は、電荷蓄積期間Ｔａに蓄積されたキャリヤが多い場合（明状態）には、ドレイン電圧ＶＤが急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（暗状態）には緩やかに低下する傾向を示すので、例えば、読み出し期間Ｔreadの開始から所定の時間経過後のドレイン電圧ＶＤ（＝Ｖrd）を検出することにより、フォトセンサＰＳに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データ（明暗情報）を検出することができる。

そして、このような特定の行（ｉ行目）に対する一連の明度データ検出動作を１サイクルとして、上述したフォトセンサアレイ３００の各行（ｉ、ｉ+１、・・・）に対して、同等の処理手順を繰り返すことにより、フォトセンサＰＳを用いたフォトセンサシステムを、被写体の２次元画像（例えば、指紋パターン）を明度データとして読み取るモノクローム型の画像読取装置として動作させることができる。

したがって、本構成例に係る画像読取装置（フォトセンサシステム）において、例えば、フォトセンサアレイ３００に配設されたトップゲートライン３０１、ボトムゲートライン３０２、ドレインライン３０３及びソースライン３０４のいずれか、または、全てのラインに、上述した各実施形態に示したダブルゲート型トランジスタからなる静電保護回路を設けることにより、静電気耐圧特性に優れ、かつ、動作特性が良好な画像読取装置を実現することができる。

特に、本構成例に係る画像読取装置においては、絶縁性基板上にフォトセンサアレイ３００を構成するフォトセンサＰＳを形成する場合と同一の製造プロセスを用いて、上述した各実施形態に示した静電保護回路を構成するダブルゲート型トランジスタを、上記フォトセンサとともに一括して同時に形成することができるので、製造プロセスをほとんど増加させることなく、かつ、比較的微小な回路面積で静電保護回路を形成することができる。これにより、静電気耐圧特性の優れた画像読取装置を、装置規模を大型化することなく、また、安価な製造コストで実現することができる。

なお、上述した適用例においては、本発明に係る静電保護回路を、ダブルゲート型フォトセンサからなるフォトセンサアレイを備えた画像読取装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、従来技術に示した、薄膜トランジスタ（電界効果型のトランジスタ）を画素トランジスタに備えた液晶表示装置等にも良好に適用することができる。要するに、静電保護回路が接続される電子回路内部の機能素子と、少なくとも一部の素子構造（導電層や絶縁層等）が同一の製造プロセスにより同時に形成されるものであれば、大幅な製造プロセスの変更や増加を伴うことなく、比較的安価に高い静電保護効果を有する静電保護回路を備えた電子回路を実現することができる。

本発明に係る静電保護回路の第１の実施形態を示す等価回路及び概略断面図である。 本実施形態に係る静電保護回路の電圧−電流特性を示す特性図である。 本発明に係る静電保護回路の第２の実施形態を示す等価回路である。 本発明に係る静電保護回路の第２の実施形態を示す概略断面図である。 本実施形態に係る静電保護回路の電圧−電流特性を示す特性図である。 本発明に係る静電保護回路が適用可能な画像読取装置の一例を示す概略構成図である。 本構成例に係る画像読取装置に適用可能なフォトセンサの素子構造を示す概略断面図である。 本構成例に係る画像読取装置における基本的な駆動制御方法を示すタイミングチャートである。 本構成例に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。 従来技術における薄膜トランジスタを用いた静電保護回路の例を示す回路構成図である。 従来技術における静電保護回路の電圧−電流（Ｖ−Ｉ）特性を示す特性図である。 従来技術における問題を解決するための検討対象となる静電保護回路の回路構成図である。

符号の説明

Ｔｒ１０ ダブルゲート型トランジスタ
１１ 半導体層
１２ ソース電極
１３ ドレイン電極
ＴＧｘ トップゲート電極
ＢＧｘ ボトムゲート電極
Ｈ１１、Ｈ１２ コンタクトホール

Claims (8)

1. 静電気による過電流を所定の低電位電源に放電して、電子回路を静電気破壊から保護する静電保護回路において、
   前記電子回路の信号入力接点に接続される第１の接点と前記低電位電源に接続される第２の接点との間に、
   少なくとも１個の、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、からなり、前記第１のゲート電極が前記ソース電極に接続され、前記第２のゲート電極が前記ドレイン電極に接続されたダブルゲート構造を有するトランジスタを備えた回路構成を有し、前記第１のゲート電極はクロム、クロム合金、アルミ及びアルミ合金のいずれかの導電性材料からなり、前記第２のゲート電極は酸化スズ膜又はＩＴＯ膜の透明電極層からなることを特徴とする静電保護回路。
2. 前記静電保護回路は、前記第１の接点及び前記第２の接点間に、前記ダブルゲート構造を有するトランジスタを１個備え、該トランジスタのソース電極及びドレイン電極が、各々前記第１の接点又は前記第２の接点に接続されていることを特徴とする請求項１記載の静電保護回路。
3. 前記静電保護回路は、前記第１の接点及び前記第２の接点間に、前記ダブルゲート構造を有するトランジスタを２個備え、該各トランジスタのドレイン電極同士が接続され、各トランジスタのソース電極が各々前記第１の接点又は前記第２の接点に接続されていることを特徴とする請求項１記載の静電保護回路。
4. 静電気による過電流を所定の低電位電源に放電して静電気破壊から保護する静電保護回路を備える電子回路において、
   前記電子回路は、少なくとも、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の少なくとも上方又は下方のいずれか一方に絶縁膜を介して形成されたゲート電極を備えた電界効果型のトランジスタを備えた回路構成を有し、
   前記静電保護回路は、前記電子回路の信号入力接点に接続される第１の接点と前記低電位電源に接続される第２の接点との間に、少なくとも１個の、半導体層からなるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、からなり、前記第１のゲート電極が前記ソース電極に接続され、前記第２のゲート電極が前記ドレイン電極に接続されたダブルゲート構造を有するトランジスタを備えた回路構成を有し、前記第１のゲート電極はクロム、クロム合金、アルミ及びアルミ合金のいずれかの導電性材料からなり、前記第２のゲート電極は酸化スズ膜又はＩＴＯ膜の透明電極層からなることを特徴とする電子回路。
5. 前記電子回路における前記電界効果型のトランジスタは、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、からなるダブルゲート構造を有することを特徴とする請求項４記載の電子回路。
6. 前記静電保護回路は、前記第１の接点及び前記第２の接点間に、前記ダブルゲート構造を有するトランジスタを１個備え、該トランジスタのソース電極及びドレイン電極が、各々前記第１の接点又は前記第２の接点に接続されていることを特徴とする請求項４記載の電子回路。
7. 前記静電保護回路は、前記第１の接点及び前記第２の接点間に、前記ダブルゲート構造を有するトランジスタを２個備え、該各トランジスタのドレイン電極同士が接続され、各トランジスタのソース電極が各々前記第１の接点又は前記第２の接点に接続されていることを特徴とする請求項４記載の電子回路。
8. 前記静電保護回路を構成する前記ダブルゲート構造を有するトランジスタと、前記電子回路を構成する前記電界効果型のトランジスタの、少なくとも一部の構成が、同一の製造プロセスにより同時に形成されることを特徴とする請求項４記載の電子回路。
   

Images