JP7063082B2

JP7063082B2 - スイッチング素子制御回路

Info

Publication number: JP7063082B2
Application number: JP2018082488A
Authority: JP
Inventors: 友彦佐藤
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2018-04-23
Filing date: 2018-04-23
Publication date: 2022-05-09
Anticipated expiration: 2038-04-23
Also published as: JP2019193047A

Description

本明細書に開示の技術は、スイッチング素子制御回路に関する。

特許文献１には、スイッチング素子制御回路が開示されている。このスイッチング素子制御回路は、スイッチング素子と、スイッチング素子に接続されている負荷と、スイッチング素子と負荷の直列回路に入力電圧を印加する電源と、スイッチング素子のゲート電位を制御するゲート制御回路を有している。ゲート制御回路は、電源が印加する入力電圧を検出する電圧検出回路を有している。ゲート制御回路は、電圧検出回路が検出する入力電圧の大きさによって、ゲート抵抗を変更する。入力電圧が基準電圧よりも低い状態でスイッチング素子をオフするときは、ゲート制御回路はゲート抵抗を小さい値に設定してゲートを放電する。このため、スイッチング素子が高速でオフし、スイッチング損失が抑制される。入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときは、ゲート制御回路はゲート抵抗を大きい値に設定してゲートを放電する。このため、スイッチング素子が低速でオフし、スイッチング素子に印加される電圧のオーバーシュートが抑制される。これによって、スイッチング素子の信頼性が確保される。

特開平５－３３６７３２号公報

上述したように、特許文献１のスイッチング素子制御回路では、入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときは、スイッチング素子が低速でオフする。このため、この場合には、スイッチング素子で生じるスイッチング損失が大きいという問題がある。したがって、本明細書では、入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときに、スイッチング素子の信頼性を確保しながら、スイッチング損失を抑制する技術を提案する。

本明細書が開示するスイッチング素子制御回路は、スイッチング素子と、前記スイッチング素子に接続されている負荷と、前記スイッチング素子と前記負荷の直列回路に入力電圧を印加する電源と、前記スイッチング素子のゲート電位を制御するゲート制御回路を有している。前記入力電圧が基準電圧よりも低い状態で前記スイッチング素子をオフするときは、前記ゲート制御回路が、前記ゲート電位をゲート閾値よりも高いオン電位から前記ゲート閾値よりも低い第１オフ電位に引き下げる。前記入力電圧が前記基準電圧よりも高い状態で前記スイッチング素子をオフするときは、前記ゲート制御回路が、前記ゲート電位を前記オン電位から前記第１オフ電位よりも低い第２オフ電位に引き下げる。

このスイッチング素子制御回路では、入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときは、ゲート制御回路が、ゲート電位をオン電位から第１オフ電位よりも低い第２オフ電位に引き下げる。スイッチング素子がオフすると、スイッチング素子に印加される電圧がオーバーシュートし、スイッチング素子に印加される電圧が入力電圧よりも高くなる。このようにスイッチング素子に高電圧が印加されると、スイッチング素子の内部（すなわち、半導体基板の内部）でアバランシェ降伏が生じる。半導体基板の一部でアバランシェ降伏が局所的に生じると、その部分にアバランシェ電流が集中し、スイッチング素子に高い負荷が加わる。しかしながら、上記のようにゲート電位が非常に低い第２オフ電位まで引き下げられると、半導体基板の全体でアバランシェ降伏が比較的均一に発生し、アバランシェ電流が半導体基板内で分散する。このため、スイッチング素子に加わる負荷が抑制され、スイッチング素子の信頼性が確保される。このように、ゲート電位を非常に低い第２オフ電位まで引き下げれば、スイッチング素子の信頼性を確保できるので、スイッチング素子のスイッチング速度を低下させる必要はない。したがって、このスイッチング素子制御回路では、入力電圧が基準電圧よりも高い状態でスイッチング素子をオフするときに、スイッチング素子の信頼性を確保しながら、スイッチング損失を抑制することができる。

スイッチング素子制御回路の回路図。入力電圧が基準電圧よりも低い状態でＩＧＢＴをオフするときの各値の変化を示すグラフ。入力電圧が基準電圧よりも高い状態でＩＧＢＴをオフするときの各値の変化を示すグラフ。インバータ回路の回路図。

図１に示すスイッチング素子制御回路１０は、ＩＧＢＴ（insulated gate bipolar transistor）１２を有しており、ＩＧＢＴ１２をスイッチングさせる。スイッチング素子制御回路１０は、Ｌ負荷１４、ダイオード１６、電源１８、平滑化コンデンサ２０、及び、ゲート制御回路３０を有している。

Ｌ負荷１４は、モータやリアクトル等の高インダクタンスを有する負荷である。Ｌ負荷１４の一端は、ＩＧＢＴ１２のコレクタに接続されている。Ｌ負荷１４の他端は、電源１８のプラス電極に接続されている。

ダイオード１６のアノードは、ＩＧＢＴ１２のコレクタに接続されている。ダイオード１６のカソードは、電源１８のプラス電極に接続されている。すなわち、ダイオード１６は、Ｌ負荷１４に対して並列に接続されている。

電源１８のマイナス電極は、ＩＧＢＴ１２のエミッタに接続されている。電源１８は、ＩＧＢＴ１２とＬ負荷１４の直列回路に対して入力電圧Ｖ１（直流電圧）を印加する。

平滑化コンデンサ２０は、電源１８に対して並列に接続されている。平滑化コンデンサ２０の両端間の電圧は、電源１８が印加する入力電圧Ｖ１と等しい。

ゲート制御回路３０は、ＩＧＢＴ１２のゲートに接続されており、そのゲートの電位を制御する。ゲート制御回路３０は、入力電圧検出部２２、制御部２４、及び、ゲート駆動回路２６を有している。

入力電圧検出部２２は、平滑化コンデンサ２０の両端間に接続されている。入力電圧検出部２２は、平滑化コンデンサ２０の両端間の電圧（すなわち、電源１８が印加する入力電圧Ｖ１）を検出する。入力電圧検出部２２は、検出した入力電圧Ｖ１を、制御部２４へ送信する。

制御部２４は、入力電圧検出部２２から受信した入力電圧Ｖ１が、基準電圧Ｖｒｅｆよりも大きいか否かを判定する。制御部２４は、判定結果をゲート駆動回路２６へ送信する。

ゲート駆動回路２６は、制御部２４から判定結果を受信する。また、ゲート駆動回路２６は、ＩＧＢＴ１２のゲートに接続されている。ゲート駆動回路２６は、ＩＧＢＴ１２のゲート電位Ｖｇｅを制御することによって、ＩＧＢＴ１２をスイッチングさせる。

ＩＧＢＴ１２がオンすると、電源１８のプラス電極から、Ｌ負荷１４とＩＧＢＴ１２を介して、電源１８のマイナス電極へ電流が流れる。この状態では、Ｌ負荷１４に流れる電流が徐々に増加する。ＩＧＢＴ１２がオフすると、Ｌ負荷１４が電流を流し続ける方向に起電力を生じさせる。このため、Ｌ負荷１４とダイオード１６により構成される閉ループに電流が流れる。この状態では、Ｌ負荷１４に流れる電流が徐々に減少する。ゲート制御回路３０はＩＧＢＴ１２を繰り返しオン‐オフする。これによって、Ｌ負荷１４に流れる電流の大きさが制御される。

次に、ゲート制御回路３０がＩＧＢＴ１２をオフする動作について、説明する。入力電圧Ｖ１は、回路の動作状態によって増減する。ゲート制御回路３０は、ＩＧＢＴ１２をオフするときに、入力電圧Ｖ１の大きさによってゲート電位Ｖｇｅの制御方法を変更する。

まず、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い状態でＩＧＢＴ１２をオフするときの制御方法について説明する。図２は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い状態でＩＧＢＴ１２をオフするときの各値の変化を示している。図２において、タイミングｔｏｆｆよりも前の期間では、ゲート電位Ｖｇｅがゲート閾値Ｖｇｔｈよりも高いオン電位Ｖｇｏｎに制御されている。このため、この期間では、ＩＧＢＴ１２がオンしており、ＩＧＢＴ１２に流れるコレクタ電流Ｉｃが徐々に増加する。

入力電圧検出部２２は、入力電圧Ｖ１を所定の周期で繰り返し検出する。制御部２４は、ＩＧＢＴ１２をオフするタイミングｔｏｆｆの直前に、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高いか否かを判定する。図２では、制御部２４は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低いと判定する。したがって、ゲート駆動回路２６は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低いことを示す判定結果を制御部２４から受信する。

その後、タイミングｔｏｆｆにおいて、ゲート駆動回路２６は、ゲート電位Ｖｇｅをオン電位Ｖｇｏｎから引き下げる。入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い場合には、ゲート駆動回路２６は、ゲート電位Ｖｇｅを第１オフ電位Ｖｇｏｆｆ１（ここでは、略０Ｖ（すなわち、エミッタと同電位））まで低下させる。第１オフ電位Ｖｇｏｆｆ１がゲート閾値Ｖｇｔｈよりも低いので、タイミングｔｏｆｆにおいてＩＧＢＴ１２がオフする。すると、タイミングｔｏｆｆの直後に、コレクタ電流Ｉｃが略０Ａまで低下する。さらに、タイミングｔｏｆｆの直後に、コレクタ電圧Ｖｃｅ（すなわち、ＩＧＢＴ１２のコレクタ－エミッタ間電圧）が急激に上昇する。このとき、回路のインダクタンスの影響によって、コレクタ電圧Ｖｃｅは、入力電圧Ｖ１よりも高い値（ピーク値Ｖｃｅｐ）までオーバーシュートする。入力電圧Ｖ１が比較的低いので、ピーク値Ｖｃｅｐはそれほど高くならない。したがって、ＩＧＢＴ１２にそれほど高い負荷は加わらない。その後、コレクタ電圧Ｖｃｅは、入力電圧Ｖ１まで低下して安定する。

次に、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態でＩＧＢＴ１２をオフするときの制御方法について説明する。図３は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態でＩＧＢＴ１２をオフするときの各値の変化を示している。図３においても、タイミングｔｏｆｆよりも前の期間では、ＩＧＢＴ１２がオンしている。図３では、タイミングｔｏｆｆの直前に、制御部２４が、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高いと判定する。したがって、ゲート駆動回路２６は、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高いことを示す判定結果を制御部２４から受信する。

その後、タイミングｔｏｆｆにおいて、ゲート駆動回路２６が、ゲート電位Ｖｇｅをオン電位Ｖｇｏｎから引き下げる。ここでは、ゲート駆動回路２６は、図２の場合と同じゲート抵抗を介してゲートを放電することで、ゲート電位Ｖｇｅを引き下げる。また、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い場合には、ゲート駆動回路２６は、ゲート電位Ｖｇｅを第２オフ電位Ｖｇｏｆｆ２まで低下させる。第２オフ電位Ｖｇｏｆｆ２は、第１オフ電位Ｖｇｏｆｆ１よりも低い電位であり、マイナス電位（エミッタよりも低い電位）である。第２オフ電位Ｖｇｏｆｆ２がゲート閾値Ｖｇｔｈよりも低いので、タイミングｔｏｆｆにおいてＩＧＢＴ１２がオフする。すると、タイミングｔｏｆｆの直後に、コレクタ電流Ｉｃが略０Ａまで低下する。さらに、タイミングｔｏｆｆの直後に、コレクタ電圧Ｖｃｅが急激に上昇する。このとき、回路のインダクタンスの影響によって、コレクタ電圧Ｖｃｅは、入力電圧Ｖ１よりも高い値（ピーク値Ｖｃｅｐ）までオーバーシュートする。図３では、入力電圧Ｖ１が図２よりも高いので、ピーク値Ｖｃｅｐも図２よりも高い。その結果、ピーク値ＶｃｅｐがＩＧＢＴ１２の耐圧値に達し、ＩＧＢＴ１２の半導体基板の内部でアバランシェ降伏が生じる。このとき、ゲート電位Ｖｇｅが通常時のオフ電位（第１オフ電位Ｖｇｏｆｆ１）よりも低い第２オフ電位Ｖｇｏｆｆ２に制御されているので、半導体基板の内部で比較的均一にアバランシェ降伏が生じる。このため、半導体基板の内部でアバランシェ電流が分散して流れる。その結果、ＩＧＢＴ１２に対する負荷が軽減される。コレクタ電圧Ｖｃｅは、ピーク値Ｖｃｅｐとなった後に、入力電圧Ｖ１まで低下して安定する。

以上に説明したように、本実施形態では、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態（図３の状態）であっても、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い状態（図２の状態）と同じゲート抵抗によって、ＩＧＢＴ１２のゲートを放電する。このため、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態（図３の状態）であっても、ＩＧＢＴ１２が高速でオフし、ＩＧＢＴ１２で生じるスイッチング損失が抑制される。その一方で、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態（図３の状態）でＩＧＢＴ１２が高速でオフすると、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも低い状態（図２の状態）よりも高い値までコレクタ電圧Ｖｃｅがオーバーシュートする。その結果、ＩＧＢＴ１２でアバランシェ降伏が生じる。しかしながら、オーバーシュート時にゲート電位Ｖｇｅが第１オフ電位Ｖｇｏｆｆ１よりも低い第２オフ電位Ｖｇｏｆｆ２（マイナスの電位）に制御されるため、ＩＧＢＴ１２に加わる負荷が軽減される。このように、本実施形態によれば、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも高い状態でＩＧＢＴ１２をオフするときに、ＩＧＢＴ１２の信頼性を確保しながら、スイッチング損失を抑制することができる。

図４は、実施形態の技術をインバータ回路１００に適用した例を示している。インバータ回路１００は、６個のＩＧＢＴ１２を有している。各ＩＧＢＴ１２に対して、ダイオード１６が逆並列に接続されている。インバータ回路１００は、各ＩＧＢＴ１２をスイッチングさせることで、電源１８が供給する入力電圧Ｖ１を三相交流電圧に変換し、三相交流電圧をＬ負荷１４に供給する。各ＩＧＢＴ１２がオフすると、電源１８が供給する入力電圧Ｖ１がオフしているＩＧＢＴ１２に印加される。ゲート駆動回路２６は、各ＩＧＢＴ１２に対するオフ電位として、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも小さいときは第１オフ電位Ｖｇｏｆｆ１を適用し、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも大きいときは第２オフ電位Ｖｇｏｆｆ２を適用する。この構成でも、入力電圧Ｖ１が基準電圧Ｖｒｅｆよりも大きい状態で各ＩＧＢＴ１２をオフするときに、各ＩＧＢＴ１２に対する負荷を軽減しながら、各ＩＧＢＴ１２で生じるスイッチング損失を抑制することができる。

なお、上述した実施例では、スイッチング素子としてＩＧＢＴを用いたが、スイッチング素子としてＭＯＳＦＥＴ等を用いてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０：スイッチング素子制御回路
１４：Ｌ負荷
１６：ダイオード
１８：電源
２０：平滑化コンデンサ
２２：入力電圧検出部
２４：制御部
２６：ゲート駆動回路
３０：ゲート制御回路

Claims

スイッチング素子制御回路であって、
スイッチング素子と、
前記スイッチング素子に接続されている負荷と、
前記スイッチング素子と前記負荷の直列回路に入力電圧を印加する電源と、
前記スイッチング素子のゲート電位を制御するゲート制御回路、
を有しており、
前記入力電圧が基準電圧よりも低い状態で前記スイッチング素子をオフするときは、前記ゲート制御回路が、前記ゲート電位をゲート閾値よりも高いオン電位から前記ゲート閾値よりも低い第１オフ電位に引き下げ、
前記入力電圧が前記基準電圧よりも高い状態で前記スイッチング素子をオフするときは、前記ゲート制御回路が、前記ゲート電位を前記オン電位から前記第１オフ電位よりも低い第２オフ電位に引き下げる、
スイッチング素子制御回路。