JP2000295834A - 電力変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、スナバコンデンサ容量を低減で
き、小型軽量化を図る。 【解決手段】 ゲート電圧検出部１０がゲートＧのゲー
ト電圧を検出し、素子電圧検出部２０が素子電圧Ｖceを
検出し、過電圧検出用比較器２２が、この素子電圧Ｖce
とピーク値検出回路１８に記憶されたオフ時の素子電圧
とを比較し、検出された素子電圧Ｖceがオフ時の素子電
圧Ｖceを超えたとき、過電圧の発生を検出する。これに
より、信号保持回路２３、第１ＡＮＤ回路２４、第１電
圧印加部４０、パルス発生部５０及び第２電圧印加部６
０では、ターンオフ検出部１６によりターンオフが検出
されると、ＩＧＢＴ１のゲートＧに低電圧のオン信号を
供給し、過電圧検出用比較器２２により過電圧が検出さ
れると、低電圧のオン信号の供給を停止する。このよう
に、ターンオフ時にＩＧＢＴ１を半ばオン状態にしてｄ
Ｖ／ｄｔをＣＲＤ型スナバ回路Ｓ１とは別に抑制する電
力変換装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の電力用スイ
ッチング素子を備えた電力変換装置に係り、特に、ター
ンオフ時の過電圧を抑制しつつ、スナバ回路のコンデン
サ容量を低減でき、小型化を図り得る電力変換装置に関
する。

【０００２】

【従来の技術】一般に、インバータやコンバータ等の電
力変換装置には、電力用スイッチング素子として、パワ
ーＭＯＳＦＥＴ、ＩＧＢＴ（絶縁ゲート型バイポーラト
ランジスタ）、ＳＩＴ（静電誘導トランジスタ）又はＩ
ＥＧＴ（電子注入促進型トランジスタ）等のＭＯＳゲー
ト入力型の半導体素子が用いられている。

【０００３】この種の半導体素子は、スイッチング時間
の高速化などの利点のほか、ゲート信号の制御により、
比較的容易にスイッチング状態を変更可能であるという
利点を有する。

【０００４】また、この種の半導体素子は、ターンオフ
時に印加される過電圧や電圧上昇率ｄＶce／ｄｔからの
保護を図るため、任意に設計可能なスナバ容量値を有す
るＣＲＤ型スナバ回路又はクランプ型スナバ回路が用い
られている。なお、一般に、ＣＲＤスナバ回路は小容量
の変換器や電力素子の直列接続時等に使用され、クラン
プ型スナバ回路は中容量の変換器に使用される。

【０００５】図１３は係るＣＲＤ型スナバ回路が上・下
アームの主回路に適用された電力変換装置の構成を示す
回路図である。図１４はクランプ型スナバ回路が上・下
アームの主回路に適用された電力変換装置の構成を示す
回路図である。

【０００６】各スナバ回路が適用される共通の主回路と
しては、例えば上側アームが、正側電源Ｅａ１と正側ス
イッチＳａ１及び負側電源Ｅｂ１と負側スイッチＳｂ１
を有して両スイッチＳａ１，Ｓｂ１に与えられるゲート
パルスＧＰに応じて正又は負のゲート電圧をゲート抵抗
Ｒｇ１を介してゲートＧに印加するゲート駆動回路と、
ゲート駆動回路に印加されたゲート電圧に応じてオン／
オフ状態をとるＭＯＳゲート入力型の主スイッチング素
子ＩＧＢＴ１と、主スイッチング素子ＩＧＢＴ１のコレ
クタＣ−エミッタＥ間に逆並列接続された還流ダイオー
ドＤｆ１とから構成されている。

【０００７】一方、下側アームは上側アームと同様に構
成されている。上側アームの主スイッチング素子ＩＧＢ
Ｔ１のエミッタＥは、下側アームの主スイッチング素子
ＩＧＢＴ２のコレクタＣに接続されている。

【０００８】ここで、ＣＲＤ型スナバ回路は、図１３に
示すように、各主スイッチング素子ＩＧＢＴ１，２に対
し、夫々スナバ用のダイオードＤ１，Ｄ２とスナバ用の
コンデンサＣ１，Ｃ２との直列回路が並列に接続され、
且つスナバ用の抵抗Ｒ１，Ｒ２が夫々ダイオードＤ１，
Ｄ２に並列に接続されている。

【０００９】このＣＲＤ型スナバ回路は、ターンオフ
時、配線インダクタンスに貯えられたエネルギーが排出
され、回路電圧以上の瞬間的な過電圧が主スイッチング
素子ＩＧＢＴ１に印加されるとき、コンデンサＣ１，Ｃ
２に電荷が蓄積（過充電）されることにより、過電圧を
抑制する機能をもっている。この動作は、ターンオフ毎
に発生する。但し、抵抗Ｒ１，Ｒ２の発熱が大きいとい
う欠点を持っている。

【００１０】一方、クランプ型スナバ回路は、図１４に
示すように、各主スイッチング素子ＩＧＢＴ１，２に対
し、夫々スナバ用のコンデンサＣ１，Ｃ２とスナバ用の
ダイオードＤ１，Ｄ２との直列回路が並列に接続され、
スナバ用の抵抗Ｒ１，Ｒ２の一端がコンデンサＣ１，Ｃ
２とダイオードＤ１，Ｄ２との間に接続され、抵抗Ｒ
１，Ｒ２の他端が他方のＩＧＢＴ２，１のエミッタ側又
はコレクタ側に接続されている。

【００１１】すなわち、クランプ型スナバ回路は、コン
デンサＣ１，Ｃ２がたすき掛けに配線され、予め回路電
圧までコンデンサＣ１，Ｃ２が充電される構成を有して
おり、ターンオフ時、過電圧が主スイッチング素子ＩＧ
ＢＴ１，２に印加されるとき、コンデンサＣ１，Ｃ２に
電荷が蓄積（過充電）されることにより、過電圧をクラ
ンプする機能をもっている。この動作は、ターンオフ毎
に発生する。

【００１２】係るクランプ型スナバ回路は、損失エネル
ギーが電荷の過充電分に対応するので、非充電型スナバ
回路に比べて損失エネルギーが小さいという利点をも
つ。

【００１３】図１５は図１３に示すスナバ付の主回路を
直列接続し、且つ各主スイッチング素子ＩＧＢＴ１，２
に並列に分圧抵抗Ｒｂ１，Ｒｂ２，…，Ｒｂｊを接続し
てなる電力変換装置の構成を示している。

【００１４】ところで、これら電力変換装置は、高耐圧
の主スイッチング素子ＩＧＢＴ１，２を用いるとき又は
複数の主スイッチング素子ＩＧＢＴ１，２を直列接続し
たとき、主スイッチング素子ＩＧＢＴ１，２の大型化と
いった物理的な要因により、必然的に主回路の配線長を
長くさせ、配線インダクタンスＬなどを増大させる傾向
がある。

【００１５】主回路の配線インダクタンスＬの増大は、
ターンオフ時の過電圧を増大させ、主スイッチング素子
ＩＧＢＴ１，２に多大な電気的ストレスをもたらす。従
って、電気的ストレスの緩和や、主スイッチング素子Ｉ
ＧＢＴ１，２の直列接続時に各素子の特性差（蓄積時間
差）を埋めて電圧分担を平均化させる観点から、素子電
圧の上昇率ｄＶce／ｄｔを抑制させる必要がある。

【００１６】ｄＶce／ｄｔを抑制する際には、一般的
に、ＣＲＤ型スナバ回路が主スイッチング素子ＩＧＢＴ
１，２に近接して取付けられる。このとき、スナバコン
デンサＣ１，Ｃ２の容量と容積は、主回路インダクタン
スの大きさと使用電圧により決定される。よって、抑制
するｄＶce／ｄｔの傾きの増加に伴い、大きいスナバコ
ンデンサ容量を必要とする。このため、ＣＲＤ型スナバ
回路が大型化され、ひいては電力変換装置を大型重量化
させてしまう。

【００１７】一方、クランプ型スナバ回路は、比較的大
きいｄＶce／ｄｔをもつ主スイッチング素子ＩＧＢＴ
１，２において、過電圧のみを抑制する主回路に適用さ
れる。このクランプ型スナバ回路は、スナバコンデンサ
容量を小さく設定可能であり、過電圧やＥＭＩ（電磁障
害）の抑制効果が高い。しかし、クランプ型スナバ回路
は、図１４から判るように、主スイッチング素子ＩＧＢ
Ｔ１，２の直列接続には、クランプ電位を得ることが難
しく採用できない。

【００１８】また、クランプ型スナバ回路は、たすき掛
けの配線のため、１アームが２個以上の主スイッチング
素子ＩＧＢＴ１，２を直列接続した回路には適用不可能
となっている。

【００１９】従って、図１５に示すように、多数の主ス
イッチング素子ＩＧＢＴ１〜ＩＧＢＴｊが直列接続され
た高電圧用の電力変換装置では、使用可能な低損失のス
ナバ回路が存在せず、その結果、損失の大きいＣＲＤ型
スナバが使用されている。

【００２０】しかしながら、電力変換装置は、競争力又
はコストの観点などから、小型軽量化が要請されてい
る。特に、複数の主スイッチング素子ＩＧＢＴ１，２を
直列接続した高耐圧の電力変換装置では、小形軽量化の
強い要請がある。

【００２１】従って、高電圧用の電力変換装置では、主
スイッチング素子ＩＧＢＴ１，２を直列接続でき、且つ
クランプ型スナバ回路と同程度に過電圧の抑制能力を有
するスナバ回路方式が望まれている。

【００２２】

【発明が解決しようとする課題】以上説明したように従
来の電力変換装置では、高耐圧の主スイッチング素子Ｉ
ＧＢＴ１，２を用いる場合、ターンオフ時に高い過電圧
を発生する一方、小さいコンデンサ容量のスナバ回路が
無いことから、大容量のスナバ回路が取付けられて大型
重量化してしまう。

【００２３】特に、３つ以上の主スイッチング素子ＩＧ
ＢＴ１〜ＩＧＢＴｊが直列接続される場合、コンデンサ
容量を小さくし得るクランプ型スナバ回路が適用不可の
ため、小型軽量化の実現が極めて困難となっている。

【００２４】本発明は上記実情を考慮してなされたもの
で、スナバコンデンサ容量を低減でき、小型軽量化を図
り得る電力変換装置を提供することを目的とする。

【００２５】

【課題を解決するための手段】請求項１に対応する発明
は、コレクタ端子、エミッタ端子及びゲート端子を有す
るＭＯＳゲート入力型のスイッチング素子と、前記コレ
クタ端子と前記エミッタ端子との間に設けられ、ターン
オフのときのｄＶ／ｄｔの抑制に要する容量よりも低い
容量のＣＲＤ型スナバ回路と、前記ゲート端子にオン信
号又はオフ信号を与えるゲート駆動回路とを備えた電力
変換装置であって、前記ゲート端子に与えられるオン信
号及びオフ信号を検出するためのオン／オフ検出手段
と、前記コレクタ端子と前記エミッタ端子との間の素子
電圧を検出するための素子電圧検出手段と、前記素子電
圧検出手段により検出された素子電圧と所定電圧とを比
較し、前記素子電圧が前記所定電圧を超えたとき、過電
圧の発生を検出する過電圧検出手段と、前記オン／オフ
検出手段により前記オン信号から前記オフ信号への変化
が検出されると、前記ゲート端子に前記オン信号よりも
低電圧のオン信号を供給し、前記過電圧検出手段により
過電圧が検出されると、前記低電圧のオン信号の供給を
停止するｄＶ／ｄｔ抑制手段とを備えた電力変換装置で
ある。

【００２６】また、請求項２に対応する発明は、請求項
１に対応する電力変換装置において、前記オン／オフ検
出手段及び前記ｄＶ／ｄｔ抑制手段に代えて、前記過電
圧検出手段により過電圧が検出されるとき、前記ゲート
端子に前記オン信号よりも低電圧のオン信号を供給する
過電圧クランプ手段を備えた電力変換装置である。

【００２７】さらに、請求項３に対応する発明は、請求
項１又は請求項２に対応する電力変換装置において、前
記ゲート駆動回路としては、前記オフ信号として、オン
信号の絶対値よりも高い値の絶対値をもつ負電位を前記
ゲート端子に与える電力変換装置である。

【００２８】また、請求項４に対応する発明は、請求項
１に対応する電力変換装置において、前記過電圧検出手
段により過電圧が検出されるとき、前記ゲート端子に前
記低電圧のオン信号を供給する過電圧抑制手段を備えた
電力変換装置である。

【００２９】さらに、請求項５に対応する発明は、コレ
クタ端子、エミッタ端子及びゲート端子を有するＭＯＳ
ゲート入力型のスイッチング素子と、前記コレクタ端子
と前記エミッタ端子との間に設けられ、ターンオフのと
きのｄＶ／ｄｔの抑制に要する容量よりも低い容量のＣ
ＲＤ型スナバ回路と、正電位のオン信号又は前記オン信
号の絶対値よりも高い値の絶対値をもつ負電位のオフ信
号を前記ゲート端子に与えるゲート駆動回路とを備えた
複数のアーム構造が前記スイッチング素子を互いに直列
接続するように配置された電力変換装置であって、前記
各アーム構造としては、前記コレクタ端子と前記エミッ
タ端子との間の素子電圧を検出するための素子電圧検出
手段と、前記素子電圧検出手段により検出された素子電
圧と所定電圧とを比較し、前記検出された素子電圧が前
記所定電圧を超えたとき、過電圧の発生を検出する過電
圧検出手段と、前記過電圧検出手段により過電圧が検出
されるとき、前記ゲート端子に前記オン信号よりも低電
圧のオン信号を供給する過電圧抑制手段とを備えた電力
変換装置である。

【００３０】（作用）従って、請求項１に対応する発明
は以上のような手段を講じたことにより、オン／オフ検
出手段が、ゲート端子に与えられるオン信号及びオフ信
号を検出し、素子電圧検出手段が、コレクタ端子とエミ
ッタ端子との間の素子電圧を検出し、過電圧検出手段
が、素子電圧検出手段により検出された素子電圧と所定
電圧とを比較し、素子電圧が所定電圧を超えたとき、過
電圧の発生を検出し、ｄＶ／ｄｔ抑制手段が、オン／オ
フ検出手段によりオン信号からオフ信号への変化が検出
されると、ゲート端子にオン信号よりも低電圧のオン信
号を供給し、過電圧検出手段により過電圧が検出される
と、低電圧のオン信号の供給を停止することにより、タ
ーンオフ時にスイッチング素子を半ばオン状態にしてｄ
Ｖ／ｄｔをＣＲＤ型スナバ回路とは別に抑制するので、
小さなスナバ容量値でソフトな遮断と過電圧の抑制とを
実現でき、よって、スナバコンデンサ容量を低減でき、
小型軽量化を図ることができる。

【００３１】また、請求項２に対応する発明は、オン／
オフ検出手段及びｄＶ／ｄｔ抑制手段に代えて、過電圧
クランプ手段が、過電圧検出手段により過電圧が検出さ
れるとき、ゲート端子にオン信号よりも低電圧のオン信
号を供給するので、ｄＶ／ｄｔの抑制ではなく、過電圧
のクランプをクランプすることにより、請求項１に対応
する作用と同様の作用を奏することができる。

【００３２】さらに、請求項３に対応する発明は、ゲー
ト駆動回路としては、オフ信号として、オン信号の絶対
値よりも高い値の絶対値をもつ負電位をゲート端子に与
えるので、請求項１又は請求項２に対応する作用に加
え、通常の電力用スイッチング素子を単相あるいは３相
ブリッジ構成とした場合に、他の相との遅れ時間を整合
でき、デッドタイムを最短化させて、歪みの少ない出力
波形を得ることができる。

【００３３】また、請求項４に対応する発明は、過電圧
検出手段により過電圧が検出されるとき、ゲート端子に
低電圧のオン信号を供給する過電圧抑制手段を付加した
ので、請求項１に対応する作用に加え、過電圧をクラン
プすることができる。

【００３４】さらに、請求項５に対応する発明は、請求
項２に対応する請求項３と同様の構成をもつ各アーム構
造がスイッチング素子を互いに直列接続するように配置
されたので、請求項２に対応する請求項３と同様の作用
に加え、電圧駆動のゲート駆動回路の駆動で蓄積時間を
通常の１／ｎに短縮すると共に、各スイッチング素子の
蓄積時間の差異による遅れ時間を最小化させて、各スイ
ッチング素子に印加される電圧分担を均等にできるの
で、スイッチング素子を直列接続した構成においても、
従来と異なり、ＣＲＤ型スナバ回路を用いて、クランプ
型スナバを適用した場合と同様に過電圧を抑制すること
ができる。

【００３５】

【発明の実施の形態】以下、本発明の各実施形態につい
て図面を参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態に係
る電力変換装置における主回路の１アーム単位の構成を
示す回路図であり、図１３〜図１５と同一部分には同一
符号を付してその詳しい説明は省略し、ここでは異なる
部分について主に述べる。なお、以下の各実施形態も同
様にして重複した説明を省略する。また、Ｃ１，Ｒ１，
Ｄ１からなるＣＲＤ型スナバ回路Ｓ１は、後述する本発
明方式によりｄＶce／ｄｔが抑制されるので、符号は従
来と同一であるものの従来よりも低いコンデンサ容量で
設計されている。

【００３６】本実施形態は、ターンオフ時に電圧上昇率
ｄＶce／ｄｔの抑制により過電圧の抑制を図るものであ
り、具体的には図１に示すように、ゲート電圧検出部１
０、オンオフ検出用比較器１４、ターンオフ検出部１
６、ターンオン検出部１７、ピーク値検出回路１８、素
子電圧検出部２０、過電圧検出用比較器２２、信号保持
回路２３、第１ＡＮＤ回路２４、検出制御部３０、オフ
期間検出用比較器３３、第１電圧印加部４０、パルス発
生部５０、第２電圧印加部６０を備えている。

【００３７】ここで、ゲート電圧検出部１０は、ゲート
Ｇ−エミッタＥ間の電圧を検出してオンオフ検出用比較
器１４及び検出制御部３０に出力するためのものであ
り、具体的には、ゲートＧ−エミッタＥ間で互いに直列
接続された２つの抵抗１１，１２と、両抵抗Ｒ１１，Ｒ
１２間の電圧を増幅してオンオフ検出用比較器１４及び
検出制御部３０に出力するバッファアンプ１３とが使用
されている。

【００３８】オンオフ検出用比較器１４は、ゲート電圧
検出部１０による検出結果からオン／オフ状態を検出し
てターンオフ検出部１６及びターンオン検出部１７に出
力するものであり、具体的には、基準電源１５との比較
により出力を生じてターンオフ検出部１６及びターンオ
ン検出部１７に与える機能をもっている。なお、オンオ
フ検出用比較器１４は、出力がデジタル処理される関係
上、出力側に図示しないダイオードが順方向に挿入さ
れ、オフ時の出力が零電位とされている（オン時の出力
は正電位である）。また、この図示しないダイオード
は、本明細書中の他の全ての比較器２２，３３に関して
も同様に挿入されている。

【００３９】ターンオフ検出部１６は、オンオフ検出用
比較器１４の出力がターンオフした時にパルス信号を発
生して信号保持回路２３に与えるものである。

【００４０】ターンオン検出部１７は、オンオフ検出用
比較器１４の出力がターンオンした時にパルス信号を発
生してピーク値検出回路１８に与えるものである。

【００４１】素子電圧検出部２０は、主スイッチング素
子ＩＧＢＴ１の素子電圧Ｖceを検出してピーク値検出回
路１８、過電圧検出用比較器２２及び検出制御部３０に
出力するものであり、具体的にはＣＲＤ型スナバ回路Ｓ
１に並列接続された２つの直列抵抗Ｒｂ１，Ｒｂ２と、
両抵抗Ｒｂ１，Ｒｂ２間の電圧を増幅してピーク値検出
回路１８、過電圧検出用比較器２２及び検出制御部３０
に出力するバッファアンプ２１とが使用されている。

【００４２】ピーク値検出回路１８は、ターンオン検出
部１６のパルス信号をスイッチ１８ａに受けたとき、素
子電圧検出部２０から出力された素子電圧Ｖceのピーク
値（オフ時の素子電圧）を検出するものであり、スイッ
チ１８ａとコンデンサ１８ｂとの並列回路に接続されて
いる。

【００４３】過電圧検出用比較器２２は、素子電圧検出
部２０の出力とピーク値検出回路１８の出力とを比較
し、素子電圧検出部２０の出力がピーク値検出回路１８
の出力を越えるとき、零電位の信号を信号保持回路２３
に送出するものである。

【００４４】信号保持回路２３は、ターンオフ開始から
最初にオフ時の素子電圧に到達するまでの期間を検出す
るためのものであり、具体的には、ターンオフ検出部１
６のパルス信号により出力信号を正電位側に移行させ、
過電圧検出用比較器２２の出力が零電位に移行すると、
出力信号を零電位に移行させてその出力信号を保持して
第１ＡＮＤ回路２４に与えるものである。

【００４５】検出制御部３０は、過電圧検出用比較器２
２よりも後段に設けられ、ゲート電圧検出部１０の検出
結果がオン状態を示すときに素子電圧検出部２０の出力
側をオフ期間検出用比較器３３の入力側から分離し、ゲ
ート電圧検出部１０の検出結果がオフ状態を示すときに
素子電圧検出部２０の出力側をオフ期間検出用比較器２
２の入力側に接続するものであり、具体的には、ゲート
電圧検出部１０の検出電圧を反転させる反転回路３１
と、反転回路３１の出力に応じて素子電圧検出部２０と
その後段のオフ期間検出用比較器３３とを分離（開放）
／接続するスイッチ３２とを備えている。

【００４６】オフ期間検出用比較器３３は、検出制御部
３０を通過した素子電圧検出部２０の出力（素子電圧Ｖ
ce）と基準電源３４による基準電圧とを比較し、素子電
圧Ｖceが基準電圧を越えたとき、正電位の出力信号を第
１ＡＮＤ回路２４に与えるものである。

【００４７】第１ＡＮＤ回路２４は、信号保持回路２３
の出力とオフ期間検出用比較器３３の出力との論理積を
とって第１電圧印加部４０及びパルス発生部５０に出力
するものである。

【００４８】第１電圧印加部４０は、第１ＡＮＤ回路２
４の出力に従ってゲート端子Ｇに正電圧を印加するもの
であり、具体的には、ゲート駆動回路の正側スイッチＥ
ａ１に並列接続された抵抗４１及びスイッチ４２からな
る直列回路から構成されている。

【００４９】パルス発生部５０は、所定周期のパルス列
を発生し、第１ＡＮＤ回路２４の出力期間中に当該パル
ス列を第２電圧印加部６０に与えるものであり、具体的
には、起動部５１、パルス数カウンタ５２、ボリューム
５３、Ｖ／Ｆ変換回路５４、設定スイッチ５５、第２Ａ
ＮＤ回路５６を備えている。

【００５０】起動部５１は、第１ＡＮＤ回路２４の出力
が零電位から正電位側に変化したとき、パルス数カウン
タ５２に設定スイッチ５５の設定値をプリセットさせる
ものである。

【００５１】パルス数カウンタ５２は、Ｖ／Ｆ変換回路
５４から受けるクロック信号をカウントし、カウント結
果（Ｆ）を設定スイッチ５３の設定内容（ｎ）に応じて
第２ＡＮＤ回路５６に出力（Ｆ／ｎ）するものであり、
例えばＦ／ｎ分周器が使用可能となっている。

【００５２】ボリューム５３は、予め設定された電圧Ｖ
をＶ／Ｆ変換回路５４に与えるためのものであり、例え
ば電源に接続された可変抵抗などが使用可能となってい
る。なお、ボリューム５３の設定電圧Ｖは、スナバ回路
Ｓ１による吸収分を差し引いた後の電圧上昇率ｄＶce／
ｄｔに基づき、このｄＶce／ｄｔを更に低下させる度合
に応じて設定される。

【００５３】Ｖ／Ｆ変換回路５４は、ボリューム５３か
ら与えられた電圧Ｖを周波数Ｆのクロック信号に変換し
てこのクロック信号をパルス数カウンタ５２に与えるも
のである。

【００５４】設定スイッチ５５は、パルス数カウンタ
（Ｆ／ｎ分周器）５２の出力をカウント値Ｆの１／ｎに
制御するため、任意の数値ｎを設定可能とするものであ
り、例えばディップスイッチが使用可能となっている。

【００５５】第２ＡＮＤ回路５６は、第１ＡＮＤ回路２
４の出力とパルス数カウンタ５２の出力との論理積をと
って第２電圧印加部６０に与えるものである。

【００５６】第２電圧印加部６０は、第２ＡＮＤ回路５
６の出力に従ってゲート端子Ｇに正電圧を印加するため
のものであり、具体的には、ゲート駆動回路の正側電源
Ｅａ１、正側スイッチＳａ１及びゲート抵抗Ｒｇ１から
なる直列回路に並列に接続され、２つの正側電源６１，
６２、抵抗６３及びスイッチ６４からなる直列回路から
構成されている。ここで、スイッチ６４は第２ＡＮＤ回
路５６の出力側に接続されている。

【００５７】なお、第１及び第２電圧印加部４０，６０
により印加されるゲート電圧は、オンオフ検出用比較器
１４によってターンオンと検出されない程度の値であ
り、比較器１４の基準電源１５の電圧よりも低い値とな
っている。

【００５８】次に、以上のように構成された電力変換装
置の動作を図２のタイムチャートを用いて説明する。

【００５９】いま、主スイッチング素子ＩＧＢＴ１のＣ
- Ｅ間には直流電圧Ｖceが印加されているとする。この
とき、オンオフ検出用比較器１４は、図２（ａ）に示す
ように、オフ状態を示すオフ状態信号を出力していると
する（時刻ｔ０）。すなわち、現在はオフ状態であると
する。

【００６０】続いて、このオフ状態からオン状態に移行
するターンオン過程について述べる。いま、ゲート駆動
回路の負側スイッチＥｂ１がオフされると共に正側スイ
ッチＥａ１がオンされると、主スイッチング素子ＩＧＢ
Ｔ１のＧ- Ｅ間のゲート電圧が負電位から正電位側に移
行する（時刻ｔ１）。これにより、ゲート電圧検出部１
０のバッファアンプ１３は、負電位から正電位側に移行
する出力信号をオンオフ検出用比較器１４及び検出制御
部３０に与える。

【００６１】検出制御部３０は、この正電位側に移行す
る出力信号を受けると、反転回路３１がこれを反転させ
て負電位側に移行する出力信号をスイッチ３２に与え、
スイッチ３２をオフすることにより、素子電圧検出部２
０とオフ期間検出用比較器３３とを分離する。

【００６２】一方、オンオフ検出用比較器１４は、バッ
ファアンプ１３の出力が正電位側に移行する際に、基準
電源の電位を越えたとき、図２（ｂ）に示すように、オ
フ状態信号に代えて、オン状態信号をターンオフ検出部
１６及びターンオン検出部１７に与える（時刻ｔ１）。

【００６３】ターンオフ検出部１６はこのオン状態信号
を無視するが、ターンオン検出部１７は、このオン状態
信号を受けると、図２（ｃ）に示すように、所定幅のパ
ルス信号を発生してピーク値検出回路１８に与える（時
刻ｔ１）。

【００６４】ピーク値検出回路１８は、このパルス信号
により起動されると、素子電圧検出部２０から与えられ
る素子電圧Ｖceのピーク値を記憶する（時刻ｔ２）。な
お、記憶される素子電圧Ｖceは、ターンオン直後の素子
電圧であり、すなわち、オフ時の安定状態の素子電圧Ｖ
ceである。

【００６５】以上により、ターンオン過程が完了する
（時刻ｔ３）。次に、オン状態からオフ状態に移行する
ターンオフ過程について述べる。ゲート駆動回路の負側
スイッチＥｂ１がオンされると共に正側スイッチＥａ１
がオフされると（時刻ｔ４）、ゲート電圧検出部１０の
バッファアンプ１３は、正電位から負電位側に移行する
出力信号をオンオフ検出用比較器１４及び検出制御部３
０に与える。

【００６６】検出制御部３０は、この負電位側に移行す
る出力信号を受けると、反転回路３１を介してスイッチ
３２をオンして素子電圧検出部３０の出力側とオフ期間
検出用比較器３３の入力側とを接続する。

【００６７】オフ期間検出用比較器３３は、検出制御部
３０を介して受ける素子電圧検出部２０の出力が基準電
源３４の基準電圧を超えたとき、素子電圧Ｖce有りを示
す出力信号を零電位から正電位に変化させて第１ＡＮＤ
回路２４に与える。

【００６８】一方、オンオフ検出用比較器１４は、バッ
ファアンプ１３の出力が負電位側に移行する際に、基準
電源１５の電位より低下したとき、図２（ｂ）に示すよ
うに、オン状態信号に代えて、オフ状態信号をターンオ
フ検出部１６及びターンオン検出部１７に与える（時刻
ｔ５）。

【００６９】ターンオン検出部１７はこのオフ状態信号
を無視するが、ターンオフ検出部１６は、このオフ状態
信号を受けると、図２（ｄ）に示すように、所定幅のパ
ルス信号を発生して信号保持回路２３に与える（時刻ｔ
５）。

【００７０】信号保持回路２３は、このパルス信号でセ
ットされ、出力信号を零電位から正電位に変化させて第
１ＡＮＤ回路２４に与える。第１ＡＮＤ回路２４は、信
号保持回路２３及びオフ期間検出用比較器３３から夫々
正電位の出力信号を受けるとき、図２（ｅ）に示すよう
に、正電位の出力信号を第１電圧印加部４０及びパルス
発生部５０に与える（時刻ｔ５）。

【００７１】第１電圧印加部４０は、この出力信号によ
りスイッチ４２をオン状態にして正側電源Ｅａ１を抵抗
４１を介して主スイッチング素子ＩＧＢＴのゲートＧに
接続し、ゲート電圧をターンオフ状態から主スイッチン
グ素子ＩＧＢＴのしきい値より低い所定電位に保持す
る。なお、この所定電位は、抵抗４１により設定され
る。

【００７２】一方、パルス発生部５０では、第１ＡＮＤ
回路２４の出力により、起動部５１がパルス数カウンタ
５２に設定スイッチ５５の設定値をプリセットする。こ
れにより、パルス数カウンタ５２は、ボリューム５３の
設定電圧に応じてＶ／Ｆ変換回路５４から受けるクロッ
ク信号をカウントし、カウント結果を設定スイッチ５５
の設定内容に応じてパルス信号に変換し、このパルス信
号からなるパルス列を第２ＡＮＤ回路５６に出力する。

【００７３】第２ＡＮＤ回路５６は、図２（ｆ）に示す
ように、第１ＡＮＤ回路２４から正電位の出力信号を受
けるとき、パルス数カウンタ５２から出力されるパルス
列を通過させて第２電圧印加部６０に与える（時刻ｔ５
〜）。

【００７４】第２電圧印加部６０は、パルス列に応じて
スイッチ６４をオン状態にし、図２（ａ）に示すよう
に、正側電源６１，６２からの正電圧を抵抗６３を介し
て主スイッチング素子ＩＧＢＴ１のゲートＧに印加する
（時刻ｔ６）。

【００７５】これにより、主スイッチング素子ＩＧＢＴ
１は、ターンオフ開始からターンオフ中に半ばオン状態
に制御されるので、電圧上昇率ｄＶce／ｄｔを低下させ
ることができる。

【００７６】続いて、素子電圧Ｖceが上昇してオーバー
シュートによりオフ時の定常値を越えると（時刻ｔ
７）、過電圧検出用比較器２２は、出力信号を正電位か
ら零電位側に移行させて信号保持回路２３に与え、信号
保持回路２３は、この負電位側に移行した出力信号によ
りリセットされ、出力信号を正電位から零電位側に移行
させて第１ＡＮＤ回路２４に与える。

【００７７】これにより、第１ＡＮＤ回路２４は、図２
（ｅ）に示すように、出力信号を零電位に移行させて第
１電圧印加部４０及びパルス発生部５０に与え（時刻ｔ
７）、第１電圧印加部４０及び第２電圧印加部６０によ
るゲート電圧の印加を停止させる。

【００７８】以下、主スイッチング素子ＩＧＢＴ１は、
制御無し時のｄＶce／ｄｔ（破線で示す）よりも低い値
でｄＶce／ｄｔがオーバーシュートしてからオフ時の素
子電圧Ｖceに移行する。これにより、ターンオフ過程が
完了する（時刻ｔ８）。

【００７９】上述したように第１の実施形態によれば、
ゲート電圧検出部１０が、ゲート端子Ｇに与えられるゲ
ート電圧（オン信号及びオフ信号）を検出し、素子電圧
検出部２０が、コレクタ端子Ｃとエミッタ端子Ｅとの間
の素子電圧Ｖceを検出し、過電圧検出用比較器２２が、
素子電圧検出部２０により検出された素子電圧Ｖceとピ
ーク値検出回路１８に記憶されたオフ時の素子電圧とを
比較し、検出された素子電圧Ｖceがオフ時の素子電圧Ｖ
ceを超えたとき、過電圧の発生を検出する。

【００８０】これにより、信号保持回路２３、第１ＡＮ
Ｄ回路２４、第１電圧印加部４０、パルス発生部５０及
び第２電圧印加部６０では、ターンオフ検出部１６によ
りオン信号からオフ信号への変化が検出されると、主ス
イッチング素子ＩＧＢＴ１のゲート端子Ｇにオン信号よ
りも低電圧のオン信号を供給し、過電圧検出用比較器２
２により過電圧が検出されると、低電圧のオン信号の供
給を停止することにより、ターンオフ時にスイッチング
素子を半ばオン状態にしてｄＶ／ｄｔをＣＲＤ型スナバ
回路Ｓ１とは別に抑制する。

【００８１】このため、小さなスナバ容量値でソフトな
遮断と過電圧の抑制とを実現でき、よって、スナバコン
デンサ容量を低減でき、小型軽量化を図ることができ
る。

【００８２】また、ターンオフ時に低電圧のオン信号を
複数のパルス信号で制御することにより、ｄＶce／ｄｔ
を自在に抑制することができる。

【００８３】さらに、低電圧のオン信号の制御で過電圧
を抑制できるため、主回路の特別な低インダクタンス対
策を不要とすることができる。

【００８４】（第２の実施形態）図３は本発明の第２の
実施形態に係る電力変換装置における主回路の１アーム
単位の構成を示す回路図である。

【００８５】本実施形態は、第１の実施形態の変形形態
であり、ゲートの入力容量の充・放電の高速化を図るも
のであり、具体的には、通常の数倍〜数十倍のゲート電
流を流すように、第２電圧印加部６０における抵抗６３
Ｌと電源６１ｘ，６２ｘとの値、並びにゲート駆動回路
の正側電源Ｅａ１ｘ、負側電源Ｅｂ１ｘ及びゲート抵抗
Ｒｇ１Ｌの値を変更した構成となっている。

【００８６】すなわち、抵抗６３Ｌ，Ｒｇ１Ｌは、第１
の実施形態よりも低い抵抗値のものが使用され、且つ電
源Ｅａ１ｘ，Ｅｂ１ｘ，６１ｘ，６２ｘは、第１の実施
形態よりも高い電圧のものが使用されている。

【００８７】以上のような構成により、第１の実施形態
の効果に加え、通常の数倍〜数十倍のゲート電流が流れ
るため、図４に示すように、ゲートの入力容量の充・放
電が高速化され、主スイッチング素子のスイッチングを
高速化することができる。

【００８８】特に、蓄積時間ｔ_stg が通常駆動の１／ｍ
倍に短縮されることから、主スイッチング素子を単相あ
るいは３相ブリッジ構成したコンバータやインバータに
おいて、他の相とのスイッチング状態の関係を容易に把
握できると共に、デッドタイムを最短化できるので、歪
みの少ない出力を得ることができる。

【００８９】（第３の実施形態）図５は本発明の第３の
実施形態に係る電力変換装置における主回路の１アーム
単位の構成を示す回路図である。

【００９０】本実施形態は、第１の実施形態の変形形態
であり、ｄＶce／ｄｔの抑制に代えて、過電圧のクラン
プを図るものであり、具体的には、ターンオフ検出部１
６及びパルス発生部５０を省略し、また、第１及び第２
電圧印加部４０，６０のスイッチ４２，６４の制御を共
通化し、さらに、信号保持回路２３に代えて、保持回路
７１及びリセット信号発生回路７２を備えている。

【００９１】ここで、保持回路７１は、過電圧検出用比
較器２２の出力が正電位から零電位に低下したとき、出
力信号を零電位から正電位側に移行して第１ＡＮＤ回路
２４に与え、リセット信号発生回路７１からリセット信
号を受けたとき、出力信号を負電位にリセットするもの
である。

【００９２】リセット信号発生回路７２は、過電圧検出
用比較器２２の出力が零電位から正電位側に上昇したと
き、リセット信号を保持回路７１に与えるものである。

【００９３】以上のような構成により、ターンオンの際
には（時刻ｔ０〜）、前述した通り、オフ時の定常状態
の素子電圧Ｖceがピーク値検出回路１８に保持され（時
刻ｔ２）、ターンオン過程が完了する（時刻ｔ３）。

【００９４】一方、ターンオフの際には（時刻ｔ１１
〜）、過電圧検出用比較器２２が過電圧を検出したとき
（時刻ｔ１２、図２（ｄ））、保持回路７１の出力信号
が正電位にセットされ（図２（ｅ））、保持回路７１の
出力信号が第１ＡＮＤ回路２４を通過して（図２
（ｇ））第１及び第２電圧印加部４０，６０のスイッチ
４２，６４がオン状態に制御され、主スイッチング素子
ＩＧＢＴ１が半ばオン状態になる。

【００９５】これにより、過電圧が抑制される。また、
過電圧検出用比較器２２が過電圧の消失を検出したとき
（時刻ｔ１３）、リセット信号発生回路７２により保持
回路７１がリセットされて（図２（ｆ））第１ＡＮＤ回
路２４の出力が零電位になり、第１及び第２電圧印加部
４０，６０のスイッチがオフ状態に制御され、主スイッ
チング素子ＩＧＢＴ１がオフ状態になる。これにより、
ターンオフ過程が完了する（時刻ｔ１４）。

【００９６】すなわち、本実施形態によれば、ターンオ
フ時に、オーバーシュートによる過電圧の主スイッチン
グ素子ＩＧＢＴ１を半ばオン状態に導くので（時刻ｔ１
２〜ｔ１３）、過電圧の発生を抑制することができる。

【００９７】（第４の実施形態）図７は本発明の第４の
実施形態に係る電力変換装置における主回路の１アーム
単位の構成を示す回路図である。

【００９８】本実施形態は、第３の実施形態の変形形態
であり、ゲートの入力容量の充・放電の高速化を図るも
のであり、具体的には、通常の数倍〜数十倍のゲート電
流を流すように、第２電圧印加部６０における抵抗６３
Ｌと電源６１ｘ，６２ｘとの値、並びにゲート駆動回路
の正側電源Ｅａ１ｘ、負側電源Ｅｂ１ｘ及びゲート抵抗
Ｒｇ１Ｌの値を変更した構成となっている。

【００９９】すなわち、抵抗６３Ｌ，Ｒｇ１Ｌは、第３
の実施形態よりも低い抵抗値のものが使用され、且つ電
源Ｅａ１ｘ，Ｅｂ１ｘ，６１ｘ，６２ｘは、第３の実施
形態よりも高い電圧のものが使用されている。

【０１００】以上のような構成により、第３の実施形態
の効果に加え、通常の数倍〜数十倍のゲート電流が流れ
るため、図８に示すように、ゲートの入力容量の充・放
電が高速化され、主スイッチング素子のスイッチングを
高速化することができる。

【０１０１】特に、蓄積時間ｔ_stg を通常駆動の１／ｍ
倍に最短化できることから、主スイッチング素子を単相
あるいは３相ブリッジ構成したコンバータやインバータ
において、他の相とのスイッチングを容易に整合させる
ことができる。

【０１０２】（第５の実施形態）図９は第５の実施形態
に係る電力変換装置における主回路の１アーム単位の構
成を示す回路図である。

【０１０３】本実施形態は、第１及び第３の実施形態を
互いに組合せた形態であり、ｄＶce／ｄｔの抑制と過電
圧のクランプとの同時の実現を図るものであって、具体
的には、第１の実施形態における信号保持回路２３、第
１ＡＮＤ回路２４、パルス発生部５０、第１及び第２電
圧印加部４０，６０などからなるｄＶce／ｄｔ抑制部
と、第３の実施形態における保持回路７１、リセット信
号発生回路７２、第１ＡＮＤ回路２４、第１及び第２電
圧印加部４０，６０からなる過電圧クランプ部とを電気
的に並列に接続した構成となっている。

【０１０４】なお、本実施形態では、並列構成の都合
上、第１ＡＮＤ回路２４は、第１ＡＮＤ回路２４ａ，２
４ｂとして２つ設けられている。また、第１及び第２電
圧印加部４０，６０は、ｄＶce／ｄｔ抑制部と過電圧ク
ランプ部とで共有化されている。また、ｄＶce／ｄｔ抑
制部の第１ＡＮＤ回路２４ａの出力と、過電圧クランプ
部の第１ＡＮＤ回路２４ｂの出力とは、各々ＯＲ回路７
３を介して第１電圧印加部４０のスイッチ４２に接続さ
れている。

【０１０５】同様に、ｄＶce／ｄｔ抑制部のパルス発生
部５０（の第２ＡＮＤ回路５６）の出力と、過電圧クラ
ンプ部の第１ＡＮＤ回路２４ｂの出力とは、各々第３Ａ
ＮＤ回路７４を介して第２電圧印加部６０のスイッチ６
４に接続されている。

【０１０６】以上のような構成により、図１０に示すよ
うに、ターンオフ直後から過電圧検出までの立上り時は
（ｔ４〜）、第１の実施形態のｄＶce／ｄｔ抑制部によ
るｄＶce／ｄｔの抑制効果を得ることができ（時刻ｔ６
〜ｔ７）、過電圧検出から過電圧消失までのオーバーシ
ュート時は、第３の実施形態の過電圧クランプ部による
過電圧の抑制効果を得ることができる（時刻ｔ７〜ｔ１
３ａ）。

【０１０７】すなわち、本実施形態によれば、第１及び
第３の実施形態の効果を同時に得ることができ、また、
ｄＶce／ｄｔの抑制と、過電圧の抑制とを併用すること
で主スイッチング素子やｄＶce／ｄｔの低い負荷などの
電気的なストレスを解消することができる。

【０１０８】（第６の実施形態）図１１は第６の実施形
態に係る電力変換装置における主回路の１アーム単位の
構成を示す回路図である。

【０１０９】本実施形態は、第４の実施形態の変形形態
であり、主スイッチング素子ＩＧＢＴ１，２を直列接続
したアーム単位の構成を示すものであって、互いに直列
接続された複数の主スイッチング素子ＩＧＢＴ１，２に
対し、各主スイッチング素子ＩＧＢＴ１，２毎に、個別
に過電圧クランプ部が設けられている。なお、符号の添
字は設備位置を示している。

【０１１０】以上のような構成により、主スイッチング
素子ＩＧＢＴ１，２を直列接続した場合であっても、図
１２に示すように、ＣＲＤ型スナバ回路Ｓ１，Ｓ２を用
いて、クランプ型スナバを適用した場合と同様に容易且
つ効果的に過電圧を抑制することができ、小型、低コス
ト、高信頼性をもち、高耐圧の電力変換装置を実現させ
ることができる。

【０１１１】（他の実施形態）上記各実施形態では、Ｍ
ＯＳゲート入力型の主スイッチング素子としてＩＧＢＴ
を用いた場合を説明したが、これに限らず、ＩＧＢＴに
代えて、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＳＩＴ又はＩ
ＥＧＴ等を主スイッチング素子として用いても、発明を
同様に実施して同様の効果を得ることができる。

【０１１２】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。

【０１１３】

【発明の効果】以上説明したように本発明によれば、ス
ナバコンデンサ容量を低減でき、小型軽量化を図ること
ができる電力変換装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る電力変換装置に
おける主回路の１アーム単位の構成を示す回路図

【図２】同実施形態における動作を説明するためのタイ
ムチャート

【図３】本発明の第２の実施形態に係る電力変換装置に
おける主回路の１アーム単位の構成を示す回路図

【図４】同実施形態における動作を説明するためのタイ
ムチャート

【図５】本発明の第３の実施形態に係る電力変換装置に
おける主回路の１アーム単位の構成を示す回路図

【図６】同実施形態における動作を説明するためのタイ
ムチャート

【図７】本発明の第４の実施形態に係る電力変換装置に
おける主回路の１アーム単位の構成を示す回路図

【図８】同実施形態における動作を説明するためのタイ
ムチャート

【図９】本発明の第５の実施形態に係る電力変換装置に
おける主回路の１アーム単位の構成を示す回路図

【図１０】同実施形態における動作を説明するためのタ
イムチャート

【図１１】本発明の第６の実施形態に係る電力変換装置
における主回路の１アーム単位の構成を示す回路図

【図１２】同実施形態における動作を説明するためのタ
イムチャート

【図１３】従来のＣＲＤ型スナバ回路が上・下アームの
主回路に適用された電力変換装置の構成を示す回路図

【図１４】従来のクランプ型スナバ回路が上・下アーム
の主回路に適用された電力変換装置の構成を示す回路図

【図１５】従来のスナバ付の主回路を直列接続し且つ分
圧抵抗を並列接続してなる電力変換装置の構成を示す回
路図

【符号の説明】

Ｅａ１〜２，Ｅａ１ｘ〜２ｘ，Ｅｂ１〜２，Ｅｂ１ｘ〜
２ｘ，６１，６１ｘ，６２，６２ｘ…電源 Ｓａ１〜２，Ｓｂ１〜２，１８ａ，３２，４２，６３，
６３Ｌ…スイッチ Ｒｇ１〜２，Ｒ１〜２，１１〜１２，Ｒｂ１〜２，４１
…抵抗 ＩＧＢＴ１〜２…主スイッチング素子 Ｄｆ１〜２…還流ダイオード Ｄ１〜２…ダイオード Ｃ１〜２，１８ｂ…コンデンサ Ｓ１〜２…ＣＲＤ型スナバ回路 １０…ゲート電圧検出部 １３，２１…バッファアンプ １４…オンオフ検出用比較器 １５，３４…基準電源 １６…ターンオフ検出部 １７…ターンオン検出部 １８…ピーク値検出回路 ２０…素子電圧検出部 ２２…過電圧検出用比較器 ２３…信号保持回路 ２４，２４ａ，２４ｂ…第１ＡＮＤ回路 ３０…検出制御部 ３１…反転回路 ３３…オフ期間検出用比較器 ４０…第１電圧印加部 ５０…パルス発生部 ５１…起動部 ５２…パルス数カウンタ ５３…ボリューム ５４…Ｖ／Ｆ変換回路 ５５…設定スイッチ ５６…第２ＡＮＤ回路 ６０…第２電圧印加部 ７１…保持回路 ７２…リセット信号発生回路 ７３…ＯＲ回路 ７４…第３ＡＮＤ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 コレクタ端子、エミッタ端子及びゲート
   端子を有するＭＯＳゲート入力型のスイッチング素子
   と、前記コレクタ端子と前記エミッタ端子との間に設け
   られ、ターンオフのときのｄＶ／ｄｔの抑制に要する容
   量よりも低い容量のＣＲＤ型スナバ回路と、前記ゲート
   端子にオン信号又はオフ信号を与えるゲート駆動回路と
   を備えた電力変換装置であって、 前記ゲート端子に与えられるオン信号及びオフ信号を検
   出するためのオン／オフ検出手段と、 前記コレクタ端子と前記エミッタ端子との間の素子電圧
   を検出するための素子電圧検出手段と、 前記素子電圧検出手段により検出された素子電圧と所定
   電圧とを比較し、前記素子電圧が前記所定電圧を超えた
   とき、過電圧の発生を検出する過電圧検出手段と、 前記オン／オフ検出手段により前記オン信号から前記オ
   フ信号への変化が検出されると、前記ゲート端子に前記
   オン信号よりも低電圧のオン信号を供給し、前記過電圧
   検出手段により過電圧が検出されると、前記低電圧のオ
   ン信号の供給を停止するｄＶ／ｄｔ抑制手段とを備えた
   ことを特徴とする電力変換装置。
2. 【請求項２】 請求項１に記載の電力変換装置におい
   て、 前記オン／オフ検出手段及び前記ｄＶ／ｄｔ抑制手段に
   代えて、 前記過電圧検出手段により過電圧が検出されるとき、前
   記ゲート端子に前記オン信号よりも低電圧のオン信号を
   供給する過電圧クランプ手段を備えたことを特徴とする
   電力変換装置。
3. 【請求項３】 請求項１又は請求項２に記載の電力変換
   装置において、 前記ゲート駆動回路は、前記オフ信号として、オン信号
   の絶対値よりも高い値の絶対値をもつ負電位を前記ゲー
   ト端子に与えることを特徴とする電力変換装置。
4. 【請求項４】 請求項１に記載の電力変換装置におい
   て、 前記過電圧検出手段により過電圧が検出されるとき、前
   記ゲート端子に前記低電圧のオン信号を供給する過電圧
   抑制手段を備えたことを特徴とする電力変換装置。
5. 【請求項５】 コレクタ端子、エミッタ端子及びゲート
   端子を有するＭＯＳゲート入力型のスイッチング素子
   と、前記コレクタ端子と前記エミッタ端子との間に設け
   られ、ターンオフのときのｄＶ／ｄｔの抑制に要する容
   量よりも低い容量のＣＲＤ型スナバ回路と、正電位のオ
   ン信号又は前記オン信号の絶対値よりも高い値の絶対値
   をもつ負電位のオフ信号を前記ゲート端子に与えるゲー
   ト駆動回路とを備えた複数のアーム構造が前記スイッチ
   ング素子を互いに直列接続するように配置された電力変
   換装置であって、 前記各アーム構造は、 前記コレクタ端子と前記エミッタ端子との間の素子電圧
   を検出するための素子電圧検出手段と、 前記素子電圧検出手段により検出された素子電圧と所定
   電圧とを比較し、前記検出された素子電圧が前記所定電
   圧を超えたとき、過電圧の発生を検出する過電圧検出手
   段と、 前記過電圧検出手段により過電圧が検出されるとき、前
   記ゲート端子に前記オン信号よりも低電圧のオン信号を
   供給する過電圧抑制手段とを備えたことを特徴とする電
   力変換装置。