[go: up one dir, main page]

JP6726092B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6726092B2
JP6726092B2 JP2016255178A JP2016255178A JP6726092B2 JP 6726092 B2 JP6726092 B2 JP 6726092B2 JP 2016255178 A JP2016255178 A JP 2016255178A JP 2016255178 A JP2016255178 A JP 2016255178A JP 6726092 B2 JP6726092 B2 JP 6726092B2
Authority
JP
Japan
Prior art keywords
region
embedded
source region
semiconductor device
drift region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016255178A
Other languages
English (en)
Other versions
JP2018107382A (ja
Inventor
森　隆弘
隆弘 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016255178A priority Critical patent/JP6726092B2/ja
Priority to US15/845,628 priority patent/US10483391B2/en
Priority to CN201711458966.XA priority patent/CN108336134B/zh
Publication of JP2018107382A publication Critical patent/JP2018107382A/ja
Application granted granted Critical
Publication of JP6726092B2 publication Critical patent/JP6726092B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/658—Lateral DMOS [LDMOS] FETs having trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0289—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置及びその製造方法に関する。
従来から、ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）トランジスタの構造として、特開２０１５−１６２５８１号公報（特許文献１）に記載されている構造が知られている。特許文献１には、第１のＬＤＭＯＳトランジスタ及び第２のＬＤＭＯＳトランジスタの構造が記載されている。
特許文献１に記載の第１のＬＤＭＯＳトランジスタは、半導体基板と、分離絶縁膜と、ゲート電極とを有している。半導体基板は、上面を有している。半導体基板は、上面に接して配置されているソース領域及びドレイン領域と、ドレイン領域を取り囲むように上面に接して配置されるドリフト領域と、ドリフト領域及びソース領域に挟み込まれ、かつソース領域を取り囲むように上面に接して配置されるウェル領域とを有している。分離絶縁膜は、半導体基板の上面側において、ドレイン領域とドリフト領域とにより挟み込まれるように配置されている。ゲート電極は、ドリフト領域及びソース領域に挟み込まれるウェル領域の部分とゲート絶縁膜により絶縁されながら対向している。
特許文献１に記載の第１のＬＤＭＯＳトランジスタにおいては、分離絶縁膜のソース側の端近傍において電界集中が生じやすい。電界集中箇所においては、電流を構成するキャリアが当該電界により加速されてインパクトイオン化することにより、ホットキャリアが発生しやすい。その結果、特許文献１に記載の第１のＬＤＭＯＳトランジスタによると、ホットキャリア注入によるゲート絶縁膜の劣化が生じるおそれがある。
特許文献１に記載の第２のＬＤＭＯＳトランジスタは、このようなホットキャリア注入によるゲート絶縁膜の劣化を抑制するための構造を有している。より具体的には、特許文献１に記載の第２のＬＤＭＯＳトランジスタにおいては、ゲート電極は、分離絶縁膜に埋め込まれている部分を有している。この点において、特許文献１に記載の第２のＬＤＭＯＳトランジスタは、特許文献１に記載の第１のＬＤＭＯＳトランジスタと異なっている。
特許文献１に記載の第２のＬＤＭＯＳトランジスタにおいては、分離絶縁膜に埋め込まれているゲート電極の部分が、分離絶縁膜のソース領域側の端近傍のドリフト領域を空乏化させ、分離絶縁膜のソース領域側の端近傍の電界集中を緩和する。そのため、特許文献１に記載の第２のＬＤＭＯＳトランジスタによると、ホットキャリア注入によるゲート絶縁膜の劣化が抑制される。
その他のＬＤＭＯＳトランジスタの構造として、特開２００９−４９２６０号公報（特許文献２）に記載の構造及び特開２００５−２６６６４号公報（特許文献３）に記載の構造が知られている。
特開２０１５−１６２５８１号公報 特開２００９−４９２６０号公報 特開２００５−２６６６４号公報
特許文献１に記載の第２のＬＤＭＯＳトランジスタにおいては、分離絶縁膜に埋め込まれたゲート電極の部分は、チャネル幅方向（ソース領域からドレイン領域に向かう方向に交差する方向）に形成されている。そのため、分離絶縁膜のソース領域側の端近傍における電界緩和が必ずしも十分ではない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、第１面を有する半導体基板と、第１面に配置される絶縁分離膜と、ゲート電極とを備える。半導体基板は、第１面に接して配置されるソース領域と、第１面に接して配置されるドレイン領域と、ドレイン領域を取り囲むように第１面に接して配置されるドリフト領域と、ドリフト領域及びソース領域に挟み込まれ、かつソース領域を取り囲むように第１面に接して配置されるボディ領域とを有する。
ソース領域、ドレイン領域及びドリフト領域は、第１導電型である。ボディ領域は、第１導電型の反対の導電型である第２導電型である。絶縁分離膜は、平面視においてドリフト領域の内側に配置される第１部分と、第１部分からソース領域に向かう方向に突出する第２部分と、第１部分からソース領域に向かう方向に突出し、第２部分との間でドリフト領域を挟み込む第３部分とを有する。ゲート電極は、ソース領域とドリフト領域とにより挟み込まれるボディ領域の部分と絶縁されながら対向している。ゲート電極は、第２部分及び第３部分の上に延在するように配置される。
一実施形態に係る半導体装置によると、絶縁分離膜のソース領域側の端近傍における電界集中を緩和し、ホットキャリア注入を抑制することができる。
第１実施形態に係る半導体装置の全体構造を示す模式図である。 第１実施形態に係る半導体装置の入出力回路における上面図である。 図２のＩＩＩ−ＩＩＩにおける断面図である。 図２のＩＶ−ＩＶにおける断面図である。 図２のＶ−Ｖにおける断面図である。 図２のＶＩ−ＶＩにおける断面図である。 第１実施形態に係る半導体装置の製造方法を示す工程図である。 第１注入工程における第１実施形態に係る半導体装置の断面図である。 絶縁分離膜形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。 絶縁分離膜形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。 ゲート絶縁膜形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。 ゲート絶縁膜形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。 ゲート電極形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。 ゲート電極形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。 第２注入工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。 第２注入工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。 サイドウォールスペーサ形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。 サイドウォールスペーサ形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。 第３注入工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。 第３注入形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。 層間絶縁膜形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。 層間絶縁膜形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。 コンタクトプラグ形成工程における第１実施形態に係る半導体装置の第１部分が形成される部分の断面図である。 コンタクトプラグ形成工程における第１実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。 ドリフト領域とゲート電極との間に電位差が生じた場合における空乏層の広がりを示す断面模式図である。 第２実施形態に係る半導体装置の入出力回路における上面図である。 図１８のＸＩＸ−ＸＩＸにおける断面図である。 図１８のＸＸ−ＸＸにおける断面図である。 図１８のＸＸＩ−ＸＸＩにおける断面図である。 第２実施形態の第１変形例に係る半導体装置の入出力回路における上面図である。 第２実施形態の第２変形例に係る半導体装置の入出力回路における上面図である。 第２実施形態の第３変形例に係る半導体装置の入出力回路における上面図である。 ゲート電極形成工程における第２実施形態に係る半導体装置の第１部分が形成される部分の断面図である。 ゲート電極形成工程における第２実施形態に係る半導体装置の第２部分及び第３部分が形成される部分の断面図である。
以下に、実施形態について、図を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の参照番号を付し、その説明は繰り返さない。
（第１実施形態）
以下に、第１実施形態に係る半導体装置の構成について図を参照して説明する。図１に示すように、第１実施形態に係る半導体装置は、例えばドライバ回路ＤＲＣと、プリドライバ回路ＰＤＣと、アナログ回路ＡＬＣと、電源回路ＰＷＣと、ロジック回路ＬＧＣと、入出力回路ＩＯＣとを有している。第１実施形態に係る半導体装置は、例えばバイポーラトランジスタと、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタと、ＬＤＭＯＳトランジスタとが混載されている半導体装置である。
図２に示すように、第１実施形態に係る半導体装置は、例えば入出力回路ＩＯＣにおいて、ＬＤＭＯＳトランジスタを有している。より具体的には、第１実施形態に係る半導体装置は、入出力回路ＩＯＣにおいて、半導体基板ＳＵＢと、絶縁分離膜ＩＳＯと、ゲート電極ＧＥとを有している。図２において図示されていないが、第１実施形態に係る半導体装置は、ゲート絶縁膜ＧＯと、層間絶縁膜ＩＬＤと、コンタクトプラグＣＰと、配線ＷＬとをさらに有している。
図３に示すように、半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳとを有している。半導体基板ＳＵＢには、例えば単結晶のシリコン（Ｓｉ）が用いられる。
半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ボディ領域ＢＲと、ドリフト領域ＤＲＩとを有している。半導体基板ＳＵＢは、ボディコンタクト領域ＢＣＲをさらに有していてもよい。
ソース領域ＳＲは、第１面ＦＳに接して配置されている。ソース領域ＳＲは、第１部分ＳＲ１と、第２部分ＳＲ２とを有していてもよい。第１部分ＳＲ１は、後述するサイドウォールスペーサＳＷＳの下に配置されている。第２部分ＳＲ２は、第１部分ＳＲ１に隣接して配置されている。第１部分ＳＲ１の不純物濃度は、第２部分ＳＲ２の不純物濃度よりも低い。すなわち、第１部分ＳＲ１は、ＬＤＤ（Lightly Doped Drain）構造である。
ドレイン領域ＤＲＡは、第１面ＦＳに接して配置されている。ボディコンタクト領域ＢＣＲは、第１面ＦＳに接して配置されている。ソース領域ＳＲ及びドレイン領域ＤＲＡの導電型は、第１導電型である。第１導電型は、ｎ型又はｐ型である。ボディコンタクト領域ＢＣＲの導電型は、第２導電型である。第２導電型は、第１導電型の反対の導電型である。すなわち、第２導電型は、第１導電型がｎ型である場合はｐ型であり、第１導電型がｐ型である場合はｎ型である。
ドリフト領域ＤＲＩは、ドレイン領域ＤＲＡを取り囲んでいる。また、ドリフト領域ＤＲＩは、第１面ＦＳに接して配置されている。ドリフト領域ＤＲＩの導電型は、第１導電型である。ドリフト領域ＤＲＩの不純物濃度は、ソース領域ＳＲ及びドレイン領域ＤＲＡの不純物濃度よりも低いことが好ましい。
ボディ領域ＢＲはソース領域ＳＲ及びボディコンタクト領域ＢＣＲを取り囲んでいる。ボディ領域ＢＲは、ソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれている。ボディ領域ＢＲのソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれている部分は、チャネル領域となっている。ボディ領域ＢＲは、第１面ＦＳに接して配置されている。ボディ領域ＢＲの導電型は、第２導電型である。
ボディ領域ＢＲは、第１部分ＢＲ１と、第２部分ＢＲ２とを有していてもよい。第１部分ＢＲ１は、ソース領域ＳＲ及びボディコンタクト領域ＢＣＲを取り囲み、第１面ＦＳに接して配置されている。第２部分ＢＲ２は、第１部分ＢＲ１を取り囲むように配置されている。第１部分ＢＲ１の不純物濃度は、ドリフト領域ＤＲＩの不純物濃度よりも高い。
絶縁分離膜ＩＳＯは、半導体基板ＳＵＢの第１面ＦＳに配置される。絶縁分離膜ＩＳＯは、例えば、ＳＴＩ（Shallow Trench Isolation）である。すなわち、絶縁分離膜ＩＳＯは、溝ＴＲと、絶縁体ＩＳとにより構成されている。溝ＴＲは、第１面ＦＳに設けられており、第２面ＳＳに向かって延在している。絶縁体ＩＳは、溝ＴＲ内に埋め込まれている。絶縁体ＩＳには、例えば二酸化珪素（ＳｉＯ２）が用いられる。絶縁分離膜は、ＬＯＣＯＳ（Local Oxidation Ｏf Silicon）であってもよい。
絶縁分離膜ＩＳＯは、第１部分ＩＳＯ１を有している。より具体的には、第１部分ＩＳＯ１は、平面視において（第１面ＦＳに垂直な方向からみて）ドリフト領域ＤＲＩの内側に配置されている。
ゲート絶縁膜ＧＯは、第１面ＦＳ上に配置されている。より具体的には、ゲート絶縁膜ＧＯは、ソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれたボディ領域ＢＲの部分（すなわち、チャネル領域）上に配置される。ゲート絶縁膜には、例えばＳｉＯ２が用いられる。
ゲート電極ＧＥは、ゲート絶縁膜ＧＯ上に配置されている。すなわち、ゲート電極ＧＥは、ソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれたボディ領域ＢＲの部分と絶縁されながら対向している。ゲート電極ＧＥには、例えば不純物がドープされた多結晶のＳｉが用いられる。ゲート電極ＧＥの端には、サイドウォールスペーサＳＷＳが配置されていてもよい。サイドウォールスペーサＳＷＳには、例えばＳｉＯ２が用いられる。
第１面ＦＳ上には、層間絶縁膜ＩＬＤが配置されている。層間絶縁膜ＩＬＤには、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、ソース領域ＳＲ、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲ上に配置されている。なお、図３において図示されていないが、コンタクトホールＣＨは、ゲート電極ＧＥ上にも配置されている。コンタクトホールＣＨは、層間絶縁膜ＩＬＤを貫通している。層間絶縁膜ＩＬＤには、例えばＳｉＯ２が用いられる。
コンタクトプラグＣＰは、層間絶縁膜ＩＬＤ中に配置されている。具体的には、コンタクトプラグＣＰは、コンタクトホールＣＨ中に埋め込まれている。コンタクトプラグＣＰは、ソース領域ＳＲ、ドレイン領域ＤＲＡ、ボディコンタクト領域ＢＣＲ及びゲート電極ＧＥに電気的に接続されている。コンタクトプラグＣＰには、例えばタングステン（Ｗ）が用いられる。
配線ＷＬは、層間絶縁膜ＩＬＤ上に配置されている。配線ＷＬは、コンタクトプラグＣＰに電気的に接続されている。そのため、配線ＷＬは、コンタクトプラグＣＰを介して、ソース領域ＳＲ、ドレイン領域ＤＲＡ、ボディコンタクト領域ＢＣＲ及びゲート電極ＧＥに電気的に接続されている。配線ＷＬには、例えばアルミニウム（Ａｌ）、Ａｌ合金等が用いられる。
図４に示すように、絶縁分離膜ＩＳＯは、第２部分ＩＳＯ２を有している。第２部分ＩＳＯ２は、第１部分ＩＳＯ１からソース領域ＳＲ側に向かって突出している。第２部分ＩＳＯ２は、ボディ領域ＢＲに達するように、ソース領域ＳＲ側に向かって突出していることが好ましい。
ゲート電極ＧＥは、第２部分ＩＳＯ２上まで延在している。ゲート電極ＧＥは、好ましくは、さらに延在し、第１部分ＩＳＯ１上まで達していてもよい。ゲート電極ＧＥは、好ましくは、第１埋込部ＧＥ１を有している。第１埋込部ＧＥ１は、第２部分ＩＳＯ２に埋め込まれている。すなわち、第１埋込部ＧＥ１は、第２面ＳＳに向かう方向に延在している。より具体的には、第２部分ＩＳＯ２には、第２面ＳＳ側に向かって延在する溝ＴＲ１が形成されており、溝ＴＲ１には、第１埋込部ＧＥ１が埋め込まれている。
第１埋込部ＧＥ１のドレイン領域ＤＲＡ側の端は、第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端及び第１部分ＩＳＯ１のドレイン領域ＤＲＡ側の端の中間点Ｍよりも、ドリフト領域ＤＲＩ側に配置されていることが好ましい。
図５に示すように、絶縁分離膜ＩＳＯは、第３部分ＩＳＯ３を有している。第３部分ＩＳＯ３は、第１部分ＩＳＯ１からソース領域ＳＲ側に向かって突出している。第３部分ＩＳＯ３は、ボディ領域ＢＲに達するように、ソース領域ＳＲ側に向かって突出していることが好ましい。これにより、第３部分ＩＳＯ３は、第２部分ＩＳＯ２との間で、ドリフト領域ＤＲＩを挟み込んでいる。好ましくは、第３部分ＩＳＯ３は、ボディ領域ＢＲに達するように、ソース領域ＳＲ側に向かって突出している。
ゲート電極ＧＥは、第３部分ＩＳＯ３上まで延在している。ゲート電極ＧＥは、好ましくは、さらに延在し、第１部分ＩＳＯ１上まで達していてもよい。ゲート電極ＧＥは、好ましくは、第２埋込部ＧＥ２を有している。第２埋込部ＧＥ２は、第３部分ＩＳＯ３に埋め込まれている。すなわち、第２埋込部ＧＥ２は、第２面ＳＳに向かう方向に延在している。より具体的には、第３部分ＩＳＯ３には、第２面ＳＳ側に向かって延在する溝ＴＲ２が形成されており、溝ＴＲ２には、第２埋込部ＧＥ２が埋め込まれている。
第２埋込部ＧＥ２のドレイン領域ＤＲＡ側の端は、第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端及び第１部分ＩＳＯ１のドレイン領域ＤＲＡ側の端の中間点Ｍよりも、ドリフト領域ＤＲＩ側に配置されていることが好ましい。
図２に示すように、ドレイン領域ＤＲＡは、ソース領域ＳＲからドレイン領域ＤＲＡに向かう方向と交差する方向（チャネル幅方向）に延在している。第２部分ＩＳＯ２は、チャネル幅方向におけるドレイン領域ＤＲＡの端よりも外側に位置している。第３部分ＩＳＯ３は、チャネル幅方向におけるドレイン領域ＤＲＡの端よりも内側に位置している。すなわち、ソース領域ＳＲ及びドリフト領域ＤＲＩにより挟み込まれたボディ領域ＢＲの部分（チャネル領域）は、チャネル幅方向の端において、第２部分ＩＳＯ２により終端されえていることが好ましい。
図６に示すように、第２部分ＩＳＯ２及び第３部分ＩＳＯ３の間には、ドリフト領域ＤＲＩが配置されている。また、第１埋込部ＧＥ１及び第２埋込部ＧＥ２の間には、ドリフト領域ＤＲＩが配置されていることが好ましい。
このことを別の観点からいえば、第１埋込部ＧＥ１のソース領域ＳＲ側の端は、第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端よりも、ソース領域ＳＲ側に位置しており、第２埋込部ＧＥ２のソース領域ＳＲ側の端は、第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端よりもソース領域ＳＲ側に位置していることが好ましい。
第１埋込部ＧＥ１及び第２埋込部ＧＥ２に挟み込まれているドリフト領域ＤＲＩは、ソース領域ＳＲからドレイン領域ＤＲＡに向かう方向に交差する方向において、幅Ｗ１を有している。
第１埋込部ＧＥ１と第１埋込部ＧＥ１及び第２埋込部ＧＥ２に挟み込まれているドリフト領域ＤＲＩとの間に配置されている第２部分ＩＳＯ２は、幅Ｗ２を有している。第２埋込部ＧＥ２と第１埋込部ＧＥ１及び第２埋込部ＧＥ２に挟み込まれているドリフト領域ＤＲＩとの間に配置されている第３部分ＩＳＯ３は、幅Ｗ３を有している。
第１埋込部ＧＥ１は、第２面ＳＳに向かう方向において、深さＤ１を有している。第２埋込部ＧＥ２は、第２面ＳＳに向かう方向において、深さＤ２を有している。絶縁分離膜ＩＳＯは、第２面ＳＳに向かう方向において、深さＤ３を有している。
好ましくは、幅Ｗ２及び幅Ｗ３は、０．３μｍ以下である。好ましくは、深さＤ１及び深さＤ２は、深さＤ３の０．２５倍以上である。
以下に、第１実施形態に係る半導体装置の製造方法について図を参照して説明する。図７に示すように、第１実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
フロントエンド工程Ｓ１は、第１注入工程Ｓ１１と、絶縁分離膜形成工程Ｓ１２と、ゲート絶縁膜形成工程Ｓ１３と、ゲート電極形成工程Ｓ１４と、第２注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３注入工程Ｓ１７とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。
図８に示すように、第１注入工程Ｓ１１においては、ドリフト領域ＤＲＩと、ボディ領域ＢＲとが形成される。ドリフト領域ＤＲＩ及びボディ領域ＢＲは、例えばイオン注入により形成される。ドリフト領域ＤＲＩ及びボディ領域ＢＲは、イオン注入に加えてイオン注入後の熱拡散を行うことにより形成されてもよい。なお、ドリフト領域ＤＲＩ及び第１部分ＢＲ１が形成されなかった半導体基板ＳＵＢの部分が、第２部分ＢＲ２となる。
図９Ａ及び図９Ｂに示すように、絶縁分離膜形成工程Ｓ１２においては、絶縁分離膜ＩＳＯの形成が行われる。絶縁分離膜ＩＳＯの形成においては、第１に、溝ＴＲの形成が行われる。溝ＴＲの形成は、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより行われる。絶縁分離膜ＩＳＯの形成においては、第２に、絶縁体ＩＳの溝ＴＲへの埋め込みが行われる。絶縁体ＩＳの溝ＴＲへの埋め込みは、第１面ＦＳ上に絶縁体ＩＳをＣＶＤ（Chemical Vapor Deposition）等により堆積するとともに、溝ＴＲからはみ出した絶縁体ＩＳをＣＭＰ（Chemical Mechanical Polishing）等により除去することにより行われる。
図１０Ａ及び図１０Ｂに示すように、ゲート絶縁膜形成工程Ｓ１３においては、ゲート絶縁膜ＧＯが形成される。ゲート絶縁膜ＧＯの形成は、例えば、半導体基板ＳＵＢの第１面ＦＳ側を熱酸化することにより行われる。
図１１Ａ及び図１１Ｂに示すように、ゲート電極形成工程Ｓ１４においては、ゲート電極ＧＥの形成が行われる。ゲート電極ＧＥの形成においては、第１に、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に、溝ＴＲ１及び溝ＴＲ２の形成が行われる。溝ＴＲ１及び溝ＴＲ２の形成は、例えば、フォトレジストをマスクとしたＲＩＥ等の異方性エッチングにより行われる。
ゲート電極ＧＥの形成においては、第２に、ゲート電極ＧＥを構成する材料の成膜が行われる。ゲート電極ＧＥを構成する材料の成膜は、例えばＣＶＤ等により行われる。これにより、ゲート電極ＧＥを構成する材料が、ゲート絶縁膜ＧＯ上、絶縁分離膜ＩＳＯ上並びに溝ＴＲ１及び溝ＴＲ２内に成膜される。
ゲート電極ＧＥの形成においては、第３に、成膜されたゲート電極ＧＥのパターンニングが行われる。成膜されたゲート電極ＧＥのパターンニングは、例えばフォトリソグラフィにより行われる。以上により、第１埋込部ＧＥ１及び第２埋込部ＧＥ２を有するゲート電極ＧＥが形成される。
図１２Ａ及び図１２Ｂに示すように、第２注入工程Ｓ１５においては、第１部分ＳＲ１の形成が行われる。第１部分ＳＲ１の形成は、例えば、ゲート電極ＧＥ及び絶縁分離膜ＩＳＯをマスクとして用いたイオン注入により行われる。
図１３Ａ及び図１３Ｂに示すように、サイドウォールスペーサ形成工程Ｓ１６においては、サイドウォールスペーサＳＷＳが形成される。サイドウォールスペーサＳＷＳの形成においては、第１に、第１面ＦＳ上にサイドウォールスペーサＳＷＳを構成する材料が成膜される。サイドウォールスペーサＳＷＳの形成においては、第２に、成膜されたサイドウォールスペーサを構成する材料がエッチングされる。以上により、サイドウォールスペーサＳＷＳの形成が行われる。
図１４Ａ及び図１４Ｂに示すように、第３注入工程Ｓ１７においては、ソース領域ＳＲ（第２部分ＳＲ２）、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成が行われる。第２部分ＳＲ２、ドレイン領域ＤＲＡ及びボディコンタクト領域ＢＣＲの形成は、例えばゲート電極ＧＥ、サイドウォールスペーサＳＷＳ、絶縁分離膜ＩＳＯ及びフォトレジストをマスクとしたイオン注入により行われる。
図１５Ａ及び図１５Ｂに示すように、層間絶縁膜形成工程Ｓ２１においては、層間絶縁膜ＩＬＤの形成が行われる。層間絶縁膜ＩＬＤの形成においては、第１に、層間絶縁膜ＩＬＤを構成する材料が、第１面ＦＳ上に成膜される。層間絶縁膜ＩＬＤを構成する材料の成膜は、例えばＣＶＤにより行われる。
層間絶縁膜ＩＬＤの形成においては、第２に、層間絶縁膜ＩＬＤ中にコンタクトホールＣＨの形成が行われる。コンタクトホールＣＨの形成は、例えば、ＲＩＥ等の異方性エッチングにより行われる。以上により、コンタクトホールＣＨが設けられた層間絶縁膜ＩＬＤの形成が行われる。
図１６Ａ及び図１６Ｂに示すように、コンタクトプラグ形成工程Ｓ２２においては、コンタクトプラグＣＰの形成が行われる。コンタクトプラグＣＰの形成は、コンタクトプラグＣＰを構成する材料を、例えばＣＶＤ等により、コンタクトホールＣＨ中に埋め込むことにより行われる。
配線形成工程Ｓ２３においては、配線ＷＬの形成が行われる。配線ＷＬの形成においては、第１に、層間絶縁膜ＩＬＤ上に、配線ＷＬを構成する材料の成膜が、例えばスパッタリング等により行われる。配線ＷＬの形成においては、第２に、成膜された配線ＷＬを構成する材料のパターンニングが、例えばフォトリソグラフィにより行われる。
以上により、第１実施形態に係る半導体装置の製造方法が完了し、図２、図３及び図４に示される第１実施形態に係る半導体装置の構造が形成される。なお、第１注入工程Ｓ１１は、絶縁分離膜形成工程Ｓ１２の後に行われてもよい。
以下に、第１実施形態に係る半導体装置の効果について、図を参照して説明する。上記のとおり、第１実施形態に係る半導体装置は、第１部分ＩＳＯ１からソース領域ＳＲ側に向かって突出する第２部分ＩＳＯ２及び第３部分ＩＳＯ３を有しており、ゲート電極ＧＥは、第２部分ＩＳＯ２及び第３部分ＩＳＯ３上に延在している。
そのため、ゲート電極ＧＥとドリフト領域ＤＲＩとの間に電位差が生じた場合に、図１７に示すように、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍に向かって、両側方から空乏層（図１７中において、空乏層は、点線で示されている）が延びる。そのため、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍での電界集中が緩和され、ホットキャリア注入が抑制される。
第１実施形態に係る半導体装置が、第１埋込部ＧＥ１及び第２埋込部ＧＥ２を有している場合、第１埋込部ＧＥ１及び第２埋込部ＧＥ２は、第２面ＳＳに向かって延在しているため、上記の空乏層は、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍において、より深い位置まで延びる。そのため、この場合には、特に電界集中が生じやすい第１部分ＩＳＯ１のソース領域ＳＲ側の下端近傍において電界集中が緩和され、ホットキャリア注入がさらに抑制される。
第１埋込部ＧＥ１及び第２埋込部ＧＥ２が設けられていることにより、第１埋込部ＧＥ１及び第２埋込部分ＧＥ２の下に位置する絶縁分離膜ＩＳＯが薄くなり、絶縁分離膜ＩＳＯの下において空乏層が延びやすくなる（フィールドプレート効果）。したがって、第１埋込部ＧＥ１及び第２埋込部ＧＥ２のドレイン領域ＤＲＡ側の端がドレイン領域ＤＲＡ側に長く延びている場合、空乏層がよりドレイン領域ＤＲＡ側に延びやすくなる結果、耐圧が低下するおそれがある。
第１実施形態に係る半導体装置において、第１埋込部ＧＥ１及び第２埋込部ＧＥ２のドレイン領域ＤＲＡ側の端が、第１部分ＩＳＯ１のドレイン領域ＤＲＡ側の端及び第１部分ＩＳＯ１のドリフト領域ＤＲＩ側の端の中間点Ｍよりもドリフト領域ＤＲＩ側に位置している場合、上記のフィールドプレート効果によるソース−ドレイン間におけるオフ耐圧の低下を抑制することができる。
表１には、幅Ｗ２及び幅Ｗ３を変化させた際の、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれているドリフト領域ＤＲＩ中における電界を緩和しうる最大の幅Ｗ１が示されている。なお、表１においては、深さＤ１及び深さＤ２は深さＤ３の０．８５倍であり、ドリフト領域ＤＲＩとゲート電極ＧＥとの電位差は−１５Ｖである。
Figure 0006726092
表１に示されるように、幅Ｗ２及び幅Ｗ３が小さくなるにつれ、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれているドリフト領域ＤＲＩ中の電界を緩和しうる最大の幅Ｗ１が大きくなる。幅Ｗ１が大きくなると、電流経路がチャネル幅方向に広がり、電流量が上昇する。
そのため、第１実施形態に係る半導体装置において、幅Ｗ２及び幅Ｗ３が０．３μｍ以以下である場合には、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍における電界集中を緩和させながら電流量を向上させつつ、第２部分ＩＳＯ２及び第３部分ＩＳＯ３の絶縁破壊を抑制することができる。
表２には、深さＤ１及び深さＤ２の深さＤ３に対する比率を変化させた際の、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれているドリフト領域ＤＲＩ中における電界を緩和しうる最大の幅Ｗ１が示されている。なお、表２においては、幅Ｗ２及び幅Ｗ３は、０．１μｍであり、ドリフト領域ＤＲＩとゲート電極ＧＥとの電位差は−１５Ｖである。
Figure 0006726092
表２に示されるように、深さＤ１及び深さＤ２の深さＤ３に対する比率が大きくなるにつれ、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれているドリフト領域ＤＲＩ中の電界を緩和しうる最大の幅Ｗ１が大きくなる。上記のとおり、幅Ｗ１が大きくなると、電流経路がチャネル幅方向に広がり、電流量が上昇する。
そのため、第１実施形態に係る半導体装置において、深さＤ１及び深さＤ２が深さＤ３の０．２５倍以上である場合には、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍における電界集中を緩和させながら電流量を向上させつつ、第２部分ＩＳＯ２及び第３部分ＩＳＯ３の絶縁破壊を抑制することができる。
第２部分ＩＳＯ２及び第３部分ＩＳＯ３が設けられている部分よりもチャネル幅方向における外側に配置されているドリフト領域ＤＲＩは、第２部分ＩＳＯ２及び第３部分ＩＳＯ３の双方で挟み込まれていない。そのため、当該ドリフト領域ＤＲＩにおいては、空乏層は片側からしか延びず、電界集中の緩和が不十分となる。その結果、当該ドリフト領域が電流経路となっている場合には、当該ドリフト領域において、ホットキャリア注入が生じるおそれがある。
第１実施形態に係る半導体装置において、第２部分ＩＳＯ２がドレイン領域ＤＲＡのチャネル幅方向に置ける端よりも外側に配置され、かつ第３部分ＩＳＯ３がドレイン領域ＤＲＡのチャネル幅方向における端よりも内側に配置されている場合、第１部分ＩＳＯ１のソース領域ＳＲの端において電界が緩和されていない電流経路が無くなる。したがって、この場合には、半導体装置全体として、ホットキャリア注入をさらに抑制することができる。
（第２実施形態）
以下に、第２実施形態に係る半導体装置の構成を、図を参照して説明する。なお、以下においては、第１実施形態と異なる点について主に説明し、重複する説明は繰り返さないものとする。
図１８、図１９、図２０及び図２１に示すように、第２実施形態に係る半導体装置は、半導体基板ＳＵＢと、絶縁分離膜ＩＳＯと、ゲート電極ＧＥとを有している。半導体基板ＳＵＢは、ソース領域ＳＲと、ドレイン領域ＤＲＡと、ドリフト領域ＤＲＩと、ボディ領域ＢＲと、ボディコンタクト領域ＢＣＲとを有している。また、絶縁分離膜ＩＳＯは、第１部分ＩＳＯ１と、第２部分ＩＳＯ２と、第３部分ＩＳＯ３とを有している。ゲート電極ＧＥは、第１埋込部ＧＥ１と、第２埋込部ＧＥ２とを有している。これらの点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と共通している。
第２実施形態に係る半導体装置において、ゲート電極ＧＥは、第３埋込部ＧＥ３を有している。この点において、第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置と異なっている。
第３埋込部ＧＥ３は、第１部分ＩＳＯ１内に埋め込まれている。すなわち、第３埋込部ＧＥ３は、第１部分ＩＳＯ１中において、第２面ＳＳに向かう方向に延在している。より具体的には、第１部分ＩＳＯ１には、第２面ＳＳに向かう方向に延在する溝ＴＲ３が形成されており、溝ＴＲ３には、第３埋込部ＧＥ３が埋め込まれている。
第２部分ＩＳＯ２及び第３部分ＩＳＯ３により挟みこまれたドリフト領域ＤＲＩと対向するように配置されている。第３埋込部ＧＥ３は、ソース領域ＳＲからドレイン領域ＤＲＡに向かう方向に交差する方向（チャネル幅方向）に沿って延在していてもよい。図２２に示すように、第１埋込部ＧＥ１及び第２埋込部ＧＥ２がソース領域ＳＲからドレイン領域ＤＲＡに向かう方向に沿って第１部分ＩＳＯ１まで延在している場合には、第３埋込部ＧＥ３は、第１埋込部ＧＥ１及び第２埋込部ＧＥ２の間に配置されていてもよい。
第３埋込部ＧＥ３は、図１８に示すように、第１埋込部ＧＥ１及び第２埋込部ＧＥ２と分離して形成されていてもよい。すなわち、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の各々は、分離して形成されていてもよい。但し、図２３に示すように、第３埋込部ＧＥ３は、第１埋込部ＧＥ１及び第２埋込部ＧＥ２と一体に形成されていてもよい。
図１８に示すように、第３埋込部ＧＥ３は、チャネル幅方向におけるドレイン領域ＤＲＡの端よりも外側まで、チャネル幅方向に沿って延在していてもよい。図２４に示すように、第３埋込部ＧＥ３は、ドレイン領域ＤＲＡを取り囲むように配置されていてもよい。
以下に、第２実施形態に係る半導体装置の製造方法について、図を参照して説明する。第２実施形態に係る半導体装置の製造方法は、フロントエンド工程Ｓ１と、バックエンド工程Ｓ２とを有している。
フロントエンド工程Ｓ１は、第１注入工程Ｓ１１と、絶縁分離膜形成工程Ｓ１２と、ゲート絶縁膜形成工程Ｓ１３と、ゲート電極形成工程Ｓ１４と、第２注入工程Ｓ１５と、サイドウォールスペーサ形成工程Ｓ１６と、第３注入工程Ｓ１７とを有している。バックエンド工程Ｓ２は、層間絶縁膜形成工程Ｓ２１と、コンタクトプラグ形成工程Ｓ２２と、配線形成工程Ｓ２３とを有している。これらの点において、第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る半導体装置の製造方法と同様である。
しかしながら、第２実施形態に係る半導体装置の製造方法は、ゲート電極形成工程Ｓ１４の詳細が、第１実施形態に係る半導体装置の製造方法と異なっている。
図２５Ａ及び図２５Ｂに示すように、ゲート電極形成工程Ｓ１４においては、第１埋込部ＧＥ１と、第２埋込部ＧＥ２と、第３埋込部ＧＥ３とを有するゲート電極ＧＥが形成される。ゲート電極ＧＥの形成においては、第１に、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に溝ＴＲ１及び溝ＴＲ２の形成が行われ、第１部分ＩＳＯ１に溝ＴＲ３の形成が行われる。溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の形成は、例えば、フォトレジストをマスクとしたＲＩＥ等の異方性エッチングにより行われる。
ゲート電極ＧＥの形成においては、第２に、ゲート電極ＧＥを構成する材料の成膜が行われる。ゲート電極ＧＥを構成する材料の成膜は、例えばＣＶＤ等により行われる。これにより、ゲート電極ＧＥを構成する材料が、ゲート絶縁膜ＧＯ上、絶縁分離膜ＩＳＯ上並びに溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３内に成膜される。
ゲート電極ＧＥの形成においては、第３に、成膜されたゲート電極ＧＥのパターンニングが行われる。成膜されたゲート電極ＧＥのパターンニングは、例えばフォトリソグラフィにより行われる。以上により、第１埋込部ＧＥ１、第２埋込部ＧＥ２及び第３埋込部ＧＥ３を有するゲート電極ＧＥが形成される。
以下に、第２実施形態に係る半導体装置の効果について説明する。上記のとおり、第３埋込部ＧＥ３は、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれたドリフト領域ＤＲＩに対向するように配置されている。そのため、ゲート電極ＧＥとドリフト領域ＤＲＩとの間に電位差が生じた場合、第２部分ＩＳＯ２及び第３部分ＩＳＯ３に挟み込まれたドリフト領域ＤＲＩには、３方向から空乏層が延びることになる。したがって、第２実施形態に係る半導体装置によると、第１部分ＩＳＯ１のソース領域ＳＲ側の端近傍に生じる電界集中がさらに緩和され、ホットキャリア注入をさらに抑制することができる。
第２実施形態に係る半導体装置において、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３が一体に形成されている場合、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３を形成する際に用いられるフォトレジストの開口形状が複雑になる。その結果、当該フォトレジストの形状が不安定化するおそれがある。
他方、第２実施形態に係る半導体装置において、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３の各々が分離して形成されている場合、溝ＴＲ１、溝ＴＲ２及び溝ＴＲ３に用いられるフォトレジストの開口形状を単純化することができる。その結果、当該フォトレジストの形状の安定化を図ることができる。その結果、第１埋込部ＧＥ１、第２埋込部ＧＥ２及び第３埋込部ＧＥ３の寸法精度を向上させることができる。
部分的に第３埋込部ＧＥ３が設けられていると、部分によってフィールドプレート効果に差が出てしまう。すなわち、第３埋込部ＧＥ３が設けられている位置においては耐圧が低くなる一方、第３埋込部ＧＥ３が設けられていない部分においては耐圧が低くなりにくいため、ブレークダウン時の電界バランスが悪くなり、トランジスタ自体が破壊されやすくなる（ブレークダウン後に流せる電流が少なくなる）。第２実施形態に係る半導体装置において、第３埋込部ＧＥ３がチャネル幅方向におけるドレイン領域ＤＲＡ端よりも外側までチャネル幅方向に沿って延在している場合（又は第３埋込部ＧＥ３がドレイン領域ＤＲＡを取り囲むように配置されている場合）、第１埋込部ＧＥ１、第２埋込部ＧＥ２及び第３埋込部ＧＥ３によるソース−ドレイン間におけるオフ耐圧への影響（フィールドプレート効果）を均一化することができ、ブレークダウン時のトランジスタ自体が破壊されてしまう（ブレークダウン後に流せる電流が少なくなる）ことを抑制できる。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＬＣ アナログ回路、ＢＣＲ ボディコンタクト領域、ＢＲ ボディ領域、ＢＲ１ 第１部分、ＢＲ２ 第２部分、ＣＨ コンタクトホール、ＣＰ コンタクトプラグ、Ｄ１，Ｄ２，Ｄ３ 深さ、ＤＲＡ ドレイン領域、ＤＲＣ ドライバ回路、ＤＲＩ ドリフト領域、ＦＳ 第１面、ＧＥ ゲート電極、ＧＥ１ 第１埋込部、ＧＥ２ 第２埋込部、ＧＥ３ 第３埋込部、ＧＯ ゲート絶縁膜、ＩＬＤ 層間絶縁膜、ＩＯＣ 入出力回路、ＩＳ 絶縁体、ＩＳＯ 絶縁分離膜、ＩＳＯ１ 第１部分、ＩＳＯ２ 第２部分、ＩＳＯ３ 第３部分、ＬＧＣ ロジック回路、Ｍ 中間点、ＰＤＣ プリドライバ回路、ＰＷＣ 電源回路、Ｓ１ フロントエンド工程、Ｓ２ バックエンド工程、Ｓ１１ 第１注入工程、Ｓ１２ 絶縁分離膜形成工程、Ｓ１３ ゲート絶縁膜形成工程、Ｓ１４ ゲート電極形成工程、Ｓ１５ 第２注入工程、Ｓ１６ サイドウォールスペーサ形成工程、Ｓ１７ 第３注入工程、Ｓ２１ 層間絶縁膜形成工程、Ｓ２２ コンタクトプラグ形成工程、Ｓ２３ 配線形成工程、ＳＲ ソース領域、ＳＲ１ 第１部分、ＳＲ２ 第２部分、ＳＳ 第２面、ＳＵＢ 半導体基板、ＳＷＳ サイドウォールスペーサ、ＴＲ，ＴＲ１，ＴＲ２，ＴＲ３ 溝、Ｗ１，Ｗ２，Ｗ３ 幅、ＷＬ 配線。

Claims (8)

  1. 第１面と、前記第１面の反対面である第２面とを有する半導体基板と、
    前記第１面に配置される絶縁分離膜と、
    ゲート電極とを備え、
    前記半導体基板は、前記第１面に接して配置されるソース領域と、前記第１面に接して配置されるドレイン領域と、前記ドレイン領域を取り囲むように前記第１面に接して配置されるドリフト領域と、前記ドリフト領域及び前記ソース領域に挟み込まれ、かつ前記ソース領域を取り囲むように前記第１面に接して配置されるボディ領域とを有し、
    前記ソース領域、前記ドレイン領域及び前記ドリフト領域は、第１導電型であり、
    前記ボディ領域は、前記第１導電型の反対の導電型である第２導電型であり、
    前記絶縁分離膜は、平面視において前記ドリフト領域の内側に配置される第１部分と、前記第１部分から前記ソース領域に向かう方向に突出する第２部分と、前記第１部分から前記ソース領域に向かう方向に突出し、前記第２部分との間で前記ドリフト領域を挟み込む第３部分とを有し、
    前記ゲート電極は、前記ソース領域と前記ドリフト領域とにより挟み込まれる前記ボディ領域の部分と絶縁されながら対向し、かつ前記第２部分及び前記第３部分の上に延在するように配置され、
    前記ゲート電極は、前記第２部分中に埋め込まれた第１埋込部と、前記第３部分中に埋め込まれた第２埋込部と、前記第１部分中に埋め込まれた第３埋込部とを有し、
    前記第１埋込部と前記第２埋込部との間には、前記ドリフト領域が挟み込まれ、
    前記第３埋込部は、前記第２部分及び前記第３部分に挟み込まれた前記ドリフト領域と対向する、半導体装置。
  2. 前記第１埋込部及び前記第２埋込部の前記ドレイン領域側の各々の端は、前記第１部分の前記ドレイン領域側の端及び前記ドリフト領域側の端の中間点よりも前記ドリフト領域側に位置する、請求項１に記載の半導体装置。
  3. 前記第１埋込部と前記第２部分及び前記第３部分に挟み込まれた前記ドリフト領域との間に位置する前記第２部分の幅は０．３μｍ以下である、請求項１に記載の半導体装置。
  4. 前記第１埋込部の深さは、前記絶縁分離膜の深さの０．２５倍以上である、請求項１に記載の半導体装置。
  5. 前記第１埋込部は、前記第２部分において前記第２面側に向かって延在する第１の溝に埋め込まれ、
    前記第２埋込部は、前記第３部分において前記第２面側に向かって延在する第２の溝に埋め込まれ、
    前記第３埋込部は、前記第１部分において前記第２面側に向かって延在する第３の溝に埋め込まれ、
    前記第１の溝、前記第２の溝及び前記第３の溝の各々は分離している、請求項１に記載の半導体装置。
  6. 前記第３埋込部は、前記ソース領域から前記ドレイン領域に向かう方向に交差する方向であるチャネル幅方向に向かって延在し、
    前記第３埋込部の前記チャネル幅方向における端は、前記ドレイン領域の前記チャネル幅方向における端よりも外側に位置している、請求項１に記載の半導体装置。
  7. 前記第２部分は、前記ソース領域から前記ドレイン領域に向かう方向に交差する方向であるチャネル幅方向における前記ドレイン領域の端よりも外側に配置され、
    前記第３部分は、前記チャネル幅方向における前記ドレイン領域の端よりも内側に配置される、請求項１に記載の半導体装置。
  8. 半導体基板の第１面側に絶縁分離膜を形成する工程と、
    ゲート電極を形成する工程とを備え、
    前記半導体基板は、前記第１面に接して配置されるソース領域と、前記第１面に接して配置されるドレイン領域と、前記ドレイン領域を取り囲むように前記第１面に接して配置されるドリフト領域と、前記ドリフト領域及び前記ソース領域に挟み込まれ、かつ前記ソース領域を取り囲むように前記第１面に接して配置されるボディ領域とを有し、
    前記ソース領域、前記ドレイン領域及び前記ドリフト領域は、第１導電型であり、
    前記ボディ領域は、前記第１導電型の反対の導電型である第２導電型であり、
    前記絶縁分離膜は、平面視において前記ドリフト領域の内側に配置される第１部分と、前記第１部分から前記ソース領域に向かう方向に突出する第２部分と、前記第１部分から前記ソース領域に向かう方向に突出し、前記第２部分との間で前記ドリフト領域を挟み込む第３部分とを有し、
    前記ゲート電極は、前記ドリフト領域及び前記ソース領域に挟み込まれる前記ボディ領域の部分と絶縁されながら対向し、かつ第１埋込部と、第２埋込部と、第３埋込部とを有し、
    前記ゲート電極を形成する工程は、
    前記第２部分に第１の溝を形成する工程と、
    前記第３部分に第２の溝を形成する工程と、
    前記第１部分に第３の溝を形成する工程と、
    前記第１の溝に前記第１埋込部を埋め込む工程と、
    前記第２の溝に前記第２埋込部を埋め込む工程と、
    前記第３の溝に前記第３埋込部を埋め込む工程とを有する、半導体装置の製造方法。
JP2016255178A 2016-12-28 2016-12-28 半導体装置及びその製造方法 Active JP6726092B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016255178A JP6726092B2 (ja) 2016-12-28 2016-12-28 半導体装置及びその製造方法
US15/845,628 US10483391B2 (en) 2016-12-28 2017-12-18 Semiconductor device and method for manufacturing the same
CN201711458966.XA CN108336134B (zh) 2016-12-28 2017-12-28 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016255178A JP6726092B2 (ja) 2016-12-28 2016-12-28 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2018107382A JP2018107382A (ja) 2018-07-05
JP6726092B2 true JP6726092B2 (ja) 2020-07-22

Family

ID=62630171

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016255178A Active JP6726092B2 (ja) 2016-12-28 2016-12-28 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US10483391B2 (ja)
JP (1) JP6726092B2 (ja)
CN (1) CN108336134B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10424647B2 (en) 2017-10-19 2019-09-24 Texas Instruments Incorporated Transistors having gates with a lift-up region
CN112909095B (zh) * 2021-01-21 2024-03-19 上海华虹宏力半导体制造有限公司 Ldmos器件及工艺方法
JP2023137588A (ja) * 2022-03-18 2023-09-29 株式会社デンソー 半導体装置
CN114899103B (zh) * 2022-07-13 2022-09-13 北京芯可鉴科技有限公司 碳化硅ldmosfet器件制造方法及碳化硅ldmosfet器件
CN115863406A (zh) * 2023-03-02 2023-03-28 广州粤芯半导体技术有限公司 横向扩散金属氧化物半导体器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4590884B2 (ja) 2003-06-13 2010-12-01 株式会社デンソー 半導体装置およびその製造方法
JP2009049260A (ja) 2007-08-22 2009-03-05 Seiko Instruments Inc トレンチ構造を利用した横型高駆動能力半導体装置
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
CN103633139B (zh) * 2012-08-23 2018-03-13 联华电子股份有限公司 高压金属氧化物半导体晶体管元件
US9806147B2 (en) * 2014-01-27 2017-10-31 Renesas Electronics Corporation Semiconductor device
JP6279346B2 (ja) * 2014-02-27 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置
JP6284421B2 (ja) * 2014-05-09 2018-02-28 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP2018107382A (ja) 2018-07-05
US10483391B2 (en) 2019-11-19
US20180182890A1 (en) 2018-06-28
CN108336134A (zh) 2018-07-27
CN108336134B (zh) 2023-05-05

Similar Documents

Publication Publication Date Title
JP6726092B2 (ja) 半導体装置及びその製造方法
TWI374474B (en) High voltage lateral fet structure with improved on resistance performance
US7482662B2 (en) High voltage semiconductor device utilizing a deep trench structure
CN105264667A (zh) 碳化硅半导体装置及其制造方法
JP5938272B2 (ja) トランジスタ及びその製造方法
US10340338B2 (en) Semiconductor device
JP2018056463A (ja) 半導体装置及びその製造方法
CN108400166B (zh) 在端子降低表面电场区域中具有端子沟槽的功率晶体管
JP2006013303A (ja) 半導体装置及びその製造方法
US10453958B2 (en) Semiconductor device and manufacturing method for semiconductor device
US11038051B2 (en) Semiconductor device and method of manufacturing the same
US8878294B2 (en) Semiconductor device having a drain-gate isolation portion
US10658505B1 (en) High voltage device and a method for forming the high voltage device
JP2005332993A (ja) 半導体装置および半導体装置の製造方法
JP2013251497A (ja) 半導体装置及びその製造方法
JP2006351745A (ja) 半導体装置の製造方法
JP5390760B2 (ja) 半導体装置の製造方法および半導体装置
JP2019192741A (ja) 半導体装置及び半導体装置の製造方法
JP2022186304A (ja) 半導体装置
US9806149B2 (en) Semiconductor device and method of manufacturing the semiconductor device
Chen et al. An enabling device technology for future superjunction power integrated circuits

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190520

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200623

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200626

R150 Certificate of patent or registration of utility model

Ref document number: 6726092

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150