JP6696328B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

Description

本発明は、ディープ層およびガードリング層を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。

従来より、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣのパワーデバイスとしては、例えばＭＯＳＦＥＴやショットキーダイオードなどが提案されている（例えば、特許文献１参照）。

ＳｉＣのパワーデバイスでは、ＭＯＳＦＥＴやショットキーダイオード等のパワー素子が形成されるセル部と、セル部の周囲を囲むガードリング部とが備えられる。セル部とガードリング部との間には、これらの間を繋ぐための繋ぎ部が設けられる。そして、ガードリング部を含む外周領域において、半導体基板の表面を窪ませた凹部とすることで、基板の厚み方向において、セル部および繋ぎ部が島状に突出したメサ部となるようにしている。

特開２０１１−１０１０３６号公報

上記のようにセル部とガードリング部の間に繋ぎ部を備えつつ、ガードリング部を含む外周領域において凹部を形成し、セル部および繋ぎ部を島状に突出させたメサ部とする場合、例えば図１０に示す構造とすることが考えられる。

この図に示すように、ｎ⁺型ＳｉＣ基板Ｊ１の上にｎ^-型ドリフト層Ｊ２を形成した半導体基板を用いて、ＭＯＳＦＥＴなどで構成されるパワー素子Ｊ３が形成されるセル部とガードリング部とを形成している。セル部には、パワー素子Ｊ３の耐圧向上のためのｐ型ディープ層Ｊ４を複数本ストライプ状に形成しており、ガードリング部にはｐ型層にて構成されるｐ型ガードリングＪ５を枠形状で形成している。そして、セル部とガードリング部との間に繋ぎ部を備え、繋ぎ部に電界緩和用のｐ型繋ぎ層Ｊ６を形成することで、繋ぎ部において等電位線が終端しないようにし、電界集中を抑制している。また、この繋ぎ部において、半導体基板の表面側に形成された層間絶縁膜Ｊ７の上に電極パッドＪ８を配置した電極パッド部を備え、パワー素子Ｊ３の所望箇所、例えばゲート電極と外部との電気的接続が行えるようにしている。

さらに、ガードリング部に凹部Ｊ９を形成し、ｎ^-型ドリフト層Ｊ２の表面を露出させてこの上に層間絶縁膜Ｊ７が形成されるようにし、ｎ⁺型ＳｉＣ基板Ｊ１の厚み方向において、凹部Ｊ９の内側がガードリング部よりも突出したメサ部となるようにしている。

このような構造において、ｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６およびｐ型ガードリングＪ５については、ｎ^-型ドリフト層Ｊ２に対してｐ型不純物をイオン注入によって形成することができる。

しかしながら、ＳｉＣではイオン注入による飛程が短く、深い位置までイオン注入を行うことが難しい。これらｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６およびｐ型ガードリングＪ５を深い位置まで形成するには、これらをイオン注入ではなくエピタキシャル成長によるエピタキシャル膜によって構成することが必要である。すなわち、トレンチ内にエピタキシャル膜を埋め込んだのち、トレンチ外の部分のエピタキシャル膜をエッチバックして取り除くことで、ｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６およびｐ型ガードリングＪ５を形成するのである。

ところが、エピタキシャル膜を用いる場合、ｐ型ディープ層Ｊ４やｐ型ガードリングＪ５のように幅が狭いものと比較してｐ型繋ぎ層Ｊ６の幅が大きいことから、ｐ型繋ぎ層Ｊ６の厚みが薄くなったり、ｐ型繋ぎ層Ｊ６が無くなる領域が発生するという問題が生じた。このため、パワーデバイスとして要求される耐圧を得ることができなかった。

これを防ぐために、本発明者らは、ｐ型繋ぎ層Ｊ６を幅広とするのではなく、ｐ型ディープ層Ｊ４やｐ型ガードリングＪ５と同等幅の幅狭のものによって構成することについて検討した。このように、ｐ型繋ぎ層Ｊ６を幅狭のものにすると、ｐ型繋ぎ層Ｊ６を構成するためのトレンチ内へのエピタキシャル膜の埋込みを良好に行うことが可能となる。ただし、ガードリング部においては、電界集中を緩和して等電位線がよりセル部の外周側に向かうように、ｐ型ガードリングＪ５の間隔を外周に向かうに連れて大きくすることが望ましい。また、ｐ型繋ぎ層Ｊ６については、電界緩和の役割をより確実に果たせるように、ｐ型繋ぎ層Ｊ６の間隔をｐ型ディープ層Ｊ４の間隔やｐ型ガードリングＪ５の間隔よりも狭くすることが望ましい。

しかしながら、このような間隔設計を行った場合、ｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６およびｐ型ガードリングＪ５を形成するためにエピタキシャル膜を成膜したときに、膜厚にバラツキが生じる事が確認された。

具体的には、まず図１１（ａ）に示すように、ｎ^-型ドリフト層Ｊ２に対してトレンチＪ１０を形成する。この後、トレンチＪ１０内をエピタキシャル膜で埋め込んだのちエッチバックしてｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６およびｐ型ガードリングＪ５を形成することになる。このとき、理想的には、図１１（ｂ）に示すように、ｎ^-型ドリフト層Ｊ２に加えてｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６およびｐ型ガードリングＪ５の表面が同一平面になっているのが好ましい。

ところが、ガードリング部において、ｐ型ガードリングＪ５の間隔を外周に向かうに連れて徐々に大きくする構造にすると、図１１（ｃ）に示すように、ガードリング部ではトレンチＪ１０が疎となって、エピタキシャル膜Ｊ１１の膜厚が他の部分よりも大きくなる。このため、図１１（ｄ）に示すように、エッチバックしたときに、ガードリング部ではエピタキシャル膜Ｊ１１が残渣として残ってしまうことがある。したがって、ガードリング部としての機能を果たせなくなり、電界緩和が行えなくなって素子耐圧を低下させることになる。エッチバック量を増加させれば残渣を取り除くこともできるが、その場合、セル部や繋ぎ部においてｎ^-型ドリフト層Ｊ２やｐ型ディープ層Ｊ４およびｐ型繋ぎ層Ｊ６が薄くなってしまい、耐圧低下を招いてしまう。このため、パワーデバイスとして要求される耐圧を得ることができなくなる可能性がある。

また、ｐ型繋ぎ層Ｊ６の間隔をｐ型ディープ層Ｊ４やｐ型ガードリングＪ５の間隔よりも狭くする場合には、繋ぎ部においてトレンチＪ１０が密となり、エピタキシャル膜Ｊ１１の膜厚が他の部分よりも小さくなる。このため、エッチバックしたときに、表面から同じエッチング量だけ除去されることから、繋ぎ部が凹んだ形状になる。この場合、ガードリング部における残渣を取り除こうとしてエッチバック量を増加させると、繋ぎ部においてｎ^-型ドリフト層Ｊ２やｐ型繋ぎ層Ｊ６が尚更に薄くなり、さらに耐圧低下を招く可能性がある。

本発明は上記点に鑑みて、耐圧を確保することができるパワー素子を備えたＳｉＣ半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載のＳｉＣ半導体装置では、第１または第２導電型の基板（１、１０１）、および、基板の表面側に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層（２、１０２）を有した構成において、セル部に加えて、該セル部の外周を囲むガードリング部およびガードリング部とセル部との間に位置する繋ぎ部を含む外周部が形成されている。セル部もしくはセル部および繋ぎ部には、ドリフト層にストライプ状に形成された複数のライン状の第１トレンチ（５ａ、３０ａ、１０３ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型層（５、３１、１０３）が備えられている。また、セル部には、第２導電型層に電気的に接続された第１電極（９、１０６）と、基板の裏面側に形成された第２電極（１１、１０７）と、を備え、第１電極と第２電極との間に電流を流す縦型の半導体素子が備えられている。ガードリング部もしくはガードリング部および繋ぎ部には、ドリフト層の表面から形成されていると共にセル部を囲む複数の枠形状とされた第２トレンチ（２１ａ、３０ａ、１０４ａ、１０５ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型リング（２１、３２、１０４、１０５）が備えられている。そして、第２導電型リングのうち外周側に位置している少なくとも一部がガードリング部に備えられるガードリング（２１、１０４）とされていると共に、該ガードリングのうちの少なくとも一部がライン状とされたリング部（２１２、１０４２）とされ、第２導電型リングのうちリング部よりも内側では、該第２導電型リングがドットライン状で構成されたドットライン部（２１１、３２２、１０４１、１０５２）が複数本備えられている共に、該ドットライン部同士の間隔がリング部同士の間隔よりも狭くされ、かつ、ガードリングのうち最も内周側に位置しているものとその１つ外側のものとの間隔が第２導電型層同士の間隔よりも小さくされている。

このような構成によれば、ドットリング部およびリング部において、単位面積当たりのトレンチの形成面積の差を小さくすることができる。このため、第２導電型層を形成する際に、単位面積当たりのトレンチ内に入り込む第２導電型層の量の差も小さくなる。これにより、セル部や外周部の上に形成される第２導電型層の厚みを均一化することが可能となる。このためて、第２導電型層をエッチバックする際に、ガードリング部に第２導電型層が残渣として残ってしまうことを抑制することが可能となる。よって、耐圧を確保することができる半導体素子を備えたＳｉＣ半導体装置とすることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

第１実施形態にかかるＳｉＣ半導体装置の上面レイアウトを模式的に示した図である。 図１のII−II断面図である。 第１実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。 図３に続くＳｉＣ半導体装置の製造工程を示した断面図である。 マスクずれが発生した場合のＳｉＣ半導体装置の上面レイアウトを示した図である。 マスクずれが発生した場合において、ｐ型繋ぎ層の枠状部およびｐ型ガードリングをすべてライン状で構成した場合の上面レイアウトを示した図である。 参考例として繋ぎ層の幅を大きくした場合の製造工程中の様子を示した断面図である。 第２実施形態にかかるＳｉＣ半導体装置の断面図である。 第３実施形態にかかるＳｉＣ半導体装置の上面レイアウトを模式的に示した図である。 図８中のIX−IX断面図である。 本発明者らが検討を行ったＳｉＣ半導体装置の断面図である。 本発明者らが検討を行ったＳｉＣ半導体装置の製造工程中の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。ここでは半導体素子で構成されるパワー素子としてトレンチゲート構造の反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。

図１に示すＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴが形成されるセル部と、このセル部を囲む外周部とを有した構成とされている。外周部は、ガードリング部と、ガードリング部よりも内側、つまりセル部とガードリング部との間に配置される繋ぎ部とを有した構成とされている。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。

図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ⁺型基板１を用いて形成され、ｎ⁺型基板１の主表面上にＳｉＣからなるｎ^-型ドリフト層２とｐ型ベース領域３、および、ｎ⁺型ソース領域４が順にエピタキシャル成長させられている。

ｎ⁺型基板１は、例えばｎ型不純物濃度が１．０×１０¹⁹／ｃｍ³とされ、表面が（０００１）Ｓｉ面とされている。ｎ^-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０¹⁶／ｃｍ³とされている。

また、ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０¹⁷／ｃｍ³程度とされ、厚みが３００ｎｍで構成されている。ｎ⁺型ソース領域４は、ｎ^-型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０¹⁸〜１．０×１０¹⁹／ｃｍ³、厚さ０．５μｍ程度で構成されている。

セル部では、ｎ⁺型基板１の表面側においてｐ型ベース領域３およびｎ⁺型ソース領域４が残されており、ガードリング部では、これらｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ^-型ドリフト層２に達するように凹部２０が形成されている。このような構造とすることでメサ構造が構成されている。

また、セル部では、ｎ⁺型ソース領域４やｐ型ベース領域３を貫通してｎ^-型ドリフト層２に達するようにｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされている。具体的には、ｐ型ディープ層５は、ｎ^-型ドリフト層２に複数本が等間隔に配置され、図１に示すように、互いに交点なく離れて配置されたストライプ状のトレンチ５ａ内に備えられ、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ５ａがディープトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。なお、図１に示されるｐ型ディープ層５や後述するトレンチゲート構造および繋ぎ層３０などについては、実際には図示した数以上に備えられているが、簡略化の為に本数を少なくして記載してある。

例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が例えば１．０×１０¹⁷〜１．０×１０¹⁹ｃｍ³、幅０．７μｍ、深さ２．０μｍ程度で構成されている。ｐ型ディープ層５は、図１に示すようにセル部の一端から他端に渡って形成されている。そして、後述するトレンチゲート構造と同方向を長手方向として延設され、トレンチゲート構造の両端よりも更にセル部の外側に延設された後述するｐ型繋ぎ層３０とつながっている。

ｐ型ディープ層５の延設方向については任意であるが、＜１１−２０＞方向に延設し、トレンチ５ａのうち長辺を構成している対向する両壁面が同じ（１−１００）面となるようにすると、埋込エピ時の成長が両壁面で等しくなる。このため、均一な膜質にできると共に、埋込み不良の抑制効果も得られる。

また、ｐ型ベース領域３およびｎ⁺型ソース領域４を貫通してｎ^-型ドリフト層２に達するように、例えば幅が０．８μｍ、深さが１．０μｍのゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ⁺型ソース領域４が配置されている。ゲートトレンチ６は、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１に示すように、ゲートトレンチ６は、複数本がそれぞれｐ型ディープ層５の間に挟まれるように配置され、それぞれが平行に等間隔で並べられることでストライプ状とされている。

さらに、ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ⁺型ソース領域４とｎ^-型ドリフト層２との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め尽くされている。

また、ｎ⁺型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の表面には、層間絶縁膜１０を介して第１電極に相当するソース電極９や電極パッド部に配置されたゲートパッド４０が形成されている。ソース電極９およびゲートパッド４０は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ（具体的にはｎ⁺型ソース領域４やｎ型ドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ（具体的にはｐ型ディープ層５）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲートパッド４０は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じて、ソース電極９はｎ⁺型ソース領域４およびｐ型ディープ層５と電気的に接触させられ、ゲートパッド４０はゲート電極８と電気的に接触させられている。

さらに、ｎ⁺型基板１の裏面側にはｎ⁺型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数セル配置されることでセル部が構成されている。

一方、ガードリング部では、上記したように、ｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ^-型ドリフト層２に達するように凹部２０が形成されている。このため、セル部から離れた位置ではｎ⁺型ソース領域４およびｐ型ベース領域３が除去されて、ｎ^-型ドリフト層２が露出させられている。そして、ｎ⁺型基板１の厚み方向において、凹部２０よりも内側に位置するセル部や繋ぎ部が島状に突き出したメサ部となっている。

また、凹部２０の下方に位置するｎ^-型ドリフト層２の表層部には、セル部を囲むように、複数本（図１中では８本記載してある）のｐ型ガードリング２１が備えられている。本実施形態の場合、ｐ型ガードリング２１を四隅が丸められた四角形状としているが、円形状など他の枠形状で構成されていても良い。ｐ型ガードリング２１は、ｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ^-型ドリフト層２に達するトレンチ２１ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ２１ａがガードリングトレンチに相当するものである。

ｐ型ガードリング２１は、本実施形態では四隅が丸められた四角形状とされている。ｐ型ガードリング２１を構成する各部は、上記したｐ型ディープ層５と同様の構成とされている。ｐ型ガードリング２１は、上面形状がセル部および繋ぎ部を囲む枠形状のドットライン状やライン状とされている点や幅が外周に向かうに連れて大きくされている点において、直線状で一定幅に形成されたｐ型ディープ層５と異なっているが、他は同様である。具体的には、ｐ型ガードリング２１のうち内周側の部分をドットライン部２１１とし、それよりも外周側の部分をリング部２１２としている。

ドットライン部２１１は、例えば短冊状とされた複数のドット部２１１ａが枠形状に並べられることで構成されている。各ドット部２１１ａの寸法については任意であるが、角部を丸めた四角形状とされるガードリング部のうち直線状部分に位置している各ドット部２１１ａａを同寸法の長方形状、円弧状部分に位置している各ドット部２１１ａｂを同寸法の円弧状としている。例えば、各ドット部２１１ａａは、幅が０．７μｍ、長手方向寸法が３μｍとされ、各ドット部２１１ａｂは、幅が０．７μｍ、幅方向の中心位置での円弧寸法が３μｍとされている。また、同じラインのドットライン部２１１における各ドット部２１１ａａ、２１１ａｂの間の間隔については、隣り合うドットライン部２１１同士の間隔よりも狭くされている。

また、ドットライン部２１１が構成する枠形状のラインが複数本構成されている。例えば、ドットライン部２１１同士の間隔が１μｍとされている。そして、隣り合うドットライン部２１１では、ドットライン部２１１の中心から放射方向において、各ドットライン部２１１を構成するドット部２１１ａ同士の間、つまりドット部２１１ａではない隙間部同士が一直線上に並ばないようにされている。以下、各ドット部２１１ａの間の隙間部を単に隙間部という。例えば、ドットライン部２１１の中心から放射方向において、１つ内周側に配置されたドットライン部２１１の各隙間部とその１つ外周側に配置されたドットライン部２１１の各ドット部２１１ａの長手方向中心とが一直線上に位置するようにレイアウトされている。

また、セル部の周囲においては、より内周側、つまりセル部側の電界集中を緩和して等電位線がより外周側に向かうように、ｐ型ガードリング２１の間隔をセル部側で狭くしつつ外周側に向かうほど大きくするのが好ましい。このため、本実施形態では、枠形状とされた複数のドットライン部２１１のうちの隣り合うもの同士の間隔をｐ型ディープ層５同士の間隔やリング部２１２同士の間隔以下としている。例えば、複数のドットライン部２１１のうちの隣り合うもの同士の間隔を約１μｍとしている。そして、リング部２１２同士の間隔がｐ型ディープ層５同士の間隔以下となるようにしている。

なお、本実施形態では、ドットライン部２１１の幅、つまりドットライン部２１１の中心から放射方向における各ドット部２１１ａの幅やリング部２１２の幅を一定幅としているが、異なっていても良い。例えば、ドットライン部２１１の中心から外周側に向かうに連れて、各ドット部２１１ａの幅やリング部２１２の幅が広がる構造とされていても良い。また、リング部２１２同士の間隔について、本実施形態では一定間隔としているが、リング部２１２の中心から外周側に向かうに連れて徐々に大きくなるような設計としても良い。

このように、ガードリング部のうちの内周側をドットライン部２１１で構成すると共に外周側をリング部２１２で構成するようにしている。このため、ドットライン部２１１同士の間隔の方がリング部２１２同士の間隔よりも狭くなるようにしても、ガードリング部の中心から外周側に向かう放射方向において単位面積当たりのｐ型層とされる面積を均一化することができる。つまり、ガードリング部のうちドットライン部２１１が形成される内周側でもリング部２１２が形成される外周側でも、単位面積あたりのｐ型層とされる面積をほぼ等しくできる。

なお、図示していないが、必要に応じてｐ型ガードリング２１よりも外周にＥＱＲ構造が備えられることにより、セル部を囲む外周耐圧構造が備えられたガードリング部が構成されている。

さらに、セル部からガードリング部に至るまでの間を繋ぎ部として、繋ぎ部において、ｎ^-型ドリフト層２の表層部にｐ型繋ぎ層３０が形成されている。本実施形態の場合、図１に示すように、セル部を囲むように繋ぎ部が形成されており、さらに繋ぎ部の外側を囲むように、上記したように四隅が丸められた四角形状のｐ型ガードリング２１が複数本形成されている。ｐ型繋ぎ層３０は、セル部に形成されるｐ型ディープ層５と平行に複数本並べてストライプ状に配置された直線状部３１と、ｐ型ディープ層５および直線状部３１を囲むように１本または複数本並べて形成された枠状部３２とを有した構成とされている。

直線状部３１は、セル部と枠状部３２との間の領域において、ｎ^-型ドリフト層２内にｐ型層が形成されていないために等電位線が過剰にせり上がる場所が発生しないように、セル部と枠状部３２との間に形成される。ｐ型ディープ層５の長手方向に対する垂直方向におけるセル部と枠状部３２との間では、複数本の直線状部３１がｐ型ディープ層５と並行に並べて配置されている。ｐ型ディープ層５の長手方向におけるセル部と枠状部３２との間では、直線状部３１がｐ型ディープ層５の先端につなげられるように形成されている。このように、セル部と枠状部３２との間に直線状部３１が配置され、直線状部３１と枠状部３２との間の距離がｐ型ディープ層５同士の間隔と同じもしくはそれより小さくなるようにしてある。

枠状部３２は、四隅が丸められた四角形状とされており、セル部および直線状部３１の周囲を囲んでいる。具体的には、枠状部３２は、ガードリング部と同心状に配置されている。本実施形態では枠状部３２を複数本備え、内周側のものをライン状のリング部３２１とし、外周側のものをドットライン状のドットライン部３２２としている。リング部３２１の構成については、ガードリング部におけるリング部２１２と同様である。ドットライン部３２２の構成については、ガードリング部におけるドットライン部２１１と同様である。

これら直線状部３１と枠状部３２とによって構成された各ｐ型繋ぎ層３０は、ｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ^-型ドリフト層２に達するトレンチ３０ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ３０ａが繋ぎトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。ｐ型繋ぎ層３０は、ｐ型ベース領域３に接触させられていることから、ソース電位に固定される。

本実施形態の場合、ｐ型繋ぎ層３０のうちの直線状部３１については、ｐ型ディープ層５と同じ幅とされ、直線状部３１同士の間隔がｐ型ディープ層５同士の間隔と同じとされている。枠状部３２については、リング部３２１はガードリング部におけるリング部２２１と同じ幅、同じ間隔とされ、ドットライン部３２２はガードリング部におけるドットライン部２１１と同じ幅、同じ間隔とされている。

このように、繋ぎ部のうちの内周側をリング部３２１で構成すると共に外周側をドットライン部３２２で構成するようにしている。このため、ドットライン部３２２同士の間隔の方がリング部３２１同士の間隔よりも狭くなるようにしても、枠状部３２の中心から外周側に向かう放射方向において単位面積当たりのｐ型層とされる面積を均一化することができる。つまり、ガードリング部のうちドットライン部３２２が形成される内周側でもリング部３２１が形成される外周側でも、単位面積あたりのｐ型層とされる面積をほぼ等しくできる。

なお、ここでは枠状部３２をｐ型ガードリング２１と区別して説明したが、枠状部３２とｐ型ガードリング２１とによって、同心状とされた複数の枠形状のｐ型リングが構成されていると言える。つまり、ｐ型リングのうち凹部２０より内周側に配置された部分が枠状部３２を構成し、凹部２０内に形成された部分がｐ型ガードリング２１を構成していると言える。そして、凹部２０の境界位置、つまりメサ部とガードリング部との境界位置となる場所で、ｐ型リングをドットライン状のドットライン部２１１、３２２としている。さらに、ｐ型リングの間隔については、リング部２１２、３２１において大きくなり、ドットライン部２１１、３２２において小さくなるようにしている。このため、ｐ型リングが形成された領域では、ｐ型リングの中心から放射方向において、単位面積当たりのｐ型リングの形成面積が均一となるようにできる。

このようなｐ型繋ぎ層３０を形成し、かつ、ｐ型繋ぎ層３０同士の間隔を上記のように設定することで、ｐ型繋ぎ層３０のうちの直線状部３１や枠状部３２の間において等電位線が過剰にせり上がることを抑制できる。これにより、ｐ型繋ぎ層３０の間において電界集中が発生する部位が形成されることを抑制でき、耐圧低下を抑制することが可能となる。

なお、各直線状部３１における長手方向の両端、つまり直線状部３１が形成されたトレンチ３０ａの両端では、直線状部３１の上面形状が半円形とされている。トレンチ３０ａの両端の上面形状を四角形状にしても良いが、角部にｎ型層が先に形成されることでｎ型化することがある。このため、各直線状部３１の両端の上面形状を半円形とすることで、ｎ型層が形成される部分を無くすことが可能となる。

また、繋ぎ部においても、ｎ⁺型ソース領域４の表面に層間絶縁膜１０が形成されている。上記したゲートパッド４０は、繋ぎ部において、層間絶縁膜１０の上に形成されている。

このように、セル部とガードリング部との間に繋ぎ部を備えた構造とし、繋ぎ部を幅狭のトレンチ３０ａ内に埋め込まれた複数本のｐ型繋ぎ層３０によって構成しているため、ｐ型繋ぎ層３０の厚みが薄くなったり、ｐ型繋ぎ層３０が無くなることはない。その反面、ｐ型繋ぎ層３０を複数に分割した構造としていることから、ｐ型繋ぎ層３０の間に等電位線がせり上がってくる可能性がある。しかしながら、ｐ型繋ぎ層３０同士の間隔を上記のように設定することで、等電位線の過剰なせり上がりを抑制でき、耐圧低下を抑制できる。

以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。このように構成されるＳｉＣ半導体装置は、ＭＯＳＦＥＴをオンするときには、ゲート電極８への印加電圧を制御することでゲートトレンチ６の側面に位置するｐ型ベース領域３の表面部にチャネル領域を形成する。これにより、ｎ⁺型ソース領域４およびｎ^-型ドリフト層２を介して、ソース電極９およびドレイン電極１１の間に電流を流す。

また、ＭＯＳＦＥＴのオフ時には、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたｐ型ディープ層５によってゲートトレンチ底部への電界の入り込みが抑制されて、ゲートトレンチ底部での電界集中が緩和される。これにより、ゲート絶縁膜７の破壊が防止される。

繋ぎ部では、等電位線のせり上がりが抑制され、ガードリング部側に向かうようにされる。

さらに、ガードリング部において、ｐ型ガードリング２１によって等電位線の間隔が外周方向に向かって広がりながら終端させられるようになり、ガードリング部でも所望の耐圧を得ることができる。したがって、所望の耐圧を得ることが可能なＳｉＣ半導体装置とすることができる。

続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図３〜図４を参照して説明する。

〔図３（ａ）に示す工程〕
まず、半導体基板として、ｎ⁺型基板１を用意する。そして、このｎ⁺型基板１の主表面上にＳｉＣからなるｎ^-型ドリフト層２、ｐ型ベース領域３およびｎ⁺型ソース領域４を順にエピタキシャル成長させる。

〔図３（ｂ）に示す工程〕
次に、ｎ⁺型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのｐ型ディープ層５、ｐ型ガードリング２１およびｐ型繋ぎ層３０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、トレンチ５ａ、２１ａ、３０ａを形成する。これにより、トレンチ５ａ、２１ａ、３０ａがそれぞれ所望のレイアウトで形成される。すなわち、トレンチ２１ａのうち外周側に位置しているものがライン状で形成され、トレンチ２１ａ、３０ａのうちライン状とされたトレンチ２１ａより内側の位置する部分がドットライン状のものを含むレイアウトで形成される。

〔図３（ｃ）に示す工程〕
マスクを除去した後、ｐ型層５０を成膜する。このとき、埋込エピにより、トレンチ５ａ、２１ａ、３０ａ内にｐ型層５０が埋め込まれることになるが、トレンチ５ａ、２１ａ、３０ａを幅が狭いライン状で形成していることから、各トレンチ５ａ、２１ａ、３０ａ内にｐ型層５０を確実に埋め込むことが可能になる。

さらに、上記したように枠状部３２やｐ型ガードリング２１のうち凹部２０の境界位置となる部分をドットライン部２１１、３２２とし、隣り合うドットライン部２１１、３２２の間隔をｐ型ディープ層５同士の間隔やリング部２１２同士の間隔よりも小さくしている。このため、枠状部３２やｐ型ガードリング２１の中心から外周側に向かう放射方向において単位面積当たりのｐ型層とされる面積を均一化することができる。このため、繋ぎ部では、等電位線のせり上がりが抑制されるように繋ぎ層３０を形成しつつ、セル部や繋ぎ部およびガードリング部の上に形成されるｐ型層５０の厚みを均一化することが可能となる。

〔図３（ｄ）に示す工程〕
ドライエッチングによってｐ型層５０のうちｎ⁺型ソース領域４の表面より上に形成された部分が取り除かれるようにエッチバックする。これにより、ｐ型ディープ層５、ｐ型ガードリング２１およびｐ型繋ぎ層３０が形成される。

このとき、上記したように、セル部や繋ぎ部およびガードリング部の上に形成されるｐ型層５０の厚みがほぼ等しくなっている。このため、エッチバック時にセル部のｐ型層５０を除去すれば、繋ぎ部やガードリング部においても残渣が残ることなくｐ型層５０を除去することが可能になる。よって、ガードリング部の上においてｐ型層５０の厚みが他の部分よりも厚くなる場合のように、ガードリング部においてｐ型層５０が残渣として残ってしまうことを抑制することが可能となる。

〔図４（ａ）に示す工程〕
ｎ⁺型ソース領域４などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ６の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで、ゲートトレンチ６を形成する。

さらに、マスクを除去したのち、再び図示しないマスクを形成し、マスクのうちの凹部２０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで凹部２０を形成する。これにより、凹部２０が形成された位置において、ｎ⁺型ソース領域４およびｐ型ベース領域３を貫通してｎ^-型ドリフト層２が露出させられ、ｎ^-型ドリフト層２の表層部に複数本のｐ型ガードリング２１が配置された構造が構成される。

なお、ここではゲートトレンチ６の凹部２０を別々のマスクを用いた別工程として形成したが、同じマスクを用いて同時に形成することもできる。

〔図４（ｂ）に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ⁺型ソース領域４の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ−Ｓｉを残すことでゲート電極８を形成する。

〔図４（ｃ）に示す工程〕
ゲート電極８およびゲート絶縁膜７の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。そして、層間絶縁膜１０の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極８の間に位置する部分、つまりｐ型ディープ層５と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１０をパターニングすることでｐ型ディープ層５およびｎ⁺型ソース領域４を露出させるコンタクトホールを形成する。

〔図４（ｄ）に示す工程〕
層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極９およびゲートパッド４０を形成する。なお、本図とは異なる断面において各セルのゲート電極８に繋がるゲート引出部が設けられている。その引出部において層間絶縁膜１０にコンタクトホールが開けられることで、ゲートパッド４０とゲート電極８との電気的接続が行われるようになっている。

この後の工程については図示しないが、ｎ⁺型基板１の裏面側にドレイン電極１１を形成するなどの工程を行うことで、本実施形態にかかるＳｉＣ半導体装置が完成する。

以上説明したように、本実施形態では、枠状部３２やｐ型ガードリング２１のうちのセル部側について他の部分よりも間隔を狭くし、間隔を狭くする部分をドットライン部２１１、３２２としている。

このように、枠状部３２やｐ型ガードリング２１のうちのセル部側の間隔を狭くすることで、セル部側の電界集中を緩和して等電位線がより外周側に向かうようにできる。また、枠状部３２やｐ型ガードリング２１のうちのセル部側をドットライン部２１１、３２２とすることで、セル部と繋ぎ部およびガードリング部において、単位面積当たりのトレンチ５ａ、２１ａ、３０ａの形成面積の差を少なくすることができる。このため、ｐ型層５０を形成する際に、単位面積当たりのトレンチ内に入り込むｐ型層５０の量の差も小さくなる。これにより、セル部や繋ぎ部およびガードリング部の上に形成されるｐ型層５０の厚みを均一化することが可能となる。よって、ｐ型層５０をエッチバックする際に、ガードリング部にｐ型層５０が残渣として残ってしまうことを抑制することが可能となり、パワーデバイスとして要求される耐圧を確保することが可能となる。

さらに、枠状部３２やｐ型ガードリング２１のうち凹部２０の境界位置をドットライン部２１１、３２２とすると、マスクずれに起因する凹部２０の形成位置ずれ、すなわちメサ部の形成位置ずれによる不具合を抑制することもできる。この理由について説明する。

枠状部３２は、本来は凹部２０の内周側となるメサ部に形成されるべきである。同様に、ｐ型ガードリング２１も、本来は凹部２０内となるガードリング部に形成されるべきである。

しかしながら、凹部２０の形成位置ずれが発生すると、図５Ａに示すように、枠状部３２の一部が凹部２０内に位置することでガードリング部にはみ出して形成される。また、ｐ型ガードリング２１の一部が凹部２０の内周側に位置することでメサ部内にはみ出して形成される。

ここで、枠状部３２は、ｐ型ベース領域３と接続されることでソース電位とされる。また、ｐ型ガードリング２１は、ｐ型ベース領域３などが除去された凹部２０内に形成され、ソース電位にはされずに例えばフローティング状態とされる。ところが、仮に、図５Ｂに示すように、枠状部３２やｐ型ガードリング２１のうち凹部２０の境界位置近傍の部分をドットライン状ではなく連続的なライン状とすると、これらが共にｐ型ベース領域３に接続されてソース電位となる。このため、ガードリング部にソース電位となる部位が存在することになり、耐圧を確保できなくなるという不具合が発生する。

これに対して、本実施形態の場合、凹部２０の境界位置となる部分において、枠状部３２やｐ型ガードリング２１をドットライン部２１１、３２２で構成している。このため、マスクずれに起因して凹部２０の形成位置ずれが生じたとしても、ドットライン部２１１、３２２を構成する各ドットが電気的に分離された状態となり、ガードリング部にソース電位となる部分がはみ出すことを抑制することが可能となる。このため、耐圧を確保することが可能となる。

参考として、ｐ型繋ぎ層３０の幅を狭くせずに、セル部からガードリング部に至るまで間の全域をｐ型繋ぎ層３０とする場合の製造工程について、図６に示す。図６（ａ）、（ｂ）に示す工程として、図３（ａ）、（ｂ）と同様の工程を行うが、このときにトレンチ３０ａの幅をセル部からガードリング部に至るまでの間の全域に相当する幅とする。この後、図６（ｃ）の工程において、図３（ｃ）と同様にｐ型層５０を成膜すると、トレンチ３０ａの幅が大きいためにｐ型層５０のうちｐ型繋ぎ層３０を構成する部分の厚みが薄くなる。この後、ｐ型層５０をエッチバックすると、繋ぎ層３０の厚みが薄くなりトレンチ３０ａ内の底部のみにｐ型層５０が残った状態となる。さらに、この後に、メサ部を覆いつつガードリング部が開口する図示しないマスクを用いたエッチングを行うと、メサ部よりも外周側において繋ぎ層３０が完全に消失し、さらにｎ^-型ドリフト層２までエッチングされた状態となる。したがって、図６（ｄ）に示すように、メサ部を構成しようとしている領域では繋ぎ層３０が薄くなり、メサ部よりも外側の領域では繋ぎ層３０が無い状態となってしまう。したがって、本実施形態のように、繋ぎ層３０の幅を狭く取ることで、繋ぎ層３０が薄くなる等の問題を解消できる。このため、パワーデバイスとして要求される耐圧を確保することが可能となる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ディープ層５などの構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図７に示すように、本実施形態では、ｐ型ディープ層５やｐ型繋ぎ層３０およびｐ型ガードリング２１の幅などの寸法や各部の間隔などについては第１実施形態と同様としているが、ｐ型ベース領域３の下方にのみｐ型ディープ層５やｐ型繋ぎ層３０を形成している。そして、ｐ型ベース領域３とソース電極９とを電気的に接続するために、ｎ⁺型ソース領域４に対してイオン注入を行うことでｐ⁺型コンタクト部３ａを形成している。これにより、ｐ⁺型コンタクト部３ａがソース電極９と電気的に接続され、ｐ型ベース領域３を通じてｐ型ディープ層５やｐ型繋ぎ層３０もソース電位となる。このような構造としても、第１実施形態と同様の効果を得ることができる。

このような構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、ｎ^-型ドリフト層２に対してトレンチ５ａ、２１ａ、３０ａを形成した後、ｐ型ベース領域３の形成前に、ｐ型層５０を形成してエッチバックを行うことになる。これにより、ｐ型ディープ層５やｐ型繋ぎ層３０およびｐ型ガードリング２１が形成される。このとき、第１実施形態と同様に、ｐ型層５０がセル部や繋ぎ部およびガードリング部において厚みがほぼ等しくできるため、ｐ型層５０をエッチバックしたときに、ガードリング部においてｐ型層５０が残渣として残ってしまうことを抑制することが可能となる。

また、ｎ⁺型ソース領域４を形成した後で、図示しないマスクを用いてｎ⁺型ソース領域４のうちｐ型ディープ層５と対応する位置にｐ型不純物のイオン注入を行うことで、ｐ⁺型コンタクト部３ａを形成する工程を行うことになる。その他の工程については、第１実施形態と同様である。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してパワー素子として縦型ＭＯＳＦＥＴに変えてジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を備えるようにしたものである。その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図８および図９に示すように、ｎ⁺型基板１０１の上にｎ^-型ドリフト層１０２が形成されている。そして、セル部には、ｎ^-型ドリフト層１０２に対してストライプ状とされたｐ型ディープ層１０３が形成され、その周囲を囲むガードリング部にはｐ型ガードリング１０４が形成されている。また、セル部とガードリング部との間における繋ぎ部においても、ｐ型繋ぎ層１０５が形成されている。

ｐ型ディープ層１０３は、ｎ^-型ドリフト層１０２に複数本が等間隔に配置されたストライプ状のトレンチ１０３ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ１０３ａがディープトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。また、ｐ型ディープ層１０３の先端は上面形状が半円形とされている。

ｐ型ガードリング１０４は、ｎ^-型ドリフト層１０２に形成されたトレンチ１０４ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ１０４ａがガードリングトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。本実施形態の場合、ｐ型ガードリング１０４のうち内周側の部分をドットライン部１０４１とし、それよりも外周側の部分をリング部１０４２としている。ドットライン部１０４１は、第１実施形態で説明したドットライン部２１１と同様の構成とされている。リング部１０４２は、第１実施形態で説明したリング部２１２と同様の構成とされている。

ｐ型繋ぎ層１０５は、ｎ^-型ドリフト層１０２に形成されたトレンチ１０５ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ１０５ａが繋ぎトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。本実施形態の場合、ｐ型繋ぎ層１０５は、セル部に形成されるｐ型ディープ層１０３の周囲を囲む枠形状のものが複数本並べられた構成とされている。そして、複数のｐ型繋ぎ層１０５のうち、内周側のものをライン状のリング部１０５１とし、外周側のものをドットライン状のドットライン部１０５２としている。リング部１０４１は、第１実施形態で説明したリング部３２１と同様の構成とされている。ドットライン部１０５２は、第１実施形態で説明したドットライン部３２２と同様の構成とされている。

セル部および繋ぎ部において、ｎ^-型ドリフト層１０２やｐ型ディープ層１０３およびｐ型繋ぎ層１０５の表面に接触させた第１電極に相当するショットキー電極１０６が形成されている。すなわち、本実施形態の場合、セル部を囲むライン状やドットライン状の枠形状のトレンチ内にエピタキシャル膜によって構成したｐ型層からなるｐ型リングを複数本備え、そのうちの内周側の一部を覆うようにショットキー電極１０６を配置した構成としている。このような複数本のｐ型リングのうちショットキー電極１０６と接触したのものをｐ型繋ぎ層１０５と呼んでいる。また、複数本のｐ型層のうちショットキー電極１０６と接触しておらず、それよりも外側に位置していてｎ^-型ドリフト層１０２が露出させられている位置に配置されているものをｐ型ガードリング１０４と呼んでいる。そして、ショットキー電極１０６が形成される部分は、ｎ⁺型基板１０１の厚み方向において、ショットキー電極１０６が配置されたセル部および繋ぎ部の位置がガードリング部よりも島状に突き出したメサ部となる。

さらに、ｎ⁺型基板１０１の裏面側には、第２電極に相当するオーミック電極１０７が形成されている。

このように、ＪＢＳをパワー素子として備えるＳｉＣ半導体装置においても、ｐ型繋ぎ層１０５やｐ型ガードリング１０４に、第１実施形態と同様の構成とされたドットライン部１０４１、１０５２を備えている。すなわち、ドットライン部１０４１、１０５２において、ライン部１０４２、１０５１と比較して、ｐ型繋ぎ層１０５やｐ型ガードリング１０４の間隔を狭くしている。その反面、ドットライン部１０４１、１０５２がドットライン状とされることで、単位面積当たりのｐ型層とされる面積をライン部１０４２、１０５１と均一化されるようにしている。

このような構造のＳｉＣ半導体装置の製造方法では、ｎ^-型ドリフト層２にトレンチ１０３ａ、１０４ａ、１０５ａを形成した後、ｐ型層を形成してエッチバックを行う。これによって、ｐ型ディープ層１０３やｐ型繋ぎ層１０５およびｐ型ガードリング１０４を形成する。このとき、ｐ型層がセル部や繋ぎ部およびガードリング部において厚みがほぼ等しくできるため、ｐ型層をエッチバックしたときに、ガードリング部においてｐ型層が残渣として残ってしまうことを抑制することが可能となる。したがって、第１実施形態と同様の効果を得ることができる。

そして、このような効果が得られることから、ＪＢＳを備えるＳｉＣ半導体装置においては、ショットキー電極１０６をバリアハイトの小さいものにすることができ、オン電圧を小さくできると共に、表面電界を小さくできる。また、ｐ型ディープ層１０３などのｐ型層をイオン注入によって形成する場合と比較して、欠陥の発生が少ないため、逆方向リークも低減することが可能となる。

また、このような構造とする場合、ショットキー電極１０６をパターニングする際のマスクずれが生じ得る。これに対して、ドットライン部１０４１、１０５２を構成する各ドットが電気的に分離された状態となっているため、ガードリング部にショットキー電極１０６の電位となる部分がはみ出すことを抑制することが可能となる。このため、耐圧を確保することが可能となる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

（１）例えば、上記各実施形態では、ｐ型繋ぎ層３０の直線状部３１やｐ型ディープ層１０３のうちの長手方向の両端が半円形とされる場合について説明したが、先端が尖った三角形状、先端が平面とされた四角形状であっても良い。三角形状とする場合、直線状部３１やｐ型ディープ層１０３の延設方向が＜１１−２０＞方向であると、ＳｉＣのような六方晶においては、三角形状とされる先端の２辺を構成する壁面の面方位が共に等価な（１−１００）面となり易い。したがって、等価な面それぞれでの埋込エピ時の成長が等しくなり、均一な膜質にできると共に埋込不良の抑制効果も得られる。

さらに、ｐ型ディープ層５もしくは直線状部３１の先端が枠状部３２に接する構造となっていても良い。ただし、その場合には、ｐ型ディープ層５もしくは直線状部３１の先端が枠状部３２に接する部分において、トレンチ幅が大きくなり、ｐ型層５０の表面が凹み得る。したがって、ｐ型ディープ層５もしくは直線状部３１の先端と枠状部３２とが接する部分において、ｐ型ディープ層５もしくは直線状部３１の先端の幅や枠状部３２の幅を他の部分よりも狭くすると好ましい。

（２）上記第２実施形態では、ｐ型ベース領域３をソース電極９と接続するために、ｎ⁺型ソース領域４を貫通してｐ型ベース領域３に達するようにｐ⁺型コンタクト部３ａを形成した。これに対して、ｎ⁺型ソース領域４を貫通するトレンチを形成してソース電極９が直接ｐ型ベース領域３と接するような構造としても良い。

（３）上記各実施形態では、ｐ型ベース領域３の上にｎ⁺型ソース領域４を連続してエピタキシャル成長させて形成したが、ｐ型ベース領域３の所望位置にｎ型不純物をイオン注入することでｎ⁺型ソース領域４を形成しても良い。

（４）上記各実施形態では、縦型のパワー素子としてｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴやショットキーダイオードを例に挙げて説明した。しかしながら、上記各実施形態は縦型の半導体素子の一例を示したに過ぎず、半導体基板の表面側に設けられる第１電極と裏面側に設けられる第２電極との間に電流を流す縦型の半導体素子であれば、他の構造もしくは導電型のものであっても良い。

例えば、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ⁺型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、縦型のＭＯＳＦＥＴとしてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。

（５）上記第１、第２実施形態では、繋ぎ部のうちの外周側およびガードリング部に枠形状で構成される枠状部３２やｐ型ガードリング２１を備え、セル部および繋ぎ部の一部にストライプ状とされたライン状のｐ型ディープ層５や直線状部３１を備えるようにした。しかしながら、これは一例を示したに過ぎず、例えば、第３実施形態と同様に、繋ぎ部を枠状部３２のみで構成し、その内側が全域セル部となるようにして、ストライプ状とされたライン状のｐ型ディープ層５が配置される構造としても良い。

なお、上記各実施形態において、ストライプ状とされるライン状の第２導電型層を構成するトレンチが第１トレンチに相当し、枠形状の第２導電型リングを構成するトレンチが第２トレンチに相当する。すなわち、第１、第２実施形態においては、トレンチ５ａおよびトレンチ３０ａのうち直線状部３１が備えられる部分が第１トレンチに相当し、トレンチ３０ａのうち枠状部３２が備えられる部分およびトレンチ２１ａが第２トレンチに相当する。また、第３実施形態においては、トレンチ１０３ａが第１トレンチに相当し、トレンチ１０４ａ、１０５ａが第２トレンチに相当する。

（６）上記第１〜第３実施形態では、ｐ型リングの中心から外周側に向かう放射方向において単位面積当たりのｐ型層とされる面積を均一化するようにした。しかしながら、これは最も好ましい例を示したのであり、単位面積当たりのｐ型層とされる面積が等しい場合に限らず、各部における単位面積当たりのｐ型層とされる面積の割合が所定の範囲内に含まれていればよい。すなわち、ドットライン部２１１、３２２とされた位置での単位面積当たりのｐ型層とされる面積に対して、リング部２１２、３２１とされた位置での単位面積当たりのｐ型層とされる面積の比が２／３倍〜１．５倍の範囲に含まれていれば、上記効果が得られる。同様に、ドットライン部１０４１、１０５２とされた位置での単位面積当たりのｐ型層とされる面積に対して、リング部１０４２、１０５１とされた位置での単位面積当たりのｐ型層とされる面積の比が２／３倍〜１．５倍の範囲に含まれていれば、上記効果が得られる。

（７）上記第１実施形態では、凹部２０を形成することによってメサ部を設ける構造としたが、必ずしもメサ部を備えるようにする必要はない。例えば、第２実施形態のようにｎ^-型ドリフト層２の表面からｐ型ディープ層５などを形成する。その後、ｐ型ベース領域３やｎ⁺型ソース領域４を形成したい領域にトレンチを形成し、当該トレンチ内にｐ型層やｎ⁺型層を選択的にエピタキシャル成長させることでｐ型ベース領域３やｎ⁺型ソース領域４を形成する。または、ｐ型ベース領域３やｎ⁺型ソース領域４を形成したい領域にｐ型不純物やｎ型不純物を選択的にイオン注入することで、ｐ型ベース領域３やｎ⁺型ソース領域４を形成する。このようにすれば、メサ部を有さない構造のＳｉＣ半導体装置とすることもできる。この場合であっても、繋ぎ部やガードリング部の構造を第１実施形態と同様の構造にすれば、第１実施形態と同様の効果を得ることができる。

（８）上記各実施形態において、ドットライン部２１１、３２２、１０４１、１０５２を構成する各ドット部の形状は、長方形状や円弧状に限らないし、各ドット部の寸法も一定である必要は無い。例えば、先端部が半円形とされた長円形状や先端部が三角形とされた六角形状などの他の形状であっても良い。ただし、ＳｉＣでは、結晶成長時にファセットが形成されることから、良好な埋め込みが行われるようにするためには、一方向を長手方向とするライン状のものなどにすると好ましい。

（９）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。

１ ｎ⁺型基板
２ ｎ^-型ドリフト層
３ ｐ型ベース領域
４ ｎ⁺型ソース領域
５ ｐ型ディープ層
８ ゲート電極
９ ソース電極
１１ ドレイン電極
２１ ｐ型ガードリング層
３０ ｐ型繋ぎ層

Claims (11)

1. セル部と、前記セル部の外周を囲むガードリング部および該ガードリング部と前記セル部との間に位置する繋ぎ部を含む外周部を有する半導体装置であって、
   第１または第２導電型の基板（１、１０１）、および、前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２、１０２）を有し、
   前記セル部もしくは前記セル部および前記繋ぎ部には、
   前記ドリフト層にストライプ状に形成された複数のライン状の第１トレンチ（５ａ、３０ａ、１０３ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型層（５、３１、１０３）とが備えられ、
   前記セル部には、
   前記第２導電型層に電気的に接続された第１電極（９、１０６）と、
   前記基板の裏面側に形成された第２電極（１１、１０７）と、を有し、
   前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子が備えられ、
   前記ガードリング部もしくは前記ガードリング部および前記繋ぎ部には、
   前記ドリフト層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされた第２トレンチ（２１ａ、３０ａ、１０４ａ、１０５ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型リング（２１、３２、１０４、１０５）が備えられ、
   前記第２導電型リングのうち外周側に位置している少なくとも一部が前記ガードリング部に備えられるガードリング（２１、１０４）とされていると共に、該ガードリングのうちの少なくとも一部がライン状とされたリング部（２１２、１０４２）とされ、
   前記第２導電型リングのうち前記リング部よりも内側では、該第２導電型リングがドットライン状で構成されたドットライン部（２１１、３２２、１０４１、１０５２）が複数本備えられている共に、該ドットライン部同士の間隔が前記リング部同士の間隔よりも狭くされ、かつ、前記ガードリングのうち最も内周側に位置しているものとその１つ外側のものとの間隔が前記第２導電型層同士の間隔よりも小さくされている炭化珪素半導体装置。
2. 前記第２導電型リングは、前記複数の枠形状のものが同心状に配置された構成とされ、
   前記第２導電型リングの中心から外周側に向かう放射方向において、単位面積当たりの前記ドットライン部が形成された面積と単位面積当たりの前記リング部が形成された面積との比が２／３倍から１．５倍の範囲とされている請求項１に記載の炭化珪素半導体装置。
3. 前記第２導電型リングは、前記複数の枠形状のものが同心状に配置された構成とされ、
   前記第２導電型リングの中心から外周側に向かう放射方向において、単位面積当たりの前記ドットライン部が形成された面積と単位面積当たりの前記リング部が形成された面積との比が等しくされている請求項１に記載の炭化珪素半導体装置。
4. 隣り合う前記ドットライン部では、該隣り合うそれぞれの前記ドットライン部を構成するドット部（２１１ａ）同士の間の隙間部が、該第２導電型リングの中心から外周側に向かう放射方向において一直線上に並んでいない請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
5. 隣り合う前記ドットライン部では、該第２導電型リングの中心から外周側に向かう放射方向において、該隣り合う前記ドットライン部のうち内周側に配置された前記ドットライン部の各ドット部の間の隙間部と、外周側に配置された前記ドットラインの各ドット部の中央とが、一直線上に位置するレイアウトとされている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
6. 前記第２導電型リングのうち前記ガードリング部と前記セル部との間に位置している部分を前記繋ぎ部として、
   前記基板の厚み方向において、前記セル部および前記繋ぎ部が前記ガードリング部よりも突き出した島状のメサ部とされ、該メサ部と前記ガードリング部との境界位置において、前記第２導電型リングが前記ドットライン部とされている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
7. 前記セル部には、
   前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
   前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース領域（４）と、
   前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有して構成されたトレンチゲート構造と、
   前記ドリフト層のうち前記ゲートトレンチよりも深い位置まで形成され、前記第１トレンチの少なくとも一部として含まれるディープトレンチ（５ａ）内に配置された、前記第２導電型層の少なくとも一部を構成するディープ層（５）と、
   前記ソース領域および前記ベース領域に電気的に接続された前記第１電極を構成するソース電極（９）と、
   前記基板の裏面側に形成された前記第２電極を構成するドレイン電極（１１）と、を備えた縦型の半導体素子が形成されている請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
8. 前記基板（１０１）は第１導電型であり、
   前記セル部には、
   前記第１トレンチの少なくとも一部として含まれるディープトレンチ（１０３ａ）内に配置された、前記第２導電型層の少なくとも一部を構成するディープ層（１０３）と、
   前記ドリフト層（１０２）および前記ディープ層（１０３）に対して接触させられた前記第１電極を構成するショットキー電極（１０６）と、
   前記基板の裏面側に配置された前記第２電極を構成するオーミック電極（１０７）と、を備えた縦型のショットキーダイオードが形成されている請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
9. 第１または第２導電型の基板（１）を用意することと、
   前記基板の表面側に、前記基板よりも低不純物濃度とされる第１導電型のドリフト層（２）を形成することと、
   前記ドリフト層の上に、第２導電型のベース領域（３）を形成することと、
   前記ベース領域の上に、前記ドリフト層よりも高不純物濃度とされる第１導電型のソース領域（４）を形成することと、
   前記ソース領域の表面から異方性エッチングを行うことで、セル部のディープトレンチ（５ａ）と、前記セル部の外周を囲むガードリング部のガードリングトレンチ（２１ａ）と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ（３０ａ）と、を含むトレンチを形成することと、
   第２導電型層（５０）をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチおよび前記繋ぎトレンチを埋め込むことと、
   前記ディープトレンチ内のディープ層（５）、前記ガードリングトレンチ内のガードリング（２１）および前記繋ぎトレンチ内の繋ぎ層（３０）を、前記第２導電型層のうち前記ソース領域の上に形成された部分をエッチバックして取り除くことで形成することと、
   前記セル部に、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（６）と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されるゲート電極（８）と、を有して構成されるトレンチゲート構造を形成することと、
   前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
   前記基板の裏面側に、ドレイン電極（１１）を形成することと、を含み、
   前記トレンチを形成することにおいては、
   前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記繋ぎトレンチの少なくとも一部および前記ガードリングトレンチを、前記セル部を囲む複数の枠形状で形成すると共に前記ガードリングトレンチのうちの外周側に位置しているものをライン状で形成し、該ガードリングトレンチのうち前記ライン状のものよりも内側に位置する部分および前記繋ぎトレンチの少なくとも一部をドットライン状のものを含んで形成すると共に、該ガードリングトレンチのうち最も内周側に位置しているものとその１つ外側のものとの間隔が前記第２導電型層同士の間隔よりも小さくなるように形成する炭化珪素半導体装置の製造方法。
10. 第１または第２導電型の基板（１）を用意することと、
    前記基板の表面側に、前記基板よりも低不純物濃度とされる第１導電型のドリフト層（２）を形成することと、
    前記ドリフト層の表面から異方性エッチングを行うことで、セル部のディープトレンチ（５ａ）と、前記セル部の外周を囲むガードリング部のガードリングトレンチ（２１ａ）と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ（３０ａ）と、を含むトレンチを形成することと、
    第２導電型層（５０）をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチおよび前記繋ぎトレンチを埋め込むことと、
    前記ディープトレンチ内のディープ層（５）、前記ガードリングトレンチ内のガードリング（２１）および前記繋ぎトレンチ内の繋ぎ層（３０）を、前記第２導電型層のうち前記ドリフト層の上に形成された部分をエッチバックして取り除くことで形成することと、
    前記ディープ層、前記ガードリングおよび前記繋ぎ層の上と前記ドリフト層の上に、第２導電型のベース領域（３）を形成することと、
    前記ベース領域の上に、前記ドリフト層よりも高不純物濃度とされる第１導電型のソース領域（４）を形成することと、
    前記セル部に、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（６）と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されるゲート電極（８）と、を有して構成されるトレンチゲート構造を形成することと、
    前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
    前記基板の裏面側に、ドレイン電極（１１）を形成することと、を含み、
    前記トレンチを形成することにおいては、
    前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記繋ぎトレンチの少なくとも一部および前記ガードリングトレンチを、前記セル部を囲む複数の枠形状で形成すると共に前記ガードリングトレンチのうちの外周側に位置しているものをライン状で形成し、該ガードリングトレンチのうち前記ライン状のものよりも内側に位置する部分および前記繋ぎトレンチの少なくとも一部をドットライン状のものを含んで形成すると共に、該ガードリングトレンチのうち最も内周側に位置しているものとその１つ外側のものとの間隔が前記第２導電型層同士の間隔よりも小さくなるように形成する炭化珪素半導体装置の製造方法。
11. 第１導電型の基板（１０１）を用意することと、
    前記基板の表面側に、前記基板よりも低不純物濃度とされる第１導電型のドリフト層（１０２）を形成することと、
    前記ドリフト層の表面から異方性エッチングを行うことで、セル部のディープトレンチ（１０３ａ）と、前記セル部の外周を囲むガードリング部のガードリングトレンチ（１０４ａ）と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ（１０５ａ）と、を含むトレンチを形成することと、
    第２導電型層をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチおよび前記繋ぎトレンチを埋め込むことと、
    エッチバックにより前記第２導電型層のうち前記ドリフト層の上に形成された部分を取り除くことで、前記ディープトレンチ内のディープ層（１０３）、前記ガードリングトレンチ内のガードリング（１０４）および前記繋ぎトレンチ内の繋ぎ層（１０５）を形成することと、
    前記セル部および前記繋ぎ部に、前記ドリフト層と前記ディープ層および前記繋ぎ層に接触させられるショットキー電極（１０６）を形成することと、
    前記基板の裏面側に、オーミック電極（１０７）を形成することと、を含み、
    前記トレンチを形成することにおいては、
    前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記繋ぎトレンチおよび前記ガードリングトレンチを、前記セル部を囲む複数の枠形状で形成すると共に前記ガードリングトレンチのうちの外周側に位置しているものをライン状で形成し、該ガードリングトレンチのうち前記ライン状のものよりも内側に位置する部分および前記繋ぎトレンチをドットライン状のものを含んで形成すると共に、該ガードリングトレンチのうち最も内周側に位置しているものとその１つ外側のものとの間隔が前記第２導電型層同士の間隔よりも小さくなるように形成する炭化珪素半導体装置の製造方法。

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