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JP6914624B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Description

本発明は、ディープ層およびガードリング層を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
従来より、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣのパワーデバイスとしては、例えばＭＯＳＦＥＴやショットキーダイオードなどが提案されている（例えば、特許文献１参照）。
ＳｉＣのパワーデバイスでは、ＭＯＳＦＥＴやショットキーダイオード等のパワー素子が形成されるセル部と、セル部の周囲を囲むガードリング部とが備えられる。セル部とガードリング部との間には、これらの間を繋ぐための繋ぎ部が設けられ、繋ぎ部における半導体基板の表面側には例えば電極パッドが備えられる。そして、ガードリング部を含む外周領域において、半導体基板の表面を窪ませた凹部とすることで、セル部および繋ぎ部が島状に突出したメサ部となるようにしている。
特開２０１１−１０１０３６号公報
上記のようにセル部とガードリング部の間に繋ぎ部を備えつつ、ガードリング部を含む外周領域において凹部を形成し、セル部および繋ぎ部を島状に突出させたメサ部とする場合、例えば図１１に示す構造とすることが考えられる。
この図に示すように、ｎ+型ＳｉＣ基板Ｊ１の上にｎ-型ドリフト層Ｊ２を形成した半導体基板を用いて、ＭＯＳＦＥＴなどで構成されるパワー素子Ｊ３が形成されるセル部とガードリング部とを形成している。セル部には、パワー素子Ｊ３の耐圧向上のためのｐ型ディープ層Ｊ４を複数本ストライプ状に形成しており、ガードリング部にはｐ型層にて構成されるｐ型ガードリングＪ５を枠形状で形成している。そして、セル部とガードリング部との間に繋ぎ部を備え、繋ぎ部に電界緩和用のｐ型繋ぎ層Ｊ６を形成することで、繋ぎ部において等電位線が終端しないようにし、電界集中を抑制している。また、この繋ぎ部において、半導体基板の表面側に形成された層間絶縁膜Ｊ７の上に電極パッドＪ８を配置した電極パッド部を備え、パワー素子Ｊ３の所望箇所、例えばゲート電極と外部との電気的接続が行えるようにしている。
さらに、ガードリング部に凹部Ｊ９を形成し、ｎ-型ドリフト層Ｊ２の表面を露出させてこの上に層間絶縁膜Ｊ７が形成されるようにし、ｎ+型ＳｉＣ基板Ｊ１の厚み方向において、凹部Ｊ９の内側がガードリング部よりも突出したメサ部となるようにしている。
このような構造において、ｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６およびｐ型ガードリングＪ５については、ｎ-型ドリフト層Ｊ２に対してｐ型不純物をイオン注入によって形成することができる。
しかしながら、ＳｉＣではイオン注入による飛程が短く、深い位置までイオン注入を行うことが難しい。これらｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６およびｐ型ガードリングＪ５を深い位置まで形成するには、これらをイオン注入ではなくエピタキシャル成長によるエピタキシャル膜によって構成することが必要である。すなわち、トレンチ内にエピタキシャル膜を埋め込んだのち、トレンチ外の部分のエピタキシャル膜をエッチバックして取り除くことで、ｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６およびｐ型ガードリングＪ５を形成するのである。
ところが、エピタキシャル膜を用いる場合、ｐ型ディープ層Ｊ４やｐ型ガードリングＪ５のように幅が狭いものと比較してｐ型繋ぎ層Ｊ６の幅が大きいことから、ｐ型繋ぎ層Ｊ６の厚みが薄くなったり、ｐ型繋ぎ層Ｊ６が無くなる領域が発生するという問題が生じた。このため、パワーデバイスとして要求される耐圧を得ることができなかった。
これを防ぐために、本発明者らは、ｐ型繋ぎ層Ｊ６を幅広とするのではなく、ｐ型ディープ層Ｊ４やｐ型ガードリングＪ５と同等幅の幅狭のものによって構成することについて検討した。このように、ｐ型繋ぎ層Ｊ６を幅狭のものにすると、ｐ型繋ぎ層Ｊ６が薄く形成されたり、ｐ型繋ぎ層Ｊ６が無くなる領域が発生することを抑制することができた。ただし、ｐ型繋ぎ層Ｊ６もしくはｐ型ディープ層Ｊ４をｐ型ガードリングＪ５に連結させると、その連結部において幅が大きくなり、その部分においてｐ型層の厚みが薄くなった。このため、パワーデバイスとして要求される耐圧を得ることができなかった。
そこで、さらに本発明者らは、ｐ型繋ぎ層Ｊ６もしくはｐ型ディープ層Ｊ４をｐ型ガードリングＪ５に連結させない構造とすることについて検討を行った。その結果、ｐ型繋ぎ層Ｊ６が薄くなるなどの問題を解消することができた。ところが、ｐ型繋ぎ層Ｊ６もしくはｐ型ディープ層Ｊ４をｐ型ガードリングＪ５に連結させていないために、ｐ型繋ぎ層Ｊ６もしくはｐ型ディープ層Ｊ４とｐ型ガードリングＪ５との境界位置近辺において、図１２中に破線で示すように間隔が大きくなる場所が発生する。この領域で、図１３に示すように、ｐ型繋ぎ層Ｊ６もしくはｐ型ディープ層Ｊ４とｐ型ガードリングＪ５との間において等電位線の過剰なせり上がりが発生し、所望の耐圧が得られなくなる。シミュレーションによると、図１４に示すように、ｐ型ディープ層Ｊ４やｐ型繋ぎ層Ｊ６のｐ層間隔Ｌが大きくなるほど耐圧低下が発生し、例えば８００Ｖ以上の耐圧が得られるようにするためには、２．４μｍ以下のｐ型層間隔とする必要があった。
本発明は上記点に鑑みて、ディープ層や繋ぎ層などをエピタキシャル膜によって構成しても、耐圧を確保することができる半導体素子を備えたＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、第１または第２導電型の基板（１、１０１）、および、基板の表面側に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層（２、１０２）を有した構成において、セル部に加えて、該セル部の外周を囲むガードリング部およびガードリング部とセル部との間に位置する繋ぎ部を含む外周部が形成されている。セル部もしくはセル部および繋ぎ部には、ドリフト層に、該ドリフト層の底部よりも深さが浅くストライプ状に形成された複数のライン状の第１トレンチ（５ａ、３０ａ、１０３ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型層（５、３０、１０３）が備えられている。また、セル部には、第２導電型層の少なくとも一部で構成されるディープ層（５、１０３）と、ディープ層に電気的に接続された第１電極（９、１０６）と、基板の裏面側に形成された第２電極（１１、１０７）と、が備えられ、第１電極と第２電極との間に電流を流す縦型の半導体素子が備えられている。また、ガードリング部もしくはガードリング部および繋ぎ部には、ドリフト層の表面から形成されていると共にセル部を囲む複数の枠形状とされたライン状の第２トレンチ（２１ａ、１０４ａ、１０５ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型リング（２１、１０４、１０５）が備えられている。このような構造において、第２導電型層を平面視した場合における該第２導電型層の両端部には、第１トレンチを平面視した場合における該第１トレンチの両端部に連結されると共に複数の第２導電型層のうち隣りの第２導電型層に向かう方向にのみ突き出し、かつ、該隣の第２導電型層から離れた位置まで形成されたライン状の拡張トレンチ（４０ａ、１０８ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された拡張領域（４０、１０８）が備えられている。そして、ディープ層を含む第２導電型層と拡張領域および第２導電型リングにて、ドリフト層内における等電位線のせり上がりを抑制する。
このように、第２導電型層の先端に拡張領域を連結させている。このような拡張領域を形成していることから、第２導電型層と第２導電型リングとの間において間隔が大きくなる領域を無くすことが可能となる。このため、等電位線が過剰にせり上がることを抑制することが可能となる。
また、単に第２導電型層と第２導電型リングとの間において間隔が大きくなる領域を無くすだけなら、拡張領域を設けるのではなく、第２導電型層を第２導電型リングに対して直接連結させれば良い。しかしながら、その連結部において幅が大きくなる部分が発生し、その部分において第２導電型層の厚みが薄くなり得る。この場合、所望の耐圧を得ることができなくなる。
したがって、拡張領域を第２導電型層の先端から一方向に伸びるように延設した構造とすることで、拡張領域と第２導電型層との連結部において幅が大きくなる部分が発生しないようにできる。これにより、連結部において第２導電型層の厚みが薄くなるなどの問題が発生することを抑制でき、所望の耐圧を確保することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかるＳｉＣ半導体装置の上面レイアウトを模式的に示した図である。 図１のII−II断面図である。 図２中の領域Ｒ１の部分拡大図である。 第１実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。 図４に続くＳｉＣ半導体装置の製造工程を示した断面図である。 参考例として繋ぎ層の幅を大きくした場合の製造工程中の様子を示した断面図である。 第２実施形態にかかるＳｉＣ半導体装置の断面図である。 第３実施形態にかかるＳｉＣ半導体装置の断面図である。 第４実施形態にかかるＳｉＣ半導体装置の上面レイアウトを模式的に示した図である。 図９中のＸ−Ｘ断面図である。 本発明者らが検討を行ったＳｉＣ半導体装置の断面図である。 本発明者らが検討を行ったＳｉＣ半導体装置の上面レイアウトの部分拡大図である。 等電位線のせり上がりの様子を示した断面図である。 ｐ型ディープ層やｐ型繋ぎ層の間隔と耐圧の変化の関係を示した図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。ここでは半導体素子で構成されるパワー素子としてトレンチゲート構造の反転型のＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
図１に示すＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴが形成されるセル部と、このセル部を囲む外周部とを有した構成とされている。外周部は、ガードリング部と、ガードリング部よりも内側、つまりセル部とガードリング部との間に配置される繋ぎ部とを有した構成とされている。なお、図１は断面図ではないが、図を見やすくするために部分的にハッチングを示してある。
図２に示すように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ+型基板１を用いて形成され、ｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２とｐ型ベース領域３、および、ｎ+型ソース領域４が順にエピタキシャル成長させられている。
ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、表面が（０００１）Ｓｉ面とされている。ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５〜２．０×１０16／ｃｍ3とされている。
また、ｐ型ベース領域３は、チャネル領域が形成される部分で、ｐ型不純物濃度が例えば２．０×１０17／ｃｍ3程度とされ、厚みが３００ｎｍで構成されている。ｎ+型ソース領域４は、ｎ-型ドリフト層２よりも高不純物濃度とされ、表層部におけるｎ型不純物濃度が例えば２．５×１０18〜１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。
セル部では、ｎ+型基板１の表面側においてｐ型ベース領域３およびｎ+型ソース領域４が残されており、ガードリング部では、これらｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するように凹部２０が形成されている。このような構造とすることでメサ構造が構成されている。
また、セル部では、ｎ+型ソース領域４やｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するようにｐ型ディープ層５が形成されている。ｐ型ディープ層５は、ｐ型ベース領域３よりもｐ型不純物濃度が高くされている。具体的には、ｐ型ディープ層５は、ｎ-型ドリフト層２に複数本が等間隔に配置され、互いに交点なく離れて配置されたストライプ状のトレンチ５ａ内に備えられ、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ５ａがディープトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。
例えば、各ｐ型ディープ層５は、ｐ型不純物濃度が例えば１．０×１０17〜１．０×１０19ｃｍ3、幅０．７μｍ、深さ２．０μｍ程度で構成されている。ｐ型ディープ層５は、図１に示すようにセル部の一端から他端に渡って形成されている。そして、後述するトレンチゲート構造と同方向を長手方向として延設され、トレンチゲート構造の両端よりも更にセル部の外側に延設された後述するｐ型繋ぎ層３０とつながっている。
ｐ型ディープ層５の延設方向については任意であるが、＜１１−２０＞方向に延設し、トレンチ５ａのうち長辺を構成している対向する両壁面が同じ（１−１００）面となるようにすると、埋込エピ時の成長が両壁面で等しくなる。このため、均一な膜質にできると共に、埋込み不良の抑制効果も得られる。
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が０．８μｍ、深さが１．０μｍのゲートトレンチ６が形成されている。このゲートトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。ゲートトレンチ６は、図２の紙面左右方向を幅方向、紙面垂直方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１に示すように、ゲートトレンチ６は、複数本がそれぞれｐ型ディープ層５の間に挟まれるように配置され、それぞれが平行に等間隔で並べられることでストライプ状とされている。
さらに、ｐ型ベース領域３のうちゲートトレンチ６の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ+型ソース領域４とｎ-型ドリフト層２との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってゲートトレンチ６内が埋め尽くされている。
また、ｎ+型ソース領域４およびｐ型ディープ層５の表面やゲート電極８の表面には、層間絶縁膜１０を介して第１電極に相当するソース電極９や電極パッド部に配置されたゲートパッド３１が形成されている。ソース電極９およびゲートパッド３１は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ（具体的にはｐ型ディープ層５）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲートパッド３１は、層間絶縁膜１０上に形成されることで電気的に絶縁されている。そして、層間絶縁膜１０に形成されたコンタクトホールを通じて、ソース電極９はｎ+型ソース領域４およびｐ型ディープ層５と電気的に接触させられ、ゲートパッド３１はゲート電極８と電気的に接触させられている。
さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続された第２電極に相当するドレイン電極１１が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、このようなＭＯＳＦＥＴが複数セル配置されることでセル部が構成されている。
一方、ガードリング部では、上記したように、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するように凹部２０が形成されている。このため、セル部から離れた位置ではｎ+型ソース領域４およびｐ型ベース領域３が除去されて、ｎ-型ドリフト層２が露出させられている。そして、ｎ+型ＳｉＣ基板１の厚み方向において、凹部２０よりも内側に位置するセル部や繋ぎ部が島状に突き出したメサ部となっている。
また、凹部２０の下方に位置するｎ-型ドリフト層２の表層部には、セル部を囲むように、複数本（図１中では７本記載してある）のｐ型ガードリング２１が備えられている。本実施形態の場合、ｐ型ガードリング２１を四隅が丸められた四角形状としているが、円形状など他の枠形状で構成されていても良い。ｐ型ガードリング２１は、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するトレンチ２１ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ２１ａがガードリングトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。
ｐ型ガードリング２１を構成する各部は、上記したｐ型ディープ層５と同様の構成とされている。ｐ型ガードリング２１は、上面形状がセル部および繋ぎ部を囲む枠形状のライン状とされている点において、直線状に形成されたｐ型ディープ層５と異なっているが、他は同様である。すなわち、ｐ型ガードリング２１はｐ型ディープ層５と同様の幅、同様の厚さ、つまり同様の深さとされている。また、各ｐ型ガードリング２１の間隔については、等間隔であっても良いが、より内周側、つまりセル部側において電界集中を緩和して等電位線がより外周側に向かうように、ｐ型ガードリング２１の間隔がセル部側で狭く外周側に向かうほど大きくされている。
なお、図示していないが、必要に応じてｐ型ガードリング２１よりも外周にＥＱＲ構造が備えられることにより、セル部を囲む外周耐圧構造が備えられたガードリング部が構成されている。
さらに、セル部からガードリング部に至るまでの間を繋ぎ部として、繋ぎ部において、ｎ-型ドリフト層２の表層部に複数本のｐ型繋ぎ層３０が形成されている。本実施形態の場合、図１中の破線ハッチングに示すように、セル部を囲むように繋ぎ部が形成されており、さらに繋ぎ部の外側を囲むように、四隅が丸められた四角形状のｐ型ガードリング２１が複数本形成されている。ｐ型繋ぎ層３０は、セル部に形成されるｐ型ディープ層５と平行に複数本並べて配置されており、本実施形態では、隣り合うｐ型ディープ層５同士の間の間隔と等間隔に配置されている。また、セル部からｐ型ガードリング２１までの距離が離れている場所では、ｐ型ディープ層５からｐ型繋ぎ層３０を延設しており、ｐ型繋ぎ層３０の先端からｐ型ガードリング２１までの距離が短くなるようにしている。
各ｐ型繋ぎ層３０は、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ型ドリフト層２に達するトレンチ３０ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。ｐ型ディープ層５の長手方向におけるセル部とガードリング部との間では、ｐ型繋ぎ層３０がｐ型ディープ層５の先端に繋げられて形成されている。なお、このトレンチ３０ａが繋ぎトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。ｐ型繋ぎ層３０は、ｐ型ベース領域３に接触させられていることから、ソース電位に固定される。
ｐ型繋ぎ層３０を構成する各部は、上記したｐ型ディープ層５やｐ型ガードリング２１と同様の構成とされており、ｐ型繋ぎ層３０の上面形状が直線状とされている点において、枠形状に形成されたｐ型ガードリング２１と異なっているが、他は同様である。すなわち、ｐ型繋ぎ層３０は、ｐ型ディープ層５やガードリング２１と同様の幅、同様の厚さ、つまり同様の深さとされている。また、各ｐ型繋ぎ層３０の間隔については、本実施形態ではセル部におけるｐ型ディープ層５同士の間隔と等間隔とされているが、異なる間隔であっても良い。
このようなｐ型繋ぎ層３０を形成し、かつ、ｐ型繋ぎ層３０同士の間を所定間隔、例えばｐ型ディープ層５と等間隔もしくはそれ以下に設定することで、ｐ型繋ぎ層３０の間において等電位線が過剰にせり上がることを抑制できる。これにより、ｐ型繋ぎ層３０の間において電界集中が発生する部位が形成されることを抑制でき、耐圧低下を抑制することが可能となる。
なお、各ｐ型繋ぎ層３０における長手方向の両端、つまりトレンチ３０ａの両端では、ｐ型繋ぎ層３０の上面形状が半円形とされている。トレンチ３０ａの両端の上面形状を四角形状にしても良いが、角部にｎ型層が先に形成されることでｎ型化することがある。このため、ｐ型繋ぎ層３０の両端の上面形状を半円形とすることで、ｎ型層が形成される部分を無くすことが可能となる。
また、繋ぎ部においても、ｎ+型ソース領域４の表面に層間絶縁膜１０が形成されている。上記したゲートパッド３１は、繋ぎ部において、層間絶縁膜１０の上に形成されている。
このように、セル部とガードリング部との間に繋ぎ部を備えた構造とし、繋ぎ部を幅狭のトレンチ３０ａ内に埋め込まれた複数本のｐ型繋ぎ層３０によって構成しているため、ｐ型繋ぎ層３０の厚みが薄くなったり、ｐ型繋ぎ層３０が無くなることはない。その反面、ｐ型繋ぎ層３０を複数に分割した構造としていることから、ｐ型繋ぎ層３０の間に等電位線がせり上がってくる可能性がある。しかしながら、ｐ型繋ぎ層３０同士の間を所定間隔、例えばｐ型ディープ層５と等間隔もしくはそれ以下とすることで、等電位線の過剰なせり上がりを抑制でき、耐圧低下を抑制できる。
ただし、単にｐ型繋ぎ層３０を幅狭の複数本にしただけでは、上記した図１２に示すようにｐ型繋ぎ層Ｊ６とｐ型ガードリングＪ５との間隔が大きくなる場所が発生してしまう。このため、本実施形態では、図１および図３に示すように、ｐ型繋ぎ層３０の先端部にｐ型拡張領域４０を連結させている。
ｐ型拡張領域４０は、ｐ型繋ぎ層３０の両先端と最も内周側のｐ型ガードリング２１のとの間の間隔が大きくなる場所の内側に突き出しつつ、隣のｐ型繋ぎ層３０には繋がらずに離れるように配置されている。具体的には、図１に示したように、ｐ型ガードリング２１を四隅が円弧状の四角形状としており、繋ぎ部のうちｐ型ガードリング２１の円弧状の部分と対応する位置において、ｐ型繋ぎ層３０との間の間隔が大きくなる場所が発生する。このため、このｐ型ガードリング２のうち円弧状となる部分と対応する位置において、ｐ型繋ぎ層３０の先端部にｐ型拡張領域４０を連結させている。ｐ型拡張領域４０も、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ-型ドリフトｎ-型ドリフト層２に達するトレンチ４０ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ４０ａが拡張トレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。
ｐ型拡張領域４０の長さ、つまりｐ型繋ぎ層３０の先端部からの突き出し量については任意であるが、ｐ型拡張領域４０のうちｐ型繋ぎ層３０と連結される方と反対側の先端（以下、この先端のことをｐ型拡張領域４０の先端という）位置から最も近いｐ型繋ぎ層３０までの最近接距離が隣り合うｐ型繋ぎ層３０の間隔よりも小さくなるようにしている。また、ｐ型拡張領域４０の先端から隣のｐ型繋ぎ層３０もしくはｐ型ガードリング２１までの最近接距離は、無バイアス時にＳｉＣのビルトインポテンシャルに基づいてｐ型繋ぎ層３０からｎ-型ドリフト層２に伸びる空乏層の伸び量の２倍以内、具体的には１．４μｍ以内とされている。
また、ｐ型拡張領域４０は、ｐ型繋ぎ層３０の先端位置からその隣に位置しているｐ型繋ぎ層３０の先端位置に向かって延設される構造とされ、本実施形態では、ｐ型ガードリング２１のうちの円弧状部分に沿う円弧状とされている。さらに、ｐ型拡張領域４０の長手方向先端、つまりトレンチ４０ａの先端では、ｐ型拡張領域４０の上面形状が半円形とされている。このため、トレンチ４０ａの先端の上面形状を四角形状にする場合のように、その角部がｎ型化することを抑制できる。
以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。このように構成されるＳｉＣ半導体装置は、ＭＯＳＦＥＴをオンするときには、ゲート電極８への印加電圧を制御することでゲートトレンチ６の側面に位置するｐ型ベース領域３の表面部にチャネル領域を形成する。これにより、ｎ+型ソース領域４およびｎ-型ドリフト層２を介して、ソース電極９およびドレイン電極１１の間に電流を流す。
また、ＭＯＳＦＥＴのオフ時には、高電圧が印加されたとしても、トレンチゲート構造よりも深い位置まで形成されたｐ型ディープ層５によってゲートトレンチ底部への電界の入り込みが抑制されて、ゲートトレンチ底部での電界集中が緩和される。これにより、ゲート絶縁膜７の破壊が防止される。
繋ぎ部では、等電位線のせり上がりが抑制され、ガードリング部側に向かうようにされる。特に、上記したように、ｐ型拡張領域４０を形成していることから、ｐ型繋ぎ層３０とｐ型ガードリング２１との間において間隔が大きくなる領域を無くすことが可能となり、等電位線が過剰にせり上がることを抑制することが可能となる。
さらに、ガードリング部において、ｐ型ガードリング２１によって等電位線の間隔が外周方向に向かって広がりながら終端させられるようになり、ガードリング部でも所望の耐圧を得ることができる。したがって、所望の耐圧を得ることが可能なＳｉＣ半導体装置とすることができる。
続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について図４〜図５を参照して説明する。
〔図４（ａ）に示す工程〕
まず、半導体基板として、ｎ+型基板１を用意する。そして、このｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２、ｐ型ベース領域３およびｎ+型ソース領域４を順にエピタキシャル成長させる。
〔図４（ｂ）に示す工程〕
次に、ｎ+型ソース領域４の表面に図示しないマスクを配置し、マスクのうちのｐ型ディープ層５、ｐ型ガードリング２１、ｐ型繋ぎ層３０およびｐ型拡張領域４０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより、トレンチ５ａ、２１ａ、３０ａを形成すると共に、図４（ｂ）とは別断面においてトレンチ４０ａを形成する。
〔図４（ｃ）に示す工程〕
マスクを除去した後、ｐ型層５０を成膜する。このとき、埋込エピにより、トレンチ５ａ、２１ａ、３０ａ、４０ａ内にｐ型層５０が埋め込まれることになるが、トレンチ５ａ、２１ａ、３０ａ、４０ａを同じ幅で形成していることから、ｐ型層５０の表面に形状異常が発生したり凹凸が発生することを抑制できる。したがって、各トレンチ５ａ、２１ａ、３０ａ、４０ａ内にｐ型層５０を確実に埋め込むことが可能になると共に、ｐ型層５０の表面は凹凸が少ない平坦な形状となる。
〔図４（ｄ）に示す工程〕
ドライエッチングによってｐ型層５０のうちｎ+型ソース領域４の表面より上に形成された部分が取り除かれるようにエッチバックする。これにより、ｐ型ディープ層５、ｐ型ガードリング２１、ｐ型繋ぎ層３０およびｐ型拡張領域４０が形成される。このとき、上記したように、ｐ型層５０の表面が凹凸の少ない平坦な形状となっていることから、ｐ型ディープ層５、ｐ型ガードリング２１、ｐ型繋ぎ層３０およびｐ型拡張領域４０の表面は平坦な状態となる。したがって、この後にトレンチゲート構造を形成するための各種プロセスを行ったときに、所望のゲート形状を得ることが可能となる。また、各トレンチ５ａ、２１ａ、３０ａ、４０ａ内にｐ型層５０を確実に埋め込まれているため、ｐ型繋ぎ層３０の厚みが薄くなる等の問題も発生しない。
〔図５（ａ）に示す工程〕
ｎ+型ソース領域４などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ６の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで、ゲートトレンチ６を形成する。
さらに、マスクを除去したのち、再び図示しないマスクを形成し、マスクのうちの凹部２０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥなどの異方性エッチングを行うことで凹部２０を形成する。これにより、凹部２０が形成された位置において、ｎ+型ソース領域４およびｐ型ベース領域３を貫通してｎ-型ドリフト層２が露出させられ、ｎ-型ドリフト層２の表層部に複数本のｐ型ガードリング２１が配置された構造が構成される。
なお、ここではゲートトレンチ６の凹部２０を別々のマスクを用いた別工程として形成したが、同じマスクを用いて同時に形成することもできる。
〔図５（ｂ）に示す工程〕
マスクを除去した後、例えば熱酸化を行うことによって、ゲート絶縁膜７を形成し、ゲート絶縁膜７によってゲートトレンチ６の内壁面上およびｎ+型ソース領域４の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ６内にＰｏｌｙ−Ｓｉを残すことでゲート電極８を形成する。
〔図５（ｃ）に示す工程〕
ゲート電極８およびゲート絶縁膜７の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。そして、層間絶縁膜１０の表面上に図示しないマスクを形成したのち、マスクのうち各ゲート電極８の間に位置する部分、つまりｐ型ディープ層５と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１０をパターニングすることでｐ型ディープ層５およびｎ+型ソース領域４を露出させるコンタクトホールを形成する。
〔図５（ｄ）に示す工程〕
層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される電極材料を形成する。そして、電極材料をパターニングすることで、ソース電極９およびゲートパッド３１を形成する。なお、本図とは異なる断面において各セルのゲート電極８に繋がるゲート引出部が設けられている。その引出部において層間絶縁膜１０にコンタクトホールが開けられることで、ゲートパッド３１とゲート電極８との電気的接続が行われるようになっている。
この後の工程については図示しないが、ｎ+型基板１の裏面側にドレイン電極１１を形成するなどの工程を行うことで、本実施形態にかかるＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態では、ｐ型繋ぎ層３０の先端にｐ型拡張領域４０を連結させている。このようなｐ型拡張領域４０を形成していることから、メサ部の全域において、ｐ型繋ぎ層３０とｐ型ガードリング２１との間において間隔が大きくなる領域を無くすことが可能となる。すなわち、メサ部の全域においてｐ型ディープ層５やｐ型繋ぎ層３０およびｐ型拡張領域４０などのｐ型層とされている領域同士の間の最接近距離をｐ型ディープ層５の間隔よりも短くできる。このため、メサ部の全域において、等電位線が過剰にせり上がることを抑制することが可能となる。
また、単にｐ型繋ぎ層３０とｐ型ガードリング２１との間において間隔が大きくなる領域を無くすだけなら、ｐ型拡張領域４０を設けるのではなく、ｐ型繋ぎ層３０をｐ型ガードリング２１に対して直接連結させれば良い。しかしながら、その連結部において幅が大きくなる部分が発生し、その部分においてｐ型層の厚みが薄くなり得る。この場合、パワーデバイスとして要求される耐圧を得ることができなくなる。
したがって、本実施形態のように、ｐ型拡張領域４０をｐ型繋ぎ層３０の先端から一方向に伸びるように延設した構造とすることで、ｐ型拡張領域４０とｐ型繋ぎ層３０との連結部において幅が大きくなる部分が発生しないようにできる。これにより、連結部においてｐ型層の厚みが薄くなるなどの問題が発生することを抑制でき、パワーデバイスとして要求される耐圧を確保することが可能となる。
参考として、ｐ型繋ぎ層３０の幅を狭くせずに、セル部からガードリング部に至るまで間の全域をｐ型繋ぎ層３０とする場合の製造工程について、図６に示す。図６（ａ）、（ｂ）に示す工程として、図４（ａ）、（ｂ）と同様の工程を行うが、このときにトレンチ３０ａの幅をセル部からガードリング部に至るまでの間の全域に相当する幅とする。この後、図６（ｃ）の工程において、図４（ｃ）と同様にｐ型層５０を成膜すると、トレンチ３０ａの幅が大きいためにｐ型層５０のうちｐ型繋ぎ層３０を構成する部分の厚みが薄くなる。この後、ｐ型層５０をエッチバックすると、繋ぎ層３０の厚みが薄くなりトレンチ３０ａ内の底部のみにｐ型層５０が残った状態となる。さらに、この後に、メサ部を覆いつつガードリング部が開口する図示しないマスクを用いたエッチングを行うと、メサ部よりも外周側において繋ぎ層３０が完全に消失し、さらにｎ-型ドリフト層２までエッチングされた状態となる。したがって、図６（ｄ）に示すように、メサ部を構成しようとしている領域では繋ぎ層３０が薄くなり、メサ部よりも外側の領域では繋ぎ層３０が無い状態となってしまう。したがって、本実施形態のように、繋ぎ層３０の幅を狭く取ることで、繋ぎ層３０が薄くなる等の問題を解消できる。このため、パワーデバイスとして要求される耐圧を確保することが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してホール抜き取り構造を備えたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７に示したように、本実施形態のＳｉＣ半導体装置では、繋ぎ部に形成されるｐ型繋ぎ層３０に接続されるキャリアの抜取電極６０を備えている。本実施形態の場合、ホールがキャリアとなる。
具体的には、層間絶縁膜１０のうち抜取電極６０が形成された部位にコンタクトホールが形成されており、コンタクトホールを通じて抜取電極６０をｐ型繋ぎ層３０に接続している。また、抜取電極６０が接続されているｐ型繋ぎ層３０の間隔を他の部分、すなわちｐ型ディープ層５や他のｐ型繋ぎ層３０の間の間隔よりも大きくしている。
このような構成によれば、ブレークダウン時に、抜取電極６０に接続されたｐ型繋ぎ層３０において、他の部分よりも間隔が大きくされていることから、等電位線のせり上がりが大きくなり、ｐ型繋ぎ層３０の先端において優先的にブレークダウンさせられる。そして、ｐ型繋ぎ層３０の直上に抜取電極６０を備えるようにしているため、ホールによるブレークダウン電流をセル部側に回り込ませることなく引き抜くことが可能となる。このため、ブレークダウン電流がセル部側に回りこんだ際に生じ得るオフ時の負性特性を抑制することが可能となり、それによるセル部の破壊も防止することが可能となる。
なお、本実施形態の構造の場合、ｐ型繋ぎ層３０のうち抜取電極６０に電気的に接続されるものについて、他のｐ型層との最近接距離がｐ型ディープ層５の間隔よりも長くなる。しかしながら、それ以外の部分においては、ｐ型層における最近接距離がｐ型ディープ層５の間隔以下となっていることから、これらの部分においては等電位線の過剰なせり上がりを抑制できる。これにより、ｐ型繋ぎ層３０のうち抜取電極６０と電気的に接続されたものに優先的にブレークダウンが生じるようにできる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ型ディープ層５などの構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８に示すように、本実施形態では、ｐ型ベース領域３の下方にのみｐ型ディープ層５やｐ型繋ぎ層３０を形成している。そして、ｐ型ベース領域３とソース電極９とを電気的に接続するために、ｎ+型ソース領域４に対してイオン注入を行うことでｐ+型コンタクト部３ａを形成している。これにより、ｐ+型コンタクト部３ａがソース電極９と電気的に接続され、ｐ型ベース領域３を通じてｐ型ディープ層５やｐ型繋ぎ層３０もソース電位となる。このような構造としても、第１実施形態と同様の効果を得ることができる。
なお、このような構造のＳｉＣ半導体装置の製造方法では、ｎ-型ドリフト層２を形成した後、ｐ型ベース領域３の形成前に、ｐ型層５０を形成してエッチバックを行うことで、ｐ型ディープ層５やｐ型繋ぎ層３０およびｐ型ガードリング２１を形成することになる。また、ｎ+型ソース領域４を形成した後で、図示しないマスクを用いてｎ+型ソース領域４のうちｐ型ディープ層５と対応する位置にｐ型不純物のイオン注入を行うことで、ｐ+型コンタクト部３ａを形成する工程を行うことになる。その他の工程については、第１実施形態と同様である。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対してパワー素子として縦型ＭＯＳＦＥＴに変えてジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を備えるようにしたものである。その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図９および図１０に示すように、ｎ+型基板１０１の上にｎ-型ドリフト層１０２が形成されている。そして、セル部には、ｎ-型ドリフト層１０２に対してストライプ状とされたｐ型ディープ層１０３が形成され、その周囲を囲むガードリング部にはｐ型ガードリング１０４が形成されている。また、セル部とガードリング部との間における繋ぎ部においても、ｐ型繋ぎ層１０５が形成されている。
ｐ型ディープ層１０３は、ｎ-型ドリフト層１０２に複数本が等間隔に配置されたストライプ状のトレンチ１０３ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ１０３ａがディープトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。また、ｐ型ディープ層１０３の先端は上面形状が半円形とされている。
ｐ型ガードリング１０４は、ｎ-型ドリフト層１０２に形成されたトレンチ１０４ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。各ｐ型ガードリング１０４の間隔については隣り合うｐ型ディープ層１０３同士の間の間隔と等しくしてあるが、外周側に向かうほど間隔が広くなるような構造であっても良い。なお、このトレンチ１０４ａがガードリングトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。本実施形態の場合、ｐ型ガードリング１０４を四隅が丸められた四角形状としているが、円形状など他の枠形状で構成されていても良い。
ｐ型繋ぎ層１０５は、ｎ-型ドリフト層１０２に形成されたトレンチ１０５ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ１０５ａが繋ぎトレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。本実施形態の場合、ｐ型繋ぎ層１０５は、セル部に形成されるｐ型ディープ層１０３の周囲を囲む枠形状のものが１本または複数本並べられた構成とされている。本実施形態では、ｐ型繋ぎ層１０５を１本としており、ｐ型繋ぎ層１０５と隣り合うｐ型ガードリング１０４との間隔を各ｐ型ガードリング１０４や各ｐ型ディープ層１０３同士の間隔と等しくしている。ｐ型繋ぎ層１０５が複数ある場合には、各ｐ型繋ぎ層１０５同士の間隔を各ｐ型ディープ層１０３同士の間の間隔と等間隔に配置したり、外周側に向かうほど間隔が広くなるような構造とすることができる。
セル部および繋ぎ部において、ｎ-型ドリフト層１０２やｐ型ディープ層１０３およびｐ型繋ぎ層１０５の表面に接触させた第１電極に相当するショットキー電極１０６が形成されている。すなわち、本実施形態の場合、セル部を囲むライン状の枠形状のトレンチ内にエピタキシャル膜によって構成したｐ型層からなるｐ型リングを複数本備え、そのうちの内周側の一部を覆うようにショットキー電極１０６を配置した構成としている。このような複数本のｐ型リングのうちショットキー電極１０６と接触したのものをｐ型繋ぎ層１０５と呼んでいる。また、複数本のｐ型リングのうちショットキー電極１０６と接触しておらず、それよりも外側に位置していてｎ-型ドリフト層１０２が露出させられている位置に配置されているものをｐ型ガードリング１０４と呼んでいる。そして、ショットキー電極１０６が形成される部分は、ｎ+型基板１０１の厚み方向において、ショットキー電極１０６が配置されたセル部および繋ぎ部の位置がガードリング部よりも島状に突き出したメサ部となる。
さらに、ｎ+型基板１０１の裏面側には、第２電極に相当するオーミック電極１０７が形成されている。
このように、ショットキー電極１０６に対してｐ型ディープ層１０３を接触させたＪＢＳを備える構成とする場合に、図９に示すようにｐ型ディープ層１０３の先端部にｐ型拡張領域１０８を連結させている。
ｐ型拡張領域１０８も、ｎ-型ドリフト層１０２に形成されたトレンチ１０８ａ内に配置され、エピタキシャル成長によるｐ型のエピタキシャル膜によって構成されている。なお、このトレンチ１０８ａが拡張トレンチに相当するものであり、例えば幅が１μｍ以下、アスペクト比が２以上の深さとされている。ｐ型拡張領域１０８の基本的な構成は、第１実施形態において説明したｐ型拡張領域４０と同様である。すなわち、ｐ型ディープ層１０３の両先端とｐ型ガードリング１０４のうち最も内周側に位置しているものとの間に生じる間隔が大きくなる場所の内側に突き出すように配置されている。また、ｐ型拡張領域１０８の先端も上面形状が半円形とされている。
このように、ＪＢＳをパワー素子として備えるＳｉＣ半導体装置においても、ｐ型ディープ層１０３の先端部にｐ型拡張領域１０８を備えた構造を適用することができる。このような構造としても、第１実施形態と同様の効果を得ることができる。そして、このような効果が得られることから、ＪＢＳを備えるＳｉＣ半導体装置においては、ショットキー電極１０６をバリアハイトの小さいものにすることができ、オン電圧を小さくできると共に、表面電界を小さくできる。また、ｐ型ディープ層１０３などのｐ型層をイオン注入によって形成する場合と比較して、欠陥の発生が少ないため、逆方向リークも低減することが可能となる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
（１）例えば、上記各実施形態では、ｐ型繋ぎ層３０、ｐ型ディープ層１０３もしくはｐ型拡張領域４０、１０８のうちの長手方向の両端が半円形とされる場合について説明したが、先端が尖った三角形状、先端が平面とされた四角形状であっても良い。三角形状とする場合、ｐ型繋ぎ層３０、ｐ型ディープ層１０３の延設方向が＜１１−２０＞方向であると、ＳｉＣのような六方晶においては、三角形状とされる先端の２辺を構成する壁面の面方位が共に等価な（１−１００）面となり易い。したがって、等価な面それぞれでの埋込エピ時の成長が等しくなり、均一な膜質にできると共に埋込不良の抑制効果も得られる。
（２）上記第１、第３実施形態では、ｐ型ディープ層５同士の間隔とｐ型繋ぎ層３０の間隔を等しくしたが、これらを必ずしも等しくする必要はない。
（３）上記第３実施形態では、ｐ型ベース領域３やｐ型繋ぎ層３０をソース電極９と接続するために、ｎ+型ソース領域４を貫通してｐ型ベース領域３に達するようにｐ+型コンタクト領域３ａを形成した。これに対して、ｎ+型ソース領域４を貫通するトレンチを形成してソース電極９が直接ｐ型ベース領域３と接するような構造としても良い。
（４）上記各実施形態では、ｐ型ベース領域３の上にｎ+型ソース領域４を連続してエピタキシャル成長させて形成したが、ｐ型ベース領域３の所望位置にｎ型不純物をイオン注入することでｎ+型ソース領域４を形成しても良い。
（５）また、上記第２実施形態で説明した抜取電極６０を備える構造を第３実施形態の構造に適用することもできる。第３実施形態のように、ｎ-型ドリフト層２の表面からｐ型ディープ層５やｐ型繋ぎ層３０を形成する構造の場合、繋ぎ部のうちの外周側において抜取電極６０とｐ型繋ぎ層３０とが電気的に接続されるように、ｐ型繋ぎ層３０に繋がるｐ型コンタクト層を形成する。このようにすれば、第２実施形態と同様の効果が得られる構造にできる。
（６）上記各実施形態では、縦型のパワー素子としてｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴやショットキーダイオードを例に挙げて説明した。しかしながら、上記各実施形態は縦型の半導体素子の一例を示したに過ぎず、半導体基板の表面側に設けられる第１電極と裏面側に設けられる第２電極との間に電流を流す縦型の半導体素子であれば、他の構造もしくは導電型のものであっても良い。
例えば、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子としてＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対してｎ+型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。さらに、縦型のＭＯＳＦＥＴとしてトレンチゲート構造のものを例に挙げて説明したが、トレンチゲート構造のものに限らず、プレーナ型のものであっても良い。
（７）上記第１〜第３実施形態では、ｐ型ガードリング２１を円弧状部分がある枠形状、ｐ型繋ぎ層３０をストライプ状として説明した。しかしながら、繋ぎ部のうちの外周位置に、円弧状部分がある枠形状で構成されたｐ型繋ぎ層３０を備えるようにしても良い。その場合、ストライプ状のｐ型繋ぎ層３０の先端部と円弧状部分がある枠形状とされたｐ型繋ぎ層３０との間にｐ型拡張領域４０が備えられることとなる。すなわち、ｐ型ガードリング２１と呼んでいるのは、枠形状のトレンチ内にエピタキシャル膜を形成することでリング状のｐ型層にて構成されるｐ型リングを構成したもののうち、メサ部よりも外側に配置されているもののことである。ｐ型リングのうち、メサ部に配置されているものについては、繋ぎ部に配置された繋ぎ層の一部を構成することになる。第４実施形態のように、ＪＢＳを備えるＳｉＣ半導体装置についても同様のことが言える。
よって、上記各実施形態において、ディープトレンチや繋ぎトレンチのうちストライプ状とされた複数のライン状とされている部分が第１トレンチに相当し、ガードリングトレンチや繋ぎトレンチのうち枠形状のライン状とされている部分が第２トレンチに相当する。また、ここでいうｐ型リングが２導電型リングに相当する。
（８）なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ型ディープ層
８ ゲート電極
９ ソース電極
１１ ドレイン電極
２１ ｐ型ガードリング層
３０ ｐ型繋ぎ層
４０ ｐ型拡張領域

Claims (11)

  1. セル部と、前記セル部の外周を囲むガードリング部および該ガードリング部と前記セル部との間に位置する繋ぎ部を含む外周部を有する半導体装置であって、
    第１または第２導電型の基板（１、１０１）、および、前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２、１０２）を有し、
    前記セル部もしくは前記セル部および前記繋ぎ部には、
    前記ドリフト層に、該ドリフト層の底部よりも深さが浅くストライプ状に形成された複数のライン状の第１トレンチ（５ａ、３０ａ、１０３ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型層（５、３０、１０３）が備えられ、
    前記セル部には、
    前記第２導電型層の少なくとも一部で構成されるディープ層（５、１０３）と、
    前記ディープ層に電気的に接続された第１電極（９、１０６）と、
    前記基板の裏面側に形成された第２電極（１１、１０７）と、を有し、
    前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子が備えられ、
    前記ガードリング部もしくは前記ガードリング部および前記繋ぎ部には、
    前記ドリフト層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされたライン状の第２トレンチ（２１ａ、１０４ａ、１０５ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型リング（２１、１０４、１０５）が備えられ、
    前記第２導電型層を平面視した場合における該第２導電型層の両端部には、前記第１トレンチを平面視した場合における該第１トレンチの両端部に連結されると共に複数の前記第２導電型層のうち隣りの第２導電型層に向かう方向にのみ突き出し、かつ、該隣の第２導電型層から離れた位置まで形成されたライン状の拡張トレンチ（４０ａ、１０８ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された拡張領域（４０、１０８）が備えられており、
    前記ディープ層を含む前記第２導電型層と前記拡張領域および前記第２導電型リングにて、前記ドリフト層内における等電位線のせり上がりを抑制し、
    前記拡張領域の長手方向の先端は、前記基板の上方向から見たときの上面形状が半円形とされている炭化珪素半導体装置。
  2. セル部と、前記セル部の外周を囲むガードリング部および該ガードリング部と前記セル部との間に位置する繋ぎ部を含む外周部を有する半導体装置であって、
    第１または第２導電型の基板（１、１０１）、および、前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２、１０２）を有し、
    前記セル部もしくは前記セル部および前記繋ぎ部には、
    前記ドリフト層に、該ドリフト層の底部よりも深さが浅くストライプ状に形成された複数のライン状の第１トレンチ（５ａ、３０ａ、１０３ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型層（５、３０、１０３）が備えられ、
    前記セル部には、
    前記第２導電型層の少なくとも一部で構成されるディープ層（５、１０３）と、
    前記ディープ層に電気的に接続された第１電極（９、１０６）と、
    前記基板の裏面側に形成された第２電極（１１、１０７）と、を有し、
    前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子が備えられ、
    前記ガードリング部もしくは前記ガードリング部および前記繋ぎ部には、
    前記ドリフト層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされたライン状の第２トレンチ（２１ａ、１０４ａ、１０５ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型リング（２１、１０４、１０５）が備えられ、
    前記第２導電型層を平面視した場合における該第２導電型層の両端部には、前記第１トレンチを平面視した場合における該第１トレンチの両端部に連結されると共に複数の前記第２導電型層のうち隣りの第２導電型層に向かう方向にのみ突き出し、かつ、該隣の第２導電型層から離れた位置まで形成されたライン状の拡張トレンチ（４０ａ、１０８ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された拡張領域（４０、１０８）が備えられており、
    前記ディープ層を含む前記第２導電型層と前記拡張領域および前記第２導電型リングにて、前記ドリフト層内における等電位線のせり上がりを抑制し、
    前記拡張領域の長手方向の先端から前記第２導電型リングまでの最近接距離は、前記半導体素子のオフ時に前記拡張領域から前記ドリフト層に伸びる空乏層の伸び量の２倍以内とされている炭化珪素半導体装置。
  3. セル部と、前記セル部の外周を囲むガードリング部および該ガードリング部と前記セル部との間に位置する繋ぎ部を含む外周部を有する半導体装置であって、
    第１または第２導電型の基板（１、１０１）、および、前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２、１０２）を有し、
    前記セル部もしくは前記セル部および前記繋ぎ部には、
    前記ドリフト層に、該ドリフト層の底部よりも深さが浅くストライプ状に形成された複数のライン状の第１トレンチ（５ａ、３０ａ、１０３ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型層（５、３０、１０３）が備えられ、
    前記セル部には、
    前記第２導電型層の少なくとも一部で構成されるディープ層（５、１０３）と、
    前記ディープ層に電気的に接続された第１電極（９、１０６）と、
    前記基板の裏面側に形成された第２電極（１１、１０７）と、を有し、
    前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子が備えられ、
    前記ガードリング部もしくは前記ガードリング部および前記繋ぎ部には、
    前記ドリフト層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされたライン状の第２トレンチ（２１ａ、１０４ａ、１０５ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型リング（２１、１０４、１０５）が備えられ、
    前記第２導電型層を平面視した場合における該第２導電型層の両端部には、前記第１トレンチを平面視した場合における該第１トレンチの両端部に連結されると共に複数の前記第２導電型層のうち隣りの第２導電型層に向かう方向にのみ突き出し、かつ、該隣の第２導電型層から離れた位置まで形成されたライン状の拡張トレンチ（４０ａ、１０８ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された拡張領域（４０、１０８）が備えられており、
    前記ディープ層を含む前記第２導電型層と前記拡張領域および前記第２導電型リングにて、前記ドリフト層内における等電位線のせり上がりを抑制し、
    前記第２導電型リングのうち少なくとも前記セル部に対する外周側に位置している一部が配置された部分を前記ガードリング部とし、前記セル部および前記ガードリング部の間に位置している部分を前記繋ぎ部の少なくとも一部として、
    前記基板の厚み方向において、前記セル部および前記繋ぎ部が前記ガードリング部よりも突き出した島状のメサ部とされ、該メサ部の全域において、前記第２導電型層と前記拡張領域および前記第２導電型リングの最近接距離が複数の前記ディープ層の間隔以下になっている炭化珪素半導体装置。
  4. 前記第２導電型層および前記第２導電型リングのうち前記繋ぎ部に位置している部分に対して電気的に接続され、ブレークダウン時にキャリアの抜き取りを行う抜取電極（６０）を備えている請求項３に記載の炭化珪素半導体装置。
  5. 前記第２導電型層および前記第２導電型リングのうち前記抜取電極と電気的に接続されている部分同士の間隔は、前記セル部に配置された前記第２導電型層同士の間隔よりも大きくされている請求項４に記載の炭化珪素半導体装置。
  6. セル部と、前記セル部の外周を囲むガードリング部および該ガードリング部と前記セル部との間に位置する繋ぎ部を含む外周部を有する半導体装置であって、
    第１または第２導電型の基板（１、１０１）、および、前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２、１０２）を有し、
    前記セル部もしくは前記セル部および前記繋ぎ部には、
    前記ドリフト層に、該ドリフト層の底部よりも深さが浅くストライプ状に形成された複数のライン状の第１トレンチ（５ａ、３０ａ、１０３ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型層（５、３０、１０３）が備えられ、
    前記セル部には、
    前記第２導電型層の少なくとも一部で構成されるディープ層（５、１０３）と、
    前記ディープ層に電気的に接続された第１電極（９、１０６）と、
    前記基板の裏面側に形成された第２電極（１１、１０７）と、を有し、
    前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子が備えられ、
    前記ガードリング部もしくは前記ガードリング部および前記繋ぎ部には、
    前記ドリフト層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされたライン状の第２トレンチ（２１ａ、１０４ａ、１０５ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型リング（２１、１０４、１０５）が備えられ、
    前記第２導電型層を平面視した場合における該第２導電型層の両端部には、前記第１トレンチを平面視した場合における該第１トレンチの両端部に連結されると共に複数の前記第２導電型層のうち隣りの第２導電型層に向かう方向にのみ突き出し、かつ、該隣の第２導電型層から離れた位置まで形成されたライン状の拡張トレンチ（４０ａ、１０８ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された拡張領域（４０、１０８）が備えられており、
    前記ディープ層を含む前記第２導電型層と前記拡張領域および前記第２導電型リングにて、前記ドリフト層内における等電位線のせり上がりを抑制し、
    前記セル部には、
    前記ドリフト層（２）の上に形成された第２導電型のベース領域（３）と、
    前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のソース領域（４）と、
    前記ソース領域の表面から前記ベース領域よりも深くまで形成されたゲートトレンチ（６）内に形成され、該ゲートトレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有して構成されたトレンチゲート構造と、
    前記ドリフト層のうち前記ゲートトレンチよりも深い位置まで形成され、前記第１トレンチの少なくとも一部として含まれるディープトレンチ（５ａ）内に配置された、前記第２導電型層の少なくとも一部を構成する前記ディープ層（５）と、
    前記ソース領域および前記ベース領域に電気的に接続された前記第１電極を構成するソース電極（９）と、
    前記基板の裏面側に形成された前記第２電極を構成するドレイン電極（１１）と、を備えた縦型の半導体素子が形成されている炭化珪素半導体装置。
  7. セル部と、前記セル部の外周を囲むガードリング部および該ガードリング部と前記セル部との間に位置する繋ぎ部を含む外周部を有する半導体装置であって、
    第１または第２導電型の基板（１、１０１）、および、前記基板の表面側に形成され、前記基板よりも低不純物濃度とされた第１導電型のドリフト層（２、１０２）を有し、
    前記セル部もしくは前記セル部および前記繋ぎ部には、
    前記ドリフト層に、該ドリフト層の底部よりも深さが浅くストライプ状に形成された複数のライン状の第１トレンチ（５ａ、３０ａ、１０３ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型層（５、３０、１０３）が備えられ、
    前記セル部には、
    前記第２導電型層の少なくとも一部で構成されるディープ層（５、１０３）と、
    前記ディープ層に電気的に接続された第１電極（９、１０６）と、
    前記基板の裏面側に形成された第２電極（１１、１０７）と、を有し、
    前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子が備えられ、
    前記ガードリング部もしくは前記ガードリング部および前記繋ぎ部には、
    前記ドリフト層の表面から形成されていると共に前記セル部を囲む複数の枠形状とされたライン状の第２トレンチ（２１ａ、１０４ａ、１０５ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された第２導電型リング（２１、１０４、１０５）が備えられ、
    前記第２導電型層を平面視した場合における該第２導電型層の両端部には、前記第１トレンチを平面視した場合における該第１トレンチの両端部に連結されると共に複数の前記第２導電型層のうち隣りの第２導電型層に向かう方向にのみ突き出し、かつ、該隣の第２導電型層から離れた位置まで形成されたライン状の拡張トレンチ（４０ａ、１０８ａ）内に配置され、第２導電型のエピタキシャル膜によって構成された拡張領域（４０、１０８）が備えられており、
    前記ディープ層を含む前記第２導電型層と前記拡張領域および前記第２導電型リングにて、前記ドリフト層内における等電位線のせり上がりを抑制し、
    前記基板（１０１）は第１導電型であり、
    前記セル部には、
    前記第１トレンチの少なくとも一部として含まれるディープトレンチ（１０３ａ）内に配置された、前記第２導電型層の少なくとも一部を構成する前記ディープ層（１０３）と、
    前記ドリフト層（１０２）および前記ディープ層（１０３）に対して接触させられた前記第１電極を構成するショットキー電極（１０６）と、
    前記基板の裏面側に配置された前記第２電極を構成するオーミック電極（１０７）と、を備えた縦型のショットキーダイオードが形成されている炭化珪素半導体装置。
  8. 前記第２導電型リングは、円弧状の部分を有し、
    前記拡張領域は、前記第２導電型リングの円弧状となる部分と対応する位置における前記第２導電型層の先端に形成されている請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
  9. 前記拡張領域は、前記第２導電型リングの円弧状に沿った形状である請求項８に記載の炭化珪素半導体装置。
  10. セル部と該セル部の外周を囲む外周部を有する半導体装置の製造方法であって、
    第１または第２導電型の基板（１）を用意することと、
    前記基板の表面側に、前記基板よりも低不純物濃度とされる第１導電型のドリフト層（２）を形成することと、
    前記ドリフト層の表面から前記ドリフト層の底部よりも深さが浅い位置まで異方性エッチングを行うことで、セル部のディープトレンチ（５ａ）と、前記セル部の外周を囲むガードリング部のガードリングトレンチ（２１ａ）と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ（３０ａ）と、前記繋ぎトレンチに接続される拡張トレンチ（４０ａ）と、を含むトレンチを形成することと、
    第２導電型層（５０）をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチ、前記繋ぎトレンチおよび前記拡張トレンチを埋め込むことと、
    エッチバックにより前記第２導電型層のうち前記ドリフト層の上に形成された部分を取り除くことで、前記ドリフト層内における等電位線のせり上がりを抑制するための、前記ディープトレンチ内のディープ層（５）、前記ガードリングトレンチ内のガードリング（２１）、前記繋ぎトレンチ内の繋ぎ層（３０）および前記拡張トレンチ内の拡張領域（４０）を形成することと、
    前記ディープ層、前記ガードリング、前記繋ぎ層および前記拡張領域の上と前記ドリフト層の上に、第２導電型のベース領域（３）を形成することと、
    前記ベース領域の上に、前記ドリフト層よりも高不純物濃度とされる第１導電型のソース領域（４）を形成することと、
    前記セル部に、前記ソース領域の表面から前記ベース領域よりも深いゲートトレンチ（６）と、該ゲートトレンチの内壁面に形成されるゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されるゲート電極（８）と、を有して構成されるトレンチゲート構造を形成することと、
    前記ソース領域および前記ベース領域に電気的に接続されるソース電極（９）を形成することと、
    前記基板の裏面側に、ドレイン電極（１１）を形成することと、を含み、
    前記トレンチを形成することにおいては、
    前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記ガードリングトレンチを、前記セル部を囲む複数の枠形状のライン状で形成し、前記繋ぎトレンチを、ストライプ状の複数のライン状に形成し、前記拡張トレンチを、前記繋ぎトレンチを平面視した場合における該繋ぎトレンチの両端部に連結するライン状としつつ、複数の前記繋ぎトレンチのうち隣りの繋ぎトレンチに向かう方向にのみ突き出し、かつ、該隣の繋ぎトレンチから離れた位置まで形成する炭化珪素半導体装置の製造方法。
  11. セル部と該セル部の外周を囲む外周部を有する半導体装置の製造方法であって、
    第１導電型の基板（１０１）を用意することと、
    前記基板の表面側に、前記基板よりも低不純物濃度とされる第１導電型のドリフト層（１０２）を形成することと、
    前記ドリフト層の表面から前記ドリフト層の底部よりも深さが浅い位置まで異方性エッチングを行うことで、セル部のディープトレンチ（１０３ａ）と、前記セル部の外周を囲むガードリング部のガードリングトレンチ（１０４ａ）と、前記セル部と前記ガードリング部との間に位置する繋ぎ部の繋ぎトレンチ（１０５ａ）と、前記ディープトレンチに接続される拡張トレンチ（１０８ａ）と、を含むトレンチを形成することと、
    第２導電型層をエピタキシャル成長させることで、前記ディープトレンチ、前記ガードリングトレンチ、前記繋ぎトレンチおよび前記拡張トレンチを埋め込むことと、
    エッチバックにより前記第２導電型層のうち前記ドリフト層の上に形成された部分を取り除くことで、前記ドリフト層内における等電位線のせり上がりを抑制するための、前記ディープトレンチ内のディープ層（１０３）、前記ガードリングトレンチ内のガードリング（１０４）、前記繋ぎトレンチ内の繋ぎ層（１０５）および前記拡張トレンチ内の拡張領域（１０８）を形成することと、
    前記セル部および前記繋ぎ部に、前記ドリフト層と前記ディープ層および前記繋ぎ層に接触させられるショットキー電極（１０６）を形成することと、
    前記基板の裏面側に、オーミック電極（１０７）を形成することと、を含み、
    前記トレンチを形成することにおいては、
    前記ディープトレンチを、ストライプ状の複数のライン状に形成し、前記ガードリングトレンチおよび前記繋ぎトレンチを、前記セル部を囲む複数の枠形状のライン状で形成し、前記拡張トレンチを、前記ディープトレンチを平面視した場合における該ディープトレンチの両端部に連結するライン状としつつ、複数の前記ディープトレンチのうち隣りのディープトレンチに向かう方向にのみ突き出し、かつ、該隣のディープトレンチから離れた位置まで形成する炭化珪素半導体装置の製造方法。
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