[go: up one dir, main page]

CN110050349B - 碳化硅半导体装置及其制造方法 - Google Patents

碳化硅半导体装置及其制造方法 Download PDF

Info

Publication number
CN110050349B
CN110050349B CN201780075779.5A CN201780075779A CN110050349B CN 110050349 B CN110050349 B CN 110050349B CN 201780075779 A CN201780075779 A CN 201780075779A CN 110050349 B CN110050349 B CN 110050349B
Authority
CN
China
Prior art keywords
layer
conductivity type
guard ring
electrode
electric field
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780075779.5A
Other languages
English (en)
Other versions
CN110050349A (zh
Inventor
竹内有一
铃木龙太
永冈达司
青井佐智子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Publication of CN110050349A publication Critical patent/CN110050349A/zh
Application granted granted Critical
Publication of CN110050349B publication Critical patent/CN110050349B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在保护环部中，通过在n‑型漂移层(2)的表层部形成电场缓和用的电场缓和层(40)，从而抑制电场进入p型保护环(21)之间。由此，电场集中得到缓和，由电场集中引起的层间绝缘膜(10)的击穿得到抑制，能够抑制耐压下降。因此，能够制成可得到所期望的耐压的SiC半导体装置。

Description

碳化硅半导体装置及其制造方法
相关申请的交叉参考
本申请基于2016年12月12日申请的日本专利申请号第2016-240558号，其记载内容通过参照而被纳入于此。
技术领域
本发明涉及具有深层及保护环层的碳化硅(以下称为SiC)半导体装置及其制造方法。
背景技术
一直以来，SiC作为可得到高的电场击穿强度的功率器件的原材料而受到注目。作为SiC的功率器件，提出了例如MOSFET、肖特基二极管等(例如参照专利文献1)。
在SiC的功率器件中，具备形成有MOSFET或肖特基二极管等功率元件的单元部和将单元部的周围包围的保护环部。在单元部与保护环部之间，设置有用于将它们之间连接的连接部，在连接部中的半导体基板的表面侧具备例如电极衬垫。并且，在包含保护环部的外周区域中，通过制成使半导体基板的表面凹陷的凹部，从而成为在基板的厚度方向上单元部及连接部以岛状突出的台面部。
现有技术文献
专利文献
专利文献1：日本特开2011-101036号公报
发明内容
在具有上述的构成的功率器件的SiC半导体装置中，若伴随着微细化而导致形成于单元部的MOSFET等中的p型深层的间隔变窄，则通过从p型深层延伸的耗尽层而实质上的电流经路的截面积变窄。由此，由于JFET电阻增大，所以需要在n-型漂移层上形成与n-型漂移层相比成为高杂质浓度的n型电流分散层直到与p型深层相同或者比其深的位置而低电阻化。
然而，在形成这样的n型电流分散层的情况下，由于n型电流分散层为较高浓度，所以在p型保护环之间电场变得容易进入，因电场集中而导致耐压下降。为了应对该问题，考虑使p型保护环彼此的间隔变得更窄来抑制电场的进入。可是，起因于光刻法的分辨率等，p型保护环彼此的间隔的缩小化有限度，例如难以缩小化至0.5μm以下的间隔。因此，担心变得无法应对今后的进一步微细化。
本发明的目的是提供在形成电流分散层的情况下能够抑制由电场集中引起的耐压下降的结构的SiC半导体装置及其制造方法。
本发明的一个观点的SiC半导体装置在单元部及外周部具备第1或第2导电型的基板、形成于基板的表面侧且设定为比基板低的杂质浓度的第1导电型的漂移层、和形成于漂移层上且设定为比漂移层高的杂质浓度的第1导电型的电流分散层。在单元部中，具备立式的半导体元件，该半导体元件具有以条纹状形成于电流分散层上的第2导电型层、与第2导电型层电连接的第1电极和与基板的背面侧电连接的第2电极，在第1电极与第2电极之间流过电流。另外，在保护环部中，具备从电流分散层的表面形成并且被制成将单元部包围的多个框形状的线状的第2导电型的保护环。并且，通过在保护环部中形成电流分散层比单元部凹陷的凹部，从而构成在基板的厚度方向上单元部比保护环部突出的岛状的台面部，从台面部与凹部的边界位置朝向台面部的外周侧，在漂移层的表层部上具备设定为比保护环低的杂质浓度的第2导电型的电场缓和层。
像这样，从台面部与凹部的边界位置朝向台面部的外周侧，在漂移层的表层部上形成电场缓和用的电场缓和层。因此，能够抑制电场进入保护环之间。由此，电场集中得到缓和，由电场集中引起的层间绝缘膜的击穿得到抑制，能够抑制耐压下降。因此，能够制成可得到所期望的耐压的SiC半导体装置。
另外，在本发明的另一个观点的SiC半导体装置中，从台面部与凹部的边界位置朝向台面部的外周侧，在电流分散层内具备载流子浓度设定为比电流分散层及保护环低的第1导电型或第2导电型的电场缓和层。
像这样，在保护环部中在电流分散层内形成电场缓和层。形成这样的电场缓和层，也能够抑制电场进入保护环间。因此，能够得到与上述的本发明的一个观点的SiC半导体装置同样的效果。
附图说明
图1是示意性表示第1实施方式的SiC半导体装置的上表面布局的图。
图2是图1的II-II截面图。
图3A是表示第1实施方式的SiC半导体装置的制造工序的截面图。
图3B是表示接着图3A的SiC半导体装置的制造工序的截面图。
图3C是表示接着图3B的SiC半导体装置的制造工序的截面图。
图3D是表示接着图3C的SiC半导体装置的制造工序的截面图。
图3E是表示接着图3D的SiC半导体装置的制造工序的截面图。
图3F是表示接着图3E的SiC半导体装置的制造工序的截面图。
图3G是表示接着图3F的SiC半导体装置的制造工序的截面图。
图3H是表示接着图3G的SiC半导体装置的制造工序的截面图。
图4是示意性表示第2实施方式的SiC半导体装置的上表面布局的图。
图5是第3实施方式的SiC半导体装置的截面图。
图6A是表示第3实施方式的SiC半导体装置的制造工序的截面图。
图6B是表示接着图6A的SiC半导体装置的制造工序的截面图。
图6C是表示接着图6B的SiC半导体装置的制造工序的截面图。
图6D是表示接着图6C的SiC半导体装置的制造工序的截面图。
图7是第3实施方式的变形例中说明的SiC半导体装置的截面图。
具体实施方式
以下，基于图对本发明的实施方式进行说明。需要说明的是，在以下的各实施方式彼此中，对于彼此相同或者均等的部分，标注相同符号进行说明。
(第1实施方式)
对第1实施方式进行说明。这里，作为由半导体元件构成的功率元件，列举出形成有沟槽栅极结构的反转型的MOSFET的SiC半导体装置为例进行说明。
图1中所示的SiC半导体装置为下述构成，该构成具有形成有沟槽栅极结构的MOSFET的单元部和将该单元部包围的外周部。外周部为下述构成，该构成具有：保护环部、和比保护环部更靠内侧即配置于单元部与保护环部之间的连接部。需要说明的是，图1不是截面图，但为了容易观察图而部分地示出阴影。
如图2中所示的那样，SiC半导体装置使用由SiC制成的n+型基板1来形成，在n+型基板1的主表面上依次外延生长由SiC制成的n-型漂移层2、n型电流分散层2a和p型基极区域3以及n+型源极区域4。
n+型基板1例如n型杂质浓度设定为1.0×1019/cm3，表面设定为(0001)Si面。n-型漂移层2例如n型杂质浓度设定为0.5～2.0×1016/cm3。n型电流分散层2a设定为比n-型漂移层2更高浓度的n型杂质浓度、即低电阻，通过将电流在更广范围分散并流过，从而发挥降低JFET电阻的作用。例如，n型电流分散层2a设定为例如8×1016/cm3，厚度设定为0.5μm。
另外，p型基极区域3构成为下述区域：形成有沟道区域的部分，p型杂质浓度设定为例如2.0×1017/cm3左右，厚度为300nm。n+型源极区域4构成为下述区域：设定为比n-型漂移层2高的杂质浓度，表层部中的n型杂质浓度为例如2.5×1018～1.0×1019/cm3，厚度为0.5μm左右。
在单元部中，在n+型基板1的表面侧残留有p型基极区域3及n+型源极区域4，在保护环部中，按照将这些n+型源极区域4及p型基极区域3贯通而到达n型电流分散层2a的方式形成有凹部20。通过制成这样的结构来构成台面结构。
另外，在单元部中，按照将n+型源极区域4或p型基极区域3贯通而到达n型电流分散层2a的方式形成有p型深层5。p型深层5与p型基极区域3相比，p型杂质浓度设定为高。具体而言，p型深层5在n型电流分散层2a中以等间隔配置有多条，设置于彼此没有交点地分离配置的条纹状的沟槽5a内，通过利用外延生长的p型的外延膜来构成。需要说明的是，该沟槽5a为相当于深沟槽的沟槽，设定为例如宽度为1μm以下、长宽比为2以上的深度。
例如，各p型深层5构成为下述层：p型杂质浓度为例如1.0×1017～1.0×1019/cm3、宽度为0.7μm、深度为2.0μm左右。各p型深层5位于最深的底部的位置与边界位置相同的位置、或者比其更靠p型基极区域3侧，该边界位置为n型电流分散层2a与n-型漂移层2的边界位置。即，形成至p型深层5与n型电流分散层2a为相同的深度、或者与p型深层5相比n型电流分散层2a较深的位置为止。p型深层5如图1中所示的那样从单元部的一端一直形成到另一端。并且，p型深层5将与后述的沟槽栅极结构相同的方向作为长度方向而延设，与比沟槽栅极结构的两端更靠单元部的外侧地延设的后述的p型连接层30连接。
关于p型深层5的延设方向是任意的，但若沿<11-20>方向延设而使沟槽5a中的构成长边的相向的两壁面成为相同的(1-100)面，则埋置外延时的生长在两壁面中变得相等。因此，能够形成为均匀的膜质，同时还可得到埋置不良的抑制效果。
另外，按照将p型基极区域3及n+型源极区域4贯通而到达n-型漂移层2的方式形成有例如宽度为0.8μm、深度为1.0μm的栅极沟槽6。按照与该栅极沟槽6的侧面相接的方式配置有上述的p型基极区域3及n+型源极区域4。栅极沟槽6以将图2的纸面左右方向作为宽度方向、将纸面垂直方向作为长度方向、将纸面上下方向作为深度方向的线状的布局形成。另外，如图1中所示的那样，多条栅极沟槽6按照分别夹持在p型深层5之间的方式配置，分别通过以等间隔平行地排列来制成条纹状。
进而，将p型基极区域3中的位于栅极沟槽6的侧面的部分作为在立式MOSFET的工作时将n+型源极区域4与n-型漂移层2之间连接的沟道区域，在包含沟道区域的栅极沟槽6的内壁面形成有栅极绝缘膜7。并且，在栅极绝缘膜7的表面形成有由掺杂Poly-Si构成的栅电极8，栅极沟槽6内通过这些栅极绝缘膜7及栅电极8而填满。
另外，在n+型源极区域4及p型深层5的表面或栅电极8的表面，介由层间绝缘膜10而形成有相当于第1电极的源电极9或配置于电极衬垫部上的栅极衬垫31。源电极9及栅极衬垫31由多种金属、例如Ni/Al等构成。并且，多种金属中的至少n型SiC、具体而言n+型源极区域4或n型掺杂时的与栅电极8接触的部分由能够与n型SiC欧姆接触的金属构成。另外，多种金属中的至少p型SiC、具体而言与p型深层5接触的部分由能够与p型SiC欧姆接触的金属构成。需要说明的是，这些源电极9及栅极衬垫31通过形成于层间绝缘膜10上而电绝缘。并且，通过形成于层间绝缘膜10上的接触孔，源电极9与n+型源极区域4及p型深层5电接触，栅极衬垫31与栅电极8电接触。
进而，在n+型基板1的背面侧形成有与n+型基板1电连接的相当于第2电极的漏电极11。通过这样的结构，构成n沟道型的反转型的沟槽栅极结构的MOSFET。并且，这样的MOSFET通过配置多个单元来构成单元部。
另一方面，在保护环部中，如上所述，按照将n+型源极区域4及p型基极区域3贯通而到达n型电流分散层2a的方式形成有凹部20。因此，在远离单元部的位置处n+型源极区域4及p型基极区域3被除去而使n型电流分散层2a露出。并且，在n+型SiC基板1的厚度方向上，成为位于比凹部20更靠内侧的单元部或连接部以岛状突出的台面部。
另外，在位于凹部20的下方的n型电流分散层2a的表层部中，按照将单元部包围的方式具备在图1中记载有7条但为多条的p型保护环21。在本实施方式的情况下，将p型保护环21制成四角被倒圆的四边形状，但也可以由圆形状等其它的框形状构成。p型保护环21配置于形成于n型电流分散层2a中的沟槽21a内，通过利用外延生长的p型的外延膜来构成。需要说明的是，该沟槽21a为相当于保护环沟槽的沟槽，设定为例如宽度为1μm以下、长宽比为2以上的深度。
构成p型保护环21的各部设定为与上述的p型深层5同样的构成。p型保护环21在上表面形状设定为将单元部及连接部包围的框形状的线状这点上，与以直线状形成的p型深层5不同，但其它同样。即，p型保护环21设定为与p型深层5同样的宽度、同样的厚度、即同样的深度。另外，关于各p型保护环21的间隔，也可以是等间隔，p型保护环21的间隔在单元部侧较窄且越朝向外周侧设定为越大，使得在更内周侧、即单元部侧缓和电场集中而使等电位线朝向更外周侧。
需要说明的是，虽然未图示，但是根据需要通过在比p型保护环21更外周具备EQR结构，从而构成具备包围单元部的外周耐压结构的保护环部。
进而，将从单元部到保护环部之间作为连接部，在连接部中，在n-型漂移层2的表层部中形成有多条p型连接层30。在本实施方式的情况下，如图1中的虚线阴影所示的那样，按照包围单元部的方式形成有连接部，进一步按照包围连接部的外侧的方式，形成有多条四角被倒圆的四边形状的p型保护环21。多条p型连接层30与形成于单元部中的p型深层5平行地排列而配置，在本实施方式中，与相邻的p型深层5彼此之间的间隔相等的间隔地配置。另外，在从单元部到p型保护环21的距离远离的部位，从p型深层5延设有p型连接层30，使从p型连接层30的前端到p型保护环21为止的距离变短。
各p型连接层30配置于将n+型源极区域4及p型基极区域3贯通而到达n型漂移层2的沟槽30a内，通过利用外延生长的p型的外延膜来构成。在p型深层5的长度方向上的单元部与保护环部之间，p型连接层30连接于p型深层5的前端而形成。需要说明的是，该沟槽30a为相当于连接沟槽的沟槽，设定为例如宽度为1μm以下、长宽比为2以上的深度。p型连接层30由于与p型基极区域3接触，所以固定为源极电位。
构成p型连接层30的各部设定为与上述的p型深层5或p型保护环21同样的构成，在p型连接层30的上表面形状设定为直线状这点上，与形成为框形状的p型保护环21不同，但其它同样。即，p型连接层30设定为与p型深层5或p型保护环21同样的宽度、同样的厚度、即同样的深度。另外，关于各p型连接层30的间隔，在本实施方式中设定为与单元部中的p型深层5彼此的间隔相等的间隔，但也可以是不同的间隔。
通过形成这样的p型连接层30，并且将p型连接层30彼此之间设定为规定间隔、例如与p型深层5等间隔或者其以下，能够抑制等电位线在p型连接层30之间过量地向上突起。由此，能够抑制在p型连接层30之间形成产生电场集中的部位，能够抑制耐压下降。
需要说明的是，在各p型连接层30中的长度方向的两端、即沟槽30a的两端，p型连接层30的上表面形状设定为半圆形。也可以将沟槽30a的两端的上表面形状设定为四边形状，但有时通过在角部先形成n型层而n型化。因此，通过将p型连接层30的两端的上表面形状设定为半圆形，能够除掉形成有n型层的部分。
另外，在连接部中，也在n+型源极区域4的表面形成有层间绝缘膜10。上述的栅极衬垫31在连接部中形成于层间绝缘膜10上。
像这样制成在单元部与保护环部之间具备连接部的结构，通过埋入窄幅的沟槽30a内的多条p型连接层30来构成连接部。假定在由宽幅的尺寸来形成沟槽30a的情况下，由于无法埋入沟槽30a内，所以有时p型连接层30的厚度变薄、或者在将p型连接层30进行回蚀而平坦化时p型连接层30部分地消失。然而，由于像这样由窄幅的尺寸来构成沟槽30a，所以可靠地埋入沟槽30a内，能够抑制p型连接层30的厚度变薄、或者p型连接层30部分地消失。另一方面，由于将p型连接层30设定为分割成多个的结构，所以有可能等电位线在p型连接层30之间向上突起。然而，通过将p型连接层30彼此之间设定为规定间隔、例如与p型深层5等间隔或者其以下，能够抑制等电位线的过量的向上突起，能够抑制耐压下降。
进而，在本实施方式中，按照从连接部到达保护环部的方式在n-型漂移层2的表层部形成电场缓和层40。电场缓和层40只要至少从保护环部中的偏单元部或连接部的位置、即台面部与凹部20的边界位置沿台面部的外周方向形成即可，但在本实施方式中也形成于连接部中的偏保护环部的位置。更详细而言，电场缓和层40从保护环部中的偏单元部或连接部的位置到连接部中的偏保护环部的位置以整个区域形成，制成至少包围台面部的带状的框体形状。电场缓和层40的p型杂质浓度设定为例如0.5×1017/cm3，与p型深层5或p型保护环21相比设定为低杂质浓度。关于电场缓和层40的厚度是任意的，设定为例如0.5μm左右。
如上所述，伴随着功率元件的微细化，p型保护环21的间隔变窄，但若形成n型电流分散层2a，则能够谋求JFET电阻的降低，另一方面，电场变得容易进入p型保护环21之间。因此，想要通过将p型保护环21之间的间隔缩窄来抑制电场进入p型保护环21之间，但形成配置有p型保护环21的沟槽21a时的伴随光刻法的分辨率的缩小化有限度。
与此相对，通过形成电场缓和层40，能够抑制电场进入p型保护环21之间。需要说明的是，关于保护环部内的电场缓和层40的形成范围，基本上基于p型保护环21的配置间隔或p型保护环21和n型电流分散层2a各自的杂质浓度来决定。即，p型保护环21按照在单元部侧缓和电场集中而使等电位线朝向更外周侧的方式形成，但根据其配置间隔或p型保护环21及n型电流分散层2a的杂质浓度而电场的进入方向发生改变。因此，按照包含下述位置的方式形成电场缓和层40，该位置为：假定若没有形成电场缓和层40，则在电场进入p型保护环21间时到达至形成于其上的层间绝缘膜10为止。
通过以上那样的结构，构成本实施方式的SiC半导体装置。像这样构成的SiC半导体装置在打开MOSFET时，通过控制对栅电极8施加的电压而在位于栅极沟槽6的侧面的p型基极区域3的表面部形成沟道区域。由此，介由n+型源极区域4及n-型漂移层2而在源电极9及漏电极11之间流过电流。
另外，在MOSFET的关闭时，即使施加高电压，也可通过形成至比沟槽栅极结构深的位置的p型深层5来抑制电场进入栅极沟槽底部，栅极沟槽底部的电场集中得到缓和。由此，可防止栅极绝缘膜7的击穿。
进而，在连接部中，等电位线的向上突起得到抑制，使其朝向保护环部侧。另外，在保护环部中，通过p型保护环21使等电位线的间隔一边朝向外周方向扩展一边终结，即使在保护环部中也能够得到所期望的耐压。
并且，由于至少在保护环部中的连接部侧具备电场缓和层40，所以可抑制电场进入p型保护环21之间。由此，电场集中得到缓和，由电场集中引起的层间绝缘膜10的击穿得到抑制，能够抑制耐压下降。因此，能够制成可得到所期望的耐压的SiC半导体装置。
接下来，对于本实施方式的SiC半导体装置的制造方法参照图3A～图3H进行说明。
〔图3A中所示的工序〕
首先，作为半导体基板，准备n+型基板1。并且，在该n+型基板1的主表面上外延生长由SiC制成的n-型漂移层2后，使用未图示的掩模，通过将p型杂质离子注入n-型漂移层2的表层部中并且进行活化退火来形成电场缓和层40。
需要说明的是，关于电场缓和层40，只要至少形成于保护环部的形成预定位置中的偏连接部的形成预定位置即可，但这里按照进入连接部的形成预定位置内的方式形成。
〔图3B中所示的工序〕
接着，将掩模除去后，在n-型漂移层2及电场缓和层40上，依次外延生长n型电流分散层2a、p型基极区域3及n+型源极区域4。
〔图3C中所示的工序〕
接着，在n+型源极区域4的表面配置未图示的掩模，使掩模中的p型深层5、p型保护环21及p型连接层30的形成预定区域开口。并且，通过使用掩模来进行RIE(Reactive IonEtching，反应离子蚀刻)等各向异性蚀刻，从而形成沟槽5a、21a、30a。
此时，如上所述，除了在保护环部的形成预定位置中的偏单元部或连接部的形成预定位置形成电场缓和层40以外，还在连接部的形成预定位置中的偏保护环部的形成预定位置形成电场缓和层40。因此，即使因掩模偏移而沟槽5a、21a、30a的形成位置错位，也至少能够在保护环部中的想要形成电场缓和层40的位置可靠地配置电场缓和层40。另外，由于能够以带状的框体形状形成电场缓和层40，所以能够在不需要进行微细加工的情况下容易地形成。
〔图3D中所示的工序〕
在除去掩模后，成膜出p型层，然后按照p型层中的形成于n+型源极区域4的表面上的部分被除掉的方式进行回蚀，形成p型深层5、p型保护环21及p型连接层30。
此时，通过埋置外延，在沟槽5a、21a、30a内埋置p型层，但由于以相同的宽度形成沟槽5a、21a、30a，所以能够抑制在p型层的表面产生形状异常或者产生凹凸。因此，能够将p型层可靠地埋入各沟槽5a、21a、30a内，同时p型层的表面成为凹凸少的平坦的形状。
另外，在回蚀时，由于p型层的表面成为凹凸少的平坦的形状，所以p型深层5、p型保护环21及p型连接层30的表面成为平坦的状态。因此，之后在进行用于形成沟槽栅极结构的各种工艺时，能够得到所期望的栅极形状。另外，由于p型层被可靠地埋入各沟槽5a、21a、30a内，所以也不会产生p型连接层30的厚度变薄等问题。
〔图3E中所示的工序〕
在n+型源极区域4等上形成未图示的掩模后，使掩模中的栅极沟槽6的形成预定区域开口。然后，通过使用掩模来进行RIE等各向异性蚀刻而形成栅极沟槽6。
进而，在除去掩模后，再次形成未图示的掩模，使掩模中的凹部20的形成预定区域开口。然后，通过使用掩模而进行RIE等各向异性蚀刻来形成凹部20。由此，在形成有凹部20的位置，将n+型源极区域4及p型基极区域3贯通而使n型电流分散层2a露出，构成从n型电流分散层2a的表面配置有多条p型保护环21的结构。
需要说明的是，这里设定为使用了不同的掩模的不同工序来形成栅极沟槽6和凹部20，但也可以使用相同的掩模而同时形成。
〔图3F中所示的工序〕
在除去掩模后，通过进行例如热氧化，形成栅极绝缘膜7，通过栅极绝缘膜7而将栅极沟槽6的内壁面上及n+型源极区域4的表面上覆盖。并且，在沉积掺杂有p型杂质或者n型杂质的Poly-Si后，将其进行回蚀，通过至少在栅极沟槽6内残留Poly-Si而形成栅电极8。
〔图3G中所示的工序〕
按照将栅电极8及栅极绝缘膜7的表面覆盖的方式形成通过例如氧化膜等来构成的层间绝缘膜10。并且，在层间绝缘膜10的表面上形成未图示的掩模后，使掩模中的位于各栅电极8之间的部分、即与p型深层5对应的部分及其附近开口。之后，通过使用掩模将层间绝缘膜10图案化来形成使p型深层5及n+型源极区域4露出的接触孔。
〔图3H中所示的工序〕
在层间绝缘膜10的表面上形成例如通过多种金属的层叠结构而构成的电极材料。并且，通过将电极材料图案化，形成源电极9及栅极衬垫31。需要说明的是，在与本图不同的截面中设置有与各单元的栅电极8连接的栅极引出部。通过在该引出部中在层间绝缘膜10中开接触孔，从而进行栅极衬垫31与栅电极8的电连接。
对于之后的工序没有图示，但通过进行在n+型基板1的背面侧形成漏电极11等工序，从而完成本实施方式的SiC半导体装置。
如以上说明的那样，在本实施方式中，按照从连接部到达保护环部的方式，在n-型漂移层2的表层部形成电场缓和用的电场缓和层40。因此，能够抑制电场进入p型保护环21之间。由此，电场集中得到缓和，由电场集中引起的层间绝缘膜10的击穿得到抑制，能够抑制耐压下降。因此，能够制成可得到所期望的耐压的SiC半导体装置。
(第2实施方式)
对第2实施方式进行说明。本实施方式相对于第1实施方式变更了电场缓和层40的上表面布局，关于其它，由于与第1实施方式同样，所以仅对与第1实施方式不同的部分进行说明。
如图4中所示的那样，在本实施方式中，将电场缓和层40设定为多条的线状。更详细而言，电场缓和层40在四角被倒圆的四边形状的p型保护环21中的与各边对应的位置，以等间隔沿相对于该各边的法线方向延设，在与四角对应的位置从p型保护环21的中心沿放射方向延设。即，将电场缓和层40相对于p型保护环21正交配置。
像这样，即使将电场缓和层40相对于p型保护环21而正交配置，也能够得到与第1实施方式同样的效果。
另外，由于与第1实施方式相比电场缓和层40的形成面积变小，所以可以通过最小限的p型杂质剂量来有效地进行电场缓和，同时能够将由离子注入缺陷引起的高电压施加时的漏泄抑制到最小限度。
(第3实施方式)
对第3实施方式进行说明。本实施方式具备代替第1、第2实施方式中说明的电场缓和层40的杂质层，关于其它，由于与第1、第2实施方式同样，所以仅对与第1、第2实施方式不同的部分进行说明。
如图5中所示的那样，在本实施方式中，代替电场缓和层40，在保护环部内的n型电流分散层2a内形成有电场缓和层50。
在本实施方式中，电场缓和层50形成于保护环部的整个区域中。更详细而言，电场缓和层50在保护环部中形成为框体形状。电场缓和层50由载流子浓度设定为低于n型电流分散层2a的n型层或者载流子浓度设定为低于p型保护环21的p型层构成。即，电场缓和层50内的供体浓度Nd与受体浓度Na之差的绝对值设定为低于n型电流分散层2a或p型保护环21的载流子浓度，设定为例如|Nd-Na|<0.5×1017/cm3。关于电场缓和层50的厚度是任意的，设定为例如0.5μm左右。
另外，在本实施方式中，在p型保护环21的厚度内、即从p型保护环21中的成为层间绝缘膜10侧的表面到成为n-型漂移层2侧的底面之间形成有电场缓和层50。但是，关于电场缓和层50的形成深度，只要电场缓和层50中的成为层间绝缘膜10侧的上表面侧成为比p型保护环21的表面深、并且比底面浅的位置即可。即，关于电场缓和层50中的成为n-型漂移层2侧的下表面侧，也可以成为比p型保护环21的底面深的位置。
像这样，在保护环部中在n型电流分散层2a内形成电场缓和层50。即使形成这样的电场缓和层50，也能够抑制电场进入p型保护环21间。因此，能够得到与第1、第2实施方式同样的效果。
接着，对本实施方式的SiC半导体装置的制造方法进行说明。需要说明的是，对于本实施方式的SiC半导体装置的制造方法，由于大致与第1实施方式中说明的图3A～图3H中所示的SiC半导体装置的制造方法同样，所以主要说明不同的部分。
〔图6A中所示的工序〕
首先，在n+型基板1的主表面上依次外延生长由SiC制成的n-型漂移层2、n型电流分散层2a、p型基极区域3及n+型源极区域4。
〔图6B中所示的工序〕
接着，通过进行与图3C及图3D中所示的工序同样的工序，从而形成沟槽5a、21a、30a，同时在沟槽5a、21a、30a内形成p型深层5、p型保护环21及p型连接层30。
〔图6C中所示的工序〕
形成未图示的掩模，使掩模中的凹部20的形成预定区域开口。并且，通过使用掩模来进行RIE等各向异性蚀刻而形成凹部20。由此，在形成有凹部20的位置，将n+型源极区域4及p型基极区域3贯通而使n型电流分散层2a露出，构成在n型电流分散层2a的表层部配置有多条p型保护环21的结构。
进而，直接使用在形成凹部20时使用的掩模，离子注入n型杂质后，通过进行活化退火，在凹部20内形成电场缓和层50。关于此时的n型杂质的剂量，如上所述，关于电场缓和层50的供体浓度Nd与受体浓度Na之差的绝对值，按照|Nd-Na|<0.5×1017/cm3成立的方式进行调整。之后，将在形成凹部20或形成电场缓和层50时使用的掩模除去后，进行图3D中所示的工序中的栅极沟槽6的形成工序。
〔图6D中所示的工序〕
进一步进行图3E以后的各工序。由此，能够制造本实施方式的SiC半导体装置。
(第3实施方式的变形例)
没有必要在保护环部的整个区域中形成上述第3实施方式中说明的电场缓和层50，例如也可以如图7中所示的那样，仅形成于保护环部中的偏单元部或连接部的位置。进而，电场缓和层50也可以形成至连接部中的偏保护环部的位置为止。
但是，在制成这些结构的情况下，变得需要使用与形成凹部20时使用的掩模不同的掩模、例如抗蚀掩模，进行用于形成电场缓和层50的离子注入。
需要说明的是，在仅在保护环部中的偏单元部或连接部的位置形成电场缓和层50的情况下，关于电场缓和层50的形成范围，基于p型保护环21的配置间隔或p型保护环21和n型电流分散层2a各自的杂质浓度来决定。如上所述，p型保护环21按照在单元部侧缓和电场集中而使等电位线朝向更外周侧的方式形成，但根据其配置间隔或p型保护环21及n型电流分散层2a的杂质浓度而电场的进入方向发生改变。因此，按照包含下述位置的方式形成电场缓和层50，该位置为：假定若没有形成电场缓和层50，则在电场进入p型保护环21间时到达至形成于其上的层间绝缘膜10为止。
(其它实施方式)
本发明依据上述的实施方式进行了记述，但并不限定于该实施方式，还包含各种变形例或均等范围内的变形。此外，各种组合或形态、进而在它们中包含仅一个要素、其以上、或者其以下的要素的其它组合或形态也进入本发明的范畴或思想范围内。
(1)在上述各实施方式中，在p型基极区域3上连续地外延生长而形成n+型源极区域4，但也可以通过在p型基极区域3的所期望位置离子注入n型杂质来形成n+型源极区域4。
(2)在上述各实施方式中，作为立式的功率元件列举出n沟道型的反转型的沟槽栅极结构的MOSFET为例进行了说明。然而，上述各实施方式只不过示出了立式的半导体元件的一个例子，只要是在设置于半导体基板的表面侧的第1电极与设置于背面侧的第2电极之间流过电流的立式的半导体元件，则也可以是其它结构或者导电型的半导体元件。
例如，在上述第1实施方式等中，列举出将第1导电型设定为n型、将第2导电型设定为p型的n沟道型的MOSFET为例进行了说明，但也可以设定为使各构成要素的导电型反转的p沟道型的MOSFET。另外，在上述说明中，作为半导体元件列举出MOSFET为例进行了说明，但相对于同样的结构的IGBT也可以适用本发明。IGBT相对于上述各实施方式仅将n+型基板1的导电型由n型变更为p型，关于其它的结构或制造方法与上述各实施方式同样。进而，作为立式的MOSFET列举出沟槽栅极结构的MOSFET为例进行了说明，但并不限于沟槽栅极结构的MOSFET，也可以是平面型的MOSFET。
进而，并不限于MOS结构的功率元件，也可以适用肖特基二极管。具体而言，通过在n+型基板的主表面上形成有n-型漂移层，同时在其上形成相当于第1电极的肖特基电极，进而在n+型基板的背面侧形成相当于第2电极的欧姆电极来构成肖特基二极管。在这样的结构中，通过从n-型漂移层的表层部形成多条p型深层，从而构成结势垒肖特基二极管(以下称为JBS)。在具备这样的JBS的SiC半导体装置中，也通过具备第1、第2实施方式中说明的电场缓和层40或第3实施方式中说明的电场缓和层50，从而能够得到与上述各实施方式同样的效果。
(3)在上述各实施方式中，通过埋置外延生长而形成了p型深层5或p型保护环21及p型连接层30，但也可以通过离子注入来形成。
(4)在上述各实施方式中，按照将n+型源极区域4及p型基极区域3贯通的方式来形成p型深层5或p型连接层30，但也可以仅在p型基极区域3的下方形成p型深层5或p型连接层30。
(5)需要说明的是，在表示晶体的取向的情况下，本来应该在所期望的数字上标注横杠(-)，但由于存在基于电子申请的表述上的限制，所以在本说明书中，在所期望的数字的前面标注横杠。

Claims (15)

1.一种碳化硅半导体装置，其具有单元部和包含将所述单元部的外周包围的保护环部的外周部，其中，
在所述单元部及所述外周部中具备：
第1或第2导电型的基板(1)；
第1导电型的漂移层(2)，该第1导电型的漂移层(2)形成于所述基板的表面侧，且设定为比所述基板低的杂质浓度；和
第1导电型的电流分散层(2a)，该第1导电型的电流分散层(2a)形成于所述漂移层上，且设定为比所述漂移层高的杂质浓度，
在所述单元部中具备立式的半导体元件，所述半导体元件具有：
以条纹状形成于所述电流分散层上的第2导电型层(5)，
与所述第2导电型层电连接的第1电极(9)，和
与所述基板的背面侧电连接的第2电极(11)，
在所述第1电极与所述第2电极之间流过电流，
在所述保护环部中，具备从所述电流分散层的表面形成并且设定为将所述单元部包围的多个框形状的线状的第2导电型的保护环(21)，
通过在所述保护环部中形成所述电流分散层比所述单元部凹陷的凹部(20)，从而构成在所述基板的厚度方向上所述单元部与所述保护环部相比突出的岛状的台面部，
从所述台面部与所述凹部的边界位置朝向所述台面部的外周侧，在所述漂移层的表层部中具备设定为比所述保护环低的杂质浓度的第2导电型的电场缓和层(40)，
所述电场缓和层(40)以不接触于多个保护环(21)的至少2个以上的下侧的方式而配置，所述电场缓和层(40)进一步从台面部与凹部(20)的边界位置朝向台面部的内部而配置。
2.根据权利要求1所述的碳化硅半导体装置，其中，所述电场缓和层设定为将所述台面部包围的带状的框体形状。
3.根据权利要求1所述的碳化硅半导体装置，其中，所述电场缓和层设定为相对于所述保护环正交配置的多条线状。
4.根据权利要求1所述的碳化硅半导体装置，其中，所述电场缓和层按照从连接部到达保护环部的方式形成于漂移层(2)的表层部。
5.根据权利要求1所述的碳化硅半导体装置，其中，所述电场缓和层从保护环部中的偏单元部或连接部的位置到连接部中的偏保护环部的位置以整个区域形成。
6.根据权利要求1到5中任一项所述的碳化硅半导体装置，其中，在所述单元部形成有立式的半导体元件，所述半导体元件具备：
第2导电型的基极区域(3)，该第2导电型的基极区域(3)形成于所述电流分散层上；
第1导电型的源极区域(4)，该第1导电型的源极区域(4)形成于所述基极区域上，且设定为比所述漂移层高的杂质浓度；
沟槽栅极结构，该沟槽栅极结构形成于从所述源极区域的表面形成至比所述基极区域深的位置为止的栅极沟槽(6)内，且具有形成于该栅极沟槽的内壁面的栅极绝缘膜(7)和形成于所述栅极绝缘膜上的栅电极(8)而构成；
所述第2导电型层，该第2导电型层配置于形成至比所述栅极沟槽深的位置的沟槽(5a)内；
源电极(9)，该源电极(9)构成与所述源极区域及所述基极区域电连接的所述第1电极；和
漏电极(11)，该漏电极(11)构成与所述基板的背面侧电连接的所述第2电极。
7.一种碳化硅半导体装置，其具有单元部和包含将所述单元部的外周包围的保护环部的外周部，其中
在所述单元部及所述外周部中具备：
第1或第2导电型的基板(1)；
第1导电型的漂移层(2)，该第1导电型的漂移层(2)形成于所述基板的表面侧，且设定为比所述基板低的杂质浓度；和
第1导电型的电流分散层(2a)，该第1导电型的电流分散层(2a)形成于所述漂移层上，且设定为比所述漂移层高的杂质浓度，
在所述单元部中具备立式的半导体元件，所述半导体元件具有：
以条纹状形成于所述电流分散层上的第2导电型层(5)，
与所述第2导电型层电连接的第1电极(9)，和
与所述基板的背面侧电连接的第2电极(11)，
在所述第1电极与所述第2电极之间流过电流，
在所述保护环部中，具备从所述电流分散层的表面形成并且设定为将所述单元部包围的多个框形状的线状的第2导电型的保护环(21)，
通过在所述保护环部中形成所述电流分散层比所述单元部凹陷的凹部(20)，从而构成在所述基板的厚度方向上所述单元部与所述保护环部相比突出的岛状的台面部，
从所述台面部与所述凹部的边界位置朝向所述台面部的外周侧，在所述电流分散层内具备载流子浓度设定为低于所述电流分散层及所述保护环的第1导电型或第2导电型的电场缓和层(50)，
所述电场缓和层的上表面设定为比所述保护环的表面深并且比底面浅的位置。
8.根据权利要求7所述的碳化硅半导体装置，其中，所述电场缓和层形成于所述保护环部的整个区域中。
9.根据权利要求7或8所述的碳化硅半导体装置，其中，在所述单元部形成有立式的半导体元件，所述半导体元件具备：
第2导电型的基极区域(3)，该第2导电型的基极区域(3)形成于所述电流分散层上；
第1导电型的源极区域(4)，该第1导电型的源极区域(4)形成于所述基极区域上，且设定为比所述漂移层高的杂质浓度；
沟槽栅极结构，该沟槽栅极结构形成于从所述源极区域的表面形成至比所述基极区域深的位置为止的栅极沟槽(6)内，且具有形成于该栅极沟槽的内壁面的栅极绝缘膜(7)和形成于所述栅极绝缘膜上的栅电极(8)而构成；
所述第2导电型层，该第2导电型层配置于形成至比所述栅极沟槽深的位置的沟槽(5a)内；
源电极(9)，该源电极(9)构成与所述源极区域及所述基极区域电连接的所述第1电极；和
漏电极(11)，该漏电极(11)构成与所述基板的背面侧电连接的所述第2电极。
10.一种碳化硅半导体装置的制造方法，其是具有单元部和包含将所述单元部的外周包围的保护环部的外周部的碳化硅半导体装置的制造方法，其包括：
准备第1或第2导电型的基板(1)；
在所述基板的表面侧，形成设定为比所述基板低的杂质浓度的第1导电型的漂移层(2)；
在所述漂移层的表层部，通过离子注入第2导电型杂质而形成第2导电型的电场缓和层(40)；
在所述漂移层上，形成设定为比所述漂移层高的杂质浓度的第1导电型的电流分散层(2a)；
在所述单元部中，在所述电流分散层上以条纹状形成第2导电型层(5)，同时在所述保护环部中，在所述电流分散层上形成设定为将所述单元部包围的多个框形状的线状的第2导电型的保护环(21)；
在所述保护环部中，通过形成使所述电流分散层比所述单元部凹陷的凹部(20)，从而构成在所述基板的厚度方向上所述单元部比所述保护环部突出的岛状的台面部；
形成与所述第2导电型层电连接的第1电极(9)；和
形成与所述基板的背面侧电连接的第2电极(11)，
通过形成所述电场缓和层，从成为所述台面部与所述凹部的边界位置的预定的位置朝向所述台面部的外周侧形成所述电场缓和层，
所述电场缓和层(40)以不接触于多个保护环(21)的至少2个以上的下侧的方式而配置，所述电场缓和层(40)进一步从台面部与凹部(20)的边界位置朝向台面部的内部而配置。
11.根据权利要求10所述的碳化硅半导体装置的制造方法，其中，所述电场缓和层按照从连接部到达保护环部的方式形成于漂移层(2)的表层部。
12.根据权利要求10所述的碳化硅半导体装置的制造方法，其中，所述电场缓和层从保护环部中的偏单元部或连接部的位置到连接部中的偏保护环部的位置以整个区域形成。
13.根据权利要求10所述的碳化硅半导体装置的制造方法，其中包括：
在所述电流分散层上，形成第2导电型的基极区域(3)；
在所述基极区域上，形成设定为比所述漂移层高的杂质浓度的第1导电型的源极区域(4)；
通过从所述源极区域的表面进行各向异性蚀刻，从而形成包含所述单元部的深沟槽(5a)和所述保护环部的保护环沟槽(21a)的沟槽；
通过外延生长第2导电型的碳化硅层，埋置所述深沟槽及所述保护环沟槽后，通过利用回蚀将所述碳化硅层中的形成于所述源极区域上的部分除掉，从而在所述深沟槽内形成所述第2导电型层，同时在所述保护环沟槽内形成所述保护环；和
在所述单元部中，形成从所述源极区域的表面起具有比所述基极区域深的栅极沟槽(6)、形成于该栅极沟槽的内壁面的栅极绝缘膜(7)和形成于所述栅极绝缘膜上的栅电极(8)而构成的沟槽栅极结构，
通过形成所述第1电极，作为所述第1电极，形成与所述源极区域及所述基极区域电连接的源电极(9)，
通过形成所述第2电极，在所述基板的背面侧形成漏电极(11)作为所述第2电极。
14.一种碳化硅半导体装置的制造方法，其是具有单元部和包含将所述单元部的外周包围的保护环部的外周部的碳化硅半导体装置的制造方法，其包括：
准备第1或第2导电型的基板(1)；
在所述基板的表面侧，形成设定为比所述基板低的杂质浓度的第1导电型的漂移层(2)；
在所述漂移层上，形成设定为比所述漂移层高的杂质浓度的第1导电型的电流分散层(2a)；
在所述电流分散层内，通过离子注入第2导电型杂质而形成第1导电型或第2导电型的电场缓和层(50)；
在所述单元部中，在所述电流分散层上以条纹状形成第2导电型层(5)，同时在所述保护环部中，在所述电流分散层上形成设定为将所述单元部包围的多个框形状的线状的第2导电型的保护环(21)；
在所述保护环部中，通过形成使所述电流分散层比所述单元部凹陷的凹部(20)，从而构成在所述基板的厚度方向上所述单元部比所述保护环部突出的岛状的台面部；
形成与所述第2导电型层电连接的第1电极(9)；和
形成与所述基板的背面侧电连接的第2电极(11)，
通过形成所述电场缓和层，从成为所述台面部与所述凹部的边界位置的预定的位置朝向所述台面部的外周侧，形成载流子浓度设定为低于所述电流分散层及所述保护环的第1导电型或者第2导电型的所述电场缓和层，
通过形成所述电场缓和层，从而在形成所述凹部后，所述电场缓和层的上表面设定为比所述保护环的表面深并且比底面浅的位置。
15.根据权利要求14所述的碳化硅半导体装置的制造方法，其中包括：
在所述电流分散层上，形成第2导电型的基极区域(3)；
在所述基极区域上，形成设定为比所述漂移层高的杂质浓度的第1导电型的源极区域(4)；
通过从所述源极区域的表面进行各向异性蚀刻，从而形成包含所述单元部的深沟槽(5a)和所述保护环部的保护环沟槽(21a)的沟槽；
通过外延生长第2导电型的碳化硅层，埋置所述深沟槽及所述保护环沟槽后，通过利用回蚀将所述碳化硅层中的形成于所述源极区域上的部分除掉，从而在所述深沟槽内形成所述第2导电型层，同时在所述保护环沟槽内形成所述保护环；和
在所述单元部中，形成从所述源极区域的表面起具有比所述基极区域深的栅极沟槽(6)、形成于该栅极沟槽的内壁面的栅极绝缘膜(7)和形成于所述栅极绝缘膜上的栅电极(8)而构成的沟槽栅极结构，
通过形成所述第1电极，作为所述第1电极，形成与所述源极区域及所述基极区域电连接的源电极(9)，
通过形成所述第2电极，在所述基板的背面侧形成漏电极(11)作为所述第2电极。
CN201780075779.5A 2016-12-12 2017-12-12 碳化硅半导体装置及其制造方法 Active CN110050349B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-240558 2016-12-12
JP2016240558A JP6673174B2 (ja) 2016-12-12 2016-12-12 炭化珪素半導体装置およびその製造方法
PCT/JP2017/044580 WO2018110556A1 (ja) 2016-12-12 2017-12-12 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN110050349A CN110050349A (zh) 2019-07-23
CN110050349B true CN110050349B (zh) 2022-05-10

Family

ID=62558685

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780075779.5A Active CN110050349B (zh) 2016-12-12 2017-12-12 碳化硅半导体装置及其制造方法

Country Status (4)

Country Link
US (2) US11177353B2 (zh)
JP (1) JP6673174B2 (zh)
CN (1) CN110050349B (zh)
WO (1) WO2018110556A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020119922A (ja) * 2019-01-18 2020-08-06 トヨタ自動車株式会社 半導体装置
JP2020123607A (ja) * 2019-01-29 2020-08-13 トヨタ自動車株式会社 半導体装置
JP7142606B2 (ja) * 2019-06-04 2022-09-27 三菱電機株式会社 半導体装置
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
JP7249921B2 (ja) 2019-09-20 2023-03-31 株式会社東芝 半導体装置
JP7425943B2 (ja) * 2019-12-12 2024-02-01 株式会社デンソー 炭化珪素半導体装置
KR20220075811A (ko) * 2020-11-30 2022-06-08 현대자동차주식회사 반도체 소자 및 그 제조 방법
JP7647104B2 (ja) * 2021-01-06 2025-03-18 富士電機株式会社 半導体装置
TWI782390B (zh) * 2021-01-08 2022-11-01 力晶積成電子製造股份有限公司 半導體結構
JP7593235B2 (ja) 2021-05-28 2024-12-03 株式会社デンソー 半導体装置
JP2024060452A (ja) * 2022-10-19 2024-05-02 株式会社デンソー 半導体装置とその製造方法
JP2024132455A (ja) * 2023-03-17 2024-10-01 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222949A (ja) * 2001-01-25 2002-08-09 Nec Corp 半導体装置
CN104380471A (zh) * 2012-06-13 2015-02-25 株式会社电装 碳化硅半导体装置及其制造方法
CN104871316A (zh) * 2013-01-16 2015-08-26 住友电气工业株式会社 碳化硅半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3914226B2 (ja) * 2004-09-29 2007-05-16 株式会社東芝 高耐圧半導体装置
JP5198030B2 (ja) * 2007-10-22 2013-05-15 株式会社東芝 半導体素子
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
US9640609B2 (en) * 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
JP5224289B2 (ja) * 2009-05-12 2013-07-03 三菱電機株式会社 半導体装置
JP2011066246A (ja) * 2009-09-17 2011-03-31 Seiko Instruments Inc 静電気保護用半導体装置
JP5533677B2 (ja) * 2011-01-07 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
US8618582B2 (en) * 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
JP5751213B2 (ja) * 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US9318624B2 (en) * 2012-11-27 2016-04-19 Cree, Inc. Schottky structure employing central implants between junction barrier elements
JP6048317B2 (ja) * 2013-06-05 2016-12-21 株式会社デンソー 炭化珪素半導体装置
JP6477106B2 (ja) * 2015-03-24 2019-03-06 サンケン電気株式会社 半導体装置
JP6409681B2 (ja) 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
JP6485382B2 (ja) * 2016-02-23 2019-03-20 株式会社デンソー 化合物半導体装置の製造方法および化合物半導体装置
JP6740759B2 (ja) 2016-07-05 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222949A (ja) * 2001-01-25 2002-08-09 Nec Corp 半導体装置
CN104380471A (zh) * 2012-06-13 2015-02-25 株式会社电装 碳化硅半导体装置及其制造方法
CN104871316A (zh) * 2013-01-16 2015-08-26 住友电气工业株式会社 碳化硅半导体器件

Also Published As

Publication number Publication date
US11177353B2 (en) 2021-11-16
US20190288074A1 (en) 2019-09-19
US11769801B2 (en) 2023-09-26
JP6673174B2 (ja) 2020-03-25
WO2018110556A1 (ja) 2018-06-21
JP2018098324A (ja) 2018-06-21
CN110050349A (zh) 2019-07-23
US20220005928A1 (en) 2022-01-06

Similar Documents

Publication Publication Date Title
CN110050349B (zh) 碳化硅半导体装置及其制造方法
US10964809B2 (en) Semiconductor device and manufacturing process therefor
US10134593B2 (en) Semiconductor device and method for manufacturing same
US10784335B2 (en) Silicon carbide semiconductor device and manufacturing method therefor
US10734515B2 (en) Silicon carbide semiconductor device and manufacturing method therefor
JP6696328B2 (ja) 炭化珪素半導体装置およびその製造方法
CN109417089B (zh) 碳化硅半导体装置及其制造方法
WO2019044921A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2009094203A (ja) 炭化珪素半導体装置
JP7420485B2 (ja) 炭化珪素半導体装置およびその製造方法
US10714611B2 (en) Silicon carbide semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant