[go: up one dir, main page]

JP6591312B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6591312B2
JP6591312B2 JP2016034151A JP2016034151A JP6591312B2 JP 6591312 B2 JP6591312 B2 JP 6591312B2 JP 2016034151 A JP2016034151 A JP 2016034151A JP 2016034151 A JP2016034151 A JP 2016034151A JP 6591312 B2 JP6591312 B2 JP 6591312B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
type
semiconductor region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016034151A
Other languages
English (en)
Other versions
JP2017152559A (ja
Inventor
森　隆弘
隆弘 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2016034151A priority Critical patent/JP6591312B2/ja
Priority to TW105137207A priority patent/TW201801318A/zh
Priority to CN201710002942.7A priority patent/CN107123681B/zh
Priority to US15/411,987 priority patent/US10388741B2/en
Priority to EP17158016.0A priority patent/EP3211675B1/en
Publication of JP2017152559A publication Critical patent/JP2017152559A/ja
Priority to US16/504,969 priority patent/US20190334001A1/en
Application granted granted Critical
Publication of JP6591312B2 publication Critical patent/JP6591312B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/155—Shapes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/159—Shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/351—Substrate regions of field-effect devices
    • H10D62/357—Substrate regions of field-effect devices of FETs
    • H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
    • H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体装置および半導体装置の製造方法に関し、例えば、ＬＤＭＯＳトランジスタを有する半導体装置に好適に利用できるものである。
ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、ＬＤＭＯＳトランジスタ、横方向拡散ＭＯＳＦＥＴ、ＬＤＭＩＳＦＥＴ、以下、単に「ＬＤＭＯＳ」という）には、ＲＥＳＵＲＦ（REduced SURface Field）型ＭＯＳトランジスタが採用されている。半導体基板の表面に厚い酸化膜を形成し、その酸化膜上にゲート電極のドレイン側エッジを配置させることにより、ゲート電極のドレイン側エッジ下の電界強度を緩和する構造が検討されている。
例えば、特許文献１（特開２０１１−００３６０８号公報）には、ｎ＋埋め込み領域とｐ−エピタキシャル領域との間に、ｐ−エピタキシャル領域よりも高いｐ型不純物濃度を有するｐ＋埋め込み領域が形成されたＬＤＭＯＳトランジスタが開示されている。
また、特許文献２（特表２０１１−５１４６７５号公報）には、分離されたＰ型領域に形成されたＮチャネルＬＤＭＯＳが開示されている。このＮチャネルＬＤＭＯＳは、Ｎ＋ドレイン領域、ゲート、ゲート酸化膜層、Ｎ＋ソース領域、およびＰ＋ボディコンタクト領域を有する。そして、ソース領域の下には、深いＰ型領域が配置されている。
また、特許文献３（特表２００６−５０５１３６号公報）には、半導体基板上方の電気的浮遊半導体領域と、この上方に位置するＰ型ボディ領域とＮ型ドリフト領域とを有するＲＥＳＵＲＦトランジスタが開示されている。そして、逆バイアスが印加された際、Ｎ型ドリフト領域と電気的浮遊半導体領域との間の半導体領域が空乏化する。
特開２０１１−００３６０８号公報 特表２０１１−５１４６７５号公報 特表２００６−５０５１３６号公報
本発明者が検討しているＬＤＭＯＳにおいて、その構成において、更なる改善の余地があることが判明した。
例えば、特許文献１（特開２０１１−００３６０８号公報）に示すＬＤＭＯＳトランジスタにおいては、ゲート幅の増大に伴い、オン耐圧が低下する傾向にある。また、特許文献３（特表２００６−５０５１３６号公報）に示すトランジスタ構造では、十分な負入力耐圧を確保できない。
このように、オン耐圧や負入力耐圧を改善することができるＬＤＭＯＳの構成の検討が望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、ドレイン領域を囲む第１導電型の第１半導体領域と、ソース領域を囲む第２導電型の第２半導体領域とを有するＬＤＭＯＳである。そして、第１半導体領域の下方に、第２導電型の第３半導体領域を有し、この第３半導体領域と第２半導体領域との間に、第３半導体領域と第２半導体領域とオーバーラップするように第２導電型の第４半導体領域を有する。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
実施の形態１の半導体装置の構成を示す断面図である。 実施の形態１の半導体装置の構成を示す模式的な平面図である。 実施の形態１の半導体装置の他の構成を示す断面図である。 実施の形態１の半導体装置の他の構成を示す平面図である。 実施の形態１の半導体装置の他の構成を示す平面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 ｐ型半導体領域Ｈ１ＰＷの左端と右端の位置を示す断面図である。 比較例１の半導体装置の構成を示す断面図である。 オン耐圧とゲート幅との関係を示すグラフである。 オン耐圧とｐ型半導体領域ＰＩＳＯのドーズ量との関係を示すグラフである。 ｐ型半導体領域Ｈ１ＰＷとｐ型半導体領域ＰＩＳＯとのオーバーラップ量と、負入力耐圧との関係を示すグラフである。 インパクトイオン化のシミュレーション結果を示す図である。 ホール電流密度のシミュレーション結果を示す図である。 電位のシミュレーション結果を示す図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の応用例１の半導体装置の構成を示す断面図である。 実施の形態２の応用例２の半導体装置の構成を示す断面図である。 実施の形態２の応用例３の半導体装置の構成を示す断面図である。 実施の形態２の応用例４の半導体装置の構成を示す断面図である。 実施の形態２の応用例５の半導体装置の構成を示す断面図である。 ＢｉＣ−ＤＭＯＳの半導体チップを示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図であり、図２は、本実施の形態の半導体装置の構成を示す模式的な平面図である。図１は、例えば、図２のＡ−Ａ断面部に対応する。図２の上図は、主として、ｐ−型のエピタキシャル層ＰＥＰの主表面の平面レイアウトを示し、図２の下図は、ｐ−型のエピタキシャル層ＰＥＰの下部の半導体領域の平面レイアウトを示したものである。
図１および図２に示す半導体装置は、ｎチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。なお、ＬＤＭＯＳトランジスタは、横型パワーＭＯＳＦＥＴと呼ばれることもある。
本実施の形態の半導体装置は、支持基板Ｓ上にｐ−型のエピタキシャル層（半導体層）ＰＥＰが形成された半導体基板Ｓ１上に形成されている（図１６参照）。支持基板Ｓとｐ−型のエピタキシャル層ＰＥＰとの境界部の近傍には、ｎ型埋め込み領域（ｎ型半導体領域）ＮＢＬが形成されている。なお、ｐ−型のエピタキシャル層ＰＥＰを省略し、半導体装置を半導体よりなる基板の主表面に形成してもよい。
図１に示す半導体装置は、半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）の上方にゲート絶縁膜ＧＯＸを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側（図１、図２においては、紙面の右および左方向）に形成されたソース領域ＳＲおよびドレイン領域ＤＲを有する。
ソース領域ＳＲは、ｐ型ウエル領域（ｐ型半導体領域、ｐ型ボディ領域）ＰＷＬ中に形成されている。別の言い方をすれば、ソース領域ＳＲを囲むように、ｐ型ウエル領域ＰＷＬが形成されている。ｐ型ウエル領域ＰＷＬは、ｐ−型のエピタキシャル層ＰＥＰより不純物濃度が高い領域である。また、ドレイン領域ＤＲは、ｎ型ドリフト領域（ｎ型半導体領域）ＨＮＤＦ中に形成されている。別の言い方をすれば、ドレイン領域ＤＲを囲むように、ｎ型ドリフト領域ＨＮＤＦが形成されている。このｎ型ドリフト領域ＨＮＤＦは、ドレイン領域ＤＲより不純物濃度が低い領域である。また、このｎ型ドリフト領域ＨＮＤＦ中には、ドレイン絶縁領域（フィールドドレイン領域）ＳＴＩｄが形成されている。
そして、ソース領域（ｎ＋型半導体領域、ｎ型不純物領域、ｎ型拡散領域）ＳＲおよびドレイン領域（ｎ＋型半導体領域、ｎ型不純物領域、ｎ型拡散領域）ＤＲ間の、ｐ型半導体領域（ＰＥＰ、ＰＷＬ）が、チャネル形成領域となる。このチャネル形成領域とドレイン領域ＤＲとの間に、ｎ型ドリフト領域ＨＮＤＦおよびドレイン絶縁領域ＳＴＩｄを設けることにより、ゲート電極ＧＥのドレイン領域ＤＲ側の端部での電界を緩和することができる（フィールドプレート効果）。これにより、ＬＤＭＯＳを高耐圧化することが可能となる。
ここで、本実施の形態においては、ｎ型ドリフト領域ＨＮＤＦとｎ型埋め込み領域ＮＢＬとの間に、ｐ型半導体領域（ｐ型接合分離部）ＰＩＳＯが設けられている。そして、さらに、ｐ型半導体領域ＰＩＳＯとｐ型ウエル領域ＰＷＬとの間に、ｐ型半導体領域Ｈ１ＰＷが設けられている。このｐ型半導体領域Ｈ１ＰＷは、ｐ型半導体領域ＰＩＳＯより浅い位置にあり、ｐ型半導体領域Ｈ１ＰＷとｐ型半導体領域ＰＩＳＯとは、平面視において、部分的にオーバーラップするように配置されている。ｐ型半導体領域Ｈ１ＰＷとｐ型半導体領域ＰＩＳＯとのオーバーラップ領域（重なり領域）を、“ＯＲ”で示す。また、このｐ型半導体領域Ｈ１ＰＷは、ｐ型ウエル領域ＰＷＬより深い位置にあり、ｐ型半導体領域Ｈ１ＰＷとｐ型ウエル領域ＰＷＬとは、平面視において、部分的にオーバーラップするように配置されている。
このように、ｎ型埋め込み領域ＮＢＬの上に、ｐ型半導体領域ＰＩＳＯを設けることで、負入力耐圧を確保することができる。
そして、さらに、本実施の形態においては、高ドレイン電圧でのトランジスタ動作において、ｎ型ドリフト領域ＨＮＤＦの下部のみにｐ型半導体領域ＰＩＳＯを設けることで、ｐ型半導体領域ＰＩＳＯを介して流れるホール電流の経路を短くすることができる。また、ソース領域ＳＲとｐ型半導体領域ＰＩＳＯとの間の電位差を大きくすることができる。これらの効果により、ホールの引き抜きを素早く行うことができる。また、ｐ型半導体領域Ｈ１ＰＷを設けることで、ｐ型半導体領域Ｈ１ＰＷを介して流れるホール電流の経路を確保することができる。これにより、オン耐圧を向上することができる。
図３〜図６は、本実施の形態の半導体装置の他の構成を示す断面図または平面図である。図３〜図５においては、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥが、ドレイン領域ＤＲに対称に配置された半導体装置を示してある。図３は、例えば、図４のＡ−Ａ部およびその延長線部の断面部に対応する。図４は、主として、ｐ−型のエピタキシャル層ＰＥＰの下部の構成部位の平面レイアウトを示し、図５は、ｎ型ドリフト領域ＨＮＤＦ、ｐ型半導体領域ＰＩＳＯ、ｐ型ウエル領域ＰＷＬおよびｐ型半導体領域Ｈ１ＰＷの平面レイアウトを示す。
図３に示す半導体装置は、図１に示す各構成部を、ドレイン領域ＤＲに対称に配置したものであるため、図１と対応する部分に同じ符号を付しその説明を省略する。図４、図５は、図３に示す各構成部の平面レイアウト例である。図４に示すように、平面視においては、矩形環状のボディコンタクト領域ＢＣの内側に、ソース領域ＳＲが配置される。そして、ソース領域ＳＲの内側に、矩形環状のｐ型ウエル領域ＰＷＬの露出面が配置される。この矩形環状のｐ型ウエル領域ＰＷＬの内側に、矩形環状のｐ−型のエピタキシャル層ＰＥＰの露出面が配置される。矩形環状のｐ−型のエピタキシャル層ＰＥＰの露出面の内側に、矩形環状のｎ型ドリフト領域ＨＮＤＦの露出面が配置される。矩形環状のｎ型ドリフト領域ＨＮＤＦの内側に、矩形環状のドレイン絶縁領域ＳＴＩｄが配置される。なお、矩形環状のドレイン絶縁領域ＳＴＩｄの内側に、ドレイン領域ＤＲが配置される。即ち、ドレイン領域ＤＲは、矩形状のドレイン絶縁領域ＳＴＩｄの中央に、Ｙ方向に延在する矩形状に配置されている。また、図５に示すように、平面視において、ｎ型ドリフト領域ＨＮＤＦは、矩形状に配置され、ｐ型ウエル領域ＰＷＬは、ｎ型ドリフト領域ＨＮＤＦを囲むように矩形環状に配置されている。また、ｎ型ドリフト領域ＨＮＤＦの下には、ｐ型半導体領域ＰＩＳＯが矩形状に配置され、ｐ型半導体領域ＰＩＳＯとｐ型ウエル領域ＰＷＬとの間に、これらと一部が重なるようにして、矩形環状にｐ型半導体領域Ｈ１ＰＷが配置されている。ｐ型半導体領域ＰＩＳＯとｐ型半導体領域Ｈ１ＰＷとのオーバーラップ領域ＯＲ（図５中の灰色部）は、矩形環状に配置されている。なお、ゲート電極ＧＥは、ソース領域ＳＲとドレイン領域ＤＲと間に、矩形環状に配置される。
このように、ドレイン領域ＤＲを中心として、各構成部が環状に配置されている（図４、図５）。この図４に示すドレイン領域ＤＲを中心として矩形環状のボディコンタクト領域ＢＣで囲まれた領域を一単位とし、フィンガー領域（セル領域）ＦＲと呼ぶ。例えば、図６に示す平面図においては、３つのフィンガー領域ＦＲが、Ｘ方向に並んで配置されている。そして、Ｘ方向に並んだ３つのフィンガー領域ＦＲを囲むように深い絶縁領域ＤＴＩ（図１参照）が配置されている。このように、深い絶縁領域ＤＴＩで囲むことにより、該当素子（ＬＤＭＯＳ）を他素子と電気的に分割できる。なお、図１は、図６のＡ−Ａ断面部にも対応する。
３つのフィンガー領域ＦＲのゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲには、同じ信号（電位）が印加され、深い絶縁領域ＤＴＩで囲まれた３つのフィンガー領域ＦＲは、単一の素子（ＬＤＭＯＳ）を構成する。ドレイン絶縁領域ＳＴＩｄ、絶縁領域ＳＴＩおよび深い絶縁領域ＤＴＩは、分離溝内に埋め込まれた絶縁膜よりなる。深い絶縁領域ＤＴＩは、ドレイン絶縁領域ＳＴＩｄより深い分離溝に埋め込まれた絶縁膜よりなる。なお、深い絶縁領域ＤＴＩで囲まれた領域内のフィンガー領域ＦＲの数には制限はない。このフィンガー領域ＦＲの数を“フィンガー数”という。
次いで、ｐ型半導体領域Ｈ１ＰＷの左端と右端の位置について説明する。図７は、ｐ型半導体領域Ｈ１ＰＷの左端と右端の位置を示す断面図である。
ｐ型半導体領域Ｈ１ＰＷの左端Ｅ１は、ドレイン絶縁領域ＳＴＩｄ下からｐ型ウエル領域ＰＷＬ下までの間に位置することが好ましい。中でも、ｐ型半導体領域Ｈ１ＰＷの左端Ｅ１は、以下のポイントＰＴ１〜ポイントＰＴ２の間に位置することがより好ましい。ポイントＰＴ１は、ドレイン領域ＤＲのドレイン絶縁領域ＳＴＩｄ側の端部（右端）から、ドレイン絶縁領域ＳＴＩｄの幅ＷＳＴＩｄの１／３の距離だけ離れたポイントである。ポイントＰＴ２は、ｐ型ウエル領域ＰＷＬのドレイン絶縁領域ＳＴＩｄ側の端部（左端）に対応するポイント（地点）である。ｐ型半導体領域Ｈ１ＰＷの左端Ｅ１をドレイン領域ＤＲに近づけすぎるとオン耐圧やオフ耐圧が低下する恐れがあるため、上記ＷＳＴＩｄ／３程度、離すことが好ましい。また、ｐ型半導体領域Ｈ１ＰＷの左端Ｅ１を、ｎ型ドリフト領域ＨＮＤＦから離しすぎるとオフ耐圧が低下する恐れがあるため、ｐ型ウエル領域ＰＷＬのドレイン絶縁領域ＳＴＩｄ側の端部より内側に配置させることが好ましい。また、ｐ型半導体領域Ｈ１ＰＷの左端Ｅ１を、ｐ型ウエル領域ＰＷＬのドレイン絶縁領域ＳＴＩｄ側の端部より内側に配置させることで、後述するように、ｐ型半導体領域Ｈ１ＰＷを介するホールの経路が生じるため、オン耐圧の低下を抑制することができる。
ｐ型半導体領域Ｈ１ＰＷの右端Ｅ２は、上記ポイントＰＴ２から深い絶縁領域ＤＴＩ側に配置させることが好ましい。このように配置することで、ｐ型半導体領域Ｈ１ＰＷとｐ型ウエル領域ＰＷＬとがオーバーラップし、ｐ型半導体領域ＰＩＳＯとｐ型ウエル領域ＰＷＬとの間の抵抗を下げることができる。
図８は、比較例１の半導体装置の構成を示す断面図である。図８に示す比較例１の場合には、ｐ型ウエル領域ＰＷＬとｐ型半導体領域ＰＩＳＯとの間にｐ型半導体領域Ｈ１ＰＷが形成されていない。そして、ｐ型半導体領域ＰＩＳＯが、深い絶縁領域ＤＴＩまで延在している。
このように、比較例１においては、負入力耐圧を確保するために、ｎ型埋め込み領域ＮＢＬの上に、ｐ型半導体領域ＰＩＳＯを設けている。しかしながら、比較例１の構成では、トランジスタのゲート幅やフィンガー数が大きくなった場合に、オン耐圧が低下してしまう。ゲート幅は、例えば、図２に示すゲート電極ＧＥのＹ方向の長さである。
（考察）
このようなオン耐圧の低下は、以下の現象によるものと考えられる。即ち、比較例１の半導体装置においては、ゲート電極ＧＥに電位が印加されオン状態となり、ドレイン領域ＤＲに高電位（高電圧）が印加された場合、ドレイン領域ＤＲ近傍において高インパクトイオン化により発生したホールが、ｐ型半導体領域ＰＩＳＯを通って、ソース領域ＳＲやバックゲート（ゲート電極ＧＥの下方の半導体領域（ＣＨ））へ抜けていく。このような長い経路を介したホールの移動により、ソース領域ＳＲとバックゲートとの間に、電位差が生じ易くなる。この電位差が、ＶＦ電位（ＮＰ接合部の順方向降下電位）以上となると、スナップバック動作が発生し、オン耐圧が小さくなる。特に、ゲート幅やフィンガー数が大きくなった場合には、低いドレイン電位でも、ソース領域ＳＲとバックゲートとの間の電位差が、ＶＦ電位以上となり易く、オン耐圧が小さくなる。
これに対し、本実施の形態においては、ｐ型半導体領域ＰＩＳＯを介するホールの経路の他に、ｐ型半導体領域Ｈ１ＰＷを介するホールの経路が生じるため、オン耐圧の低下を抑制することができる。さらに、本実施の形態においては、ｐ型半導体領域ＰＩＳＯが、比較例１の場合より短いため、ｐ型半導体領域ＰＩＳＯを介するホールの経路が短くなる。言い換えれば、ｐ型半導体領域ＰＩＳＯを低抵抗化することができる。これによっても、オン耐圧の低下を抑制することができる。
また、ｐ型半導体領域ＰＩＳＯを介するホールの経路を短くすることで、ｐ型半導体領域ＰＩＳＯとソース領域ＳＲと、または、ｐ型半導体領域ＰＩＳＯとバックゲートとの間の電位差を大きくする効果もあり、ホールがソース領域ＳＲやバックゲートへ抜け易くなる。これによっても、オン耐圧の低下を抑制することができる。
（検証）
図９は、オン耐圧とゲート幅との関係を示すグラフである。（ａ）は、比較例１の場合、（ｂ）は、本実施の形態の場合を示す。各グラフの縦軸は、オン耐圧（Ｖ）を示し、横軸は、ゲート幅／フィンガー数を示す。なお、ゲート−ソース間電位（Ｖｇｓ）は、４．０Ｖとした。また、（ａ）と（ｂ）のグラフスケールは同じである。
図９（ａ）に示すように、例えば、破線で囲んだプロットに着目した場合、フィンガー数が大きくなるにしたがって、オン耐圧が低下している。図９（ｂ）についても、フィンガー数が大きくなるにしたがって、オン耐圧が低下している。しかしながら、（ａ）と（ｂ）のグラフスケールは同じであることから、（ｂ）の方が、オン耐圧の低下率が小さいことが分かる。このように、比較例１の場合（ａ）と比較し、本実施の形態の場合（ｂ）は、オン耐圧の低下を抑制することができる。
図１０は、オン耐圧とｐ型半導体領域ＰＩＳＯのドーズ量との関係を示すグラフである。（ａ）は、比較例１の場合、（ｂ）は、本実施の形態の場合を示す。ゲート幅（Ｗ）が、１００μｍの場合と、４０００μｍの場合とについて検討した。各グラフの縦軸は、オン耐圧（Ｖ）を示し、横軸は、ｐ型半導体領域ＰＩＳＯのドーズ量（ｃｍ−２）を示す。なお、ゲート−ソース間電位（Ｖｇｓ）は、４．０Ｖとした。
図１０（ａ）と（ｂ）との比較から明らかなように、ゲート幅（Ｗ）が小さく、例えば、１００μｍ程度の場合は、比較例１の場合（ａ）も、本実施の形態の場合（ｂ）も、オン耐圧を維持できている。これに対し、ゲート幅（Ｗ）が大きく、例えば、４０００μｍ程度となると、比較例１の場合（ａ）も、本実施の形態の場合（ｂ）も、オン耐圧が低下している。しかしながら、オン耐圧は、ｐ型半導体領域ＰＩＳＯのドーズ量が大きい程高く、本実施の形態の場合（ｂ）は、比較例１の場合（ａ）より高いオン耐圧を維持している。なお、比較例１の場合（ａ）においては、ｐ型半導体領域ＰＩＳＯのドーズ量を大きくしても、オン耐圧の改善度合いが小さい。これは、ｐ型半導体領域ＰＩＳＯからｐ型ウエル領域ＰＷＬまでの抵抗が高いためと考えられる。
このように、図９および図１０から、本実施の形態の半導体装置のオン抵抗の低下の抑制効果がより明確となった。
ここで、本実施の形態においては、ｎ型埋め込み領域ＮＢＬの上のｐ型半導体領域ＰＩＳＯを、ｎ型ドリフト領域ＨＮＤＦの下部にのみ設けたため、比較例１（図８）の場合より、ｐ型半導体領域ＰＩＳＯが短くなっている。このようにｐ型半導体領域ＰＩＳＯが短くても、負入力耐圧が確保できるかが懸念点として挙げられる。
このような負入力耐圧については、ｐ型半導体領域Ｈ１ＰＷとｐ型半導体領域ＰＩＳＯとを、部分的にオーバーラップさせることで、確保することができる。
図１１は、ｐ型半導体領域Ｈ１ＰＷとｐ型半導体領域ＰＩＳＯとのオーバーラップ量と、負入力耐圧との関係を示すグラフである。横軸は、ｐ型半導体領域Ｈ１ＰＷとｐ型半導体領域ＰＩＳＯとのオーバーラップ量（Ｈ１ＰＷ−ＰＩＳＯ、ＯＲの幅、ＯＲのＸ方向の長さ、μｍ）を示し、縦軸は、負入力耐圧（ＢＶ１、Ｖ）を示す。負入力耐圧とは、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥの電位が、半導体基板Ｓ１の電位より低くなった場合の耐圧である。例えば、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥの電位を０Ｖとし、半導体基板Ｓ１の電位を、＋側に持ち上げた場合の耐圧を調べる。
図１１に示すように、ｐ型半導体領域Ｈ１ＰＷとｐ型半導体領域ＰＩＳＯとのオーバーラップ量が、約０．６μｍで負入力耐圧が最大となり、その後は、横ばいとなっている。このように、ｐ型半導体領域Ｈ１ＰＷとｐ型半導体領域ＰＩＳＯとを、部分的にオーバーラップさせることで、負入力耐圧を担保できることが確認できた。
さらに、本実施の形態の効果を明確にするため、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ ＣＡＤ）を用いて、デバイスシミュレーションを行った。その結果を、図１２、図１３および図１４に示す。各図において、上図は、シミュレーション結果を示し、下図は、シミュレーション結果を分かりやすくするため、符号等を付け加えたものである。
なお、ＴＣＡＤにおいては、本実施の形態の半導体装置（図１）に加え、後述の実施の形態２の半導体装置（図２７）および上記比較例１の半導体装置についても検討した。ここでは、図１に示す本実施の形態の半導体装置を第１例と、図２７に示す本実施の形態２の半導体装置を第２例と称して説明する。第２例の場合には、比較例１と同様の長いｐ型半導体領域ＰＩＳＯ上に、ｐ型半導体領域Ｈ１ＰＷが形成されている（図２７参照）。また、ＴＣＡＤにおいて、最大ゲート電位（Ｖｇ）は、４．０Ｖ、ドレイン電位（Ｖｄ）は、７０Ｖとした。
図１２は、インパクトイオン化（ＩｍｐａｃｔＩｏｎｉｚａｔｉｏｎ）とＥｌｅｃｔｒｏｓｔａｔｉｃＰｏｔｅｎｔｉａｌ（Ｌｉｎｅ ｃｏｎｔｏｕｒ）のシミュレーション結果を示す図である。（ａ）は、比較例１の場合、（ｂ）は、第２例の場合、（ｃ）は、第１例（本実施の形態）の場合を示す。
図１２に示すように、（ａ）〜（ｃ）のいずれの場合も、ドレイン領域ＤＲの端部で、インパクトイオン化が最も生じている（星印部参照）。このように、構造に依らず、ドレイン領域ＤＲの端部で最もインパクトイオン化が生じていることが分かる。
図１３は、ホール電流密度（ＨｏｌｅＣｕｒｒｅｎｔＤｅｎｓｉｔｙ）のシミュレーション結果を示す図である。（ａ）は、比較例１の場合、（ｂ）は、第２例の場合、（ｃ）は、第１例（本実施の形態）の場合を示す。なお、黒線は、電位分布を示す。
図１２で説明したインパクトイオン化により生じたホールは、図１３に示すように、ｐ型半導体領域ＰＩＳＯを通って、ソース領域ＳＲやバックゲートへ流れる（点線の矢印参照）。（ａ）の比較例１や（ｂ）の第２例の場合は、比較的長いｐ型半導体領域ＰＩＳＯを通ってホールの大部分が、ソース領域ＳＲやバックゲートに流れている。これに対し、（ｃ）の第１例（本実施の形態）の場合は、ｐ型半導体領域ＰＩＳＯが短く、ｐ型半導体領域ＰＩＳＯを通るホールの経路が短縮できていることが分かる。また、（ｂ）や（ｃ）の場合は、ｐ型半導体領域ＰＩＳＯを通る経路に加え、ｐ型半導体領域Ｈ１ＰＷを通る経路が存在している（一点鎖線の矢印参照）。
図１４は、電位（ＥｌｅｃｔｒｏｓｔａｔｉｃＰｏｔｅｎｔｉａｌ）のシミュレーション結果を示す図である。（ａ）は、第２例の場合、（ｂ）は、第１例（実施の形態１）の場合を示す。図１４に示すように、ｐ型半導体領域ＰＩＳＯを長く全体に配置した第２例（ａ）より、ｐ型半導体領域ＰＩＳＯを部分的に配置した第１例（ｂ）の方が、ｐ型半導体領域ＰＩＳＯとｐ型ウエル領域ＰＷＬとの間の電位差が大きくなっている。このため、第１例（本実施の形態）の方が、ホールの引き抜きを素早く行うことができる。
このように、上記「考察」の欄で検討した事項が、上記「検証」により、裏付けされたこととなる。
このように本実施の形態においては、ｎ型埋め込み領域ＮＢＬの上に、ｐ型半導体領域ＰＩＳＯを設け、これと重なるようにｐ型半導体領域Ｈ１ＰＷを設けることで、負入力耐圧を維持しつつ、オン耐圧を向上することができる。特に、トランジスタのゲート幅やフィンガー数が大きくなった場合でも、負入力耐圧を維持しつつ、オン耐圧の低下を抑制することができる。
以下に、本実施の形態の半導体装置の構成をさらに詳細に説明する。
図１等に示すように、ソース領域ＳＲは、ｐ型ウエル領域（ｐ型半導体領域）ＰＷＬ中に形成されている。ｐ型ウエル領域ＰＷＬは、ｐ−型のエピタキシャル層ＰＥＰより不純物濃度が高い領域である。このｐ型ウエル領域ＰＷＬとｐ−型のエピタキシャル層ＰＥＰとゲート電極ＧＥとが重なった領域がチャネル形成領域（ＣＨ）となる。また、ドレイン領域ＤＲは、ｎ型ドリフト領域（ｎ型半導体領域）ＨＮＤＦ中に形成されている。このｎ型ドリフト領域ＨＮＤＦ中には、ドレイン絶縁領域ＳＴＩｄが形成されている。
上記半導体領域（ＰＷＬ、ＨＮＤＦ、ＳＲ、ＤＲ、ＢＣ）は絶縁領域（ＳＴＩ、ＤＴＩ）で囲まれた領域（活性領域）に形成される。絶縁領域ＳＴＩ、ドレイン絶縁領域ＳＴＩｄは、半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）中の溝内に埋め込まれた絶縁膜よりなる。深い絶縁領域ＤＴＩは、層間絶縁膜ＩＬ１および半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）中の溝内に埋め込まれた絶縁膜よりなる。
なお、ｐ型ウエル領域ＰＷＬ中には、ソース領域ＳＲと隣接するように、ｐ＋型のボディコンタクト領域ＢＣが形成されている。このように、ソース領域ＳＲとｐ＋型のボディコンタクト領域ＢＣとは同電位となっている。
また、ｎ型ドリフト領域ＨＮＤＦとｎ型埋め込み領域ＮＢＬとの間には、ｐ型半導体領域（ｐ型接合分離部）ＰＩＳＯが形成されている。ｐ型半導体領域ＰＩＳＯとｐ型ウエル領域ＰＷＬとの間には、ｐ型半導体領域Ｈ１ＰＷが形成されている。別の言い方をすれば、ｐ型ウエル領域ＰＷＬより深く、ｐ型半導体領域ＰＩＳＯより浅い位置に、ｐ型半導体領域Ｈ１ＰＷが形成されている。また、平面視において、ｐ型半導体領域Ｈ１ＰＷは、ｐ型半導体領域ＰＩＳＯと部分的にオーバーラップするように形成され、かつ、ｐ型半導体領域Ｈ１ＰＷは、ｐ型ウエル領域ＰＷＬと部分的にオーバーラップするように形成されている。
また、ソース領域ＳＲおよびｐ＋型のボディコンタクト領域ＢＣ上には、ソースプラグＰ１Ｓが形成され、ドレイン領域ＤＲ上には、ドレインプラグＰ１Ｄが形成されている。また、図１に示す断面には現れないが、ゲート電極ＧＥ上には、ゲートプラグが形成されている。これらのプラグＰ１（ソースプラグＰ１Ｓ、ドレインプラグＰ１Ｄ、ゲートプラグ）は、層間絶縁膜ＩＬ１中に形成されている。また、プラグＰ１および層間絶縁膜ＩＬ１上には、配線Ｍ１が形成されている。
ゲート電極ＧＥは、ゲート絶縁膜ＧＯＸを介して、チャネル形成領域上からドレイン絶縁領域ＳＴＩｄ上まで延在するように形成されている。
なお、図１においては、１組のソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥの構成部を示したが、前述したとおり、これらの構成部が左右対称に配置され、前述したフィンガー領域ＦＲを構成する（図３、図４参照）。また、例えば、複数のフィンガー領域ＦＲが深い絶縁領域ＤＴＩで囲まれ、単一の素子（ＬＤＭＯＳ）を構成する場合がある（図６参照）。
［製法説明］
次いで、図１５〜図２６を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１５〜図２６は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図１５に示すように、支持基板Ｓを準備し、ｎ型埋め込み領域ＮＢＬを形成する。支持基板Ｓとしては、例えば、単結晶シリコン基板などを用いることができる。例えば、支持基板Ｓに、ｎ型埋め込み領域ＮＢＬの形成領域を開口したフォトレジスト膜（図示せず）を形成し、これをマスクとして支持基板Ｓ中にｎ型の不純物をイオン注入（導入）する。
次いで、図１６に示すように、支持基板Ｓ上にｐ−型のエピタキシャル層ＰＥＰを形成する。例えば、支持基板Ｓ上にｐ−型のシリコン膜をエピタキシャル成長させる。これにより、支持基板Ｓ上にｐ−型のエピタキシャル層ＰＥＰを有する半導体基板Ｓ１を形成することができる。この後、熱処理を施し、ｎ型埋め込み領域ＮＢＬ中のｎ型の不純物を活性化する。
次いで、図１７に示すように、ｐ型半導体領域ＰＩＳＯを形成する。例えば、ｐ型半導体領域ＰＩＳＯの形成領域を開口したフォトレジスト膜ＰＲ１をマスクとして半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）中にｐ型の不純物をイオン注入する。次いで、上記フォトレジスト膜ＰＲ１をアッシング処理などにより除去する。
次いで、図１８に示すように、ｐ型半導体領域Ｈ１ＰＷを形成する。例えば、ｐ型半導体領域Ｈ１ＰＷの形成領域を開口したフォトレジスト膜ＰＲ２をマスクとして半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）中にｐ型の不純物をイオン注入する。次いで、上記フォトレジスト膜ＰＲ２をアッシング処理などにより除去する。ｐ型半導体領域Ｈ１ＰＷは、ｐ型半導体領域ＰＩＳＯよりｐ型の不純物が高い領域である。また、半導体領域Ｈ１ＰＷは、ｐ型半導体領域ＰＩＳＯより浅い位置に形成され、半導体領域Ｈ１ＰＷの少なくとも一部（左端部）は、ｐ型半導体領域ＰＩＳＯの右端部と重なるように形成される。
次いで、図１９に示すように、ｐ型ウエル領域ＰＷＬを形成する。例えば、ｐ型ウエル領域ＰＷＬの形成領域を開口したフォトレジスト膜ＰＲ３をマスクとして半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）中にｐ型の不純物をイオン注入する。次いで、上記フォトレジスト膜ＰＲ３をアッシング処理などにより除去する。ｐ型ウエル領域ＰＷＬは、ｐ型半導体領域Ｈ１ＰＷよりｐ型の不純物が高い領域である。また、ｐ型ウエル領域ＰＷＬの底面は、ｐ型半導体領域Ｈ１ＰＷより浅い位置に形成され、ここでは、ｐ型半導体領域Ｈ１ＰＷの右端部は、ｐ型ウエル領域ＰＷＬの左端部と重なるように形成されている。
次いで、図２０に示すように、ｎ型ドリフト領域ＨＮＤＦを形成する。例えば、ｎ型ドリフト領域ＨＮＤＦの形成領域を開口したフォトレジスト膜ＰＲ４をマスクとして半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）中にｎ型の不純物をイオン注入することによって、ｎ型ドリフト領域ＨＮＤＦを形成する。次いで、上記フォトレジスト膜ＰＲ４をアッシング処理などにより除去する。ｎ型ドリフト領域ＨＮＤＦの底面は、ｐ型半導体領域Ｈ１ＰＷより浅い位置に形成され、ここでは、ｎ型ドリフト領域ＨＮＤＦの右端部は、ｐ型半導体領域Ｈ１ＰＷの左端部と重なるように形成されている。また、ｎ型ドリフト領域ＨＮＤＦは、ｐ型半導体領域ＰＩＳＯと重なるように形成されている。ｎ型ドリフト領域ＨＮＤＦとｐ型半導体領域ＰＩＳＯとの形成領域は、少なくとも一部が重なっていればよく、ｎ型ドリフト領域ＨＮＤＦの形成領域より、ｐ型半導体領域ＰＩＳＯが狭くてもよく、また、ｎ型ドリフト領域ＨＮＤＦの形成領域よりｐ型半導体領域ＰＩＳＯの形成領域が広くてもよい。
図２１に示すように、平面視において、ｐ型ウエル領域ＰＷＬは矩形環状であり、また、ｐ型ウエル領域ＰＷＬの内側に、矩形環状のｎ型ドリフト領域ＨＮＤＦが形成される。また、ｐ型半導体領域Ｈ１ＰＷは矩形環状であり、また、ｐ型半導体領域Ｈ１ＰＷの内側に、その一部が重なるようにｐ型半導体領域ＰＩＳＯが形成される（図５参照）。“ＯＲ”は、重なり領域である。この後、イオン注入した不純物を活性化するための熱処理を行う。
次いで、図２２に示すように、絶縁領域ＳＴＩ、ドレイン絶縁領域ＳＴＩｄを形成する。この絶縁領域ＳＴＩ、ドレイン絶縁領域ＳＴＩｄは、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。なお、絶縁領域ＳＴＩおよびドレイン絶縁領域ＳＴＩｄをＬＯＣＯＳ（local oxidation of silicon）法で形成してもよい。
例えば、半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）中にフォトリソグラフィ技術およびエッチング技術を使用して、溝を形成する。
次いで、半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）上に、溝を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積し、溝以外の酸化シリコン膜を化学的機械的研磨（ＣＭＰ；chemical mechanical polishing）法やエッチバック法などを用いて除去する。これにより、溝内に酸化シリコン膜を埋め込むことができる。
次いで、図２３に示すように、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥを形成する。例えば、半導体基板Ｓ１を熱処理（熱酸化処理）することなどによって、ｐ−型のエピタキシャル層ＰＥＰの表面に酸化シリコン膜などからなるゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸとしては、熱酸化膜に代えて、ＣＶＤ法で形成した膜を用いてもよい。また、酸化膜のみならず、窒化膜や高誘電率膜（Ｈｉｇｈ−ｋ膜）を用いてもよい。次いで、ゲート絶縁膜ＧＯＸ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積する。これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。即ち、多結晶シリコン膜（ゲート電極層）上にフォトレジスト膜（図示せず）を形成し、フォトリソグラフィ技術を用いて露光・現像することにより、ゲート電極ＧＥの形成領域以外のフォトレジスト膜を除去する。次いで、フォトレジスト膜をマスクとして多結晶シリコン膜（ゲート電極層）をドライエッチングすることにより、ゲート電極ＧＥを形成する。このエッチングの際、多結晶シリコン膜の下層のゲート絶縁膜ＧＯＸもエッチングする。この後、フォトレジスト膜をアッシング処理などにより除去する。
ここで、本実施の形態のゲート電極ＧＥは、ｐ型ウエル領域ＰＷＬの上方からｎ型ドリフト領域ＨＮＤＦを越えてドレイン絶縁領域ＳＴＩｄ上まで延在するように形成される。
次いで、図２４に示すように、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。例えば、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｎ型の不純物を所定の領域にイオン注入する。ここでは、ゲート電極ＧＥの一方の側（図中右側）のｐ型ウエル領域ＰＷＬ中に、ｎ型の不純物をイオン注入し、また、ゲート電極ＧＥの他方の側（図中左側）のｎ型ドリフト領域ＨＮＤＦ中に、ｎ型の不純物をイオン注入する。
これにより、図２４に示すように、ｐ型ウエル領域ＰＷＬの一部の表面に、ｎ＋型のソース領域ＳＲを形成し、ｎ型ドリフト領域ＨＮＤＦの一部の表面に、ｎ＋型のドレイン領域ＤＲを形成する。ｎ＋型のソース領域ＳＲは、ゲート電極ＧＥに対して自己整合的に形成される。
次いで、図２５に示すように、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型の不純物をイオン注入する。これにより、ｐ型ウエル領域ＰＷＬ中にｐ＋型のボディコンタクト領域ＢＣを形成する。なお、ｐ＋型のボディコンタクト領域ＢＣとｎ＋型のソース領域ＳＲとは隣接して配置され、ｐｎ接合を構成している。
次いで、図２６に示すように、半導体基板Ｓ１（ｐ−型のエピタキシャル層ＰＥＰ）上に、層間絶縁膜ＩＬ１として、酸化シリコン膜などをＣＶＤ法などを用いて形成する。この後、必要に応じてその表面をＣＭＰ法などを用いて平坦化する。
次いで、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１中にコンタクトホール（貫通孔）を形成する。
次いで、このコンタクトホールの内部に、導電性膜を埋め込むことにより、プラグ（コンタクト、コンタクト部、接続部、接続用導電体部、接続プラグ）Ｐ１を形成する。
例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に窒化チタン膜などのバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホールを埋め込む程度の膜厚で堆積し、層間絶縁膜ＩＬ１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰ１（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１ＢＣ）を形成することができる。
なお、プラグＰ１のうち、ソース領域ＳＲに形成されたプラグをソースプラグ（ソースコンタクト部）Ｐ１Ｓと、ドレイン領域ＤＲに形成されたプラグをドレインプラグ（ドレインコンタクト部）Ｐ１Ｄと、ｐ＋型のボディコンタクト領域ＢＣに形成されたプラグをボディコンタクトプラグ（ボディコンタクト部）Ｐ１ＢＣと示す。
次いで、深い絶縁領域ＤＴＩを形成する。この深い絶縁領域ＤＴＩは、ＳＴＩ法を用いて形成することができる。例えば、半導体基板Ｓ１および層間絶縁膜ＩＬ１中に、フォトリソグラフィ技術およびエッチング技術を使用して、深い溝を形成する。溝の底部は、例えば、ｐ型半導体領域ＰＩＳＯより深い位置にある。ここでは、溝の底部は、ｐ−型のエピタキシャル層ＰＥＰ下の支持基板Ｓまで到達している。
次いで、層間絶縁膜ＩＬ１上に、溝を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ法などを用いて堆積し、溝以外の酸化シリコン膜を化学的機械的研磨法やエッチバック法などを用いて除去する。これにより、深い溝の内部に酸化シリコン膜を埋め込むことができる。
次いで、層間絶縁膜ＩＬ１上に導電性膜を堆積し、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する（図１）。
なお、上記製造工程においては、ｐ型半導体領域ＰＩＳＯをｐ−型のエピタキシャル層ＰＥＰ中に形成したが、支持基板Ｓ中に形成してもよい。また、ｐ型ウエル領域ＰＷＬやｎ型ドリフト領域ＨＮＤＦは、ドレイン絶縁領域ＳＴＩｄを形成した後に、イオン注入法により形成してもよい。また、ｐ型半導体領域Ｈ１ＰＷ、ｐ型半導体領域ＰＩＳＯ、ｐ型ウエル領域ＰＷＬやｎ型ドリフト領域ＨＮＤＦを形成するためのイオン注入工程の順序は、適宜入れ替えることができる。
（実施の形態２）
本実施の形態においては、実施の形態１（図１）の応用例について説明する。特に、ｐ型半導体領域Ｈ１ＰＷとｐ型半導体領域ＰＩＳＯのレイアウト例について説明する。
（応用例１）
図２７は、本実施の形態の応用例１の半導体装置の構成を示す断面図である。実施の形態１（図１）においては、ｐ型ウエル領域ＰＷＬの下方に、ｐ型半導体領域ＰＩＳＯが形成されていない領域を有するが、ｐ型半導体領域ＰＩＳＯをｐ型ウエル領域ＰＷＬの下を通って深い絶縁領域ＤＴＩまで延在させてもよい。言い換えれば、深い絶縁領域ＤＴＩで囲まれた領域内の全面にｐ型半導体領域ＰＩＳＯを設けてもよい。ｐ型半導体領域ＰＩＳＯ以外の構成は、実施の形態１（図１）の場合と同様であるため、その説明を省略する。
本応用例においても、実施の形態１で詳細に説明したように、ｐ型半導体領域ＰＩＳＯを設けることで、負入力耐圧を確保することができ、また、ｐ型半導体領域Ｈ１ＰＷを設けることで、オン耐圧を向上することができる。このようなオン耐圧の向上効果は、実施の形態１で説明した、図１２の（ａ）と（ｂ）、図１３の（ａ）と（ｂ）の対比からも明らかである。但し、図１４の（ａ）と（ｂ）との対比から明らかなように、本応用例の（ａ）より、実施の形態１の（ｂ）の方が、ｐ型半導体領域ＰＩＳＯとｐ型ウエル領域ＰＷＬとの間の電位差が大きくなっており、ホールの引き抜き効果は、実施の形態１の方が大きい。
（応用例２）
図２８は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。実施の形態１（図１）においては、ｐ型ウエル領域ＰＷＬの下方に、ｐ型半導体領域Ｈ１ＰＷが形成されていない領域を有するが、ｐ型半導体領域Ｈ１ＰＷをｐ型ウエル領域ＰＷＬの下を通って深い絶縁領域ＤＴＩまで延在させてもよい。別の言い方をすれば、実施の形態１（図１）においては、ｐ型半導体領域Ｈ１ＰＷの右端部を、ｐ型ウエル領域ＰＷＬの下方に配置したが、ｐ型半導体領域Ｈ１ＰＷの右端部を深い絶縁領域ＤＴＩに接するように配置してもよい。ｐ型半導体領域Ｈ１ＰＷ以外の構成は、実施の形態１（図１）の場合と同様であるため、その説明を省略する。このように、ｐ型半導体領域Ｈ１ＰＷの右端部が深い絶縁領域ＤＴＩに接し、ｐ型半導体領域Ｈ１ＰＷの形成領域が図中右側に大きくなる分には特性上の問題は生じない。
（応用例３）
図２９は、本実施の形態の応用例３の半導体装置の構成を示す断面図である。本応用例は、応用例１のｐ型半導体領域ＰＩＳＯと応用例２のｐ型半導体領域Ｈ１ＰＷを組み合わせたものである。本応用例においても、ｐ型半導体領域ＰＩＳＯを設けることで、負入力耐圧を確保することができ、また、ｐ型半導体領域Ｈ１ＰＷを設けることで、オン耐圧を向上することができる。
（応用例４）
図３０は、本実施の形態の応用例４の半導体装置の構成を示す断面図である。図３０に示す半導体装置は、実施の形態１（図１）に示す各構成部を、ドレイン領域ＤＲに対称に配置したフィンガー領域ＦＲを２つ並べたＬＤＭＯＳの断面図である。
（応用例５）
図３１は、本実施の形態の応用例５の半導体装置の構成を示す断面図である。図３０に示す半導体装置において、フィンガー領域ＦＲの境界において、分割されているｐ型半導体領域Ｈ１ＰＷを繋げたものである。
（実施の形態３）
実施の形態１、２において説明した半導体装置（ＬＤＭＯＳ）の適用箇所に制限はないが、一例として、以下に示す半導体チップに組み込むことができる。
図３２は、ＢｉＣ−ＤＭＯＳ（Bipolar Complementary Double-diffused Metal Oxide Semiconductor）の半導体チップを示す平面図である。図３２に示す半導体チップＣは、ドライバ回路部１１、プリドライバ回路部１２、アナログ回路部１３、電源回路部１４、ロジック回路部１５、入出力回路部１６などを有する。このうち、例えば、ロジック回路部１５は、低耐圧のＣＭＯＳ（Complementary MOS）トランジスタにより構成されている。また、ドライバ回路部１１は、ＬＤＭＯＳのような高耐圧素子により構成されている。
例えば、上記ロジック回路部１５ではその形成領域が深い絶縁領域ＤＴＩによって平面視において取り囲まれている。またドライバ回路部１１では素子の１つ１つの形成領域が深い絶縁領域ＤＴＩによって平面視において取り囲まれている。
例えば、上記ドライバ回路部１１に、実施の形態１、２において説明した半導体装置（ＬＤＭＯＳ）を適用することができる。特に、ドライバ回路部１１に、ゲート幅やフィンガー数が大きい半導体装置（ＬＤＭＯＳ）を組み込む場合には、実施の形態１、２において説明した半導体装置（ＬＤＭＯＳ）を用いて好適である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態１（図１）等の半導体装置（ＬＤＭＯＳ）においては、ｎチャネル型のＬＤＭＯＳを例に説明したが、ｐ型半導体領域ＰＩＳＯやｐ型半導体領域Ｈ１ＰＷをｎ型とし、ｐチャネル型のＬＤＭＯＳに適用してもよい。
１１ ドライバ回路部
１２ プリドライバ回路部
１３ アナログ回路部
１４ 電源回路部
１５ ロジック回路部
１６ 入出力回路部
ＢＣ ボディコンタクト領域
Ｃ 半導体チップ
ＤＲ ドレイン領域
ＤＴＩ 深い絶縁領域
ＦＲ フィンガー領域
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
Ｈ１ＰＷ ｐ型半導体領域
ＨＮＤＦ ｎ型ドリフト領域
ＩＬ１ 層間絶縁膜
Ｍ１ 配線
ＮＢＬ ｎ型埋め込み領域
ＯＲ とのオーバーラップ領域
Ｐ１ プラグ
ＰＴ１ ポイント
ＰＴ２ ポイント
Ｐ１ＢＣ ボディコンタクトプラグ
Ｐ１Ｄ ドレインプラグ
Ｐ１Ｓ ソースプラグ
ＰＥＰ ｐ−型のエピタキシャル層
ＰＩＳＯ ｐ型半導体領域
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＰＲ４ フォトレジスト膜
ＰＷＬ ｐ型ウエル領域
Ｓ 支持基板
Ｓ１ 半導体基板
ＳＲ ソース領域
ＳＴＩ 絶縁領域
ＳＴＩｄ ドレイン絶縁領域

Claims (14)

  1. 半導体層と、
    前記半導体層中に離間して形成された、第１導電型のソース領域およびドレイン領域と、
    前記ソース領域およびドレイン領域との間に位置するチャネル形成領域と、
    前記チャネル形成領域と前記ドレイン領域との間の前記半導体層中に形成された第１絶縁領域と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成され、前記第１絶縁領域上まで延在するゲート電極と、
    前記ドレイン領域を囲む前記第１導電型の第１半導体領域と、
    前記ソース領域を囲む前記第１導電型と逆導電型である第２導電型の第２半導体領域と、
    前記第１半導体領域の下方に配置された前記第２導電型の第３半導体領域と、
    前記第３半導体領域と前記第２半導体領域との間に配置された前記第２導電型の第４半導体領域と、
    を有し、
    平面視において、前記第４半導体領域は、前記第３半導体領域の前記第２半導体領域側の端部と重なるように配置され、かつ、前記第４半導体領域は、前記第２半導体領域の前記第１半導体領域側の端部と重なるように配置されており、
    前記第２半導体領域の前記第２導電型の不純物の濃度は、前記第４半導体領域の前記第２導電型の不純物の濃度より高く、
    前記第４半導体領域の前記第２導電型の不純物の濃度は、前記第３半導体領域の前記第２導電型の不純物の濃度より高い、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ドレイン領域の前記第１導電型の不純物の濃度は、前記第１半導体領域の前記第１導電型の不純物の濃度より高い、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第３半導体領域の下方に、前記第１導電型の第５半導体領域を有する、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２半導体領域と接するように配置され、第１絶縁領域の底面より深い位置に底面を有する第２絶縁領域を有する、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第４半導体領域の第１端部は、前記ドレイン領域から前記第１絶縁領域の幅の１／３の地点から前記第２半導体領域の前記第１絶縁領域側の端の地点の間に位置する、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第４半導体領域の第２端部は、前記第２半導体領域の前記第１絶縁領域側の端の地点から前記ソース領域の方向に位置する、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第２半導体領域の下方には、前記第３半導体領域が形成されていない領域を有する、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１導電型は、ｎ型であり、前記第２導電型は、ｐ型である、半導体装置。
  9. 請求項４記載の半導体装置は、
    平面視において、
    矩形の前記ドレイン領域と、
    前記ドレイン領域を囲む矩形環状の前記第２半導体領域と、
    を有するセル領域を有する、半導体装置。
  10. 請求項９記載の半導体装置は、
    複数の前記セル領域を有し、
    前記複数のセル領域を囲む前記第２絶縁領域を有する、半導体装置。
  11. 請求項１〜１０のいずれか一項に記載の半導体装置において、
    前記第３半導体領域は、平面視において、前記第１半導体領域および前記第２半導体領域と重なっている、半導体装置。
  12. 請求項４または９に記載の半導体装置において、
    前記第３半導体領域の前記第２半導体領域側の端部は、前記第２絶縁領域と接している、半導体装置。
  13. 請求項４または９に記載の半導体装置において、
    前記第３半導体領域の前記第２半導体領域側の端部は、前記第２絶縁領域から離間している、半導体装置。
  14. 請求項１〜１３のいずれか一項に記載の半導体装置において、
    前記第３半導体領域および前記第４半導体領域の間には、前記第１導電型を有する半導体領域が形成されていない、半導体装置。
JP2016034151A 2016-02-25 2016-02-25 半導体装置 Active JP6591312B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2016034151A JP6591312B2 (ja) 2016-02-25 2016-02-25 半導体装置
TW105137207A TW201801318A (zh) 2016-02-25 2016-11-15 半導體裝置及半導體裝置之製造方法
CN201710002942.7A CN107123681B (zh) 2016-02-25 2017-01-04 半导体装置以及半导体装置的制造方法
US15/411,987 US10388741B2 (en) 2016-02-25 2017-01-21 Semiconductor device with arrangement of semiconductor regions for improving breakdown voltages
EP17158016.0A EP3211675B1 (en) 2016-02-25 2017-02-26 Semiconductor device and manufacturing method of semiconductor device
US16/504,969 US20190334001A1 (en) 2016-02-25 2019-07-08 Semiconductor device and manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016034151A JP6591312B2 (ja) 2016-02-25 2016-02-25 半導体装置

Publications (2)

Publication Number Publication Date
JP2017152559A JP2017152559A (ja) 2017-08-31
JP6591312B2 true JP6591312B2 (ja) 2019-10-16

Family

ID=58185357

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016034151A Active JP6591312B2 (ja) 2016-02-25 2016-02-25 半導体装置

Country Status (5)

Country Link
US (2) US10388741B2 (ja)
EP (1) EP3211675B1 (ja)
JP (1) JP6591312B2 (ja)
CN (1) CN107123681B (ja)
TW (1) TW201801318A (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088031B2 (en) 2014-11-19 2021-08-10 Key Foundry Co., Ltd. Semiconductor and method of fabricating the same
CN108389890B (zh) * 2018-01-12 2022-01-07 矽力杰半导体技术(杭州)有限公司 场效应晶体管及其制造方法
CN108598167B (zh) * 2018-05-02 2021-02-09 杭州电子科技大学 一种具有多种部分埋层的绝缘层上硅ldmos晶体管
CN108807543B (zh) * 2018-05-25 2023-12-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件及其制造方法
TWI659539B (zh) * 2018-06-28 2019-05-11 立錡科技股份有限公司 高壓元件及其製造方法
DE102019101304B4 (de) * 2019-01-18 2023-04-27 Infineon Technologies Dresden GmbH & Co. KG Leistungshalbleitervorrichtung und Verfahren zum Bilden einer Leistungshalbleitervorrichtung
JP7195167B2 (ja) * 2019-02-08 2022-12-23 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR102648999B1 (ko) * 2019-07-23 2024-03-18 주식회사 디비하이텍 Ldmos 반도체 소자 및 제조방법
KR102291315B1 (ko) * 2019-10-16 2021-08-18 주식회사 키 파운드리 반도체 소자
JP7407590B2 (ja) * 2019-12-25 2024-01-04 三菱電機株式会社 半導体装置および集積回路
US12100754B2 (en) 2020-04-29 2024-09-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making
TWI769790B (zh) * 2020-04-29 2022-07-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115946B2 (en) * 2000-09-28 2006-10-03 Kabushiki Kaisha Toshiba MOS transistor having an offset region
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US6882023B2 (en) * 2002-10-31 2005-04-19 Motorola, Inc. Floating resurf LDMOSFET and method of manufacturing same
US20080164537A1 (en) * 2007-01-04 2008-07-10 Jun Cai Integrated complementary low voltage rf-ldmos
JP2006140372A (ja) * 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7045830B1 (en) * 2004-12-07 2006-05-16 Fairchild Semiconductor Corporation High-voltage diodes formed in advanced power integrated circuit devices
JP5033335B2 (ja) * 2006-02-21 2012-09-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いたインバータ装置
KR100854440B1 (ko) * 2006-04-26 2008-08-26 매그나칩 반도체 유한회사 반도체 집적회로
JP5262233B2 (ja) * 2008-03-27 2013-08-14 日本電気株式会社 窒化ジルコニウム界面層を有するキャパシター構造
US7851314B2 (en) * 2008-04-30 2010-12-14 Alpha And Omega Semiconductor Incorporated Short channel lateral MOSFET and method
JP2009283784A (ja) * 2008-05-23 2009-12-03 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
CN101488526A (zh) * 2009-02-27 2009-07-22 东南大学 N型绝缘体上硅的横向双扩散金属氧化物半导体晶体管
JP5534298B2 (ja) * 2009-06-16 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2011243919A (ja) * 2010-05-21 2011-12-01 Panasonic Corp 半導体装置およびその製造方法
CN102971855B (zh) * 2010-06-21 2016-02-24 瑞萨电子株式会社 半导体器件及其制造方法
CN102569359B (zh) * 2010-12-08 2015-07-29 四川长虹电器股份有限公司 部分soi横向双扩散器件
US20130013195A1 (en) * 2011-07-07 2013-01-10 International Business Machines Corporation Optimum Route Generation Based on Common Purchase Plan of Different Travelers
JP5898473B2 (ja) * 2011-11-28 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置
US8575693B1 (en) * 2012-05-24 2013-11-05 Richtek Technology Corporation Double diffused metal oxide semiconductor device
JP5887233B2 (ja) * 2012-09-10 2016-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9299831B2 (en) * 2012-10-16 2016-03-29 Asahi Kasei Microdevices Corporation Field effect transistor and semiconductor device
JP2014212203A (ja) * 2013-04-18 2014-11-13 ルネサスエレクトロニクス株式会社 半導体装置
CN103515443B (zh) * 2013-09-16 2016-03-02 电子科技大学 一种超结功率器件及其制造方法
US9269806B2 (en) * 2013-10-03 2016-02-23 Macronix International Co., Ltd. Semiconductor device and method of fabricating same
US9525060B2 (en) * 2013-12-17 2016-12-20 Texas Instruments Incorporated Reduced area power devices using deep trench isolation
CN103745996B (zh) * 2013-12-31 2016-06-01 上海新傲科技股份有限公司 带有部分绝缘埋层的横向功率器件及制作方法
US9245952B2 (en) * 2014-05-12 2016-01-26 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
US9460926B2 (en) * 2014-06-30 2016-10-04 Alpha And Omega Semiconductor Incorporated Forming JFET and LDMOS transistor in monolithic power integrated circuit using deep diffusion regions
US10217860B2 (en) * 2015-09-11 2019-02-26 Nxp Usa, Inc. Partially biased isolation in semiconductor devices

Also Published As

Publication number Publication date
US20170250259A1 (en) 2017-08-31
EP3211675B1 (en) 2020-12-16
CN107123681B (zh) 2022-03-01
JP2017152559A (ja) 2017-08-31
US10388741B2 (en) 2019-08-20
CN107123681A (zh) 2017-09-01
EP3211675A1 (en) 2017-08-30
TW201801318A (zh) 2018-01-01
US20190334001A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
JP6591312B2 (ja) 半導体装置
JP5641131B2 (ja) 半導体装置およびその製造方法
JP5849882B2 (ja) 縦型半導体素子を備えた半導体装置
US8541862B2 (en) Semiconductor device with self-biased isolation
JP5898473B2 (ja) 半導体装置
JP2017045884A (ja) 半導体装置および半導体装置の製造方法
JP2017527110A (ja) カスケードされたリサーフ注入及び二重バッファを備えるｌｄｍｏｓデバイスのための方法及び装置
JP5795452B1 (ja) 炭化ケイ素半導体装置、炭化ケイ素半導体装置の製造方法及び炭化ケイ素半導体装置の設計方法
CN103681862A (zh) 半导体器件及其制造方法
JP6257525B2 (ja) 半導体装置
JP2010258355A (ja) 半導体装置及びその製造方法
US9831338B1 (en) Alternating source region arrangement
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
CN110120414B (zh) 晶体管结构
CN104810365B (zh) 半导体装置及其制造方法
JP5542623B2 (ja) 半導体装置及びその製造方法
US9887187B2 (en) Semiconductor device for preventing field inversion
JP4952042B2 (ja) 半導体装置
JP2007019200A (ja) 半導体装置およびその製造方法
CN104425610A (zh) 半导体器件以及其制造方法
TWI557904B (zh) 半導體裝置及其製造方法
JP2018011089A (ja) 半導体装置
US20130082327A1 (en) Semiconductor device
JP5418041B2 (ja) 半導体装置
JP2012069759A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190611

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190612

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190820

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190918

R150 Certificate of patent or registration of utility model

Ref document number: 6591312

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150