JP5418041B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、高耐圧ＭＯＳトランジスタを備えた半導体装置に関するものである。

近年、半導体装置は、デジタル演算速度向上のため、ＭＯＳトランジスタのゲート電極の微細化や低電圧化が進んでいる。また一方、電源製品に代表されるように、ＭＯＳトランジスタの高耐圧化の動きもある。

ＭＯＳトランジスタのドレイン構造を高耐圧化するために、高濃度のドレインの周りに低濃度化した不純物拡散層を配置したものが開示されている（例えば特許文献１を参照。）。従来の高耐圧ＭＯＳトランジスタは、濃度の均一な１つのウェル内に形成されている。

ドレイン構造を高耐圧化するために高濃度のドレインの周りに低濃度化した不純物拡散層を配置した従来の高耐圧ＭＯＳトランジスタでは、濃度の均一な１つのウェル内に形成されているので、ゲート電極下でのドレイン近傍の電界強度が大きく、ＨＣＩ（Hot Carrier Injection）の問題があった。また、ドレインのボトム付近の接合耐圧が落ちるため、高耐圧化に不利になるという問題があった。

このような不具合を解消するために、高耐圧ＭＯＳトランジスタを形成するウェルの不純物濃度を低くすることが考えられる。しかし、ウェルの不純物濃度を低くすると、複数の高耐圧ＭＯＳトランジスタを並べて配置する場合に、隣り合うＭＯＳトランジスタ間でウェル間の耐圧を保持するためにＭＯＳトランジスタ−ＭＯＳトランジスタ間のスペースを大きく取る必要があり、デザインルール的に不利になるという問題があった。また、不純物濃度が低いウェルを用いると、ＭＯＳトランジスタにおいて基板抵抗が大きくなる。例えば、大きなドライバートランジスタなどの場合、インパクトイオン化が起こると基板電位が浮きやすく、すぐにスナップバックしてしまい、オン耐圧が悪くなるという問題もあった。

そこで本発明は、ＭＯＳトランジスタの高耐圧化、オン抵抗の低減、ＨＣＩ耐性の向上、及びデザインルールの縮小を実現できる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、比較的低濃度のＰ型不純物濃度で半導体基板表面に形成されたＰ型低濃度ウェルと、上記Ｐ型低濃度ウェルに隣接し、かつ上記Ｐ型低濃度ウェルの周囲を取り囲んで上記Ｐ型低濃度ウェルよりも濃いＰ型不純物濃度で上記半導体基板表面に形成されたＰ型ウェルと、を備えている。高耐圧ＭＯＳトランジスタは上記Ｐ型低濃度ウェル及び上記Ｐ型ウェルにまたがって形成されている。
ここで、半導体基板はＰ型又はＮ型のいずれであってもよい。また、半導体基板の語はエピタキシャル成長層を含む。

上記高耐圧ＭＯＳトランジスタは、上記Ｐ型低濃度ウェル及び上記Ｐ型ウェルよりも浅く上記半導体基板表面に形成され、チャネル長方向で一端が上記Ｐ型低濃度ウェル内に配置され、他端が上記Ｐ型ウェル内に配置された比較的低濃度のＮ型不純物濃度をもつＮ型低濃度ドレインと、上記Ｎ型低濃度ドレインよりも濃いＮ型不純物濃度で上記Ｎ型低濃度ドレインよりも浅く上記半導体基板表面に形成され、上記Ｐ型低濃度ウェル上の上記Ｎ型低濃度ドレイン内に上記Ｎ型低濃度ドレインの端部とは間隔をもって、全体が上記Ｐ型低濃度ウェル上に配置されたＮ型高濃度ドレインと、上記Ｐ型低濃度ウェル及び上記Ｐ型ウェルよりも浅く上記半導体基板表面に形成され、上記チャネル長方向で上記Ｎ型低濃度ドレインが配置されている上記Ｐ型低濃度ウェル端部とは反対側の端部上に、一端が上記Ｎ型低濃度ドレインとは間隔をもって上記Ｐ型低濃度ウェル内に配置され、他端が上記Ｐ型ウェル内に配置されたＮ型ソースと、上記Ｎ型高濃度ドレインと上記Ｎ型ソースの間の上記半導体基板上に上記ゲート絶縁膜を介して形成され、上方から見て上記チャネル長方向でドレイン側の端部が上記Ｎ型高濃度ドレインとは間隔をもって上記Ｎ型低濃度ドレイン上に配置されたゲート電極と、を備えている。

本発明の半導体装置において、上記Ｎ型ソースはシングルソース構造である例を挙げることができる。すなわち、上記Ｎ型ソースは、上記Ｎ型高濃度ドレインと同時に形成されたＮ型高濃度ソースのみによって形成されている例を挙げることができる。

また、上記Ｎ型ソースは、ＬＤＤ（Lightly Doped Drain）構造であってもよい。すなわち、上記Ｎ型ソースは、上記Ｎ型高濃度ドレインと同時に形成されたＮ型高濃度ソースと、上記Ｎ型高濃度ソースよりも薄いＮ型不純物濃度で上記Ｎ型高濃度ソースよりも浅く上記半導体基板表面に形成され、上方から見て上記チャネル長方向で上記ゲート電極のソース側の端部と上記Ｎ型高濃度ソースとの間に配置されたＮ型低濃度ソースによって形成されているようにしてもよい。

本発明の半導体装置において、ソースはドレインと同様の構造を備えていてもよい。
すなわち、上記Ｎ型ソースは、上記Ｐ型低濃度ウェル及び上記Ｐ型ウェルよりも浅く上記半導体基板表面に形成され、チャネル長方向で一端が上記Ｐ型低濃度ウェル内に配置され、他端が上記Ｐ型ウェル内に配置された比較的低濃度のＮ型不純物濃度をもつＮ型低濃度ソースと、上記Ｎ型低濃度ソースよりも濃いＮ型不純物濃度で上記Ｎ型低濃度ソースよりも浅く上記半導体基板表面に形成され、上記Ｐ型低濃度ウェル上の上記Ｎ型低濃度ソース内に上記Ｎ型低濃度ソースの端部とは間隔をもって配置されたＮ型高濃度ソースと、を備え、上記ゲート電極のソース側の端部は、上方から見て、上記Ｎ型高濃度ソースとは間隔をもって上記Ｎ型低濃度ソース上に配置されているようにしてもよい。

本発明の半導体装置において、Ｐ型とＮ型を反対導電型にしてもよい。すなわち、上記高耐圧ＭＯＳトランジスタはＰ型とＮ型を反対導電型にしたＰチャネルＭＯＳトランジスタであってもよい。また、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを同一半導体基板上に混載していてもよい。

本発明の半導体装置では、Ｐ型低濃度ウェルと、Ｐ型低濃度ウェルに隣接し、かつＰ型低濃度ウェルの周囲を取り囲んでＰ型低濃度ウェルよりも濃いＰ型不純物濃度のＰ型ウェルにまたがって高耐圧ＭＯＳトランジスタを形成した。
高耐圧ＭＯＳトランジスタにおいて、ドレインに高い接合耐圧を持たせるために、Ｎ型高濃度ドレインをＮ型低濃度ドレイン覆う構造にした。さらに、Ｎ型高濃度ドレインをＰ型低濃度ウェルの上に配置することにより、ドレインの耐圧を向上させることができる。

また、チャネルからＮ型高濃度ドレインまでの一般にドリフトと呼ばれる領域においても、耐圧確保のために一定距離を配置しているが、逆に寄生の高抵抗部分となるため、できるだけ抵抗値を下げたい。その問題に対して、本発明の半導体装置ではＰ型低濃度ウェル上にドリフト領域を配置しているので、Ｎ型低濃度ドレイン形成時にＰ型不純物濃度の薄いＰ型低濃度ウェルに対して打ち返すため、ドリフト部分は、高濃度なＰ型ウェルに形成する場合に比べれば、低抵抗化することができ、オン抵抗を低くすることができる。

さらに、チャネルをＰ型低濃度ウェルにより形成し、ゲート電極下にＮ型低濃度ドレインの端部を配置することにより、ゲート電極直下のドレイン近傍の濃度勾配を低くすることができる。これにより、ＨＣＩ耐性の向上を図ることができる。
さらに、ＭＯＳトランジスタの周囲はＰ型ウェルによって囲まれているので、複数の高耐圧ＭＯＳトランジスタを並べて配置する場合に、ＭＯＳトランジスタを濃度が均一な１つのＰ型低濃度ウェルのみに形成する場合に比べて隣り合うＭＯＳトランジスタ間でウェル間のスペースを小さくすることができ、デザインルールの縮小を図ることができる。

本発明の半導体装置において、Ｎ型ソースは、シングルソース構造又はＬＤＤ構造を備えているようにすれば、ソース抵抗を小さくすることができるので、オン抵抗を小さくすることができる。
また、ソースはドレインと同様の構造を備えているようにすれば、ソースに高耐圧を必要とする場合に対応できる。

一実施例を説明するための概略的な断面図である。 同実施例の概略的な平面図である。 同実施例のＭＯＳトランジスタのドレイン電圧−ドレイン電流でドライブ能力を検証した測定結果を表す図である。 比較例のＭＯＳトランジスタのドレイン電圧−ドレイン電流でドライブ能力を検証した測定結果を表す図である。 同実施例のＭＯＳトランジスタの製造工程の一例の最初の工程を説明するための工程断面図である。 同製造工程の続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 同製造工程のさらに続きを説明するための工程断面図である。 他の実施例を説明するための概略的な断面図である。 同実施例の概略的な平面図である。 さらに他の実施例を説明するための概略的な断面図である。 同実施例の概略的な平面図である。

図１は一実施例を説明するための概略的な断面図である。図２はその実施例の概略的な平面図である。図１は図２のＡ−Ａ位置の断面に対応している。

Ｐ型半導体基板１（Ｐｓｕｂ）の表面に、Ｐ型低濃度ウェル３（ＬＰＷ）、Ｐ型ウェル５（ＰＷ）、Ｎ型低濃度ドレイン７（ＮＬＤＤ）、Ｎ型高濃度ドレイン９（Ｎ＋）、Ｎ型高濃度ソース１１（Ｎ＋）、Ｎ型低濃度ソース１３が形成されている。

Ｐ型低濃度ウェル３は、Ｎチャネル高耐圧ＭＯＳトランジスタのチャネルを形成する。
Ｐ型ウェル５は、比較的低濃度のＰ型不純物濃度で形成されたＰ型低濃度ウェル３に隣接し、かつＰ型低濃度ウェルの周囲を取り囲んで形成されている。Ｐ型ウェル５はＰ型低濃度ウェル３よりも濃いＰ型不純物濃度をもつ。

Ｎ型低濃度ドレイン７は比較的低濃度のＮ型不純物濃度で形成されている。Ｎ型低濃度ドレイン７はＰ型低濃度ウェル３及びＰ型ウェル５よりも浅く形成されている。Ｎチャネル高耐圧ＭＯＳトランジスタのチャネル長方向で、Ｎ型低濃度ドレイン７の一端はＰ型低濃度ウェル３内に配置されている。Ｎ型低濃度ドレイン７の他端はＰ型ウェル３内に配置されている。

Ｎ型高濃度ドレイン９は、Ｐ型低濃度ウェル３上のＮ型低濃度ドレイン７内にＮ型低濃度ドレイン７の端部とは間隔をもって配置されている。Ｎ型高濃度ドレイン９は、Ｎ型低濃度ドレイン７よりも濃いＮ型不純物濃度でＮ型低濃度ドレイン７よりも浅く形成されている。
Ｎ型低濃度ドレイン７及びＮ型高濃度ドレイン９は、Ｎチャネル高耐圧ＭＯＳトランジスタの二重拡散構造のドレインを形成する。

Ｎ型高濃度ソース１１は、チャネル長方向でＮ型低濃度ドレイン７が配置されているＰ型低濃度ウェル３端部とは反対側の端部上に、Ｐ型低濃度ウェル３及びＰ型ウェル５よりも浅く形成されている。チャネル長方向で、Ｎ型高濃度ソース１１の一端はＮ型低濃度ドレイン７とは間隔をもってＰ型低濃度ウェル３内に配置されている。Ｎ型高濃度ソース１１の他端はＰ型ウェル３内に配置されている。

Ｎ型低濃度ソース１３は、Ｎ型低濃度ドレイン７とＮ型高濃度ソース１１の間のＰ型低濃度ウェル３表面に形成されている。Ｎ型低濃度ソース１３はＮ型低濃度ドレイン７よりも浅く形成されている。チャネル長方向で、Ｎ型低濃度ソース１３の一端はＮ型低濃度ドレイン７とは間隔をもって配置され、他端はＮ型高濃度ソース１１に隣接している。
Ｎ型高濃度ソース１１及びＮ型低濃度ソース１３は、Ｎチャネル高耐圧ＭＯＳトランジスタのＬＤＤ構造のソースを構成する。

半導体基板１の表面には、ＬＯＣＯＳ（local oxidation of silicon）酸化膜１５も形成されている。
チャネル長方向で、ＬＯＣＯＳ酸化膜１５の開口は、一端がＮ型高濃度ソース１１の端部に位置し、他端がＮ型低濃度ドレイン７の上に配置されている。Ｎ型高濃度ドレイン９はＬＯＣＯＳ酸化膜１５とは間隔をもって配置されている。

ＭＯＳトランジスタのチャネル幅方向で、ＬＯＣＯＳ酸化膜１５の開口は、Ｐ型低濃度ウェル３及びＮ型低濃度ドレイン７のレイアウトの内側に配置されている。
チャネル幅方向で、Ｎ型低濃度ドレイン７の端部はＰ型低濃度ウェル３の端部よりも外側に配置されている。ただし、チャネル幅方向でのＮ型低濃度ドレイン７の端部は、Ｐ型低濃度ウェル３の端部と同じ位置に配置されていてもよいし、Ｐ型低濃度ウェル３の端部よりも内側に配置されていてもよい。

ＬＯＣＯＳ酸化膜１５の開口の内側で、半導体基板１上にゲート酸化膜（ゲート絶縁膜）１７を介してゲート電極１９が形成されている。ゲート電極１９は、Ｎ型高濃度ドレイン９とＮ型高濃度ソース１１の間のＰ型低濃度ウェル３上及びＮ型低濃度ドレイン７上に配置されている。上方から見て、チャネル長方向で、ゲート電極１９のドレイン側の端部はＮ型高濃度ドレイン９とは間隔をもって配置されている。Ｎ型低濃度ソース１３は、ゲート電極１９のソース側の端部をマスクにして形成されたものである。ゲート電極１９はチャネル幅方向でＬＯＣＯＳ酸化膜１５上に延伸して形成されている。ゲート電極１９の側面にサイドウォール２１が形成されている。

ＬＯＣＯＳ酸化膜１５の開口の内側で、ゲート電極１３下に位置するＰ型低濃度ウェル３の表面側がＭＯＳトランジスタのチャネルとなる。
Ｎ型高濃度ドレイン７上及びＮ型高濃度ソース１１上にコンタクトプラグ２３がそれぞれ形成されている。

この実施例では、Ｎチャネル高耐圧ＭＯＳトランジスタにおいて、チャネル並びにソース及びドレインのチャネル近傍に比較的低濃度のＰ型低濃度ウェル３を配置したので、ＭＯＳトランジスタの高耐圧化、オン抵抗の低減、ＨＣＩ耐性の向上、及びデザインルールの縮小を実現できる。

詳細には、Ｎ型高濃度ドレイン９をＮ型低濃度ドレイン７で覆ったドレイン構造を備えているので、ドレインに高い接合耐圧を持たせることができる。
さらに、Ｎ型高濃度ドレイン９をＰ型低濃度ウェル３の上に配置することにより、ドレインの耐圧を向上させることができる。Ｎ型高濃度ドレイン９のボトム耐圧に関して、Ｎ型高濃度ドレイン９がＮ型低濃度ドレイン７を介してＰ型ウェル３の上に配置されている場合には２５Ｖしかないが、Ｎ型高濃度ドレイン９をＰ型低濃度ウェル３の上に配置することによって３６Ｖ付近まで耐圧向上させることができた。ここで、Ｎ型高濃度ドレイン９をＰ型低濃度ウェル３の上に配置するには、チャネル長方向での、ドレイン下のＰ型低濃度ウェル３とＰ型ウェル５の境界が、ゲート電極１９とは反対側のＮ型高濃度ドレイン９端部とＮ型低濃度ドレイン７の端部の間に配置されていればよい。

さらに、この実施例ではＰ型低濃度ウェル３上に、チャネル−Ｎ型高濃度ドレイン９間のＮ型低濃度ドレイン７部分（ドリフト領域）を配置している。Ｎ型低濃度ドレイン７は、Ｐ型不純物濃度の薄いＰ型低濃度ウェル３に対して打ち返して形成するので、ドリフト領域を高濃度なＰ型ウェル３を打ち返して形成する場合に比べて低抵抗化することができ、オン抵抗を低くすることができる。

図３と図４は、この実施例のＭＯＳトランジスタ（実施例）と、Ｐ型ウェルのみに形成したＭＯＳトランジスタ（比較例）について、ドレイン電圧−ドレイン電流でドライブ能力を比較した結果を表す図である。図３は実施例の測定結果、図４は比較例の測定結果を示す。縦軸はドレイン電流（単位はＡ（アンペア））、横軸はドレイン電圧（単位はＶ（ボルト））を示す。
図３及び図４から見ても、明らかに、Ｐ型低濃度ウェル３を配置したほうが有利であることが分かる。

さらに、この実施例では、チャネルをＰ型低濃度ウェル３により形成し、ゲート電極１９下にＮ型低濃度ドレイン７の端部を配置することにより、ゲート電極１９直下のドレイン近傍の濃度勾配を低くすることができる。これにより、ＨＣＩ耐性の向上を図ることができる。

さらに、ＭＯＳトランジスタの周囲はＰ型ウェル３によって囲まれているので、複数のＮチャネル高耐圧ＭＯＳトランジスタを並べて配置する場合に、ＭＯＳトランジスタを濃度が均一な１つのＰ型低濃度ウェルのみに形成する場合に比べて隣り合うＭＯＳトランジスタ間でウェル間のスペースを小さくすることができ、デザインルールの縮小を図ることができる。

さらに、ソースは、Ｎ型高濃度ソース１１及びＮ型低濃度ソース１３からなるＬＤＤ構造を備えているので、ソース抵抗を小さくすることができるので、オン抵抗を小さくすることができる。

図５〜図１１は、図１及び図２に示したＭＯＳトランジスタの製造工程の一例を説明するための工程断面図である。図５〜図１１では、Ｎチャネル高耐圧ＭＯＳトランジスタ（ＨＶＮｃｈ）のほか、同一半導体基板に形成するＰチャネル高耐圧ＭＯＳトランジスタ（ＨＶＰｃｈ）、通常のＮチャネルＭＯＳトランジスタ（ＬＶＮｃｈ）、通常のＰチャネルＭＯＳトランジスタ（ＬＶＰｃｈ）、及び高抵抗ポリシリコン抵抗素子（ＨＲＰｏｌｙ）の製造工程も示す。ＬＶＮｃｈ及びＬＶＰｃｈはソース及びドレインにＬＤＤ構造をもつ。以下に説明する工程は、図５〜図１１中のかっこ数字に対応している。

（１）抵抗率が２０オーム程度のＰ型半導体基板１の表面に膜厚が２５０Å（オングストローム）程度の酸化シリコン膜２５を形成する。酸化シリコン膜２５上に膜厚が１０００Å程度の窒化シリコン膜２７を形成する。

（２）写真製版技術により、窒化シリコン膜２７上にＮ型ウェルの形成位置を画定するためのフォトレジスト２９を形成する。イオン注入技術により、フォトレジスト２９をマスクにして窒化シリコン膜２７をパターニングする。フォトレジスト２９をマスクにして、リンイオンを注入エネルギーが１６０ｋｅＶ、ドーズ量が７.７×１０¹²程度の条件で半導体基板１に注入する。

（３）フォトレジスト２９を除去する。１０００℃、８０分程度の条件で熱処理を施して、ＨＶＰｃｈ形成位置にＮ型ウェル３１を形成し、ＬＶＰｃｈ形成位置にＮ型ウェル３３を形成する。Ｎ型ウェル３１表面及びＮ型ウェル３３表面で酸化シリコン膜２５が厚膜化されて膜厚が３０００Å程度の酸化シリコン膜３５が形成される。

（４）写真製版技術により、酸化シリコン膜２５上にＰ型ウェルの形成位置を画定するためのフォトレジスト３７を形成する。イオン注入技術により、酸化シリコン膜３５及びフォトレジスト３７をマスクにして、ボロンイオンを注入エネルギーが３０ｋｅＶ、ドーズ量が８.４×１０¹²程度の条件で半導体基板１に注入する。

（５）フォトレジスト３７を除去する。イオン注入技術により、酸化シリコン膜３５をマスクにして、ボロンイオンを注入エネルギーが３０ｋｅＶ、ドーズ量が３.６×１０¹²程度の条件で半導体基板１に注入する。

（６）１１５０℃程度、６５分程度の条件で熱処理を施して、ＨＶＮｃｈ形成位置にＰ型低濃度ウェル３及びＰ型ウェル５を形成し、ＬＶＮｃｈ形成位置にＰ型ウェル３９を形成する。半導体基板１表面の酸化シリコン膜２５，３５を除去する。９２０℃程度の条件で熱処理を施して、半導体基板１表面に膜厚が３００Å程度の酸化シリコン膜４１を形成する。

（７）写真製版技術により、酸化シリコン膜４１上にＨＶＮｃｈのＮ型低濃度ドレインの形成位置を画定するためのフォトレジスト４３を形成する。イオン注入技術により、フォトレジスト４３をマスクにして、リンイオンを注入エネルギーが６０ｋｅＶ、ドーズ量が１.２×１０¹³程度の条件で半導体基板１に注入する。

（８）フォトレジスト４３を除去する。酸化シリコン膜４１上に膜厚が１０００Å程度の窒化シリコン膜４５を形成する。

（９）写真製版技術により、窒化シリコン膜４５上にＬＯＣＯＳ酸化膜の形成位置を画定するためのフォトレジスト４７を形成する。エッチング技術により、フォトレジスト３７をマスクにして窒化シリコン膜４５をパターニングする。

（１０）フォトレジスト４７を除去する。写真製版技術により、酸化シリコン膜４１上及び窒化シリコン膜４５上に、Ｐ型ウェル５，３９上に開口をもつフォトレジスト４９を形成する。イオン注入技術により、窒化シリコン膜４５及びフォトレジスト４９をマスクにして、フィールドドープ用のボロンイオンを注入エネルギーが１５ｋｅＶ、ドーズ量が３.０×１０¹³程度の条件で半導体基板１に注入する。

（１１）フォトレジスト４９を除去する。１０００℃、１５０分程度の条件で熱処理を施して、窒化シリコン膜４５で覆われていない位置の酸化シリコン膜４１を厚膜化させて膜厚が４５００Å程度のＬＯＣＯＳ酸化膜１５を形成する。このとき、上記工程（７）でＨＶＮｃｈ形成予定位置に注入したリンイオンが活性化されてＮ型低濃度ドレイン７が形成される。

（１２）窒化シリコン膜４５と酸化シリコン膜４１を除去する。９２０℃、９.５分程度の条件で熱処理を施して、膜厚が１００Å程度のプリゲート酸化膜５１を形成する。ＬＯＣＯＳ酸化膜１５上及びプリゲート酸化膜５１上に、膜厚が２００Å程度の窒化シリコン膜５３を形成する。窒化シリコン膜５３上に、膜厚が１２５０Å程度のＨＴＯ（High Temperature Oxide）膜５５を形成する。

（１３）写真製版技術により、ＨＴＯ膜５５上に、ＨＶＰｃｈ形成予定位置に開口をもつフォトレジスト５７を形成する。エッチング技術により、フォトレジスト５７をマスクにしてＨＶＰｃｈ形成予定位置のＨＴＯ膜５５を除去する。イオン注入技術により、フォトレジスト５７をマスクにして、ＨＶＰｃｈのチャネルドープ用のボロンイオンを注入エネルギーが４０ｋｅＶ、ドーズ量が２.５×１０¹²程度の条件で半導体基板１に注入する。

（１４）フォトレジスト５７を除去する。写真製版技術により、窒化シリコン膜５３上及びＨＴＯ膜５５上に、ＨＶＮｃｈ形成予定位置に開口をもつフォトレジスト５９を形成する。エッチング技術により、フォトレジスト５９をマスクにしてＨＶＮｃｈ形成予定位置のＨＴＯ膜５５を除去する。イオン注入技術により、フォトレジスト５９をマスクにして、ＨＶＮｃｈのチャネルドープ用のボロンイオンを注入エネルギーが４０ｋｅＶ、ドーズ量が４.０×１０¹¹程度の条件で半導体基板１に注入する。

（１５）フォトレジスト５９を除去する。エッチング技術により、ＨＴＯ膜５５をマスクにしてＨＶＮｃｈ及びＨＶＰｃｈの形成予定位置の窒化シリコン膜５３を除去する。残存しているＨＴＯ膜５５、ならびにＨＶＮｃｈ及びＨＶＰｃｈの形成予定位置のプリゲート酸化膜５１を除去する。８５０℃、５５分程度の条件で熱処理を施して、ＨＶＮｃｈ及びＨＶＰｃｈの形成予定位置に膜厚が４４０Å程度のゲート酸化膜１７を形成する。残存している窒化シリコン膜５３を除去する。

（１６）写真製版技術により、ＨＶＰｃｈのＰ型低濃度ドレインの形成位置を画定するためのフォトレジスト６１を形成する。イオン注入技術により、フォトレジスト６１及びＬＯＣＯＳ酸化膜１５をマスクにして、ボロンイオンを注入エネルギーが３５ｋｅＶ、ドーズ量が１.０×１０¹³程度の条件で半導体基板１に注入する。

（１７）フォトレジスト６１を除去する。写真製版技術により、ＬＶＰｃｈ形成予定位置に開口をもつフォトレジスト６３を形成する。イオン注入技術により、フォトレジスト６３及びＬＯＣＯＳ酸化膜１５をマスクにして、ＬＶＰｃｈのチャネルドープ用のボロンイオンを注入エネルギーが１５ｋｅＶ、ドーズ量が５.４×１０¹²程度の条件で半導体基板１に注入する。

（１８）フォトレジスト６３を除去する。写真製版技術により、ＬＶＮｃｈ形成予定位置に開口をもつフォトレジスト６５を形成する。イオン注入技術により、フォトレジスト６５及びＬＯＣＯＳ酸化膜１５をマスクにして、ＬＶＮｃｈのチャネルドープ用のボロンイオンを注入エネルギーが１５ｋｅＶ、ドーズ量が３.１×１０¹²程度の条件で半導体基板１に注入する。

（１９）フォトレジスト６５を除去する。写真製版技術により、ＨＶＮｃｈ及びＨＶＰｃｈの形成予定位置を覆うフォトレジスト６７を形成する。フォトレジスト６７をマスクにして、ＬＶＮｃｈ及びＬＶＰｃｈの形成予定位置のプリゲート酸化膜５１を除去する。

（２０）フォトレジスト６７を除去する。８５０℃、１３.５分程度の条件で熱処理を施して、ＬＶＮｃｈ及びＬＶＰｃｈの形成予定位置に膜厚が１３５Å程度のゲート酸化膜６９を形成する。このとき、ゲート酸化膜１７は厚膜化される。また、上記工程（１６）でＨＶＰｃｈ形成予定位置に注入したボロンイオンが活性化されてＰ型低濃度ドレイン７１が形成される。

（２１）ＬＯＣＯＳ酸化膜１５上及びゲート酸化膜１７，６９上に膜厚が３４００Å程度のポリシリコン膜７３を形成する。

（２２）イオン注入技術により、ボロンイオンを注入エネルギーが１５ｋｅＶ、ドーズ量が２.６×１０¹⁴程度の条件でポリシリコン膜７３に注入する。

（２３）ポリシリコン膜７３上に膜厚が１５００Å程度のＨＴＯ膜７５を形成する。

（２４）写真製版技術により、ＨＴＯ膜７５上に、高抵抗ポリシリコン抵抗素子（ＨＲＰｏｌｙ）の形成予定位置を覆うフォトレジスト７７を形成する。エッチング技術により、フォトレジスト７７をマスクにしてＨＴＯ膜７５をパターニングする。

（２５）フォトレジスト７７を除去する。ポリシリコン膜７３上及びＨＴＯ膜７５上にリンガラスを形成し、リンガラスからポリシリコン膜７３にリンイオンを拡散させて低抵抗のポリシリコン膜７９を形成する。ＨＲＰｏｌｙの形成予定位置に配置されたＨＴＯ膜７５下には高抵抗のポリシリコン膜７３が残存している。リンガラス及びＨＴＯ膜７５を除去する。

（２６）写真製版技術により、ポリシリコン膜７３，７９上にゲート電極及びＨＲＰｏｌｙをパターニングするためのフォトレジスト８１を形成する。エッチング技術により、フォトレジスト８１をマスクにしてポリシリコン膜７３，７９をパターニングする。これにより、ＨＶＮｃｈ、ＨＶＰｃｈ、ＬＶＮｃｈ及びＨＶＰｃｈの形成予定位置に低抵抗のポリシリコン膜７９からゲート電極１９が形成され、ＨＲＰｏｌｙの形成予定位置に高抵抗のポリシリコン膜７３から抵抗素子８３が形成される。

（２７）フォトレジスト８１を除去する。写真製版技術により、ＨＶＰｃｈ及びＬＶＰｃｈの形成予定位置に開口をもつフォトレジスト８５を形成する。ＨＶＰｃｈの形成予定位置で、フォトレジスト８５は、Ｐ型低濃度ドレイン７１の周縁部、ならびにそれに隣接するゲート電極１９端部及びＬＯＣＯＳ酸化膜１５端部を覆っている。イオン注入技術により、フォトレジスト８５、ゲート電極１９及びＬＯＣＯＳ酸化膜１５をマスクにして、ＬＤＤ構造の低濃度ドレイン用のボロンイオンを注入エネルギーが１５ｋｅＶ、ドーズ量が２.０×１０¹³程度の条件で半導体基板１に注入する。

（２８）フォトレジスト８５を除去する。写真製版技術により、ＨＶＮｃｈ及びＬＶＮｃｈの形成予定位置に開口をもつフォトレジスト８７を形成する。ＨＶＮｃｈの形成予定位置で、フォトレジスト８７は、Ｎ型低濃度ドレイン７の周縁部、ならびにそれに隣接するゲート電極１９端部及びＬＯＣＯＳ酸化膜１５端部を覆っている。イオン注入技術により、フォトレジスト８７、ゲート電極１９及びＬＯＣＯＳ酸化膜１５をマスクにして、ＬＤＤ構造の低濃度ドレイン用のリンイオンを注入エネルギーが３０ｋｅＶ、ドーズ量が３.０×１０¹³程度の条件で半導体基板１に注入する。

（２９）フォトレジスト８７を除去する。半導体基板１上に膜厚が１５００Å程度のＨＴＯ膜を形成する。そのＨＴＯ膜はＬＯＣＯＳ酸化膜１５、ゲート電極１９及び抵抗素子８３を覆っている。ＨＴＯ膜の形成時に上記工程（２７），（２８）で注入したイオンが活性化される。ＨＶＮｃｈのソース形成予定位置にＮ型低濃度ソース１３が形成され、ドレイン形成予定位置にＮ型低濃度拡散層８９が形成される。ＨＶＰｃｈのソース形成予定位置にＰ型低濃度ソース９１が形成され、ドレイン形成予定位置にＰ型低濃度拡散層９３が形成される。ＬＶＮｃｈのソース及びドレインの形成予定位置にＮ型低濃度ソース及びドレイン９５が形成される。ＬＶＰｃｈのソース及びドレインの形成予定位置にＰ型低濃度ソース及びドレイン９７が形成される。
ＨＴＯ膜に対してエッチバック処理を施して、ゲート電極１９の側面にサイドウォール２１を形成し、抵抗素子８３の側面にサイドウォール（図示は省略）を形成する。

（３０）写真製版技術により、ＨＶＮｃｈ及びＬＶＮｃｈの形成予定位置に開口をもつフォトレジスト９９を形成する。フォトレジスト９９は上記工程（２８）で形成したフォトレジスト８７と同じパターンをもつ。イオン注入技術により、フォトレジスト９９、ＬＯＣＯＳ酸化膜１５、ゲート電極１９及びサイドウォール２１をマスクにして、高濃度ドレイン及び高濃度ソース用のヒ素イオンを注入エネルギーが５０ｋｅＶ、ドーズ量が６.０×１０¹⁵程度の条件で半導体基板１に注入する。

（３１）フォトレジスト９９を除去する。９００度、８５分程度の熱処理を施して、上記工程（３０）で注入したヒ素イオンを活性化させる。ＨＶＮｃｈのソース形成予定位置にＮ型高濃度ソース１１が形成され、ドレイン形成予定位置にＮ型高濃度ドレイン９が形成される。ＬＶＮｃｈのソース及びドレインの形成予定位置にＮ型高濃度ソース及びドレイン１０１が形成される。

（３２）写真製版技術により、ＨＶＰｃｈ及びＬＶＰｃｈの形成予定位置に開口をもつフォトレジスト１０３を形成する。フォトレジスト１０３は上記工程（２７）で形成したフォトレジスト８５と同じパターンをもつ。イオン注入技術により、フォトレジスト１０３、ＬＯＣＯＳ酸化膜１５、ゲート電極１９及びサイドウォール２１をマスクにして、高濃度ドレイン及び高濃度ソース用のＢＦ₂イオンを注入エネルギーが５０ｋｅＶ、ドーズ量が３.０×１０¹⁵程度の条件で半導体基板１に注入する。

（３３）フォトレジスト１０３を除去する。膜厚が８０００Å程度のＢＰＳＧ（Boro-Phospho Silicate Glass）膜１０５を形成する。８５０度、３０分程度の熱処理を施す。ＢＰＳＧ膜１０５上にＳＯＧ（Spin On Glass）膜を形成してＢＰＳＧ膜１０５表面の段差を埋める。ＳＯＧ膜の図示は省略する。８００度、３０分程度の熱処理を施す。これらの熱処理により、上記工程（３２）で注入したＢＦ₂イオンが活性化される。ＨＶＰｃｈのソース形成予定位置にＰ型高濃度ソース１０７が形成され、ドレイン形成予定位置にＰ型高濃度ドレイン１０９が形成される。ＬＶＰｃｈのソース及びドレインの形成予定位置にＰ型高濃度ソース及びドレイン１１１が形成される。

（３４）写真製版技術により、ＢＰＳＧ膜１０５上にコンタクトホール形成予定位置に開口をもつフォトレジスト１１３を形成する。エッチング技術により、フォトレジスト１１３をマスクにして、ＢＰＳＧ膜１０５をエッチングしてコンタクトホール１１５を形成する。

（３５）フォトレジスト１１３を除去する。コンタクトホール１１５に金属材料を埋め込んでコンタクトプラグ２３を形成する。
その後、金属配線の形成、層間絶縁膜の形成、最終保護膜の形成等を行なう。

図１２は他の実施例を説明するための概略的な断面図である。図１３はその実施例の概略的な平面図である。図１２は図１３のＢ−Ｂ位置の断面に対応している。図１及び図２と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。

この実施例は、ソースがドレインと同じ構造を備え、図１及び図２に示したＭＯＳトランジスタと比較して、Ｎ型高濃度ソース１１及びＮ型低濃度ソース１３を備えておらず、Ｎ型低濃度ソース１１７及びＮ型高濃度ソース１１９を備えている。

Ｎ型低濃度ソース１１７は、比較的低濃度のＮ型不純物濃度、例えばＮ型低濃度ドレイン７と同じＮ型不純物濃度で形成されている。Ｎ型低濃度ソース１１７はＰ型低濃度ウェル３及びＰ型ウェル５よりも浅く形成されている。チャネル長方向で、Ｎ型低濃度ソース１１７の一端はＰ型低濃度ウェル３内にＮ型低濃度ドレイン７とは間隔をもって配置されている。Ｎ型低濃度ソース１１７の他端はＰ型ウェル３内に配置されている。

Ｎ型高濃度ソース１１９は、Ｐ型低濃度ウェル３上のＮ型低濃度ソース１１７内にＮ型低濃度ソース１１７の端部とは間隔をもって配置されている。Ｎ型高濃度ソース１１９は、Ｎ型低濃度ソース１１７よりも濃いＮ型不純物濃度、例えばＮ型高濃度ドレイン９と同じ濃度でＮ型低濃度ソース１１７よりも浅く形成されている。
Ｎ型低濃度ソース１１７及びＮ型高濃度ソース１１９は、Ｎチャネル高耐圧ＭＯＳトランジスタの二重拡散構造のソースを形成する。

ゲート電極１９のソース側の端部は、上方から見て、Ｎ型高濃度ソース１１９とは間隔をもってＮ型低濃度ソース１１７上に配置されている。
この実施例は、図５〜図１１を参照して説明した製造工程において、写真製版マスクを変更することにより、同様にして形成することができる。
この実施例では、ソースはドレインと同じ構造を備えているので、ソースに高耐圧を必要とする場合に対応できる。

この実施例では、図１３に示すように、チャネル幅方向で、Ｎ型低濃度ドレイン７の端部はＰ型低濃度ウェル３の端部よりも内側に配置されている。ただし、チャネル幅方向でのＮ型低濃度ドレイン７の端部は、Ｐ型低濃度ウェル３の端部と同じ位置に配置されていてもよいし、Ｐ型低濃度ウェル３の端部よりも外側に配置されていてもよい。

同様に、この実施例では、チャネル幅方向で、Ｎ型低濃度ソース１１７の端部はＰ型低濃度ウェル３の端部よりも内側に配置されているが、チャネル幅方向でのＮ型低濃度ソース１１７の端部は、Ｐ型低濃度ウェル３の端部と同じ位置に配置されていてもよいし、Ｐ型低濃度ウェル３の端部よりも外側に配置されていてもよい。

また、この実施例では、ゲート電極１９の側面にサイドウォール２１が形成されているが、サイドウォール２１は形成されていなくてもよい。

図１４はさらに他の実施例を説明するための概略的な断面図である。図１５はその実施例の概略的な平面図である。図１４は図１５のＣ−Ｃ位置の断面に対応している。図１及び図２と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。

この実施例は、ソースとしてシングルソース構造を備え、図１及び図２に示したＭＯＳトランジスタと比較して、Ｎ型低濃度ソース１３及びサイドウォール２１を備えていない。
Ｎ型高濃度ソース１１のゲート電極側の端部は、上方から見てゲート電極１９のソース側の端部の位置に重複して配置されている。

Ｎ型低濃度ソース１１７は、比較的低濃度のＮ型不純物濃度、例えばＮ型低濃度ドレイン７と同じＮ型不純物濃度で形成されている。Ｎ型低濃度ソース１１７はＰ型低濃度ウェル３及びＰ型ウェル５よりも浅く形成されている。チャネル長方向で、Ｎ型低濃度ソース１１７の一端はＰ型低濃度ウェル３内にＮ型低濃度ドレイン７とは間隔をもって配置されている。Ｎ型低濃度ソース１１７の他端はＰ型ウェル３内に配置されている。

この実施例は、図５〜図１１を参照して説明した製造工程において、Ｎ型低濃度ソース１３を形成するための工程、及びサイドウォール２１を形成するための工程を行なわないことによって形成することができる。Ｎ型低濃度ソース１１７はゲート電極１９及びＬＯＣＯＳ酸化膜１５をマスクにしてＰ型不純物イオンが注入されて形成される。
この実施例では、ソースはシングルソース構造を備えているので、ソース抵抗を小さくすることができるので、オン抵抗を小さくすることができる

この実施例では、図１５に示すように、チャネル幅方向で、Ｎ型低濃度ドレイン７の端部はＰ型低濃度ウェル３の端部よりも外側に配置されている。ただし、チャネル幅方向でのＮ型低濃度ドレイン７の端部は、Ｐ型低濃度ウェル３の端部と同じ位置に配置されていてもよいし、Ｐ型低濃度ウェル３の端部よりも内側に配置されていてもよい。

同様に、この実施例では、チャネル幅方向で、Ｎ型低濃度ソース１１７の端部はＰ型低濃度ウェル３の端部よりも内側に配置されているが、チャネル幅方向でのＮ型低濃度ソース１１７の端部は、Ｐ型低濃度ウェル３の端部と同じ位置に配置されていてもよいし、Ｐ型低濃度ウェル３の端部よりも外側に配置されていてもよい。

図１及び２に示した実施例、図１２及び図１３に示した実施例、ならびに図１４及び図１５に示した実施例では、本発明をＮチャネル高耐圧ＭＯＳトランジスタに適用しているが、それらのＭＯＳトランジスタの導電型を反対導電型にすれば、実施例のＮチャネル高耐圧ＭＯＳトランジスタと同じ作用及び効果をもつＰチャネル高耐圧ＭＯＳトランジスタを形成できる。

以上、本発明の実施例を説明したが、数値、材料、寸法、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、Ｐ型半導体基板１に高耐圧ＭＯＳトランジスタを形成しているが、本発明では、Ｎ型半導体基板や、基板上に形成したＰ型又はＮ型のエピタキシャル成長層に高耐圧ＭＯＳトランジスタを形成することもできる。

また、ＬＯＣＯＳ酸化膜１５は形成されていなくてもよい。また、ＬＯＣＯＳ酸化膜１５に替えて、埋込み酸化膜やＬＯＣＯＳ法以外の方法で形成した厚い酸化膜によって素子分離されていてもよい。

本発明は、高耐圧ＭＯＳトランジスタを備えた半導体装置に適用できる。

１ Ｐ型半導体基板
３ Ｐ型低濃度ウェル
５ Ｐ型ウェル
７ Ｎ型低濃度ドレイン
９ Ｎ型高濃度ドレイン
１１ Ｎ型高濃度ソース
１３ Ｎ型低濃度ソース
１７ ゲート酸化膜
１９ ゲート電極
１１７ Ｎ型低濃度ソース
１１９ Ｎ型高濃度ソース

特開平１１−３１２８０２号公報

Claims (5)

1. 比較的低濃度のＰ型不純物濃度で半導体基板表面に形成されたＰ型低濃度ウェルと、
   前記Ｐ型低濃度ウェルに隣接し、かつ前記Ｐ型低濃度ウェルの周囲を取り囲んで前記Ｐ型低濃度ウェルよりも濃いＰ型不純物濃度で前記半導体基板表面に形成されたＰ型ウェルと、を備え、
   前記Ｐ型低濃度ウェル及び前記Ｐ型ウェルにまたがって高耐圧ＭＯＳトランジスタが形成されており、
   前記高耐圧ＭＯＳトランジスタは、
   前記Ｐ型低濃度ウェル及び前記Ｐ型ウェルよりも浅く前記半導体基板表面に形成され、チャネル長方向で一端が前記Ｐ型低濃度ウェル内に配置され、他端が前記Ｐ型ウェル内に配置された比較的低濃度のＮ型不純物濃度をもつＮ型低濃度ドレインと、
   前記Ｎ型低濃度ドレインよりも濃いＮ型不純物濃度で前記Ｎ型低濃度ドレインよりも浅く前記半導体基板表面に形成され、前記Ｐ型低濃度ウェル上の前記Ｎ型低濃度ドレイン内に前記Ｎ型低濃度ドレインの端部とは間隔をもって、全体が前記Ｐ型低濃度ウェル上に配置されたＮ型高濃度ドレインと、
   前記Ｐ型低濃度ウェル及び前記Ｐ型ウェルよりも浅く前記半導体基板表面に形成され、前記チャネル長方向で前記Ｎ型低濃度ドレインが配置されている前記Ｐ型低濃度ウェル端部とは反対側の端部上に、一端が前記Ｎ型低濃度ドレインとは間隔をもって前記Ｐ型低濃度ウェル内に配置され、他端が前記Ｐ型ウェル内に配置されたＮ型ソースと、
   前記Ｎ型高濃度ドレインと前記Ｎ型ソースの間の前記半導体基板上に前記ゲート絶縁膜を介して形成され、上方から見て前記チャネル長方向でドレイン側の端部が前記Ｎ型高濃度ドレインとは間隔をもって前記Ｎ型低濃度ドレイン上に配置されたゲート電極と、を備えている半導体装置。
2. 前記Ｎ型ソースは、前記Ｎ型高濃度ドレインと同時に形成されたＮ型高濃度ソースのみによって形成されている請求項１に記載の半導体装置。
3. 前記Ｎ型ソースは、前記Ｎ型高濃度ドレインと同時に形成されたＮ型高濃度ソースと、前記Ｎ型高濃度ソースよりも薄いＮ型不純物濃度で前記Ｎ型高濃度ソースよりも浅く前記半導体基板表面に形成され、上方から見て前記チャネル長方向で前記ゲート電極のソース側の端部と前記Ｎ型高濃度ソースとの間に配置されたＮ型低濃度ソースによって形成されている請求項１に記載の半導体装置。
4. 前記Ｎ型ソースは、
   前記Ｐ型低濃度ウェル及び前記Ｐ型ウェルよりも浅く前記半導体基板表面に形成され、チャネル長方向で一端が前記Ｐ型低濃度ウェル内に配置され、他端が前記Ｐ型ウェル内に配置された比較的低濃度のＮ型不純物濃度をもつＮ型低濃度ソースと、
   前記Ｎ型低濃度ソースよりも濃いＮ型不純物濃度で前記Ｎ型低濃度ソースよりも浅く前記半導体基板表面に形成され、前記Ｐ型低濃度ウェル上の前記Ｎ型低濃度ソース内に前記Ｎ型低濃度ソースの端部とは間隔をもって配置されたＮ型高濃度ソースと、を備え、
   前記ゲート電極のソース側の端部は、上方から見て、前記Ｎ型高濃度ソースとは間隔をもって前記Ｎ型低濃度ソース上に配置されている請求項１に記載の半導体装置。
5. Ｐ型とＮ型を反対導電型にした請求項１から４のいずれか一項に記載の半導体装置。

Images