JP6528561B2

JP6528561B2 - 高効率力率改善回路およびスイッチング電源装置

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Inventors: 丸山　宏志; 宏志丸山
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Description

本発明は、スイッチング電源装置の負荷が軽負荷時及び無負荷時にスイッチング素子をバースト動作させることによりスイッチング損失を減らし、以って効率を向上させる力率改善回路およびスイッチング電源装置に関する。

商用交流電源(AC100V〜240V)が供給される多くの電子機器では、内部の電子回路を駆動する直流電源を得るためにスイッチング電源回路を用いている。そのため、スイッチング電源回路では商用交流電源を直流に変換する整流回路が必要になる。

力率改善を行わない場合、整流回路の後段に接続されている平滑コンデンサに、入力電圧が平滑コンデンサの電圧を超えるピーク近傍になる時だけ電流が流れることから、整流回路に高周波の電流成分が発生して高周波ノイズ源となるとともに、力率が低下するという問題があった。

力率とは、交流回路における入力電圧と入力電流の積の時間平均である入力有効電力Pi(W)を、皮相電力(入力電圧の実効値と入力電流の実効値の積)で割った値であり、有効電力は皮相電力に負荷で決まる係数(力率)を掛けたものとなる。

AC100Vに単なる負荷抵抗を付けた場合には、電圧波形と電流波形は同相になり力率は１となる。
しかし、スイッチング電源では、抵抗以外にコンデンサやチョークコイルなどの負荷要因があると、電圧位相に対して電流位相がずれてくる。

その場合、そのずれた分だけ力率が減少することを補償するために入力電流を大きくする必要があり、これが送電線などの入力ラインの電力ロスを増大させてしまう。
そこで、力率改善回路によって力率の低下を防止してこの電力ロスを抑えるとともに、上記高周波ノイズを抑制する必要がある。

下記に示す非特許文献１には、出力電圧を検出し基準電圧と比較し増幅するエラーアンプ（誤差増幅器）を内蔵し、一定の負荷に対してスイッチング素子のオン幅をエラーアンプの出力に応じた一定の大きさに制御する、いわゆるオン幅固定制御（オン時間一定制御）による力率改善回路(PFC(Power Factor Correction)回路)が記載されている。

図８は、下記の非特許文献１に記載されている、従来のPFC回路を有するスイッチング電源装置の構成を示すものでる。また図９は、図８に示した従来の力率改善回路の動作波形を示す図である。

図８のPFC回路は、昇圧コンバータを構成するものであって、スイッチング素子としてのMOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属酸化膜電界効果トランジスタ)(Q1)220がオンすると、インダクタ（L1）232の電流I_L1はゼロから上昇する。

同時に制御ＩＣ（Integrated Circuit）200の内部のランプ発振器（RAMP OSC）214の出力Vramp（キャリア信号）がRT端子に接続されている抵抗の抵抗値で決まる傾きで上昇する。

そしてランプ発振器（RAMP OSC）214の出力Vrampとエラーアンプ（ERRAMP）210の出力Vcomp(212)をコンパレータ (PWM.comp)213が比較し、Vramp＞Vcompとなると MOSFET Q1(220)がオフし、ランプ発振器（RAMP OSC）214の出力Vrampは低下する。

MOSFET Q1(220)がオフすると、インダクタL1(232)の両端電圧は反転し、ダイオードD1(234)を通して出力電圧236側へ電流を供給しながら、インダクタL1(232)の電流I_L1は減少する。

インダクタL1(232)の電流I_L1がゼロになるタイミングをIS端子における電圧216に基づいて電流コンパレータ（ZCD.comp）215で検出する。そしてRTZC端子に外付けさている抵抗の抵抗値で決まる遅延時間の後にMOSFET Q1(220)がオンし、次のスイッチングサイクルに移行する。

この点をさらに説明すると、ゼロ電流を検出してすぐにターンオンした場合には、MOSFET Q1(220)のVds電圧（ドレイン・ソース間電圧）が高い状態でオンすることになるためスイッチング損失が大きくなるが、図８に示したDelay(遅延)回路により次のオンタイミングを遅らせるようにすることでインダクタL1(232)とMOSFET Q1(220)の図示しない寄生容量の共振動作によりVds電圧が下がり、適切なタイミングでターンオンさせることができるので、スイッチング損失を減らすことが可能となる。制御ＩＣ200は、この動作を繰り返し行わせることにより動作（臨界動作）を継続させる。

上述のスイッチング動作において、PFC回路の負荷が一定の場合、エラーアンプ（ERRAMP）210の出力Vcomp(212)の値は一定となり、MOSFET Q1(220)のオン幅は一定になる。このときインダクタL1(232)のピーク電流は次の式で与えられる。すなわち、
Ｉmax = （Ｖin / Ｌ）* t_on
ここで、ImaxはインダクタL1のピーク電流、Vinは入力電圧、LはインダクタL1のインダクタンス値、t_onはオン幅である。

上記において、L，t_onは一定のため、L1(232)のピーク電流ImaxはVin（入力電圧）230に比例する。その波形は入力電圧230と同じAC（Alternate Current）波形となり、この動作により力率改善が可能となる。

この制御方式は、一般に“オン幅固定制御（オン時間一定制御）”と呼ばれており、入力電圧を検出する必要がないので、待機時に入力電圧検出抵抗により入力電圧を検出する従前の制御方式よりも電力が削減されるという効果を有している。

図８に示される昇圧コンバータ構成のPFC回路の動作を説明する。PFCの出力電圧236は、分圧抵抗R1(237)、R2(238)で分圧され、制御ＩＣ200のFB端子に入力される。この分圧と制御ＩＣ200内に設けられた基準電圧源211の直流電圧2.5Vとの差に応じた電流をエラーアンプ(ERRAMP)210が出力し（エラーアンプ(ERRAMP)210はトランスコンダクタンスアンプにより構成される）、これをエラーアンプ(ERRAMP)210の出力端子に接続されているキャパシタ261が積分・平滑することにより信号Ｖcomp(212)が生成される。

制御ＩＣ200は、このエラーアンプ(ERRAMP)210の出力Vcomp(212)を用いてPFC回路の出力電圧236が一定になるように（出力電圧236の分圧が基準電圧源211の直流電圧2.5Ｖに等しくなるように）MOSFET Q1(220)のスイッチング動作を制御する。

一方でPFC回路の出力電圧236には、通常、商用電源に基づく交流（AC：Alternate Current）入力222に同期したリップル分が含まれているが、エラーアンプ(ERRAMP)210の出力Vcomp(212)にこのリップル分が現れると、PFC回路は安定動作しない。

そのため、エラーアンプ(ERRAMP)210の出力でもあるCOMP端子に接続されたCR(Capacitor and Resistor)の位相補償回路262で、入力周波数の2倍の周波数より高い帯域をカットして（当該帯域のゲインを0dBより落として）使用するようにしている。この結果、エラーアンプ(ERRAMP)210の出力でもあるCOMP端子の電圧は、定常状態ではほぼ直流電圧となっている。

そしてエラーアンプ(ERRAMP)210の出力Vcomp（212）は、制御ＩＣ200内のコンパレータ(PWM.comp)213でランプ発振器（RAMP OSC）214の出力Vrampと比較され、比較結果をOUT端子217からスイッチング素子Q1(220)のゲートに出力し、スイッチング素子Q1(220)のオン幅を制御することでPFC回路の出力電圧236が調整される。

図８に示したPFC回路は、臨界モード(Critical Mode)で使用されるようにされており、重負荷時にはスイッチング周波数が低く、軽負荷時にはスイッチング周波数が高くなるものの、図８に示されるPFC回路は、軽負荷状態から重負荷状態において、OUT(Output)端子217からスイッチングパルスが継続して出力される（図９のOUT波形参照）ため、負荷が軽いほどMOSFET Q1(220)のスイッチング損失が増え、効率が低下するという課題がある。

また下記特許文献１には、交流電源に接続され直流電圧を得る力率改善回路と、力率改善回路の直流電圧をトランスの1次巻線に入力しスイッチング素子によりオン／オフして別の直流電圧に変換し無負荷又は軽負荷時にスイッチング周波数が低下又は間欠発振に移行するDC-DCコンバータとを備えたスイッチング電源装置において、トランスの2次巻線に発生する電圧を整流し第1平滑コンデンサで平滑して負荷へ供給する第1整流平滑回路と、トランスの制御巻線に発生する電圧を整流し第2平滑コンデンサで平滑する第2整流平滑回路と、この第1整流平滑回路の出力リップルが所定値以上になったことを検知したときに、スイッチング周波数が低下又は間欠発振に移行したとして力率改善回路を停止させる軽負荷検出回路とを備えるスイッチング電源装置が記載されている。

そしてこのスイッチング電源装置は、第2整流平滑回路の出力リップルが所定値以上になったことを検知したときに、スイッチング周波数が低下又は間欠発振に移行したとして力率改善回路を停止させることで待機時の消費電力を低減することを教示している。

具体的には、特許文献１においては、軽負荷時にはDC-DCコンバータの制御IC72が待機時動作モードになり、通常時のスイッチング周波数より遥かに低い周波数でスイッチング素子Q2が間欠発振する（特許文献１の図６のｔ_１〜ｔ_７区間）。このとき、上記第1平滑コンデンサに相当する平滑コンデンサC5の電圧V_Ｃ５は、重負荷時及び軽負荷時においても、ほぼ一定の電圧となるように制御される。一方、軽負荷になると通常時のスイッチング周波数より遥かに低い周波数でスイッチング素子Q2が間欠発振するため、上記第2平滑コンデンサに相当する平滑コンデンサC4の電圧V_Ｃ４は、発振していない期間（特許文献１の図６のｔ_１〜ｔ_３区間、ｔ_５〜ｔ_７区間）に、平滑コンデンサC4とその負荷インピーダンス（軽負荷検出回路15のインピーダンス）による時定数で放電して低下していき、大きなリップルが現れる。

軽負荷検出回路15は、基準電圧Vrefと平滑コンデンサC4の電圧V_Ｃ４を比較して、平滑コンデンサC4の電圧V_Ｃ４が基準電圧Vref以下になった時（特許文献１の図６のｔ_２〜ｔ_４区間、ｔ_６〜ｔ_８区間）に、Lレベルとなる電圧信号Vse1をPFC制御回路6ａに出力してPFC制御回路6ａを停止させる。このため、間欠発振のほとんどの期間で力率改善回路5を停止させることができる。また、間欠発振の期間（特許文献１の図６のｔ_１〜ｔ_７）では、平滑コンデンサC4の電圧V_Ｃ４を基準電圧Vrefまで上昇しないように、軽負荷検出回路15の内部の時定数をさらに大きくすると、軽負荷検出回路15からPFC制御回路6ａに出力される信号は、特許文献１の図６に示す電圧信号Vse2のようになり、間欠発振の期間では、力率改善回路5を継続して停止させることができる。このように実施例のスイッチング電源装置によれば、軽負荷検出回路15は、平滑コンデンサC4の出力リップルが所定値以上になったことを検知したときに、間欠発振に移行したとしてPFC制御回路6ａを停止させるので、DC-DCコンバータが待機時動作に移行したことを安価に外部から判断でき、確実に力率改善回路5を停止させて待機時の消費電力を低減できる。

特開2005-348560号公報

菅原敬人、外２名、「第２世代臨界モードＰＦＣ制御ＩＣ「ＦＡ５５９０シリーズ」」、富士時報、富士電機ホールディングス株式会社、平成２２年１１月１０日、第８３巻、第６号、ｐ．４０５−４１０

このように図８に示された従来技術の場合には、軽負荷時に、スイッチング周波数が高くなり、スイッチング素子の損失は増加してしまうため、（１）効率が悪化する、（２）スイッチング素子の温度が上昇してしまう、といった問題があった。

また、特許文献１に開示されているスイッチング電源装置は、軽負荷時にPFCをON／OFFするため、PFC回路の出力電圧が変動し後段コンバータの設計が難しくなるという課題があった。

そこで本発明は、スイッチング電源装置の負荷が軽負荷時及び無負荷時にスイッチング素子をバースト動作させてスイッチング損失を減らし以って効率を向上させる高効率の力率改善回路およびスイッチング電源装置を提供することを目的とするものである。

上記の課題を解決するために本発明の力率改善回路は、スイッチング電源装置の負荷が軽負荷時及び無負荷時にスイッチング素子をバースト動作させる制御機能を含む制御ＩＣにおいて、スイッチング電源装置の出力電圧の検出値と基準値の差を増幅するエラーアンプの出力電圧に、スタンバイ時には商用電源を整流して得た前記スイッチング電源装置への入力電圧の検出値を加重加算することにより加算出力電圧を生成する手段と、該加算出力電圧を生成する手段が生成した加算出力電圧とキャリア信号とを比較する手段と、を備え、該比較する手段の出力に基づいて前記スイッチング電源装置のスイッチング素子をオンオフする信号を生成することを特徴とする。

上記において前記加算出力電圧が前記キャリア信号の最小値より小さい場合は、前記スイッチング素子をオンオフする信号は前記スイッチング素子をオフする信号となるように設定されていることを特徴とする。

上記のいずれかにおいて前記キャリア信号は、ランプ発振器からのランプ出力であることを特徴とする。
また上記において前記入力電圧が印加される直列接続された複数の抵抗を有する分圧回路と、該分圧回路の出力と前記エラーアンプの出力電圧とを合成する合成回路を含み、該合成回路内に設けられたオペアンプを使って加重加算することを特徴とする。

上記において前記入力電圧の大きさよって、前記分圧回路の分圧比を変化させることを特徴とする。

また上記いずれかの記載において前記制御ＩＣ内に最小オン幅切り替え回路を設け、前記スタンバイ時に、前記スイッチング電源装置のスイッチング素子の最小オン幅を切り替えることを特徴とする。

上記いずれかの記載において外部信号によりスタンバイとなることを特徴とする。
上記の課題を解決するために本発明のスイッチング電源装置は、上記いずれかに記載の力率改善回路を備えていることを特徴とする。

本発明によれば、スイッチング電源装置の軽負荷時及び無負荷時にバースト動作させることができるため、スイッチング損失が減り効率が向上する。
また本発明によれば、AC波形のCOMP端子電圧への重畳においてカップリングコンデンサを使用せずにバースト動作を行わせることができるため、制御ＩＣ内に納めることが可能となり、外部部品数を削減することが可能となる。

また本発明によれば、制御ＩＣ内に最小オン幅切り替え回路を設け、スタンバイモード時にOUT端子の最小オンパルス幅を広げるように切り替えることが可能となり、バースト動作時のスイッチング回数をさらに減らすことでスイッチング損失の低減が可能となる。

本発明の実施形態１に係る高効率の力率改善回路を有するスイッチング電源装置の構成を示す図である。本発明の実施形態１に係るCOMP信号切り替え回路の構成例を示す図である。図２に示したCOMP信号切り替え回路の動作波形を示す図である。本発明の実施形態１に係る力率改善回路の動作波形を示す図である。本発明の実施形態１に係るVH電圧検出回路の構成例を示す図である。本発明の実施形態２に係る高効率の力率改善回路を有するスイッチング電源装置の構成を示す図である。本発明の実施形態２に係る最小オン幅信号切り替え回路の構成例を示す図である。従来の力率改善回路を有するスイッチング電源装置の構成を示す図である。図８に示した従来の力率改善回路の動作波形を示す図である。

本件出願人は、本件に関連する特許願（特願2014-177099）（以下、“先行出願”と称す）を出願済みであります。
上記“先行出願”の概略を以下に記述すると、軽負荷時および無負荷時に、スイッチング電源装置の出力電圧の検出値と基準電圧源の基準値との差を増幅したエラーアンプの出力電圧に、商用電源を整流して得たスイッチング電源装置への入力電圧の検出値をコンデンサを用いて加重加算することにより加算出力電圧を生成し、該加算出力電圧とキャリア信号とを比較することにより、前記スイッチング電源装置のスイッチング素子をオンオフする信号を生成し、商用電源を整流した波形のピーク部分でスイッチング動作を行いその他の部分ではスイッチング動作を停止するバースト動作を行うことで軽負荷時におけるスイッチング損失を減らして効率を向上させるようにしたものである。

そこで本件発明は、上述した“先行出願”を改善することを念頭に創案されたものであり、以下、本件発明の実施の形態について詳細に説明する。
［実施形態１］
図１は、本発明の実施形態１に係る高効率の力率改善回路を有するスイッチング電源装置の構成を示す図である。図１に示す本発明の実施形態１に係るスイッチング電源装置の構成は、COMP信号切り替え回路70を備えるようにして、“先行出願”における、AC入力電圧を整流した電圧に接続される、分圧抵抗Rb1と分圧抵抗Rb2及びキャパシタCbからなるバースト回路を不要とするものである。

本発明の実施形態に係るCOMP信号切り替え回路70の詳細な構成については後述するが、AC入力電圧を整流回路24で整流した電圧30を入力する制御ＩＣ100のVH端子、外部からのスタンバイ信号73が入力される制御端子を有している。

スタンバイ信号73は、COMP端子電圧12の電圧信号に、VH端子からのAC電圧波形成分を重畳するか、しないかを切り替える制御信号である。その切り替えは、COMP信号切り替え回路70内のAC-COMP合成回路で行う。

COMP信号切り替え回路70のAC-COMP合成回路は、AC-COMP合成回路の出力をコンパレータ(PWM.comp)13の反転入力端子に入力し、ランプ発振器（RAMP OSC）14の出力Vramp（キャリア信号）と比較して、その比較出力をRSFFのR(リセット)端子に入力することで、MOSFET Q1(20)のオン／オフのスイッチング動作を制御する構成を採用している。この点の詳細は後述する。

図１に示す力率改善回路は、“先行出願”と同様に昇圧コンバータを構成するものであって、スイッチング素子としてMOSFET Q1(20)がオンすると、インダクタ（L1）32の電流I_L1はゼロから上昇する。

同時に、制御ＩＣ100内のランプ発振器（RAMP OSC）14の出力VrampがRT端子に外付けされている抵抗の抵抗値で決まる傾きで上昇する。そしてランプ発振器（RAMP OSC）14の出力VrampとAC-COMP合成回路の出力72（すなわちCOMP信号切り替え回路70の出力72）とをコンパレータ(PWM.comp)13で比較し、Vramp＞AC-COMP合成回路の出力72となるとMOSFET Q1(20)がオフし、これに従ってランプ発振器（RAMP OSC）14の出力Vrampが低下する。

MOSFET Q1(20)がオフすると、インダクタL1(32)の両端電圧は反転し、ダイオードD1(34)を通して出力電圧36側へ電流を供給しながら、インダクタL1(32)の電流I_L1は減少する。
インダクタL1(32)の電流I_L1がゼロになるタイミングをIS端子における電圧16に基づいて電流コンパレータ（ZCD.comp）15で検出する。そしてRTZC端子に外付けされている抵抗の抵抗値で決まる遅延時間の後にMOSFET Q1(20)がオンし、次のスイッチングサイクルに移行する。

この点をさらに説明すると、ゼロ電流を検出してすぐにターンオンした場合には、MOSFET Q1(20)のVds電圧（ドレイン・ソース間電圧）が高い状態でオンすることになるためスイッチング損失が大きくなるが、図１に示したDelay(遅延)回路により次のオンタイミングを遅延させるようにすることでインダクタL1(32)とMOSFET Q1(20)の図示しない寄生容量の共振動作によりVds電圧が下がり、適切なタイミングでターンオンさせることができるので、スイッチング損失を減らすことができる。制御ＩＣ100は、この動作を繰り返し行わせることで動作（臨界動作）を継続させる。

その一方、図１に示される力率改善回路の出力電圧36は、分圧抵抗R1(37)，R2(38)で分圧され、制御ＩＣ100のFB端子に入力される。この分圧と制御ＩＣ100内に設けられた基準電圧源11の直流電圧2.5Ｖとの差に応じた電流をエラーアンプ(ERRAMP)10が出力し、このエラーアンプ(ERRAMP)10の出力をエラーアンプ(ERRAMP)10の出力端子に接続されているキャパシタ61が積分・平滑することにより信号Vcomp(12)を生成する。

制御ＩＣ100は、このエラーアンプ(ERRAMP)10の出力Vcomp(12)を、本実施形態１により導入したCOMP信号切り替え回路70のAC-COMP合成回路に取り込み、上述のようにCOMP信号切り替え回路70で信号処理したうえで本実施形態１に係る力率改善回路の出力電圧36が一定（出力電圧36の分圧が基準電圧源11の直流電圧2.5Ｖに等しくなる）になるようにMOSFET Q1(20)のスイッチング動作を制御する。

本実施形態１に係る力率改善回路の出力電圧36には、通常、商用電源（AC電源）22に基づく交流(AC)入力に同期したリップル分が含まれているが、エラーアンプ(ERRAMP)10の出力Vcomp（12）にこのリップル分が現れると、本実施形態１に係る力率改善回路は安定動作しなくなるため、通常では、エラーアンプ(ERRAMP)10の出力に直結されるCOMP端子に接続されたCR(Capacitor and Resistor)の位相補償回路62で、入力周波数の2倍の周波数より高い帯域のゲインを0dBより落として使用するようにしている。

このように本発明の実施形態１の構成により導入されたCOMP信号切り替え回路70のAC-COMP合成回路(詳細構成は後述する図２参照)には、COMP端子に供給されるエラーアンプ(ERRAMP)10の出力12が供給され、AC-COMP合成回路はこれを取り込んで信号処理を行う。

またCOMP信号切り替え回路70には、上述したようにAC入力電圧を整流した電圧30がVH端子を介して入力され、入力された電圧30は抵抗Rb21と抵抗Rb22により分圧され、5V系の制御回路で扱える電圧71となって、AC-COMP合成回路に入力される。

なお、抵抗Rb21と抵抗Rb22を用いて分圧し所定の電圧71を取り出す構成は、例えば、スイッチング電源装置の起動時にVH端子から制御ＩＣ100の電源となる不図示のコンデンサに電流を供給する既存の起動回路に採用されているものを流用することができる。

図２は、図１に示したCOMP信号切り替え回路70の構成例を示す図である。図２において、AC入力電圧を整流した電圧30がVH端子に入力されると、この電圧30は、抵抗Rb21と抵抗Rb22により分圧され、5V系の制御回路で扱える電圧71となる。

図２の回路例では、分圧点の電圧71がVH端子電圧の1/150になるように抵抗Rb21と抵抗Rb22の抵抗値の比率が設定されている。
この抵抗Rb21+抵抗Rb22の抵抗値は、20MΩ以上の高抵抗値であっても制御ＩＣ100内に内蔵することができるものである。外付けの抵抗では抵抗値が高すぎると耐ノイズ性に問題が生じるが、制御ＩＣ100内にこの抵抗を内蔵することで、耐ノイズ性に問題を生じさせることなく抵抗値を上げることができ、抵抗での損失を抑えることができる。

抵抗Rb21と抵抗Rb22による分圧点の電圧71は、図示のようにVH電圧検出回路80に入力され、AC入力電圧がAC100V系の場合は出力のVHmode信号88がLowを、AC230Vなどの200V系の場合は出力のVHmode信号88がHighを出力する。VH電圧検出回路80の構成は後述する。

また分圧点の電圧71は、図示のように電圧バッファ（ボルテージフォロワ）接続されたオペアンプOp1に入力され、分圧点の電圧71をインピーダンス変換して出力端81に出力する。これによって、抵抗R11,R12,R13に電流を供給してさらに分圧を行って、分圧点の電圧を以下のように利用する。すなわち、
分圧点の電圧82は、オペアンプOp1の出力端81の電圧を1/3に分圧し、分圧点の電圧83は、オペアンプOp1の出力端81の電圧を1/4.34に分圧するように設定される。これら分圧点の電圧82,83は、VHmode信号で制御されるアナログスイッチASW1、ASW2によって選択される。

AC入力電圧が100V系の場合は、オペアンプOp1の出力端81の電圧に対する分圧比が1/3の電圧82の分圧点が選択されるようにアナログスイッチASW1がオン、ASW2がオフして、アナログスイッチASW1の出力84が電圧バッファ（ボルテージフォロワ）接続されたオペアンプOp2に入力される。

その結果、オペアンプOp2の出力85は、VH電圧の1/450の電圧となり、VHmode信号でAC10
0V系を選択する場合の最大入力電圧の場合に、ランプ発振器(RAMP OSC)14の出力であるVrampのスタート電圧(最低電圧)を超えない（下回る）ように設定することができる。

たとえばVrampのスタート電圧(最低電圧)を0.6Vに設定すると、AC190V時のピーク電圧269Vのときに出力85は0.6Vとなり、VHmode信号でAC100V系を選択する場合の最大電圧はAC170Vのため出力85は0.6V以下となる。

AC入力電圧が200V系の場合は、オペアンプOp1の出力端81の電圧に対する分圧比が1/4.34の電圧83の分圧点が選択されるようにアナログスイッチASW1がオフ、ASW2がオンして、アナログスイッチASW2の出力84が電圧バッファ接続されたオペアンプOp2に入力される。

この場合の4.34分の1は、200V系入力電圧の最大値AC274V(=AC240V*1.15倍)のピーク電圧390.3VのときにオペアンプOp2の出力85を0.6Vにできる設定である。ここで、VHmode信号でAC200V系を選択する場合の最大電圧はAC240Vのため、出力85は0.6V以下となる。

COMP信号切り替え回路70のAC-COMP合成回路(図１参照)に入力されたCOMP端子電圧12は、電圧バッファ（ボルテージフォロワ）接続されたオペアンプOp3に入力され、インピーダンス変換された同じ電圧が出力端86に出力される。

抵抗R31,R32は同じ抵抗値を有するように設定され、VH電圧を分圧した、電圧バッファ接続されたオペアンプOp2の出力電圧波形85と電圧バッファ接続されたオペアンプOp3の出力であるCOMP電圧86の中間電圧がComp_stb信号87として出力される。

COMP信号切り替え回路70のAC-COMP合成回路(図１参照)に入力されたスタンバイ信号73は、アナログスイッチASW3,ASW4を制御し、スタンバイ信号73がHighのときアナログスイッチASW3がオン、ASW4がオフしてComp_stb信号87が、COMP信号切り替え回路70の出力信号72となる。

逆に、スタンバイ信号73がLowのときには、アナログスイッチASW3がオフ、ASW4がオンしてCOMP信号12が、そのままCOMP信号切り替え回路70の出力信号72となる。
図３は、図２に示したCOMP信号切り替え回路の動作波形を示す図である。図３に示されるように、VH端子電圧波形(図３最上部参照)を抵抗分割した、VH＊1/450(100V入力時)で示される波形85(図３中段部破線波形参照)とCOMP端子電圧波形86の中間電圧がComp_stb信号87として生成される。

スタンバイ信号73がHighで、Comp_stb信号87がCOMP信号切り替え回路70のAC-COMP合成回路(図１参照)からの出力72として出力されて、コンパレータ(PWM.comp)13に入力され、ランプ発振器(RAMP OSC)14の出力波形と比較される場合、ランプ発振器14の最低電圧(この場合0.6V)より下にComp_stb信号87がある場合は、RSFF(RSフリップフロップ)のリセット端子の入力がHighのままになるため、制御ＩＣ100からOUT端子出力信号17（以下、OUT端子およびOUT端子出力信号に同じ符号17を付す）は出ない。ランプ発振器14の最低電圧(この場合0.6V)よりComp_stb信号87のピークが高くなった時のみ制御ＩＣ100からOUT端子出力信号17が出力される。この動作により、バースト動作(図３下段部波形参照)が行われることになる。

図４は、本発明の実施形態１に係る力率改善回路の動作波形を示す図である。図４においてスタンバイ信号73がLowの通常動作時は、COMP信号切り替え回路70の出力は、COMP端子電圧の波形12がそのまま使用(図１に示すコンパレータ(PWM.comp)13の入力信号72として使用)され、ランプ発振器の最低電圧(出力停止電圧)より高い一定電圧となるため、OUT端子17は連続的に出力波形(図４下段部左部波形参照)を出力する。

スタンバイ信号73がHighに切り替わりスタンバイモードになると、COMP信号切り替え回路70の出力は、COMP端子電圧波形86にVH端子電圧を抵抗分割した波形（VH＊1/450(100V入力時)）85(図４中段部破線波形参照)が重畳された、図２及び図３に示すComp_stb信号87に切り替わる。その場合、VH端子電圧を抵抗分割した電圧値は、必ずランプ発振器の最低電圧(0.6V)より小さい設定となり、COMP信号切り替え回路70の出力（周期単位の波形）は切り替え直後に一旦低下してその後再び上昇して安定する動作(図４中段部実線の後半の波形参照)となる。

このときVH端子電圧の分圧点の電圧71がランプ発振器の最低電圧(0.6V)より大きい設定になっていると、スタンバイ信号73が切り替わった場合に、COMP信号切り替え回路70の出力が一旦上昇する場合が発生してPFC回路の出力電圧が過電圧状態となる場合が想定される。これを回避するためにVH端子電圧の分圧点の電圧71がランプ発振器の最低電圧(0.6V)より小さい設定とする必要がある。

また、逆にスタンバイ信号73がHighからLowに切り替わって通常動作に戻る場合は、COMP信号切り替え回路70の出力72は一旦上昇する。しかし通常動作に復帰する場合は、負荷が急に重くなった状態でCOMP端子電圧を早く上げて出力の低下を防止しなければならない状態のため、このタイミングでのCOMP信号切り替え回路70の出力72の上昇は極端に大きな上昇でないかぎり問題とならない。

本実施形態１では、VH端子電圧の抵抗分圧比を100V系と200V系の2段階で想定しているが、さらに多くの段階に分けて、スタンバイ切り替え時の電圧変化を小さくするように変更することも可能である。

図５は、本発明の実施形態１に係るVH電圧検出回路の構成例を示す図である。本発明の実施形態１に係るVH電圧検出回路は、上記したように図２のCOMP信号切り替え回路70の構成において、図示番号80で記載したブロックに相当するものである。

図５を用いてVH電圧検出回路80の構成を詳しく説明すると、VH電圧検出回路80は、VH端子電圧を1/150に分圧した電圧(VH/150)71を検出するコンパレータ(Comparator)と2つの遅延タイマー回路(Delay timer)およびRSFF(RS Flip-Flop)から構成される。

コンパレータ(Comparator)には、その非反転入力端子にVH端子電圧を1/150に分圧した電圧71が入力され、反転入力端子に基準電圧(1.6V/1.5V)が入力される。基準電圧は回路例では、1.6Vが入力され、図には示していないがヒステリシスを持ち、VH/150電圧が1.6Vを超えて出力が反転した後は、基準電圧を1.5Vに切り替える機能を持つ。基準電圧の1.6VはVH=240V(AC170V入力時のピーク電圧に相当)、また1.5VはVH=226V(AC160V入力時のピーク電圧に相当)をそれぞれ検出する。

AC入力波形の電圧が基準電圧を超える時間が5μs以上になると、遅延タイマー5μs（Delay timer 5μs）の出力102がHighレベルとなってRSFF(RS Flip-Flop)をセットしてVHmode信号88をHighとする。この5μsの遅延タイマーはノイズによる誤動作を防止するためのものである。

AC入力波形の電圧が基準電圧を下回る時間が50ms以上になると、遅延タイマー50ms（Delay timer 50ms）の出力104がHighレベルとなってRSFF(RS Flip-Flop)をリセットしてVHmode信号88をLowとする。この50msの遅延タイマーはAC波形を整流した波形のピーク5サイクル分(AC周期50Hz時)AC入力がAC150Vより下がると100V系に切り替える動作を行うためのものである。

［実施形態２］
図６は、本発明の実施形態２に係る高効率の力率改善回路を有するスイッチング電源装置の構成を示す図である。

本発明の実施形態２は、上述した実施形態１に示された力率改善回路に、スタンバイ信号73がHigh入力されてバースト動作を行うときに制御ＩＣ100のOUT端子の出力波形の最小オン幅を広げる機能を追加したもので、OUT出力用のRSFFのQ出力信号と保護機能の出力を合成するANDゲートへの入力の間に最小オン幅切り替え回路90を追加したものである。その余の構成は、図１の実施形態１に示した力率改善回路と同様であるのでその説明を省略することにする。

図７は、本発明の実施形態２に係る最小オン幅切り替え回路90の構成例を示す図である。図７において、図６のRSFFからのQ出力信号が最小オン幅切り替え回路90に入力され、この信号がLowからHighに切り替わると、最小オン幅切り替え回路90内のRSFF3のセット端子(S端子)がHighとなり、図６に示すANDゲートへの出力114がLowからHighに切り替わる。

図７に示す図６のRSFFからのQ出力信号(RSFF_Q)111がHighからLowに切り替わる場合の動作は、スタンバイ信号73のLow/Highで切り替えられ、スタンバイ信号73がLowで通常動作状態であれば、アナログスイッチASW5がオンして、ASW6がオフしている。

そのためRSFFのQ出力信号(RSFF_Q)111がHighからLowとなると、インバータゲートで反転された信号112がアナログスイッチASW5を通してRSFF3のリセット端子(R端子)113がHighとなり、ANDゲートへの出力114がHighからLowに切り替わる。

このときOUT端子のターンオン／ターンオフの信号にはほとんど遅延は発生せずに、RSFFのQ出力信号(RSFF_Q)111の信号がそのままOUT端子17に出力される。
逆に、スタンバイ信号73がHighでバースト動作状態であれば、アナログスイッチASW5がオフして、ASW6がオンしている。

そのためRSFFのQ出力信号(RSFF_Q)111がHighからLowとなると、インバータゲートで反転された信号112が遅延回路(Delay timer 1.5μs)を通して1.5μs遅れて立ち上がる。
1.5μs遅延した信号がアナログスイッチASW6を通してRSFF3のリセット端子(R端子)113に伝えられてHighとなり、ANDゲートへの出力114がHighからLowに切り替わる。

このときRSFFのQ出力信号(RSFF_Q)111のターンオン信号は遅延回路に関係なくほとんど遅延は発生せずに、ANDゲートへの入力の信号114をHighとするが、ターンオフ側は遅延回路(Delay timer 1.5μs)を通して信号が伝わるため、遅延時間分RSFF3のリセットが遅れ、最小オン幅として1.5μsがOUT端子17にHigh出力される。

［まとめ及び応用例］
以上における説明を纏めると、以下のようになる。すなわち、
本件発明は、AC入力を整流した電圧30からVCC端子に充電する高耐圧起動電流回路を内蔵する制御ICで、PFC回路のバースト回路を構成する場合、制御ICはAC入力を整流した電圧を入力するVH端子を持ち、入力電圧が入力される20MΩ以上の高抵抗をIC内に内蔵して抵抗分圧することが可能となり、AC入力電圧の分圧抵抗での損失を低減することができる。

特に、PFC回路を持つ力率改善コンバータを前段に、その後段となる電流共振コンバータ(LLC回路)や擬似共振コンバータ(QR回路)を同一制御ICチップに内蔵するコンボICを構成する場合に、スタンバイ時の高効率化を目的としてVH端子と高耐圧起動電流回路が内蔵され、起動時以外はAC系ラインからのVCC供給を遮断する際に有効となる。

さらに、入力電圧を高抵抗で分圧した電圧をオペアンプでバッファリング(インピーダンス変換)するようにしている。さらにCOMP端子電圧もオペアンプでバッファリング(インピーダンス変換)し、この２つのオペアンプの出力電圧を合成してCOMP端子電圧としたうえで、AC入力電圧を整流した波形を重畳させた合成信号を生成する。これにより、“先行出願”のようにキャパシタを使用せずにCOMP端子電圧にAC波形成分を重畳させることが可能である。なお、上記の実施形態では、抵抗R31,R32は同じ抵抗値としたが、両者の抵抗値を変えて、Comp_stb信号87が電圧バッファ接続されたオペアンプOp2の出力電圧波形85と電圧バッファ接続されたオペアンプOp3の出力であるCOMP電圧86の加重平均となるようにしてもよい。

また、軽負荷時、無負荷時にはCOMP端子波形とランプ発振器(RAMP.OSC)の波形が入力されるコンパレータ(PWM.comp)に、COMP端子電圧の代わりに、AC入力波形が重畳された合成信号を入力するようにしている。そして負荷の重い通常モード時は、COMP端子電圧をそのままコンパレータ(PWM.comp)に入力できるように切り替えている。

このコンパレータ(PWM.comp)への入力切り替えは、スタンバイ信号73のHigh/Lowによって制御されるようにし、スタンバイ信号は、力率改善コンバータの後段に構成されるコンバータから外部信号として入力される。(後段のコンバータの制御部も同一チップに内蔵している場合には、後段の制御部からスタンバイ信号をもらうことも可能である。)
或いは、電源装置の２次側に接続される負荷電流の検出回路、又は、電子機器から、絶縁手段(例．フォトカプラ、パルストランス等)を介して外部信号として入力することも可能である。

10 エラーアンプ
11 基準電圧源
12 エラーアンプの出力Vcomp
13 コンパレータ(PWM.comp)
14 ランプ発振器(RAMP.OSC)
15 電流コンパレータ(ZCD.comp)
16 電流値検出用電圧
17 OUT端子またはOUT端子から出力される信号
20 MOSFETQ1(スイッチング素子)
22 商用電源（AC電源）
24 整流回路
30 整流回路出力（入力電圧）
32 インダクタ（L1）
34 ダイオード（D1）
36 PFC回路出力電圧
37 分圧抵抗（R1）
38 分圧抵抗（R2）
62 位相補償回路
70 COMP信号切り替え回路
100 制御ＩＣ

Claims

スイッチング電源装置の負荷が軽負荷時及び無負荷時にスイッチング素子をバースト動作させる制御機能を含む制御ＩＣにおいて、スイッチング電源装置の出力電圧の検出値と基準値の差を増幅するエラーアンプの出力電圧に、スタンバイ時には商用電源を整流して得た前記スイッチング電源装置への入力電圧の検出値を加重加算することにより加算出力電圧を生成する手段と、
該加算出力電圧を生成する手段が生成した加算出力電圧とキャリア信号とを比較する手段と、を備え、
該比較する手段の出力に基づいて前記スイッチング電源装置のスイッチング素子をオンオフする信号を生成することを特徴とする力率改善回路。
前記加算出力電圧が前記キャリア信号の最小値より小さい場合は、前記スイッチング素子をオンオフする信号は前記スイッチング素子をオフする信号となるように設定されていることを特徴とする請求項１に記載の力率改善回路。
前記キャリア信号は、ランプ発振器からのランプ出力であることを特徴とする請求項１または２に記載の力率改善回路。
前記入力電圧が印加される直列接続された複数の抵抗を有する分圧回路と、該分圧回路の出力と前記エラーアンプの出力電圧とを合成する合成回路を含み、
該合成回路内に設けられたオペアンプを使って加重加算することを特徴とする請求項１に記載の力率改善回路。
前記入力電圧の大きさよって、前記分圧回路の分圧比を変化させることを特徴とする請求項４に記載の力率改善回路。
前記制御ＩＣ内に最小オン幅切り替え回路を設け、前記スタンバイ時に、前記スイッチング電源装置のスイッチング素子の最小オン幅を切り替えることを特徴とする請求項１ないし５のいずれか一項に記載の力率改善回路。
外部信号によりスタンバイとなることを特徴とする請求項１ないし６のいずれか一項に記載の力率改善回路。
前記請求項１ないし７のいずれか一項に記載の力率改善回路を備えていることを特徴とするスイッチング電源装置。