JP6509756B2 - フィルタ回路 - Google Patents

Description

本発明は、カットオフ周波数を任意に制御可能なフィルタ回路に関する。

近年、ソフトウェア無線など多様な通信方式に柔軟に対応できる通信機器が検討されている。このような通信機器では、周波数特性を任意に可変できるフィルタ回路を実現する必要がある。例えば、特定の周波数帯の信号を抑圧する手法として、トランスコンダクタンスアンプとキャパシタで構成されるＧｍ−Ｃ（トランスコンダクタンス−キャパシタ）フィルタが用いられている。

「ソフトウェア無線用広帯域可変リコンフィギュラブルアナログベースバンド」，２００８年電子情報通信学会ソサイエティ大会講演論文集Ｃ−１２−４８

Ｇｍ−Ｃフィルタは構成が簡単であるが、Ｇｍ（トランスコンダクタンス）のばらつきが大きいため、周波数特性の精度が問題となる。そこで、Ｇｍ−ＣフィルタにおけるＧｍ制御をクロックのデューティ比で行うことにより、周波数特性の精度を向上させているが、カットオフ周波数の可変幅を広くすることが難しい（例えば、非特許文献１参照）。例えば、非特許文献１に示されたＧｍ−Ｃフィルタの計測結果では、カットオフ周波数が４００ｋＨｚ〜３０ＭＨｚであり、最低周波数と最大周波数との比が７５に留まっている。一方、スイッチトキャパシタにより可変抵抗を等価的に作成し、制御クロックの周波数によって周波数帯域を可変するフィルタが知られている。このフィルタは、カットオフ周波数を高精度に制御可能だが、スイッチング周波数が高くなるとチャージアップ等によりスイッチトキャパシタの機能が十分に発揮されなくなるため、オーディオ機器などの低周波数帯（ｋＨｚ帯）での利用に限られている。

このように、高周波数帯においてカットオフ周波数を広い可変幅で高精度に制御可能なフィルタを実現することが難しいという問題があった。

上記課題に鑑み、本発明は、高周波数帯においてカットオフ周波数を広い可変幅で高精度に制御可能なフィルタ回路を提供することを目的とする。

第１の発明は、接点ａまたは接点ｂを選択して信号を入力する入力側スイッチと、接点ａまたは接点ｂを選択して信号を出力する出力側スイッチと、入力側スイッチと出力側スイッチとの間に配置されたキャパシタとを有するスイッチトキャパシタと、トランスインピーダンスアンプと、トランスインピーダンスアンプの入力端と出力端との間に接続されたキャパシタと、を組み合わせてそれぞれ構成した入力ブロック、出力ブロックおよび中間ブロックを備えるフィルタ回路であって、入力ブロックは、第１および第２のスイッチトキャパシタと、第１のトランスインピーダンスアンプと、第１のトランスインピーダンスアンプの入力端と出力端との間に接続された第１のキャパシタとで構成され、第１のスイッチトキャパシタは、入力側スイッチの接点ａが、入力ブロックの第１の入力端として、当該フィルタ回路の入力端子に接続され、入力側スイッチの接点ｂが、入力ブロックの第２の入力端として、中間ブロックの出力端に接続され、出力側スイッチの接点ａが接地され、出力側スイッチの接点ｂが第１のトランスインピーダンスアンプの入力端に接続され、第２のスイッチトキャパシタは、第１のキャパシタと並列に配置され、入力側スイッチの接点ａおよび出力側スイッチの接点ａが接地され、入力側スイッチの接点ｂおよび出力側スイッチの接点ｂが第１のキャパシタの両端に接続され、第１のトランスインピーダンスアンプの出力端は、入力ブロックの出力端として、中間ブロックの第１の入力端に接続され、出力ブロックは、第３および第４のスイッチトキャパシタと、第２のトランスインピーダンスアンプと、第２のトランスインピーダンスアンプの入力端と出力端との間に接続された第２のキャパシタとで構成され、第３のスイッチトキャパシタは、入力側スイッチの接点ａが、出力ブロックの入力端として、中間ブロックの出力端に接続され、入力側スイッチの接点ｂおよび出力側スイッチの接点ａが接地され、出力側スイッチの接点ｂが第２のトランスインピーダンスアンプの入力端に接続され、第４のスイッチトキャパシタは、第２のキャパシタと並列に配置され、入力側スイッチの接点ａおよび出力側スイッチの接点ａが接地され、入力側スイッチの接点ｂおよび出力側スイッチの接点ｂが第２のキャパシタの両端に接続され、第２のトランスインピーダンスアンプの出力端は、出力ブロックの出力端として、中間ブロックの第２の入力端と、当該フィルタ回路の出力端子とに接続され、中間ブロックは、第５のスイッチトキャパシタと、第３のトランスインピーダンスアンプと、第３のトランスインピーダンスアンプの入力端と出力端との間に接続された第３のキャパシタとで構成され、第５のスイッチトキャパシタは、入力側スイッチの接点ａが、中間ブロックの第２の入力端として、出力ブロックの出力端に接続され、入力側スイッチの接点ｂが、中間ブロックの第１の入力端として、入力ブロックの出力端に接続され、出力側スイッチの接点ａが第３のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点ｂが接地され、第３のトランスインピーダンスアンプの出力端は、中間ブロックの出力端として、入力ブロックの第２の入力端と、出力ブロックの入力端とに接続され、入力ブロック、出力ブロックおよび中間ブロックにおける第１から第５のスイッチトキャパシタの全ての入力側スイッチおよび全ての出力側スイッチは、外部から入力されるクロックにより、同じタイミングで一斉に接点ａまたは接点ｂに切り替えられることを特徴とする。

第２の発明は、接点ａまたは接点ｂを選択して信号を入力する入力側スイッチと、接点ａまたは接点ｂを選択して信号を出力する出力側スイッチと、入力側スイッチと出力側スイッチとの間に配置されたキャパシタとを有するスイッチトキャパシタと、トランスインピーダンスアンプと、トランスインピーダンスアンプの入力端と出力端との間に接続されたキャパシタと、を組み合わせてそれぞれ構成した入力ブロック、出力ブロック、第１、第２および第３の中間ブロックを備えるフィルタ回路であって、入力ブロックは、第１および第２のスイッチトキャパシタと、第１のトランスインピーダンスアンプと、第１のトランスインピーダンスアンプの入力端と出力端との間に接続された第１のキャパシタとで構成され、第１のスイッチトキャパシタは、入力側スイッチの接点ａが、入力ブロックの第１の入力端として、当該フィルタ回路の入力端子に接続され、入力側スイッチの接点ｂが、入力ブロックの第２の入力端として、第１の中間ブロックの出力端に接続され、出力側スイッチの接点ａが接地され、出力側スイッチの接点ｂが第１のトランスインピーダンスアンプの入力端に接続され、第２のスイッチトキャパシタは、第１のキャパシタと並列に配置され、入力側スイッチの接点ａおよび出力側スイッチの接点ａが接地され、入力側スイッチの接点ｂおよび出力側スイッチの接点ｂが第１のキャパシタの両端に接続され、第１のトランスインピーダンスアンプの出力端は、入力ブロックの出力端として、第１の中間ブロックの第１の入力端に接続され、出力ブロックは、第３および第４のスイッチトキャパシタと、第２のトランスインピーダンスアンプと、第２のトランスインピーダンスアンプの入力端と出力端との間に接続された第２のキャパシタとで構成され、第３のスイッチトキャパシタは、入力側スイッチの接点ａが、出力ブロックの入力端として、第３の中間ブロックの出力端に接続され、入力側スイッチの接点ｂおよび出力側スイッチの接点ａが接地され、出力側スイッチの接点ｂが第２のトランスインピーダンスアンプの入力端に接続され、第４のスイッチトキャパシタは、第２のキャパシタと並列に配置され、入力側スイッチの接点ａおよび出力側スイッチの接点ａが接地され、入力側スイッチの接点ｂおよび出力側スイッチの接点ｂが第２のキャパシタの両端に接続され、第２のトランスインピーダンスアンプの出力端は、出力ブロックの出力端として、第３の中間ブロックの第１の入力端と、当該フィルタ回路の出力端子とに接続され、第１の中間ブロックは、第５のスイッチトキャパシタと、第３のトランスインピーダンスアンプと、第３のトランスインピーダンスアンプの入力端と出力端との間に接続された第３のキャパシタとで構成され、第５のスイッチトキャパシタは、入力側スイッチの接点ａが、第１の中間ブロックの第２の入力端として、第２の中間ブロックの出力端に接続され、入力側スイッチの接点ｂが、第１の中間ブロックの第１の入力端として、入力ブロックの出力端に接続され、出力側スイッチの接点ａが第３のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点ｂが接地され、第３のトランスインピーダンスアンプの出力端は、第１の中間ブロックの出力端として、入力ブロックの第２の入力端と、第２の中間ブロックの第１の入力端とに接続され、第２の中間ブロックは、第６のスイッチトキャパシタと、第４のトランスインピーダンスアンプと、第４のトランスインピーダンスアンプの入力端と出力端との間に接続された第４のキャパシタとで構成され、第６のスイッチトキャパシタは、入力側スイッチの接点ａが、第２の中間ブロックの第１の入力端として、第１の中間ブロックの出力端に接続され、入力側スイッチの接点ｂが、第２の中間ブロックの第２の入力端として、第３の中間ブロックの出力端に接続され、出力側スイッチの接点ａが第４のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点ｂが接地され、第４のトランスインピーダンスアンプの出力端は、第２の中間ブロックの出力端として、第１の中間ブロックの第２の入力端と、第３の中間ブロックの第２の入力端とに接続され、第３の中間ブロックは、第７のスイッチトキャパシタと、第５のトランスインピーダンスアンプと、第５のトランスインピーダンスアンプの入力端と出力端との間に接続された第５のキャパシタとで構成され、第７のスイッチトキャパシタは、入力側スイッチの接点ａが、第３の中間ブロックの第１の入力端として、出力ブロックの出力端に接続され、入力側スイッチの接点ｂが、第３の中間ブロックの第２の入力端として、第２の中間ブロックの出力端に接続され、出力側スイッチの接点ａが第５のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点ｂが接地され、第５のトランスインピーダンスアンプの出力端は、第３の中間ブロックの出力端として、第２の中間ブロックの第２の入力端と、出力ブロックの入力端とに接続され、入力ブロック、出力ブロックおよび第１から第３の中間ブロックにおける第１から第７のスイッチトキャパシタの全ての入力側スイッチおよび全ての出力側スイッチは、外部から入力されるクロックにより、同じタイミングで一斉に接点ａまたは接点ｂに切り替えられることを特徴とする。

本発明に係るフィルタ回路は、高周波数帯においてカットオフ周波数を広い可変幅で高精度に制御することができる。

第１の実施形態に係るフィルタ回路の一例を示す図である。 フィルタ回路のスイッチの切り替え状態の一例を示す図である。 フィルタ回路の制御タイミングの一例を示す図である。 フィルタ回路の周波数特性の一例を示す図である。 第２の実施形態に係るフィルタ回路の一例を示す図である。 フィルタ回路のスイッチの切り替え状態の一例を示す図である。 フィルタ回路の制御タイミングの一例を示す図である。 複数段の中間ブロックの構成例を示す図である。

以下、図面を参照して本発明に係るフィルタ回路の実施形態について説明する。
（第１実施形態）
図１は、第１実施形態に係るフィルタ回路１００の一例を示す。フィルタ回路１００は、入力ブロック１０１、出力ブロック１０２および中間ブロック１０３を有する。なお、フィルタ回路１００の各スイッチトキャパシタのスイッチをオンオフする制御クロックは、外部（不図示）から供給される。また、本実施形態では、トランスインピーダンスアンプとしてオペアンプを用いている。
［入力ブロック１０１の構成例］
入力ブロック１０１は、トランスインピーダンスアンプＡ１、スイッチトキャパシタＳＣ１、キャパシタＣ２、およびスイッチトキャパシタＳＣ２を有し、積分器を構成する。

スイッチトキャパシタＳＣ１は、接点ａまたは接点ｂを選択して信号を入力する入力側のスイッチ（以下、ＳＷと称する）１と、接点ａまたは接点ｂを選択して信号を出力する出力側のＳＷ１’と、ＳＷ１とＳＷ１’との間に配置されたキャパシタＣ１とを有する。そして、ＳＷ１およびＳＷ１’は、制御クロックにより同じタイミングで接点ａ側または接点ｂ側に交互に切り替えられる。従って、ＳＷ１が接点ａ側に切り替わるときはＳＷ１’も接点ａ側に切り替わり、ＳＷ１が接点ｂ側に切り替わるときはＳＷ１’も接点ｂ側に切り替わる。スイッチトキャパシタＳＣ１のＳＷ１の接点ａは入力端子ＩＮに接続され、ＳＷ１の接点ｂは後述する中間ブロック１０３のトランスインピーダンスアンプＡ３の出力および出力ブロック１０２のスイッチトキャパシタＳＣ３のＳＷ３の接点ａに接続される。また、スイッチトキャパシタＳＣ１のＳＷ１’の接点ａは接地され、ＳＷ１’の接点ｂはトランスインピーダンスアンプＡ１の入力ｉｎ２、スイッチトキャパシタＳＣ２のＳＷ２の接点ｂおよびキャパシタＣ２に接続される。トランスインピーダンスアンプＡ１の入力ｉｎ１は接地され、入力ｉｎ２と出力ｏｕｔとの間にはキャパシタＣ２とスイッチトキャパシタＳＣ２とが並列に配置される。

スイッチトキャパシタＳＣ２は、接点ａまたは接点ｂを選択して信号を入力する入力側のＳＷ２’と、接点ａまたは接点ｂを選択して信号を出力する出力側のＳＷ２と、ＳＷ２とＳＷ２’との間に配置されたキャパシタＣ３とを有する。そして、ＳＷ２およびＳＷ２’は、制御クロックにより同じタイミングで接点ａ側または接点ｂ側に交互に切り替えられる。従って、ＳＷ２が接点ａ側に切り替わるときはＳＷ２’も接点ａ側に切り替わり、ＳＷ２が接点ｂ側に切り替わるときはＳＷ２’も接点ｂ側に切り替わる。スイッチトキャパシタＳＣ２のＳＷ２の接点ａは接地され、ＳＷ２の接点ｂはトランスインピーダンスアンプＡ１の入力ｉｎ２およびキャパシタＣ２に接続される。また、スイッチトキャパシタＳＣ２のＳＷ２’の接点ａは接地され、ＳＷ２’の接点ｂはトランスインピーダンスアンプＡ１の出力ｏｕｔおよびキャパシタＣ２に接続される。なお、トランスインピーダンスアンプＡ１の入力ｉｎ１は接地されている。そして、トランスインピーダンスアンプＡ１の入力ｉｎ２と出力ｏｕｔとの間にはキャパシタＣ２とスイッチトキャパシタＳＣ２とが並列に配置される。ここで、スイッチトキャパシタＳＣ２のＳＷ２およびＳＷ２’が共に接点ｂ側に切り替えられているときは、スイッチトキャパシタＳＣ２とキャパシタＣ２とが並列に接続され、スイッチトキャパシタＳＣ２のＳＷ２およびＳＷ２’が共に接点ａ側に切り替えられているときは、スイッチトキャパシタＳＣ２は切り離され、キャパシタＣ２のみがトランスインピーダンスアンプＡ１の入力ｉｎ２と出力ｏｕｔとの間に接続される。なお、スイッチトキャパシタＳＣ２のｓｗ２およびＳＷ２’の接点ａは接地されている。

ここで、スイッチトキャパシタＳＣ１のＳＷ１およびＳＷ１’と、スイッチトキャパシタＳＣ２のＳＷ２およびＳＷ２’とは、同じタイミングで接点ａ側または接点ｂ側に交互に切り替えられる。従って、ＳＷ１が接点ａ側に切り替わるときはＳＷ１’，ＳＷ２およびＳＷ２’も接点ａ側に切り替わり、ＳＷ１が接点ｂ側に切り替わるときはＳＷ１’，ＳＷ２およびＳＷ２’も接点ｂ側に切り替わる。
［出力ブロック１０２の構成例］
出力ブロック１０２は、トランスインピーダンスアンプＡ２、スイッチトキャパシタＳＣ３、キャパシタＣ５、およびスイッチトキャパシタＳＣ４を有し、積分器を構成する。

スイッチトキャパシタＳＣ３は、接点ａまたは接点ｂを選択して信号を入力する入力側のＳＷ３と、接点ａまたは接点ｂを選択して信号を出力する出力側のＳＷ３’と、ＳＷ３とＳＷ３’との間に配置されたキャパシタＣ４とを有する。そして、ＳＷ３およびＳＷ３’は、制御クロックにより同じタイミングで接点ａ側または接点ｂ側に交互に切り替えられる。従って、ＳＷ３が接点ａ側に切り替わるときはＳＷ３’も接点ａ側に切り替わり、ＳＷ３が接点ｂ側に切り替わるときはＳＷ３’も接点ｂ側に切り替わる。スイッチトキャパシタＳＣ３のＳＷ３の接点ａは後述する中間ブロック１０３のトランスインピーダンスアンプＡ３の出力および入力ブロック１０１のスイッチトキャパシタＳＣ１のＳＷ１の接点ｂに接続され、ＳＷ３の接点ｂは接地される。また、スイッチトキャパシタＳＣ３のＳＷ３’の接点ａは接地され、ＳＷ３’の接点ｂはトランスインピーダンスアンプＡ２の入力ｉｎ２、スイッチトキャパシタＳＣ４のＳＷ４の接点ｂおよびキャパシタＣ５に接続される。トランスインピーダンスアンプＡ２の入力ｉｎ１は接地され、入力ｉｎ２と出力ｏｕｔとの間にはキャパシタＣ５とスイッチトキャパシタＳＣ４とが並列に配置される。

スイッチトキャパシタＳＣ４は、接点ａまたは接点ｂを選択して信号を入力する入力側のＳＷ４’と、接点ａまたは接点ｂを選択して信号を出力する出力側のＳＷ４と、ＳＷ４とＳＷ４’との間に配置されたキャパシタＣ６とを有する。そして、ＳＷ４およびＳＷ４’は、制御クロックにより同じタイミングで接点ａ側または接点ｂ側に交互に切り替えられる。従って、ＳＷ４が接点ａ側に切り替わるときはＳＷ４’も接点ａ側に切り替わり、ＳＷ４が接点ｂ側に切り替わるときはＳＷ４’も接点ｂ側に切り替わる。スイッチトキャパシタＳＣ４のＳＷ４の接点ａは接地され、ＳＷ４の接点ｂはトランスインピーダンスアンプＡ２の入力ｉｎ２およびキャパシタＣ５に接続される。また、スイッチトキャパシタＳＣ４のＳＷ４’の接点ａは接地され、ＳＷ４’の接点ｂはトランスインピーダンスアンプＡ２の出力ｏｕｔおよびキャパシタＣ５に接続される。なお、トランスインピーダンスアンプＡ２の入力ｉｎ１は接地されている。そして、トランスインピーダンスアンプＡ２の入力ｉｎ２と出力ｏｕｔとの間にはキャパシタＣ５とスイッチトキャパシタＳＣ４とが並列に配置される。ここで、スイッチトキャパシタＳＣ４のＳＷ４およびＳＷ４’が共に接点ｂ側に切り替えられているときは、スイッチトキャパシタＳＣ４とキャパシタＣ５とが並列に接続され、スイッチトキャパシタＳＣ４のＳＷ４およびＳＷ４’が共に接点ａ側に切り替えられているときは、スイッチトキャパシタＳＣ４は切り離され、キャパシタＣ５のみがトランスインピーダンスアンプＡ２の入力ｉｎ２と出力ｏｕｔとの間に接続される。なお、スイッチトキャパシタＳＣ４のＳＷ４およびＳＷ４’の接点ａは接地されている。

ここで、スイッチトキャパシタＳＣ３のＳＷ３およびＳＷ３’と、スイッチトキャパシタＳＣ４のＳＷ４およびＳＷ４’とは、同じタイミングで接点ａ側または接点ｂ側に交互に切り替えられる。従って、ＳＷ３が接点ａ側に切り替わるときはＳＷ３’，ＳＷ４およびＳＷ４’も接点ａ側に切り替わり、ＳＷ３が接点ｂ側に切り替わるときはＳＷ３’，ＳＷ４およびＳＷ４’も接点ｂ側に切り替わる。
［中間ブロック１０３の構成例］
中間ブロック１０３は、トランスインピーダンスアンプＡ３、スイッチトキャパシタＳＣ５、キャパシタＣ８を有し、積分器を構成する。

スイッチトキャパシタＳＣ５は、接点ａまたは接点ｂを選択して信号を入力する入力側のＳＷ５と、接点ａまたは接点ｂを選択して信号を出力する出力側のＳＷ５’と、ＳＷ５とＳＷ５’との間に配置されたキャパシタＣ７とを有する。そして、ＳＷ５およびＳＷ５’は、制御クロックにより同じタイミングで接点ａ側または接点ｂ側に交互に切り替えられる。従って、ＳＷ５が接点ａ側に切り替わるときはＳＷ５’も接点ａ側に切り替わり、ＳＷ５が接点ｂ側に切り替わるときはＳＷ５’も接点ｂ側に切り替わる。スイッチトキャパシタＳＣ５のＳＷ５の接点ａは出力ブロック１０２の出力および出力端子ＯＵＴに接続され、ＳＷ５の接点ｂは入力ブロック１０１のトランスインピーダンスアンプＡ１の出力ｏｕｔに接続される。また、スイッチトキャパシタＳＣ５のＳＷ５’の接点ａはトランスインピーダンスアンプＡ３の入力ｉｎ２およびキャパシタＣ８にそれぞれ接続され、ＳＷ５’の接点ｂは接地される。トランスインピーダンスアンプＡ３の入力ｉｎ１は接地され、入力ｉｎ２と出力ｏｕｔとの間にはキャパシタＣ８が接続される。そして、中間ブロック１０３の出力（トランスインピーダンスアンプＡ３の出力ｏｕｔ）は、入力ブロック１０１のスイッチトキャパシタＳＣ１のＳＷ１の接点ｂおよび出力ブロック１０２のスイッチトキャパシタＳＣ３のＳＷ３の接点ａに接続される。
［フィルタ回路１００のスイッチの切り替えタイミング］
先に説明した図１では、ＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’，ＳＷ３，ＳＷ３’，ＳＷ４，ＳＷ４’，ＳＷ５およびＳＷ５’の各スイッチが全て接点ａ側に切り替えられた状態を示している（状態Ａ）。

一方、図２は、各スイッチが図１とは逆の位置に切り替えられた状態を示す。なお、図２に示すフィルタ回路１００と図１に示すフィルタ回路１００とは、各スイッチの切り替え状態が異なるだけであり、回路構成は同じである。図２では、ＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’，ＳＷ３，ＳＷ３’，ＳＷ４，ＳＷ４’，ＳＷ５およびＳＷ５’の各スイッチは、全て接点ｂ側に切り替えられている（状態Ｂ）。

図３は、フィルタ回路１００の各スイッチの切り替えタイミングの一例を示す。図３に示すように、ＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’，ＳＷ３，ＳＷ３’，ＳＷ４，ＳＷ４’，ＳＷ５およびＳＷ５’の各スイッチは、全て接点ａ側に切り替えられる状態Ａと、全て接点ｂ側に切り替えられる状態Ｂとが制御クロックにより同じタイミングで交互に繰り返される。ここで、フィルタ回路１００のカットオフ周波数は、制御クロックの周波数により制御されるので、制御クロックの周波数精度を高くすれば、カットオフ周波数の精度も高くすることができる。
［フィルタ回路１００の特性］
図４は、フィルタ回路１００の周波数特性の一例を示す。図４において、通過帯域から３ｄＢ抑圧された周波数であるカットオフ周波数は、特性（ａ），特性（ｂ），特性（ｃ）および特性（ｄ）の順に周波数が高くなり、最低周波数の特性（ａ）が約１ＭＨｚ、最高周波数の特性（ｄ）が約１６０ＭＨｚである。最低周波数の特性（ａ）と最高周波数の特性（ｄ）との比が１６０となっており、従来技術で記載したカットオフ周波数の可変幅よりも広い可変幅を持つ可変フィルタを実現している。

ここで、従来のｇｍ−Ｃフィルタの場合、カットオフ周波数はｇｍの値によって変化するが、トランジスタのｇｍは無限に大きくできるわけではなく、同じｇｍの可変幅でカットオフ周波数の可変幅を広げようとした場合、ｇｍの変化とカットオフ周波数の変化との比率を大きくする必要がある。しかし、この場合は少しのｇｍの変化によりカットオフ周波数が大きく変化することになるうえ、ｇｍの線形領域に限りがあるため、広い周波数範囲に亘りカットオフ周波数を高精度に制御することが難しいという問題がある。

これに対して、本実施形態に係るフィルタ回路１００は、制御クロックのクロック周波数により制御するためＰＬＬシンセサイザ技術などにより、ｐｐｍ次元の非常に高精度の制御を行うことができる。従って、高精度なクロック周波数の制御により、フィルタ回路１００のカットオフ周波数を制御するので、精度良くカットオフ周波数を制御することができる。

このように、本実施形態に係るフィルタ回路１００は、高周波数帯に対応し、カットオフ周波数を広い可変幅で高精度に制御することができる。
（第２実施形態）
図５は、第２実施形態のフィルタ回路２００の一例を示す。第１実施形態のフィルタ回路１００では、入力ブロック１０１と出力ブロック１０２との間に中間ブロック１０３を１段だけ配置していたが、本実施形態では、３段の中間ブロックを設けている。なお、図５において、図１のフィルタ回路１００と同符号の要素は、フィルタ回路１００と同一又は同様に機能する。また、第１実施形態と同様に、本実施形態においてもトランスインピーダンスアンプとしてオペアンプを用いている。

フィルタ回路２００は、入力ブロック１０１、出力ブロック１０２、中間ブロック１０３、中間ブロック１０４および中間ブロック１０５を有する。なお、フィルタ回路２００の各スイッチトキャパシタをオンオフする制御クロックは、外部（不図示）から供給される。

図２に示したフィルタ回路２００と図１に示したフィルタ回路１００との違いは、中間ブロック１０３と出力ブロック１０２との間に、中間ブロック１０４および中間ブロック１０５が配置されていることである。ここで、図１のフィルタ回路１００と重複する説明は省略して、中間ブロック１０４および中間ブロック１０５について説明する。
［中間ブロック１０４の構成例］
中間ブロック１０４は、トランスインピーダンスアンプＡ４、スイッチトキャパシタＳＣ６、キャパシタＣ１０を有し、積分器を構成する。

スイッチトキャパシタＳＣ６は、接点ａまたは接点ｂを選択して信号を入力する入力側のＳＷ６と、接点ａまたは接点ｂを選択して信号を出力する出力側のＳＷ６’と、ＳＷ６とＳＷ６’との間に配置されたキャパシタＣ９とを有する。そして、ＳＷ６およびＳＷ６’は、制御クロックにより同じタイミングで接点ａ側または接点ｂ側に交互に切り替えられる。従って、ＳＷ６が接点ａ側に切り替わるときはＳＷ６’も接点ａ側に切り替わり、ＳＷ６が接点ｂ側に切り替わるときはＳＷ６’も接点ｂ側に切り替わる。スイッチトキャパシタＳＣ６のＳＷ６の接点ａは、入力ブロック１０１のスイッチトキャパシタＳＣ１のＳＷ１の接点ｂおよび中間ブロック１０３のトランスインピーダンスアンプＡ３の出力ｏｕｔに接続され、ＳＷ６の接点ｂは、後述する中間ブロック１０５のトランスインピーダンスアンプＡ５の出力ｏｕｔおよび出力ブロック１０２のスイッチトキャパシタＳＣ３のＳＷ３の接点ａに接続される。また、スイッチトキャパシタＳＣ６のＳＷ６’の接点ａはトランスインピーダンスアンプＡ４の入力ｉｎ２およびキャパシタＣ１０にそれぞれ接続され、ＳＷ６’の接点ｂは接地される。トランスインピーダンスアンプＡ４の入力ｉｎ１は接地され、入力ｉｎ２と出力ｏｕｔとの間にはキャパシタＣ１０が接続される。そして、中間ブロック１０４の出力（トランスインピーダンスアンプＡ４の出力ｏｕｔ）は、中間ブロック１０３のスイッチトキャパシタＳＣ５のＳＷ５の接点ａおよび後述する中間ブロック１０５のスイッチトキャパシタＳＣ７のＳＷ７の接点ｂに接続される。
［中間ブロック１０５の構成例］
中間ブロック１０５は、トランスインピーダンスアンプＡ５、スイッチトキャパシタＳＣ７、キャパシタＣ１２を有し、積分器を構成する。

スイッチトキャパシタＳＣ７は、接点ａまたは接点ｂを選択して信号を入力する入力側のＳＷ７と、接点ａまたは接点ｂを選択して信号を出力する出力側のＳＷ７’と、ＳＷ７とＳＷ７’との間に配置されたキャパシタＣ１１とを有する。そして、ＳＷ７およびＳＷ７’は、制御クロックにより同じタイミングで接点ａ側または接点ｂ側に交互に切り替えられる。従って、ＳＷ７が接点ａ側に切り替わるときはＳＷ７’も接点ａ側に切り替わり、ＳＷ７が接点ｂ側に切り替わるときはＳＷ７’も接点ｂ側に切り替わる。スイッチトキャパシタＳＣ７のＳＷ７の接点ａは出力ブロック１０２の出力および出力端子ＯＵＴに接続され、ＳＷ７の接点ｂは中間ブロック１０４のトランスインピーダンスアンプＡ４の出力ｏｕｔおよび中間ブロック１０３のスイッチトキャパシタＳＣ５のＳＷ５の接点ａに接続される。また、スイッチトキャパシタＳＣ７のＳＷ７’の接点ａはトランスインピーダンスアンプＡ５の入力ｉｎ２およびキャパシタＣ１２にそれぞれ接続され、ＳＷ７’の接点ｂは接地される。トランスインピーダンスアンプＡ５の入力ｉｎ１は接地され、入力ｉｎ２と出力ｏｕｔとの間にはキャパシタＣ１２が接続される。そして、中間ブロック１０５の出力（トランスインピーダンスアンプＡ５の出力ｏｕｔ）は、中間ブロック１０４のスイッチトキャパシタＳＣ６のＳＷ６の接点ｂおよび出力ブロック１０２のスイッチトキャパシタＳＣ３のＳＷ３の接点ａに接続される。

ここで、フィルタ回路２００において、フィルタ回路１００の中間ブロック１０３と出力ブロック１０２との間に、中間ブロック１０４および中間ブロック１０５を配置したことにより、出力ブロック１０２および中間ブロック１０３に入出力される信号の接続関係がフィルタ回路１００とは少し異なり、各ブロックは次のように接続される。

中間ブロック１０３の出力（トランスインピーダンスアンプＡ３の出力ｏｕｔ）は、フィルタ回路１００では、入力ブロック１０１のスイッチトキャパシタＳＣ１のＳＷ１の接点ｂおよび出力ブロック１０２のスイッチトキャパシタＳＣ３のＳＷ３の接点ａに接続されていたが、フィルタ回路２００では、入力ブロック１０１のスイッチトキャパシタＳＣ１のＳＷ１の接点ｂおよび中間ブロック１０４のスイッチトキャパシタＳＣ６のＳＷ６の接点ａに接続される。

また、中間ブロック１０３のスイッチトキャパシタＳＣ５のＳＷ５の接点ａは、フィルタ回路１００では、出力ブロック１０２のトランスインピーダンスアンプＡ２の出力ｏｕｔおよび出力端子ＯＵＴに接続されていたが、フィルタ回路２００では、中間ブロック１０４のトランスインピーダンスアンプＡ４の出力ｏｕｔおよび中間ブロック１０５のスイッチトキャパシタＳＣ７のＳＷ７の接点ｂに接続される。

さらに、出力ブロック１０２の出力（トランスインピーダンスアンプＡ２の出力ｏｕｔ）は、フィルタ回路１００では、出力端子ＯＵＴおよび中間ブロック１０３のスイッチトキャパシタＳＣ５のＳＷ５の接点ａに接続されていたが、フィルタ回路２００では、出力端子ＯＵＴおよび中間ブロック１０５のスイッチトキャパシタＳＣ７のＳＷ７の接点ａに接続される。

また、出力ブロック１０２のスイッチトキャパシタＳＣ３のＳＷ３の接点ａは、フィルタ回路１００では、中間ブロック１０３のトランスインピーダンスアンプＡ３の出力ｏｕｔおよび入力ブロック１０１のスイッチトキャパシタＳＣ１のＳＷ１の接点ｂに接続されていたが、フィルタ回路２００では、中間ブロック１０５のトランスインピーダンスアンプＡ５の出力ｏｕｔおよび中間ブロック１０４のスイッチトキャパシタＳＣ６のＳＷ６の接点ｂに接続される。
［フィルタ回路２００のスイッチの切り替えタイミング］
フィルタ回路１００の場合と同様に、先に説明した図５では、フィルタ回路２００のＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’，ＳＷ３，ＳＷ３’，ＳＷ４，ＳＷ４’，ＳＷ５，ＳＷ５’，ＳＷ６，ＳＷ６’，ＳＷ７およびＳＷ７’の各スイッチが全て接点ａ側に切り替えられた状態を示している（状態Ａ）。

一方、図６は、各スイッチが図５とは逆の位置に切り替えられた状態を示す。なお、図６に示すフィルタ回路２００と図５に示すフィルタ回路２００とは、各スイッチの切り替え状態が異なるだけであり、回路構成は同じである。図６では、ＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’，ＳＷ３，ＳＷ３’，ＳＷ４，ＳＷ４’，ＳＷ５，ＳＷ５’，ＳＷ６，ＳＷ６’，ＳＷ７およびＳＷ７’の各スイッチは、全て接点ｂ側に切り替えられている（状態Ｂ）。

図７は、フィルタ回路２００のタイミング例を示す。図７に示すように、ＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’，ＳＷ３，ＳＷ３’，ＳＷ４，ＳＷ４’，ＳＷ５，ＳＷ５’，ＳＷ６，ＳＷ６’，ＳＷ７およびＳＷ７’の各スイッチは、全て接点ａ側に切り替えられる状態Ａと、全て接点ｂ側に切り替えられる状態Ｂとが制御クロックの同じタイミングで交互に繰り返される。ここで、フィルタ回路２００のカットオフ周波数は、制御クロックの周波数により制御される。従って、フィルタ回路２００は、第１実施形態のフィルタ回路１００と同様に、制御クロックの周波数精度が高くすれば、カットオフ周波数の精度も高くなる。また、フィルタ回路２００は、中間ブロックの段数がフィルタ回路１００よりも多いので、図４に示したフィルタ回路１００と同様の広いカットオフ周波数が得られると共に、フィルタ回路１００の周波数特性よりも急峻な周波数特性を実現することができる。なお、本実施形態に係るフィルタ回路２００は、第１の実施形態で説明したフィルタ回路１００と同様に、制御クロックのクロック周波数によりカットオフ周波数を制御するので、ＰＬＬシンセサイザ技術などにより、ｐｐｍ次元の非常に高精度の制御を行うことにより、広い周波数可変範囲において精度良くカットオフ周波数を制御することができる。

このように、本実施形態に係るフィルタ回路２００は、高周波数帯に対応し、カットオフ周波数を広い可変幅で高精度に制御することができ、中間ブロック１０３、中間ブロック１０４および中間ブロック１０５の３段の中間ブロックを有しているので、フィルタ回路１００よりも高い不要波の抑圧効果が得られる。

なお、本実施形態では、３段の中間ブロックを配置する例を示したが、３段以上の複数段の中間ブロックを配置してもよい。
［複数段の中間ブロックの配置例］
図８は、中間ブロックの配置例を示す。図８（ａ）は、フィルタ回路２００における入力ブロック１０１、出力ブロック１０２、中間ブロック１０３、中間ブロック１０４および中間ブロック１０５の配置を示している。図８（ｂ）は、図８（ａ）のフィルタ回路２００の中間ブロック１０５と出力ブロック１０２との間に中間ブロック１０６を追加した場合のフィルタ回路２００ａの一例を示す。なお、図８（ｂ）では、中間ブロック１０６の入出力の位置に合わせるために出力ブロック１０２の上下が逆に配置されているが、中間ブロック１０６と出力ブロック１０２との接続関係は、図８（ａ）の中間ブロック１０５と出力ブロック１０２との接続関係と同じである。また、図８（ｃ）は、図８（ａ）のフィルタ回路２００の中間ブロック１０５と出力ブロック１０２との間に中間ブロック１０６および中間ブロック１０７を追加した場合のフィルタ回路２００ｂの一例を示す。なお、図８（ｂ）のフィルタ回路２００ａおよび図８（ｃ）のフィルタ回路２００ｂにおいても、中間ブロック１０６および中間ブロック１０７は、中間ブロック１０４および中間ブロック１０５と同様に構成され、各スイッチは、制御クロックにより、同じタイミングで状態Ａと状態Ｂとが交互に繰り返し切り替えられる。

このようにして、本実施形態に係るフィルタ回路２００は、任意の複数段の中間ブロックを配置することができる。なお、中間ブロックの段数を増加するほど不要波の抑圧効果を高めることができる。

以上、各実施形態で説明したように、本発明に係るフィルタ回路は、高周波数帯においてカットオフ周波数を広い可変幅で高精度に制御することができる。

１００，２００，２００ａ，２００ｂ・・・フィルタ回路；１０１・・・入力ブロック；１０２・・・出力ブロック；１０３，１０４，１０５，１０６，１０７・・・中間ブロック；Ａ１，Ａ２，Ａ３，Ａ４，Ａ５・・・トランスインピーダンスアンプ；ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４，ＳＣ５，ＳＣ６，ＳＣ７・・・スイッチトキャパシタ；Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃ９，Ｃ１０，Ｃ１１，Ｃ１２・・・キャパシタ；ＳＷ１，ＳＷ１’，ＳＷ２，ＳＷ２’，ＳＷ３，ＳＷ３’，ＳＷ４，ＳＷ４’，ＳＷ５，ＳＷ５’，ＳＷ６，ＳＷ６’，ＳＷ７，ＳＷ７’・・・スイッチ

Claims (2)

1. 接点ａまたは接点ｂを選択して信号を入力する入力側スイッチと、接点ａまたは接点ｂを選択して信号を出力する出力側スイッチと、前記入力側スイッチと前記出力側スイッチとの間に配置されたキャパシタとを有するスイッチトキャパシタと、
   トランスインピーダンスアンプと、
   前記トランスインピーダンスアンプの入力端と出力端との間に接続されたキャパシタと、
   を組み合わせてそれぞれ構成した入力ブロック、出力ブロックおよび中間ブロックを備えるフィルタ回路であって、
   前記入力ブロックは、
   第１および第２のスイッチトキャパシタと、第１のトランスインピーダンスアンプと、前記第１のトランスインピーダンスアンプの入力端と出力端との間に接続された第１のキャパシタとで構成され、
   前記第１のスイッチトキャパシタは、入力側スイッチの接点ａが、前記入力ブロックの第１の入力端として、当該フィルタ回路の入力端子に接続され、入力側スイッチの接点ｂが、前記入力ブロックの第２の入力端として、前記中間ブロックの出力端に接続され、出力側スイッチの接点ａが接地され、出力側スイッチの接点ｂが前記第１のトランスインピーダンスアンプの入力端に接続され、
   前記第２のスイッチトキャパシタは、前記第１のキャパシタと並列に配置され、入力側スイッチの接点ａおよび出力側スイッチの接点ａが接地され、入力側スイッチの接点ｂおよび出力側スイッチの接点ｂが前記第１のキャパシタの両端に接続され、
   前記第１のトランスインピーダンスアンプの出力端は、前記入力ブロックの出力端として、前記中間ブロックの第１の入力端に接続され、
   前記出力ブロックは、
   第３および第４のスイッチトキャパシタと、第２のトランスインピーダンスアンプと、前記第２のトランスインピーダンスアンプの入力端と出力端との間に接続された第２のキャパシタとで構成され、
   前記第３のスイッチトキャパシタは、入力側スイッチの接点ａが、前記出力ブロックの入力端として、前記中間ブロックの出力端に接続され、入力側スイッチの接点ｂおよび出力側スイッチの接点ａが接地され、出力側スイッチの接点ｂが前記第２のトランスインピーダンスアンプの入力端に接続され、
   前記第４のスイッチトキャパシタは、前記第２のキャパシタと並列に配置され、入力側スイッチの接点ａおよび出力側スイッチの接点ａが接地され、入力側スイッチの接点ｂおよび出力側スイッチの接点ｂが前記第２のキャパシタの両端に接続され、
   前記第２のトランスインピーダンスアンプの出力端は、前記出力ブロックの出力端として、前記中間ブロックの第２の入力端と、当該フィルタ回路の出力端子とに接続され、
   前記中間ブロックは、
   第５のスイッチトキャパシタと、第３のトランスインピーダンスアンプと、前記第３のトランスインピーダンスアンプの入力端と出力端との間に接続された第３のキャパシタとで構成され、
   前記第５のスイッチトキャパシタは、入力側スイッチの接点ａが、前記中間ブロックの第２の入力端として、前記出力ブロックの出力端に接続され、入力側スイッチの接点ｂが、前記中間ブロックの第１の入力端として、前記入力ブロックの出力端に接続され、出力側スイッチの接点ａが前記第３のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点ｂが接地され、
   前記第３のトランスインピーダンスアンプの出力端は、前記中間ブロックの出力端として、前記入力ブロックの第２の入力端と、前記出力ブロックの入力端とに接続され、
   前記入力ブロック、前記出力ブロックおよび前記中間ブロックにおける前記第１から前記第５のスイッチトキャパシタの全ての入力側スイッチおよび全ての出力側スイッチは、外部から入力されるクロックにより、同じタイミングで一斉に接点ａまたは接点ｂに切り替えられる
   ことを特徴とするフィルタ回路。
2. 接点ａまたは接点ｂを選択して信号を入力する入力側スイッチと、接点ａまたは接点ｂを選択して信号を出力する出力側スイッチと、前記入力側スイッチと前記出力側スイッチとの間に配置されたキャパシタとを有するスイッチトキャパシタと、
   トランスインピーダンスアンプと、
   前記トランスインピーダンスアンプの入力端と出力端との間に接続されたキャパシタと、
   を組み合わせてそれぞれ構成した入力ブロック、出力ブロック、第１、第２および第３の中間ブロックを備えるフィルタ回路であって、
   前記入力ブロックは、
   第１および第２のスイッチトキャパシタと、第１のトランスインピーダンスアンプと、前記第１のトランスインピーダンスアンプの入力端と出力端との間に接続された第１のキャパシタとで構成され、
   前記第１のスイッチトキャパシタは、入力側スイッチの接点ａが、前記入力ブロックの第１の入力端として、当該フィルタ回路の入力端子に接続され、入力側スイッチの接点ｂが、前記入力ブロックの第２の入力端として、前記第１の中間ブロックの出力端に接続され、出力側スイッチの接点ａが接地され、出力側スイッチの接点ｂが前記第１のトランスインピーダンスアンプの入力端に接続され、
   前記第２のスイッチトキャパシタは、前記第１のキャパシタと並列に配置され、入力側スイッチの接点ａおよび出力側スイッチの接点ａが接地され、入力側スイッチの接点ｂおよび出力側スイッチの接点ｂが前記第１のキャパシタの両端に接続され、
   前記第１のトランスインピーダンスアンプの出力端は、前記入力ブロックの出力端として、前記第１の中間ブロックの第１の入力端に接続され、
   前記出力ブロックは、
   第３および第４のスイッチトキャパシタと、第２のトランスインピーダンスアンプと、前記第２のトランスインピーダンスアンプの入力端と出力端との間に接続された第２のキャパシタとで構成され、
   前記第３のスイッチトキャパシタは、入力側スイッチの接点ａが、前記出力ブロックの入力端として、前記第３の中間ブロックの出力端に接続され、入力側スイッチの接点ｂおよび出力側スイッチの接点ａが接地され、出力側スイッチの接点ｂが前記第２のトランスインピーダンスアンプの入力端に接続され、
   前記第４のスイッチトキャパシタは、前記第２のキャパシタと並列に配置され、入力側スイッチの接点ａおよび出力側スイッチの接点ａが接地され、入力側スイッチの接点ｂおよび出力側スイッチの接点ｂが前記第２のキャパシタの両端に接続され、
   前記第２のトランスインピーダンスアンプの出力端は、前記出力ブロックの出力端として、前記第３の中間ブロックの第１の入力端と、当該フィルタ回路の出力端子とに接続され、
   前記第１の中間ブロックは、
   第５のスイッチトキャパシタと、第３のトランスインピーダンスアンプと、前記第３のトランスインピーダンスアンプの入力端と出力端との間に接続された第３のキャパシタとで構成され、
   前記第５のスイッチトキャパシタは、入力側スイッチの接点ａが、前記第１の中間ブロックの第２の入力端として、前記第２の中間ブロックの出力端に接続され、入力側スイッチの接点ｂが、前記第１の中間ブロックの第１の入力端として、前記入力ブロックの出力端に接続され、出力側スイッチの接点ａが前記第３のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点ｂが接地され、
   前記第３のトランスインピーダンスアンプの出力端は、前記第１の中間ブロックの出力端として、前記入力ブロックの第２の入力端と、前記第２の中間ブロックの第１の入力端とに接続され、
   前記第２の中間ブロックは、
   第６のスイッチトキャパシタと、第４のトランスインピーダンスアンプと、前記第４のトランスインピーダンスアンプの入力端と出力端との間に接続された第４のキャパシタとで構成され、
   前記第６のスイッチトキャパシタは、入力側スイッチの接点ａが、前記第２の中間ブロックの第１の入力端として、前記第１の中間ブロックの出力端に接続され、入力側スイッチの接点ｂが、前記第２の中間ブロックの第２の入力端として、前記第３の中間ブロックの出力端に接続され、出力側スイッチの接点ａが前記第４のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点ｂが接地され、
   前記第４のトランスインピーダンスアンプの出力端は、前記第２の中間ブロックの出力端として、前記第１の中間ブロックの第２の入力端と、前記第３の中間ブロックの第２の入力端とに接続され、
   前記第３の中間ブロックは、
   第７のスイッチトキャパシタと、第５のトランスインピーダンスアンプと、前記第５のトランスインピーダンスアンプの入力端と出力端との間に接続された第５のキャパシタとで構成され、
   前記第７のスイッチトキャパシタは、入力側スイッチの接点ａが、前記第３の中間ブロックの第１の入力端として、前記出力ブロックの出力端に接続され、入力側スイッチの接点ｂが、前記第３の中間ブロックの第２の入力端として、前記第２の中間ブロックの出力端に接続され、出力側スイッチの接点ａが前記第５のトランスインピーダンスアンプの入力端に接続され、出力側スイッチの接点ｂが接地され、
   前記第５のトランスインピーダンスアンプの出力端は、前記第３の中間ブロックの出力端として、前記第２の中間ブロックの第２の入力端と、前記出力ブロックの入力端とに接続され、
   前記入力ブロック、前記出力ブロックおよび前記第１から前記第３の中間ブロックにおける前記第１から前記第７のスイッチトキャパシタの全ての入力側スイッチおよび全ての出力側スイッチは、外部から入力されるクロックにより、同じタイミングで一斉に接点ａまたは接点ｂに切り替えられる
   ことを特徴とするフィルタ回路。

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