JPS59144216A - スイツチトキヤパシタフイルタ - Google Patents
スイツチトキヤパシタフイルタInfo
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- JPS59144216A JPS59144216A JP1811883A JP1811883A JPS59144216A JP S59144216 A JPS59144216 A JP S59144216A JP 1811883 A JP1811883 A JP 1811883A JP 1811883 A JP1811883 A JP 1811883A JP S59144216 A JPS59144216 A JP S59144216A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はスイノチトキャパシタフィルタに関し、通過周
波数帯域における厳しい仕様条件もしくは素子精度が十
分得られない環境条件を有するとしても、半導体基板上
にモノリシックに犬なる歩留りにて構成することのでき
る新規なスイノチトキャパシタフィルタを提案せんとす
るものである。
波数帯域における厳しい仕様条件もしくは素子精度が十
分得られない環境条件を有するとしても、半導体基板上
にモノリシックに犬なる歩留りにて構成することのでき
る新規なスイノチトキャパシタフィルタを提案せんとす
るものである。
（背景技術）
従来提案されている差動入カスイッチトキャパシタ積分
回路の一例を第１図に示す。この回路はキャパシタＣ２
と、反転入力端ｍ、正転入力端ｐ及び出力端０を有し且
つ犬なる利得を有する演算増幅器Ａの反転入力端ｍ及び
出力端０間に積分用のキャパシタＣ２が接続され、演算
増幅器人の正転入力端ｐが接地され、出力端Ｏより信号
出力端子が導出される構成の積分回路で、スイッチＳ、
、 Ｓ２の可動接点ｗ、 、 ｗ２を固定接点ｘ、’
、 ｘ２に、次に他の固定接点Ｙ＋ 、ｙ２に１１−
次切り換えていくことにより、スイッチの可動接点Ｗ、
、 Ｗ２が固定接点ｘ、 、 ｘ２側の時、キャパシ
タＣ０に信号入力端子Ｔ１に与えられる入力信号に基づ
きその大いさに応じた電荷をもって充電され、スイッチ
Ｓ、 、 Ｓ２の可動接点ｗ、 、 ｗ２が固定接点Ｙ
１ｒ Ｙ２側に切り換えられた時キャパシタＣ７が信号
入力端子Ｔ２に与えられる別の入力信号に基づきその大
いきに応じた電荷を蓄える。従って、その時キャパシタ
Ｃ１よりその二つの入力信号の差の電圧に応じた電荷が
積分回路のキャパシタＣ２に転送され、その積分出力が
信号出力端子Ｔ３に導出される。
回路の一例を第１図に示す。この回路はキャパシタＣ２
と、反転入力端ｍ、正転入力端ｐ及び出力端０を有し且
つ犬なる利得を有する演算増幅器Ａの反転入力端ｍ及び
出力端０間に積分用のキャパシタＣ２が接続され、演算
増幅器人の正転入力端ｐが接地され、出力端Ｏより信号
出力端子が導出される構成の積分回路で、スイッチＳ、
、 Ｓ２の可動接点ｗ、 、 ｗ２を固定接点ｘ、’
、 ｘ２に、次に他の固定接点Ｙ＋ 、ｙ２に１１−
次切り換えていくことにより、スイッチの可動接点Ｗ、
、 Ｗ２が固定接点ｘ、 、 ｘ２側の時、キャパシ
タＣ０に信号入力端子Ｔ１に与えられる入力信号に基づ
きその大いさに応じた電荷をもって充電され、スイッチ
Ｓ、 、 Ｓ２の可動接点ｗ、 、 ｗ２が固定接点Ｙ
１ｒ Ｙ２側に切り換えられた時キャパシタＣ７が信号
入力端子Ｔ２に与えられる別の入力信号に基づきその大
いきに応じた電荷を蓄える。従って、その時キャパシタ
Ｃ１よりその二つの入力信号の差の電圧に応じた電荷が
積分回路のキャパシタＣ２に転送され、その積分出力が
信号出力端子Ｔ３に導出される。
この積分器の二つの入力端子の信号電圧Ｖ、（ｚｌ。
Ｖ２（Ｚ）と出力端子の電圧■。（Ｚ）間の伝送を２変
数領域にて表わすと、 なる関係をもつ。すなわち、入力端子Ｔ１より信号出力
端子Ｔ３への伝送が逆相積分器であり、入力端子Ｔ２よ
り信号出力端子Ｔ３への伝送が正相積分器となり、これ
らが一つのキャパシタＣ３及びスイッチを介して行われ
ている。
数領域にて表わすと、 なる関係をもつ。すなわち、入力端子Ｔ１より信号出力
端子Ｔ３への伝送が逆相積分器であり、入力端子Ｔ２よ
り信号出力端子Ｔ３への伝送が正相積分器となり、これ
らが一つのキャパシタＣ３及びスイッチを介して行われ
ている。
第２図に、この様な差動入力積分器を用いて構成される
リーグフロッグ形スイッチトキャパシタフィルタを示す
（＋Ｊａｃｏｂｓ、 Ｇ、 Ｍ、 ｅｔａｌ、 ” Ｄ
ｅｓｉｇｎＴｅｃｈｎｉｑｕｅｓ ｆｏｒ へｉｔ
ｓ ５ｗ１ｔｃｈｅｄ Ｃａｐｃｉｔｏｒ Ｌａ
ｄｄｅｒＦｉｌｔｅｒｓ” ＩＥＥＥ、 Ｔｒａｎｓ、
、 ＣＡＳ−２５Ｐ４Ｏ１０（ＤＥＣ１９７８））。こ
のリープフロッグ形構成回路は第３図に示すがごとき抵
抗側終端形ＬＣフィルタの動作を模擬する回路である。
リーグフロッグ形スイッチトキャパシタフィルタを示す
（＋Ｊａｃｏｂｓ、 Ｇ、 Ｍ、 ｅｔａｌ、 ” Ｄ
ｅｓｉｇｎＴｅｃｈｎｉｑｕｅｓ ｆｏｒ へｉｔ
ｓ ５ｗ１ｔｃｈｅｄ Ｃａｐｃｉｔｏｒ Ｌａ
ｄｄｅｒＦｉｌｔｅｒｓ” ＩＥＥＥ、 Ｔｒａｎｓ、
、 ＣＡＳ−２５Ｐ４Ｏ１０（ＤＥＣ１９７８））。こ
のリープフロッグ形構成回路は第３図に示すがごとき抵
抗側終端形ＬＣフィルタの動作を模擬する回路である。
すなわち、第４図に示すＬＣフィルタの各部の電圧、電
流のシグナルフローグラフにおいて、各積分器の出力は
各々第３図の節点ｎ、の電圧■１、インダクタＬに流れ
る電流１２、節点ｎ２の電圧■３を表わしている。第４
図のシグナルフローグラフのＡ点は第３図のＬＣフィル
タにおけるキャパシタ電流を表わし、Ｖ ＳＣ，Ｖ、−−−づ＋Ｉ、 （２）Ｒ
ｆ’Ｌ なる関係が成り立っている。
流のシグナルフローグラフにおいて、各積分器の出力は
各々第３図の節点ｎ、の電圧■１、インダクタＬに流れ
る電流１２、節点ｎ２の電圧■３を表わしている。第４
図のシグナルフローグラフのＡ点は第３図のＬＣフィル
タにおけるキャパシタ電流を表わし、Ｖ ＳＣ，Ｖ、−−−づ＋Ｉ、 （２）Ｒ
ｆ’Ｌ なる関係が成り立っている。
第４図において両終端抵抗が同じ抵抗値１をもつ場合を
例とすると、各リアクタンス素子は積分器で表わされて
おり、第１の積分器Ｍ１には入力信号電圧Ｅが正相にて
、第２の積分器Ｍ２の出力が逆相にて入力するものと考
えられる。同様に第２の積分器Ｍ２には第１及び第３の
積分器の出力が各々正相、逆相にて入力され、第３の積
分器Ｍ３には第２及び第３の積分器の出力が各々正相、
逆相にて入力されている態様のシグナル７０−グラフに
なっている。
例とすると、各リアクタンス素子は積分器で表わされて
おり、第１の積分器Ｍ１には入力信号電圧Ｅが正相にて
、第２の積分器Ｍ２の出力が逆相にて入力するものと考
えられる。同様に第２の積分器Ｍ２には第１及び第３の
積分器の出力が各々正相、逆相にて入力され、第３の積
分器Ｍ３には第２及び第３の積分器の出力が各々正相、
逆相にて入力されている態様のシグナル７０−グラフに
なっている。
第２図に示すごときリープフロッグ形構成回路は、第４
図に示すごとき抵抗側終端形ＬＣフィルタのシグナルフ
ローグラフにおける正相、逆相入力の積分器を第１図に
示すごとき正相、逆相の差動入カスイッチトキャパシタ
積分回路にて置き換えることにより構成されるフィルタ
回路である。
図に示すごとき抵抗側終端形ＬＣフィルタのシグナルフ
ローグラフにおける正相、逆相入力の積分器を第１図に
示すごとき正相、逆相の差動入カスイッチトキャパシタ
積分回路にて置き換えることにより構成されるフィルタ
回路である。
第２図において、キャパシタＣ３を有する第１の積分回
路Ｍ１にはスイッチを伴うキャパシタＣ１及びキャパシ
タＣ２が接続され、一つのキャパシタＣ１を介して入力
信号電圧及び第２の積分回路Ｍ２の出力が各々正相、逆
相にて第１の積分回路Ｍ１に入力する機能を実現し、キ
ャパシタＣ２は第１図の差動入力積分器において、正相
入力端子Ｔ２を接地したる態様にて、第１の積分回路へ
４□から第１の積分回路Ｍ１への逆井目種分入力のみの
機能を実現している。
路Ｍ１にはスイッチを伴うキャパシタＣ１及びキャパシ
タＣ２が接続され、一つのキャパシタＣ１を介して入力
信号電圧及び第２の積分回路Ｍ２の出力が各々正相、逆
相にて第１の積分回路Ｍ１に入力する機能を実現し、キ
ャパシタＣ２は第１図の差動入力積分器において、正相
入力端子Ｔ２を接地したる態様にて、第１の積分回路へ
４□から第１の積分回路Ｍ１への逆井目種分入力のみの
機能を実現している。
同様にしてキャパシタＣ４，Ｃ５にて構成される差動入
力積分回路Ｍ２、キャパシタＣ６，Ｃ７にて構成される
差動入力積分回路Ｍ３は第４図のシグナルフローグラフ
における正相及び逆相の入力を有す積分器Ｍ２２Ｍ３を
模擬するように構成されている。
力積分回路Ｍ２、キャパシタＣ６，Ｃ７にて構成される
差動入力積分回路Ｍ３は第４図のシグナルフローグラフ
における正相及び逆相の入力を有す積分器Ｍ２２Ｍ３を
模擬するように構成されている。
ところで斯るリープフロッグ形スイノチトキャパシタフ
ィルタの場合、フィルタの優劣を定める一つの指標であ
るところの素子Ｘのフィルタの振幅特性ＩＴ（Ｚ）ｌに
対する相対素子感度Ｓｘの絶対値総和が小なる特徴を有
している。抵抗側終端形ＬＣフィルタにおいては、フィ
ルタが整合状態にあるときりアクタンス素子の振幅特性
に関する感度は零である。この抵抗側終端形ＬＣフィル
タを模擬して得られるリーグフロッグ形構成回路におい
ても、リアクタンス素子に対応する積分回路の積分定数
の振幅特性に対する感度はフィルタが整合状態となる周
波数点で零になる特徴を有し、これにより通過周波数帯
域において低感度なフィルタとなる。しかしながら、抵
抗側終端形ＬＣフィルタにおいてフィルタが整合状態に
あっても終端抵抗の素子感度は零でなく、第２図に示す
ごときリーグフロッグ形構成回路においても、入力側の
終端抵抗を模擬しているキャパシタＣ，。
ィルタの場合、フィルタの優劣を定める一つの指標であ
るところの素子Ｘのフィルタの振幅特性ＩＴ（Ｚ）ｌに
対する相対素子感度Ｓｘの絶対値総和が小なる特徴を有
している。抵抗側終端形ＬＣフィルタにおいては、フィ
ルタが整合状態にあるときりアクタンス素子の振幅特性
に関する感度は零である。この抵抗側終端形ＬＣフィル
タを模擬して得られるリーグフロッグ形構成回路におい
ても、リアクタンス素子に対応する積分回路の積分定数
の振幅特性に対する感度はフィルタが整合状態となる周
波数点で零になる特徴を有し、これにより通過周波数帯
域において低感度なフィルタとなる。しかしながら、抵
抗側終端形ＬＣフィルタにおいてフィルタが整合状態に
あっても終端抵抗の素子感度は零でなく、第２図に示す
ごときリーグフロッグ形構成回路においても、入力側の
終端抵抗を模擬しているキャパシタＣ，。
Ｃ２の振幅特性に対する感度が整合状態でも零にならな
い欠点を有している。
い欠点を有している。
（発明の課題）
本発明は、上記欠点を除去するものであり、通過周波数
帯域において素子感度の絶対値和が柚茫極めて小であり
、特に中心周波数においてすべての素子の振幅感度が零
である無極低域及び帯域通過スイン−１１−１−キャパ
シタフィルタ回路を提案せんとするものである。
帯域において素子感度の絶対値和が柚茫極めて小であり
、特に中心周波数においてすべての素子の振幅感度が零
である無極低域及び帯域通過スイン−１１−１−キャパ
シタフィルタ回路を提案せんとするものである。
（発明の構成および作用）
本発明は上記の目的を達成するために、以下に示す原理
を用いている。第１図に示すごとき正相、逆相入力を一
つのキャパシタＣ１を介して行う差動入力積分回路にお
いて、ある周波数点において正相人力信号Ｖ、（ｚｌと
逆相入力信号■２（ｚ）が位相、振幅を含めて同じ値を
もつならば、スイッチＳ、 、 Ｓ２の可動接点ｗ、
、 ｗ２が固定接点ｘ、、、ｘ２側の時と、スイッチＳ
１．Ｓ２の可動接点Ｗ、 、 Ｗ２を固定接点Ｙ＋＋ｙ
２側に切り換えた時の電圧が常に同じであり、その入力
電圧の大いさに応じた電荷か蓄えられるものの、積分回
路のキャパシタＣ２に転送される電荷はない。
を用いている。第１図に示すごとき正相、逆相入力を一
つのキャパシタＣ１を介して行う差動入力積分回路にお
いて、ある周波数点において正相人力信号Ｖ、（ｚｌと
逆相入力信号■２（ｚ）が位相、振幅を含めて同じ値を
もつならば、スイッチＳ、 、 Ｓ２の可動接点ｗ、
、 ｗ２が固定接点ｘ、、、ｘ２側の時と、スイッチＳ
１．Ｓ２の可動接点Ｗ、 、 Ｗ２を固定接点Ｙ＋＋ｙ
２側に切り換えた時の電圧が常に同じであり、その入力
電圧の大いさに応じた電荷か蓄えられるものの、積分回
路のキャパシタＣ２に転送される電荷はない。
従って、このときの積分器の動作においてキャパシタＣ
１の容量の値は無関係であり、正相入力信号と逆相入力
信号が同じになる周波数点において、キャパシタＣ１の
素子感度は零となる。
１の容量の値は無関係であり、正相入力信号と逆相入力
信号が同じになる周波数点において、キャパシタＣ１の
素子感度は零となる。
本発明は上記の原理に基づき、リープフロッグ形構成回
路の通過周波数帯域における低感度性を保持すべく基本
構造は同じにしつつも、すべての差動入力積分器の正相
、逆相入力を行うキャパシタに、正相、逆相入力信号が
双方とも入力さ、Ｉｔ、しかも、中心周波数においてそ
れらの正相、逆相入力信号の電圧値が等しくなる様な改
善を行し・、中心周波数において素子振幅感度がすべて
零にする構成のスイソチトキャノくシタフィルりである
。
路の通過周波数帯域における低感度性を保持すべく基本
構造は同じにしつつも、すべての差動入力積分器の正相
、逆相入力を行うキャパシタに、正相、逆相入力信号が
双方とも入力さ、Ｉｔ、しかも、中心周波数においてそ
れらの正相、逆相入力信号の電圧値が等しくなる様な改
善を行し・、中心周波数において素子振幅感度がすべて
零にする構成のスイソチトキャノくシタフィルりである
。
第５図は本発明の第１の実施例を示す。正相、逆相入力
を有する差動入力積分器は一例として第２図の積分回路
を四つ用いる場合で、第１の積分回路Ｍ１にはキャパシ
タＣ，、Ｃ２なる差動入力用のキャパシタが接続され、
キャンくシタＣ１を介する正相入力には入力信号電圧Ｅ
（ｚ）、逆相入力には第１の積分回路Ｍ、の出力電圧Ｖ
、（ｚ）が接続され、キャンくシタＣ２を介する正相入
力には入力信号電圧Ｅ （ｚ）、逆相入力には第２の積
分回路Ｍ２の出力電圧■２（Ｚ）カ；接続され、第２の
積分回路Ｍ２にはキャンくシタＣ４なる一つの差動入力
用キャパシタが接続され、正相入力には第１の積分回路
Ｍ１の出力電圧Ｖ、（ｚ）、逆相入力には第３の積分回
路Ｍ３の出力電圧■３（ｚ）が接続され、第３の積分回
路Ｍ、にはキャンくシタＣ６なる一つの差動入力用キャ
パシタが接続され、正相入力には第２の積分回路Ｍ２の
出力電圧Ｖ２（Ｚ）、逆相入力には第４の積分回路Ｍ４
の出力電圧ｖ４（Ｚ）が接続され、第４の積分回路Ｍ４
にはキャパシタＣ８なる一つの差動入力用キャパシタが
接続され、正相入力には第３の積分回路へ４３の出力電
圧Ｖ３（Ｚ）、逆相入力には第４の積分回路Ｍ４の出力
電圧ｖ４（ｚ）が接続される様になされている。出力は
第４の積分回路Ｍ４の出力電圧より導出される。
を有する差動入力積分器は一例として第２図の積分回路
を四つ用いる場合で、第１の積分回路Ｍ１にはキャパシ
タＣ，、Ｃ２なる差動入力用のキャパシタが接続され、
キャンくシタＣ１を介する正相入力には入力信号電圧Ｅ
（ｚ）、逆相入力には第１の積分回路Ｍ、の出力電圧Ｖ
、（ｚ）が接続され、キャンくシタＣ２を介する正相入
力には入力信号電圧Ｅ （ｚ）、逆相入力には第２の積
分回路Ｍ２の出力電圧■２（Ｚ）カ；接続され、第２の
積分回路Ｍ２にはキャンくシタＣ４なる一つの差動入力
用キャパシタが接続され、正相入力には第１の積分回路
Ｍ１の出力電圧Ｖ、（ｚ）、逆相入力には第３の積分回
路Ｍ３の出力電圧■３（ｚ）が接続され、第３の積分回
路Ｍ、にはキャンくシタＣ６なる一つの差動入力用キャ
パシタが接続され、正相入力には第２の積分回路Ｍ２の
出力電圧Ｖ２（Ｚ）、逆相入力には第４の積分回路Ｍ４
の出力電圧ｖ４（Ｚ）が接続され、第４の積分回路Ｍ４
にはキャパシタＣ８なる一つの差動入力用キャパシタが
接続され、正相入力には第３の積分回路へ４３の出力電
圧Ｖ３（Ｚ）、逆相入力には第４の積分回路Ｍ４の出力
電圧ｖ４（ｚ）が接続される様になされている。出力は
第４の積分回路Ｍ４の出力電圧より導出される。
以上が本発明の第１の実施例の構成であるが、斯る構成
によれば４次の無極低域通過特性を有するフィルタが構
成できるが、中心周波数である直流周波数にて各積分回
路は極めて犬なる利得を有するため、各積分回路の出力
電圧が有限値であれば、各積分回路において差動入力用
キャパシタより各積分回路の演算増幅器の反転入力端子
と出力端子間に接続セるキャパシタへの電荷転送はない
。
によれば４次の無極低域通過特性を有するフィルタが構
成できるが、中心周波数である直流周波数にて各積分回
路は極めて犬なる利得を有するため、各積分回路の出力
電圧が有限値であれば、各積分回路において差動入力用
キャパシタより各積分回路の演算増幅器の反転入力端子
と出力端子間に接続セるキャパシタへの電荷転送はない
。
第２．３．４のごとき一つの差動入力用キャパシタをも
つ積分回路では、上述セる差動入力積分回路の性質より
、直流では差動入力端子に加わる電圧は等しくなって動
作している。
つ積分回路では、上述セる差動入力積分回路の性質より
、直流では差動入力端子に加わる電圧は等しくなって動
作している。
第２．３．４の差動入力積分器の差動入力端子に刃口わ
る電圧が直流にて等し℃・ことより、Ｖ、 （Ｚｌ ＝
Ｖ３（Ｚ） （４）■２
（ｚ）二ＶｊＺｌ 、（５）■
３（ｚ）−■、（ｚ）（６） である。式（４）〜（６）より ■１（ｚ）−ｖ２（ｚ）−■３（ｚ）−■４（ｚ）（力
が成り立つ。更に、第１の積分回路に接続セる二つの差
動入力用キャパシタＣ，、Ｃ２よりキャンぐシタＣ３へ
の電荷伝送は直流周波数如ては行われずＣ＋ （Ｅ（ｚ
） Ｖ、（ｚｌ ） ＋ Ｃ２（Ｅ（Ｚ） Ｖ２（
Ｚ） ） −〇 （８）が成り立ち、式（７）（８）よ
りすべての積分回路の出力電圧は直流周波数にて信号入
力電圧Ｅ（ｚｌに等しくなる。従って、すべての差動入
力積分回路の差動入力用キャパシタに関し上述セる本発
明に関わる原理を満している。しかも、第５図に示す回
路構成において、入力信号電圧を回路に入力する役割を
有すキャパシタＣ，，，Ｃ２を取り除くと従来のり一プ
フロッグ形構成回路において、入力信号電圧を回路に入
力する役割を有す部分を同様に取り除し・た回路と一致
する。従って、斯る構成によれば、通過周波数帯域にお
いて低感度なフィルタとなり。
る電圧が直流にて等し℃・ことより、Ｖ、 （Ｚｌ ＝
Ｖ３（Ｚ） （４）■２
（ｚ）二ＶｊＺｌ 、（５）■
３（ｚ）−■、（ｚ）（６） である。式（４）〜（６）より ■１（ｚ）−ｖ２（ｚ）−■３（ｚ）−■４（ｚ）（力
が成り立つ。更に、第１の積分回路に接続セる二つの差
動入力用キャパシタＣ，、Ｃ２よりキャンぐシタＣ３へ
の電荷伝送は直流周波数如ては行われずＣ＋ （Ｅ（ｚ
） Ｖ、（ｚｌ ） ＋ Ｃ２（Ｅ（Ｚ） Ｖ２（
Ｚ） ） −〇 （８）が成り立ち、式（７）（８）よ
りすべての積分回路の出力電圧は直流周波数にて信号入
力電圧Ｅ（ｚｌに等しくなる。従って、すべての差動入
力積分回路の差動入力用キャパシタに関し上述セる本発
明に関わる原理を満している。しかも、第５図に示す回
路構成において、入力信号電圧を回路に入力する役割を
有すキャパシタＣ，，，Ｃ２を取り除くと従来のり一プ
フロッグ形構成回路において、入力信号電圧を回路に入
力する役割を有す部分を同様に取り除し・た回路と一致
する。従って、斯る構成によれば、通過周波数帯域にお
いて低感度なフィルタとなり。
しかも直流周波数にて積分定数の感度は零である。
よって、積分定数を定めるキャパシタＣ３・Ｃ５・Ｃ７
・Ｃ８の素子感度も零であるため、中心周波数なる直流
周波数にて素子感度を全く有しないフィルタが実現でき
る。
・Ｃ８の素子感度も零であるため、中心周波数なる直流
周波数にて素子感度を全く有しないフィルタが実現でき
る。
上述においては低域通過フィルタに関する本発明の実施
例として積分回路を４個用いた構成例について示したが
、一般の積分回路をＮ個用いた場合にも入力信号電圧が
入力する第１の積分回路に同様な構成を用いることによ
り本発明な笑施しえる。なお、実際の製作にあたっては
、スイッチＳ１２１８１３の電位は常に等しいので、一
つのスイッチで置き換えることが可能である。
例として積分回路を４個用いた構成例について示したが
、一般の積分回路をＮ個用いた場合にも入力信号電圧が
入力する第１の積分回路に同様な構成を用いることによ
り本発明な笑施しえる。なお、実際の製作にあたっては
、スイッチＳ１２１８１３の電位は常に等しいので、一
つのスイッチで置き換えることが可能である。
第６図に本発明の第２の実施例を示す。第１の実施例と
同様正相、逆相入力を有する差動入力積分器は一例とし
て第２図の積分回路を四つ用いる場合で、第１及び第２
の積分回路Ｍ１１Ｍ２と第３及び第４の積分回路Ｍ３．
Ｍ４とが各々対を形成１．、第１の積分回路Ｍ、の出
力電圧Ｖ、（ｚｌが第２の積分回路Ｍ２にキャパシタＣ
３を介して正相入力として入力し、更に、積分回路Ｍ２
の出力電圧ｖ２（Ｚ）が第１の積分回路Ｍ、にキャパシ
タＣ２を介して逆相入力として入力されるループを基本
構造として有し、第３．４の積分回路Ｍ３． Ｍ４にお
いても同様なループ構造の基本構造を有し、斯る２つの
基本構造の入力及び出力に、各々、第１の積分回路Ｍ１
の入力、出力を第３の積分回路Ｍ３の入力、出力を選び
、本発明の第１の実施例で示した低域通過フィルタの構
成と同様、第１、第２の積分回路へ４１． Ｍ２を含む
第１の基本構造の入力すなわち第１の積分回路へ４１の
入力端子には一つのキャパシタＣ１を介して、入力信号
電圧を正相にて、第１の基本構造の出力すなわち第１の
積分回路Ｍ、の出力を逆相にて入力し、更に、他のキャ
パシタＣ２を介して、入力信号電圧を正相にて、第２の
基本構造の出力すなわち第３の積分回路へ′１３の出力
な逆相にて入力し、第３、第４の積分回路Ｍ３． Ｍ４
を含む第２の基本構造の入力すなわち第３の積分回路Ｍ
３の入力端子には、キャン（シタＣ１Ｉを介して第１の
基本構造の出力すなわち一第１の積分回路Ｍ、の出力が
正相にて、第２の基本構造の出力すなわち第３の積分回
路Ｍ３の出力が逆相にて入力されるように接続がなされ
ている。
同様正相、逆相入力を有する差動入力積分器は一例とし
て第２図の積分回路を四つ用いる場合で、第１及び第２
の積分回路Ｍ１１Ｍ２と第３及び第４の積分回路Ｍ３．
Ｍ４とが各々対を形成１．、第１の積分回路Ｍ、の出
力電圧Ｖ、（ｚｌが第２の積分回路Ｍ２にキャパシタＣ
３を介して正相入力として入力し、更に、積分回路Ｍ２
の出力電圧ｖ２（Ｚ）が第１の積分回路Ｍ、にキャパシ
タＣ２を介して逆相入力として入力されるループを基本
構造として有し、第３．４の積分回路Ｍ３． Ｍ４にお
いても同様なループ構造の基本構造を有し、斯る２つの
基本構造の入力及び出力に、各々、第１の積分回路Ｍ１
の入力、出力を第３の積分回路Ｍ３の入力、出力を選び
、本発明の第１の実施例で示した低域通過フィルタの構
成と同様、第１、第２の積分回路へ４１． Ｍ２を含む
第１の基本構造の入力すなわち第１の積分回路へ４１の
入力端子には一つのキャパシタＣ１を介して、入力信号
電圧を正相にて、第１の基本構造の出力すなわち第１の
積分回路Ｍ、の出力を逆相にて入力し、更に、他のキャ
パシタＣ２を介して、入力信号電圧を正相にて、第２の
基本構造の出力すなわち第３の積分回路へ′１３の出力
な逆相にて入力し、第３、第４の積分回路Ｍ３． Ｍ４
を含む第２の基本構造の入力すなわち第３の積分回路Ｍ
３の入力端子には、キャン（シタＣ１Ｉを介して第１の
基本構造の出力すなわち一第１の積分回路Ｍ、の出力が
正相にて、第２の基本構造の出力すなわち第３の積分回
路Ｍ３の出力が逆相にて入力されるように接続がなされ
ている。
以上が本発明の第２の実施例の構成であるが、斯る構成
によれば、４次の無極帯域通過特性を有するフィルタが
構成できる。上述セる基本構造の回路は正相積分器と逆
相積分器とがループをなし、Ｑ無限大の二次共振回路を
形成している。第２の実施例では上述のごとく、第１の
実施例に示した低域通過フィルタの差動入力積分回路に
代って第６図に示した基本構造回路にて置き換えた回路
であり、各基本構造回路の共振周波数を同一にするよう
に基本構造回路内のキャパシタの容量値を選べば、この
置き換えが低域通過特性を有するフィルタより帯域通過
特性を有するフィルタへの変換を意味する。′しかも、
基本構造回路はＱ無限大の共振回路であるため、中心周
波数なる共振周波数にて基本構造回路の入力と出力間に
は犬なる利得があり、従って、第１の実施例の場合と全
（同様な理由により、中心周波数において各基本構造回
路の出力電圧すなわち第１の積分回路Ｍ、の出力と第３
の積分回路Ｍ３の出力が入力信号電圧と一致する。従っ
て、それらの電圧を差動入力とするキャパシタＣ１，Ｃ
２，Ｃ９は前述の原理に基づき中心周波数にてその素子
感度が零となる。基本構造回路における正相、逆相入力
用のキ°ヤパシタＣ３１Ｃ４＋ Ｃ６＋Ｃ７は前述の原
理を満していないが、これらキャパシタは基本構造回路
内の他のキャパシタとともに共振回路の共振周波数を定
めており、これらの容量値の変化に対して共振周波数の
みが変化する。
によれば、４次の無極帯域通過特性を有するフィルタが
構成できる。上述セる基本構造の回路は正相積分器と逆
相積分器とがループをなし、Ｑ無限大の二次共振回路を
形成している。第２の実施例では上述のごとく、第１の
実施例に示した低域通過フィルタの差動入力積分回路に
代って第６図に示した基本構造回路にて置き換えた回路
であり、各基本構造回路の共振周波数を同一にするよう
に基本構造回路内のキャパシタの容量値を選べば、この
置き換えが低域通過特性を有するフィルタより帯域通過
特性を有するフィルタへの変換を意味する。′しかも、
基本構造回路はＱ無限大の共振回路であるため、中心周
波数なる共振周波数にて基本構造回路の入力と出力間に
は犬なる利得があり、従って、第１の実施例の場合と全
（同様な理由により、中心周波数において各基本構造回
路の出力電圧すなわち第１の積分回路Ｍ、の出力と第３
の積分回路Ｍ３の出力が入力信号電圧と一致する。従っ
て、それらの電圧を差動入力とするキャパシタＣ１，Ｃ
２，Ｃ９は前述の原理に基づき中心周波数にてその素子
感度が零となる。基本構造回路における正相、逆相入力
用のキ°ヤパシタＣ３１Ｃ４＋ Ｃ６＋Ｃ７は前述の原
理を満していないが、これらキャパシタは基本構造回路
内の他のキャパシタとともに共振回路の共振周波数を定
めており、これらの容量値の変化に対して共振周波数の
みが変化する。
従って、これら基本構造回路内のキャパシタの位相感度
は中心周波数にて零でないが振幅感度は零である。一方
、第２の実施例においても、入力信号電圧をフィルタに
入力するキャパシタＣｔ、Ｇａ取り除いた回路は、抵抗
両終端形ＬＣ帯域通過フィルタを模擬して構成さるリー
グフロッグ形構成回路の入力信号電圧をフィルタに入力
する部分を取り除いた回路と一致する。従って、第２の
実施例の回路は、通過帯域周波数において低感度であり
、しかも中心周波数においてはすべて素子振幅感度を零
にする回路である。
は中心周波数にて零でないが振幅感度は零である。一方
、第２の実施例においても、入力信号電圧をフィルタに
入力するキャパシタＣｔ、Ｇａ取り除いた回路は、抵抗
両終端形ＬＣ帯域通過フィルタを模擬して構成さるリー
グフロッグ形構成回路の入力信号電圧をフィルタに入力
する部分を取り除いた回路と一致する。従って、第２の
実施例の回路は、通過帯域周波数において低感度であり
、しかも中心周波数においてはすべて素子振幅感度を零
にする回路である。
上述においては帯域通過フィルタに関する本発明の実施
例として積分回路を４個用いた構成例について示したが
、一般の積分回路を２Ｎ個用いた場合にも適用でき、本
発明の低域通過フィルタの各積分器に上述の二次共振回
路なる基本構造回路を置き換えることにより本発明を実
施しえる。
例として積分回路を４個用いた構成例について示したが
、一般の積分回路を２Ｎ個用いた場合にも適用でき、本
発明の低域通過フィルタの各積分器に上述の二次共振回
路なる基本構造回路を置き換えることにより本発明を実
施しえる。
なお、第６図の基本構造回路における正相積分回路を逆
相積分回路に、逆相積分回路を正相積分回路に同時に置
き換えた回路も同様である。
相積分回路に、逆相積分回路を正相積分回路に同時に置
き換えた回路も同様である。
なお、実際の製作にあたっては、スイッチＳ１２゜Ｓ、
３．Ｓ、６は常に同電位であるので一つのスイッチで実
現することが可能である。又同様にスイッチＳ３２ ＊
８３３も一つのスイッチで実現することが可能で゛あ
る。
３．Ｓ、６は常に同電位であるので一つのスイッチで実
現することが可能である。又同様にスイッチＳ３２ ＊
８３３も一つのスイッチで実現することが可能で゛あ
る。
以上本発明の僅かな実施例を示したに留まり、例えば本
発明の構成回路に用いた第１図に示した差動入力積分器
に限らず他の型式の差動入力積分回路を用いる等、本発
明の頼神を脱することなしに種々の変型変更をなし得る
であろう。
発明の構成回路に用いた第１図に示した差動入力積分器
に限らず他の型式の差動入力積分回路を用いる等、本発
明の頼神を脱することなしに種々の変型変更をなし得る
であろう。
（発明の効果）
本発明は上記のような構成であり、本発明によれば、従
来の低感度スイソチトキャパシタフィルタに比して通過
周波数帯域内において低感度であり、特に中心周波数に
て素子感度を全く有しないスイッチトキャパシタフィル
タが構成できるため、半導体基板上にモノリシックに構
成する場合、最小容量の小容量化に伴う小型密実化や高
い歩留りにて楯密フィルタが構成できるなどの利点が得
られる。
来の低感度スイソチトキャパシタフィルタに比して通過
周波数帯域内において低感度であり、特に中心周波数に
て素子感度を全く有しないスイッチトキャパシタフィル
タが構成できるため、半導体基板上にモノリシックに構
成する場合、最小容量の小容量化に伴う小型密実化や高
い歩留りにて楯密フィルタが構成できるなどの利点が得
られる。
第１図は差動入カスイノチトキャパシタ積分回路を示す
接続図、第２図は従来のリープフロッグ形スイッチトキ
ャパシタフィルタを示す接続図、第３図は抵抗両終端形
ＬＣ低域通過フィルタの接続図、第４図は第３図のフィ
ルタのシグナルフローグラフ、第５図は本発明のスイッ
チトキャパシタフィルタの第１の実施例を示す接続図、
第６図は本発明のスイッチトキャバシタフィルタの第２
の実施例を示す接続図である。 ＳＩＩ ＋ ８１２＋ Ｓ１３＊ Ｓ１４ ＋ ｓ、、
、 Ｉ Ｓ２□、Ｓ３□、Ｓ３□ｌ Ｓ４１１ Ｓ４□
；スイッチｃ、 、 ｃ２． ｃ、、 ｃ６． ｃ８；
キャパシタ（Ｍ、、Ｃ３）、 （Ｍ２．Ｃ５）、 （Ｍ
３．Ｃ７）、 （Ｍ４．Ｃ９） ；積分回路 特許出願人 國 枝 博 昭 犬 下 哲 特許出願代理人 弁理士山本恵− 第１図 第２図 第３図 第４図
接続図、第２図は従来のリープフロッグ形スイッチトキ
ャパシタフィルタを示す接続図、第３図は抵抗両終端形
ＬＣ低域通過フィルタの接続図、第４図は第３図のフィ
ルタのシグナルフローグラフ、第５図は本発明のスイッ
チトキャパシタフィルタの第１の実施例を示す接続図、
第６図は本発明のスイッチトキャバシタフィルタの第２
の実施例を示す接続図である。 ＳＩＩ ＋ ８１２＋ Ｓ１３＊ Ｓ１４ ＋ ｓ、、
、 Ｉ Ｓ２□、Ｓ３□、Ｓ３□ｌ Ｓ４１１ Ｓ４□
；スイッチｃ、 、 ｃ２． ｃ、、 ｃ６． ｃ８；
キャパシタ（Ｍ、、Ｃ３）、 （Ｍ２．Ｃ５）、 （Ｍ
３．Ｃ７）、 （Ｍ４．Ｃ９） ；積分回路 特許出願人 國 枝 博 昭 犬 下 哲 特許出願代理人 弁理士山本恵− 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 （１）スイッチを伴う一つのキャパシタにて正相及び逆
相入力の差動入力積分を行う形のスイソチトキャパシタ
積分回路を８個（Ｎは２以上の自然数）具備し、入力信
号電圧及び第１の積分回路の出力が一つのキャパシタ及
びスイッチを介して各々正相、逆相にて第１の積分回路
に入力し、更に、入力信号電圧及び第２の積分回路の出
力が他の一つのキャパシタ及びスイッチを介して各々正
相、逆相にて第１の積分回路に入力し、第２から第Ｎ−
１の積分回路には、各々第１−１及びＩ＋１ノ積分回路
の出力が一つのキャパシタ及びスイッチを介１．て各々
正相、逆相にて第■の積分回路１（入力する態様をもち
、第Ｎの積分回路には第Ｎ−１及び第Ｎの積分回路の出
力が一つのキャパシタ及びスイッチを介して各々正相、
逆相にて入力する様になされてなる事を特徴とするスイ
ソチトキャバシタフィルタ。 （２）前記Ｎの値が４であるごとき特許請求の範囲第１
項記載のスイッチトキャパシタフィルタ。・（３）スイ
ッチを伴う一つのキャパシタにて正相及び逆相入力の差
動入力積分を行う形乃スイノチトキャパシタ積分回路を
８個（Ｎは２以上の自然数）具備し、各々第１及び第２
、第３及び第４のごとく各二つの積分回路の対において
は一つの積・分回路の出力が他の積分回路の正相入力と
なり、更にその出力かもとの積分回路の逆相入力となる
ようなループを形成しつつも、第１の積分回路の入力に
は入力信号電圧と第１の積分回路の出力とが一つのキャ
パシタ及びスイッチを介して各々正相、逆相にて入り、
更に、入力信号電圧と第３の積分回路の出力とが一つの
キャパシタ及びスイッチを介して入力され、第３より第
２Ｎ−３の積分回路には、各々第２１−１及び第２Ｉ＋
３の積分回路の出力が一つのキャパシタ及びスイッチを
介して各々正相、逆相にて第２工＋１の積分回路に入力
する態様をもち、第２Ｎ−１の積分回路には第２Ｎ−３
及び第２Ｎ−１の積分回路の出力が各々正相、逆相にて
入力する様になされてなる事を特徴とするスイノチトキ
ャパシタフィルタ。 （４）前記Ｎの値が２であるごとき特許請求の範囲第３
項記載のスイノチトキャパシタフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1811883A JPS59144216A (ja) | 1983-02-08 | 1983-02-08 | スイツチトキヤパシタフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1811883A JPS59144216A (ja) | 1983-02-08 | 1983-02-08 | スイツチトキヤパシタフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59144216A true JPS59144216A (ja) | 1984-08-18 |
| JPH0225565B2 JPH0225565B2 (ja) | 1990-06-04 |
Family
ID=11962686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1811883A Granted JPS59144216A (ja) | 1983-02-08 | 1983-02-08 | スイツチトキヤパシタフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144216A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63232705A (ja) * | 1987-03-05 | 1988-09-28 | エスジーエス−トムソン マイクロエレクトロニクス エス．ピー．エイ | 集積能動電子フィルタ |
| JP2017152963A (ja) * | 2016-02-25 | 2017-08-31 | 日本電信電話株式会社 | フィルタ回路 |
-
1983
- 1983-02-08 JP JP1811883A patent/JPS59144216A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63232705A (ja) * | 1987-03-05 | 1988-09-28 | エスジーエス−トムソン マイクロエレクトロニクス エス．ピー．エイ | 集積能動電子フィルタ |
| JP2017152963A (ja) * | 2016-02-25 | 2017-08-31 | 日本電信電話株式会社 | フィルタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225565B2 (ja) | 1990-06-04 |
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