JP3336463B2 - スイッチド・キャパシタ・フィルタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オーディオ機器、無線
機器等に使用されるスイッチド・キャパシタ・フィルタ
に関する。

【０００２】

【従来の技術】従来、この種の回路は、図５に示すよう
に、演算増幅器ＯＰＡ₁ 〜ＯＰＡ₄ 及びスイッチド・キ
ャパシタＣ_r を用いて構成されていた。演算増幅器（Ｏ
ＰＡ₁〜ＯＰＡ₄ ）のマイナス入力端子のオフセット電
圧をそれぞれｅ_off1〜ｅ_off4、入力電圧をｅ_IN、演算増
幅器ＯＰＡ₁ 〜ＯＰＡ₃ の出力電圧をｅ₁ 〜ｅ₃ 、フィ
ルタの出力電圧をｅ_OUT とし、スイッチド・キャパシタ
Ｃ_r の容量をＣ_r とすると、演算増幅器（ＯＰＡ₁ 〜Ｏ
ＰＡ₄ ）の各々のマイナス入力端子に流入する電荷の総
和は０であるため、以下の式が成立する。

【０００３】 （ｅ_off1−ｅ₁ ）・Ｃ_r ＋（ｅ_off1−ｅ₂ ＋ｅ_IN）・Ｃ_r ＝０ （１） （ｅ_off2−ｅ₃ ＋ｅ₁ ）・Ｃ_r ＝０ （２） （ｅ_off3−ｅ_OUT ＋ｅ₂ ）・Ｃ_r ＝０ （３） （ｅ_off4−ｅ_OUT ＋ｅ₃ ）・Ｃ_r ＝０ （４） これより ｅ₁ ＋ｅ₂ ＝ｅ_IN＋２ｅ_off1 （５） ｅ₁ −ｅ₃ ＝−ｅ_off2 （６） ｅ₂ −ｅ_OUT ＝−ｅ_off3 （７） ｅ₃ −ｅ_OUT ＝−ｅ_off4 （８） ∴ ２ｅ₁ ＝ｅ_IN＋２ｅ_off1−ｅ_off2＋ｅ_off3−ｅ_off4 （９） ２ｅ₂ ＝ｅ_IN＋２ｅ_off1＋ｅ_off2−ｅ_off3＋ｅ_off4 （10） ２ｅ₃ ＝ｅ_IN＋２ｅ_off1＋ｅ_off2＋ｅ_off3−ｅ_off4 （11） ２ｅ_OUT ＝ｅ_IN＋２ｅ_off1＋ｅ_off2＋ｅ_off3＋ｅ_off4 （12） ここで、集積回路内の演算増幅器（ＯＰＡ₁ 〜ＯＰ
Ａ₄ ）のマイナス入力端子のオフセット電圧はほぼ同じ
であるため、 ｅ_off1＝ｅ_off2＝ｅ_off3＝ｅ_off4＝ｅ_off （13） ∴ ｅ_OUT ＝（１／２）ｅ_IN＋（５／２）ｅ_off （14） つまり、演算増幅器（ＯＰＡ₁ 〜ＯＰＡ₄ ）の持つオフ
セット電圧の２．５倍のオフセット電圧がフィルタ出力
に現れてしまう。また、（９）〜（１２）式はフィルタ
回路内ｅ₁ 、ｅ₂ 、ｅ₃ 、及びｅ_OUT がすべて入力信号
ｅ_INと同相で動作していることを示している。

【０００４】

【発明が解決しようとする課題】このようにリープフロ
グ型スイッチド・キャパシタ・フィルタの回路内部で入
力信号と同相（或は逆相）のみで動作するよう構成する
と、演算増幅器の持つオフセット電圧が加算されること
になりフィルタ次数が大きくなるほどオフセット電圧が
大きくなってしまう欠点があった。

【０００５】そこで、本発明の技術的課題は、上記欠点
に鑑み、オフセット電圧を抑制するスイッチド・キャパ
シタ・フィルタを提供することである。

【０００６】

【課題を解決するための手段】本発明によれば、複数の
演算増幅器及び複数のスイッチド・キャパシタ部を用い
て構成されたスイッチド・キャパシタ・フィルタにおい
て、前記複数のスイッチド・キャパシタ部は、前記複数
の演算増幅器を前記フィルタの入力信号と同相及び逆相
の混在で動作させるように、前記複数の演算増幅器に接
続され、前記複数のスイッチド・キャパシタ部のうち、
前記同相で動作している演算増幅器のオフセット電圧に
起因する出力直流電圧誤差が前記フィルタの出力に対し
て正極性として働くように、前記同相で動作している演
算増幅器に接続されている正スイッチド・キャパシタ部
と、前記複数のスイッチド・キャパシタ部のうち、前記
逆相で動作している演算増幅器のオフセット電圧に起因
する出力直流電圧誤差が前記フィルタの出力に対して負
極性として働くように、前記逆相で動作している演算増
幅器に接続されている負スイッチド・キャパシタ部と
は、前記複数の演算増幅器のオフセット電圧に起因する
出力直流電圧誤差が前記フィルタの出力において相殺さ
れるように、容量バランスが取られていることを特徴と
するスイッチド・キャパシタ・フィルタが得られる。

【０００７】また、本発明によれば、前記正スイッチド
・キャパシタ部と前記負スイッチド・キャパシタ部との
少なくとも一方は、前記複数の演算増幅器のオフセット
電圧に起因する出力直流電圧誤差が前記フィルタの出力
において相殺されるように、前記正スイッチド・キャパ
シタ部と前記負スイッチド・キャパシタ部との容量バラ
ンスをとるダミー・キャパシタを有することを特徴とす
るスイッチド・キャパシタ・フィルタが得られる。

【０００８】すなわち、本発明は上述の欠点を除去する
ため、リープフログ型スイッチド・キャパシタ・フィル
タの回路内部では、入力信号と同相及び逆相の混在で動
作するように構成し、Ｎ（Ｎは２以上の整数）個の演算
増幅器のオフセット電圧に起因する出力直流電圧誤差
を、前記スイッチド・キャパシタ・フィルタの出力に対
して正に働くダミー・キャパシタを含めた正スイッチド
・キャパシタ部と、前記スイッチド・キャパシタ・フィ
ルタの出力に対して負に働くダミー・キャパシタを含め
た負スイッチド・キャパシタ部との容量バランスを取る
ことにより、相殺したものである。

【０００９】

【実施例】次に本発明について図面を参照して説明す
る。

【００１０】まず、図１に示した本発明の第１の実施例
に係るスイッチド・キャパシタ・フィルタについて説明
する。この図１のスイッチド・キャパシタ・フィルタ
は、従来回路である図５のスイッチＳＷ₃ ，ＳＷ₅ ，Ｓ
Ｗ₇ およびＳＷ₉ の極性を逆にし、ＳＷ₁₁，ＳＷ₁₂およ
びスイッチド・キャパシタＣ_r 一つを追加している。

【００１１】この回路の直流電圧に対する動作は、以下
のとおりである。

【００１２】 （ｅ_off1−ｅ₁ ）・Ｃ_r ＋（ｅ_off1−ｅ_IN＋ｅ₂ ）・Ｃ_r ＝０ （15） （ｅ_off2−ｅ₁ ＋ｅ₃ ）・Ｃ_r ＝０ （16） （ｅ_off3−ｅ₂ ＋ｅ_OUT ）・Ｃ_r ＝０ （17） （ｅ_off4−ｅ₃ ）・Ｃ_r ＋（ｅ_off4−ｅ_OUT ）・Ｃ_r ＝０ （18） これより、 −ｅ₁ ＋ｅ₂ ＝ｅ_IN−２ｅ_off1 （19） ｅ₁ −ｅ₃ ＝＋ｅ_off2 （20） −ｅ₂ ＋ｅ_OUT ＝−ｅ_off3 （21） ｅ₃ ＋ｅ_OUT ＝＋２ｅ_off4 （22） ∴２ｅ₁ ＝−ｅ_IN＋２ｅ_off1＋ｅ_off2＋ｅ_off3＋２ｅ_off4 （23） ２ｅ₂ ＝＋ｅ_IN−２ｅ_off1＋ｅ_off2＋ｅ_off3＋２ｅ_off4 （24） ２ｅ₃ ＝−ｅ_IN＋２ｅ_off1−ｅ_off2−ｅ_off3＋２ｅ_off4 （25） ２ｅ_OUT ＝＋ｅ_IN−２ｅ_off1＋ｅ_off2−ｅ_off3＋２ｅ_off4 （26） （２４）と（２６）式は、フィルタ回路内ｅ₂ とｅ_OUT
とが入力信号ｅ_INに対して同相で動作し、（２３）と
（２５）式は、ｅ₁ とｅ₃ とが入力信号ｅ_INに対して逆
相で動作していることを示している。

【００１３】また、（２６）式は、演算増幅器ＯＰＡ₁
とＯＰＡ₃ とのオフセット電圧が各々の入力に接続され
たスイッチド・キャパシタＣ_r の２個と１個に比例し
て、フィルタ出力に対して負に働き、演算増幅器ＯＰＡ
₂ とＯＰＡ₄ とのオフセット電圧はスイッチド・キャパ
シタＣ_r の１個と２個に比例して、フィルタ出力に対し
て正に働いていることを示している。

【００１４】ここで、集積回路内の演算増幅器ＯＰＡ₁
〜ＯＰＡ₄ のオフセット電圧はほぼ同じであるため ｅ_off1＝ｅ_off2＝ｅ_off3＝ｅ_off4＝ｅ_off （13） ∴ ｅ_OUT ＝（１／２）ｅ_IN （27） つまり、演算増幅器ＯＰＡ₁ 〜ＯＰＡ₄ の持つオフセッ
ト電圧は、正に働くスイッチド・キャパシタＣ_r の３個
と負に働くスイッチド・キャパシタＣ_r の３個とが互い
にバランスしているため相殺されることを示している。

【００１５】図２は本発明の第２の実施例で、図１の回
路を変形し、信号入力のスイッチド・キャパシタＣ_r を
２個とし、演算増幅器ＯＰＡ₂ の入力部にスイッチＳＷ
₁₃，ＳＷ₁₄およびダミーのスイッチド・キャパシタＣ_r
一つを追加している。

【００１６】この回路の直流電圧に対する動作は、 ２（ｅ_off1−ｅ_IN）・Ｃ_r ＋（ｅ_off1−ｅ₁ ＋ｅ₂ ）・Ｃ_r ＝０ （28） （ｅ_off2−ｅ₁ ＋ｅ₃ ）・Ｃ_r ＋ｅ_off2・Ｃ_r ＝０ （29） （ｅ_off3−ｅ₂ ＋ｅ_OUT ）・Ｃ_r ＝０ （30） （ｅ_off4−ｅ₃ ）・Ｃ_r ＋（ｅ_off4−ｅ_OUT ）・Ｃ_r ＝０ （31） これより −ｅ₁ ＋ｅ₂ ＝２ｅ_IN−３ｅ_off1 （32） ｅ₁ −ｅ₃ ＝＋２ｅ_off2 （33） −ｅ₂ ＋ｅ_OUT ＝−ｅ_off3 （34） ｅ₃ ＋ｅ_OUT ＝＋２ｅ_off4 （35） ∴ ２ｅ₁ ＝−２ｅ_IN＋３ｅ_off1＋２ｅ_off2＋ｅ_off3＋２ｅ_off4 （36） ２ｅ₂ ＝＋２ｅ_IN−３ｅ_off1＋２ｅ_off2＋ｅ_off3＋２ｅ_off4 （37） ２ｅ₃ ＝−２ｅ_IN＋３ｅ_off1−２ｅ_off2−ｅ_off3＋２ｅ_off4 （38） ２ｅ_OUT ＝＋２ｅ_IN−３ｅ_off1＋２ｅ_off2−ｅ_off3＋２ｅ_off4 （39） （３７）と（３９）式はフィルタ回路内のｅ₂ とｅ_OUT
とが入力信号ｅ_INに対して同相で動作し、（３６）と
（３８）式はｅ₁ とｅ₃ とが入力信号ｅ_INに対して逆相
で動作していることを示している。

【００１７】また、（３９）式は演算増幅器ＯＰＡ₁ と
ＯＰＡ₃ とのオフセット電圧が各々の入力に接続された
スイッチド・キャパシタＣ_r の３個と１個に比例してフ
ィルタ出力に対して負に働き、演算増幅器ＯＰＡ₂ とＯ
ＰＡ₄ とのオフセット電圧は、スイッチド・キャパシタ
Ｃ_r の２個と２個に比例してフィルタ出力に対して正に
働いていることを示している。

【００１８】 ｅ_off1＝ｅ_off2＝ｅ_off3＝ｅ_off4＝ｅ_off （13） ｅ_OUT ＝＋ｅ_IN （40） つまり、演算増幅器ＯＰＡ₁ 〜ＯＰＡ₄ の持つオフセッ
ト電圧は、正に働くスイッチド・キャパシタＣ_r の４個
と、負に働くスイッチド・キャパシタＣ_r の４個とが互
いにバランスしているため相殺され、利得も１となるこ
とを示している。

【００１９】図３は、本発明の第３の実施例を示し、図
２に示す回路を変形し、スイッチＳＷ₁ の極性を逆にす
ることで、ｅ_OUT ＝−ｅ_INとし、スイッチＳＷ₂ をＳＷ
₄ と、スイッチＳＷ₁₄をＳＷ₆ とそれぞれ兼用し、スイ
ッチＳＷ₁₃を省略したものである。図２に示す回路と同
様に演算増幅器ＯＰＡ₁ 〜ＯＰＡ₄ の持つオフセット電
圧は相殺され、利得は−１となる。

【００２０】図４は、本発明の第４の実施例を示し、フ
ィルタ回路内のｅ₁ とｅ₂ とが入力信号ｅ_INに対して同
相で、入力信号ｅ_INに対してｅ₃ とｅ_OUT とが逆相で動
作する。

【００２１】従って、演算増幅器ＯＰＡ₁ とＯＰＡ₂ と
の入力に接続されたスイッチド・キャパシタＣ_r の２個
と２個（合計４個）は、フィルタ出力に対して負に働
き、演算増幅器ＯＰＡ₃ とＯＰＡ₄ との入力に接続され
たスイッチド・キャパシタＣ_rの２個と２個（合計４
個）はフィルタ出力に対して正に働き、オフセット電圧
は相殺される。なお、利得は−１である。

【００２２】以上、４次のリープフログ型スイッチド・
キャパシタ・フィルタについて説明したが、Ｎ次（Ｎは
２以上の整数）のリープフログ型スイッチド・キャパシ
タ・フィルタにおいても成り立つことは申すまでもな
い。

【００２３】なお、スイッチ回路ＳＷ₁ 〜ＳＷ₁₆はクロ
ック信号により極性切り替えされるアナログスイッチで
図１〜図５では時間ｔ＝０における極性を示している。

【００２４】スイッチド・キャパシタＣ_r はスイッチと
組み合わされ抵抗と等価に働く。

【００２５】キャパシタＣ₁ 〜Ｃ₄ はローパス・フィル
タの周波数特性を決定するもので、本発明で論じている
オフセット電圧には全く関与していない。

【００２６】ＯＰＡ₁ 〜ＯＰＡ₄ は演算増幅器で同一集
積回路内ではほぼ同じオフセット電圧となる。

【００２７】

【発明の効果】以上説明したように、集積回路化された
リープフログ型スイッチド・キャパシタ・フィルタに於
て、回路内部では、入力信号と同相及び逆相の混在で動
作するように構成し、Ｎ（Ｎは２以上の整数）個の演算
増幅器のオフセット電圧に起因する出力直流電圧誤差
を、前記スイッチド・キャパシタ・フィルタの出力に対
して正に働くダミー・キャパシタを含めた正スイッチド
・キャパシタ部と前記スイッチド・キャパシタ・フィル
タの出力に対して負に働くダミー・キャパシタを含めた
負スイッチド・キャパシタ部との容量バランスを取るこ
とにより、相殺したものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るスイッチド・キャ
パシタ・フィルタの回路図。

【図２】本発明の第２の実施例に係るスイッチド・キャ
パシタ・フィルタの回路図。

【図３】本発明の第３の実施例に係るスイッチド・キャ
パシタ・フィルタの回路図。

【図４】本発明の第４の実施例に係るスイッチド・キャ
パシタ・フィルタの回路図。

【図５】従来のリープフログ型スイッチド・キャパシタ
・フィルタの回路図。

【符号の説明】

Ｃ_r スイッチド・キャパシタ Ｃ₁ 〜Ｃ₄ キャパシタ ＯＰＡ₁ 〜ＯＰＡ₄ 演算増幅器 ｅ_IN フィルタの入力電圧 ｅ₁ 〜ｅ₃ 演算増幅器の出力電圧 ｅ_OUT フィルタの出力電圧

フロントページの続き (56)参考文献 特開 昭61−269511（ＪＰ，Ａ) 特開 昭61−208917（ＪＰ，Ａ) 特開 昭61−196612（ＪＰ，Ａ) 特開 昭59−92615（ＪＰ，Ａ) 特開 平２−283117（ＪＰ，Ａ) 特開 昭61−109313（ＪＰ，Ａ) 特公 平２−25565（ＪＰ，Ｂ２)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数の演算増幅器及び複数のスイッチド
   ・キャパシタ部を用いて構成されたスイッチド・キャパ
   シタ・フィルタにおいて、 前記複数のスイッチド・キャパシタ部は、前記複数の演
   算増幅器を前記フィルタの入力信号と同相及び逆相の混
   在で動作させるように、前記複数の演算増幅器に接続さ
   れ、 前記複数のスイッチド・キャパシタ部のうち、前記同相
   で動作している演算増幅器のオフセット電圧に起因する
   出力直流電圧誤差が前記フィルタの出力に対して正極性
   として働くように、前記同相で動作している演算増幅器
   に接続されている正スイッチド・キャパシタ部と、前記
   複数のスイッチド・キャパシタ部のうち、前記逆相で動
   作している演算増幅器のオフセット電圧に起因する出力
   直流電圧誤差が前記フィルタの出力に対して負極性とし
   て働くように、前記逆相で動作している演算増幅器に接
   続されている負スイッチド・キャパシタ部とは、前記複
   数の演算増幅器のオフセット電圧に起因する出力直流電
   圧誤差が前記フィルタの出力において相殺されるよう
   に、容量バランスが取られていることを特徴とするスイ
   ッチド・キャパシタ・フィルタ。
2. 【請求項２】 請求項１に記載のスイッチド・キャパシ
   タ・フィルタにおいて、 前記正スイッチド・キャパシタ部と前記負スイッチド・
   キャパシタ部との少なくとも一方は、前記複数の演算増
   幅器のオフセット電圧に起因する出力直流電圧誤差が前
   記フィルタの出力において相殺されるように、前記正ス
   イッチド・キャパシタ部と前記負スイッチド・キャパシ
   タ部との容量バランスをとるダミー・キャパシタを有す
   ることを特徴とするスイッチド・キャパシタ・フィル
   タ。