JP4347074B2

JP4347074B2 - アクティブフィルタ

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Description

本発明は、半導体集積回路素子内に形成された演算増幅器における帰還部の容量値を小さくすることが可能なアクティブフィルタに関するものである。

アナログ周波数フィルタは、通信、オーディオ、信号処理等に共通の基礎的要素である。アナログアクティブフィルタは、半導体集積回路において、能動素子である演算増幅器と、受動素子である、抵抗、キャパシタ、及びインダクタとによって実現される。

一般に、半導体におけるインダクタの集積化は、大きな容積を占めるので、実施されない。多くの種類のアクティブフィルタのうち、抵抗をスイッチ切替・キャパシタに置き換えられる時間サンプル動作のスイッチトキャパシタフィルタが、アナログ信号処理のアプリケーションに広く用いられている。スイッチトキャパシタフィルタは、フィルタの伝達関数がキャパシタ比率とサンプリング周波数とによって決定されるので、正確な特性を実現でき、このことが有利な点となっている。

連続時間信号処理において、ＲＣアクティブフィルタ、ＭＯＳＦＥＴ-Ｃフィルタ、及びGm-Cフィルタも、また、使用されている。これらを実現する際、回路またはフィルタ特性は、等価ＲＣ積と、抵抗の比率、及びキャパシタの比率に依存して変化する。

典型的なアナログフィルタ伝達関数H(s)は、いわゆる単極H₁(s)と２次(Biquad) H₂伝達関数との積で表される。ここでは、４次のバタワース応答を実施するローパスフィルタの具体例で考える。カスケードに接続された２個のバイクワッド部（バイクワッドセクション）が図４（ｂ）に示すフィルタを実現するために使用し得る。

なお、図４（ａ）は、バイクワッド部として実施されたアナログアクティブＲＣフィルタの構成を示す回路図である。図４（ｂ）の伝達関数H(s)は、１段目及び２段目のバイクワッド部の伝達関数をそれぞれH_２１(s)及びH_２２(s)とすると、次式のようになる。

上式の各抵抗値をそれぞれＲと仮定すると、上式は、次のように簡素化できる。

C_2jを各段の基準キャパシタとし、ｊ段の比率k_jを次のように定義する。

例えば、４次のローパスバタワース応答に対して、k₁＝15.36、及びk₂＝2.636という比率が求まる。

一般に、フィルタの次数が増加するほど、キャパシタ比率は増加する。他の例として、８次のバタワースフィルタに対して、最大キャパシタ比率はkmax＝59.1である。他方、キャパシタが占める面積を削減するために、約0.２ｐＦ以下となるような非常に小さいキャパシタはその値の制御が困難であるので、大きな比率は望ましくない。たとえば、８次フィルタの場合、搭載可能なキャパシタの最大値が5pF(C₁)に制限されていると仮定すると、C₂＝5pF/59.1（〜0.084pF）と、C₂はレイアウトの寄生容量のオーダになってしまうため、キャパシタ値の制御が困難となる。

米国特許4498063（特許文献１）は、スイッチトキャパシタフィルタ（図５参照）に必要な静電容量を減少させる技術を提案している。この米国特許は、抵抗分割を使用して、キャパシタ比率を減少させると述べている。

具体的には、米国特許4498063に述べられている回路（図５参照）は、抵抗分割 (R1とR2により入力電圧を分圧すること)を使用している。この抵抗分割は、入力信号を減衰させるものである。たとえば、抵抗分割が使用されていないとすると、回路の電圧利得は、入力信号をＶｉｎとし、出力信号をＶｏｕｔとし、フィードバックキャパシタ１９の静電容量をαＣとすると、次式のようになる。ここで、C’₄は抵抗分割を使用しない場合のC₄である。

抵抗分割を使用することによって、入力信号はファクタＫだけ減衰され、次式のようになる。

それゆえ、新キャパシタC₄＝C’₄/Kを用いると、同じ電圧利得が得られる。ただし、この場合、キャパシタC₄は、C’₄より大きな静電容量となる。

しかしながら、この技術は充分ではない。なぜなら、入力信号の減少がＳ／Ｎ比を低下させるからである。

米国特許4743872（特許文献２）においても、スイッチトキャパシタフィルタが改良され、３個のキャパシタ3a, 3b and 3cからなるＴ字型構成（図６参照）が使用され、これにより、削減された有効キャパシタンスC_Q を得ている。高抵抗値の抵抗８が上記３個のキャパシタの接続点の電位を決定する。

図６に示すように、米国特許4743872に開示された回路も、米国特許4498063と同様に、スイッチトキャパシタフィルタに関するものであり、それゆえ、スイッチ2a、2b、2c、及び2dを使用して動作する。スイッチトキャパシタフィルタゆえに、これらのスイッチは、キャパシタ3a、3b、及び3cをキャパシタとして振舞わせるのではなくて等価抵抗のように振舞わせる。

この技術の主たる欠点は、次のとおりである。すなわち、高抵抗が熱雑音をキャパシタに導入すると共に、キャパシタの切替にはフィルタのカットオフ周波数より遥かに大きなサンプリング周波数を必要とし、これによりスイッチングノイズ及び電力消費を増大させてしまう。
米国特許4498063（発行日：１９８５年２月５日）米国特許4743872（発行日：１９８８年５月１０日）

アナログ周波数フィルタは、通信、オーディオ、信号処理等に共通の基礎的要素である。たとえば、高次のアクティブＲＣフィルタの最新技術を実施するにあたっては、高いキャパシタ比率が問題となる。キャパシタ比率を減少させるために、上記従来技術は、抵抗分割器の使用に頼り（米国特許 4498063）、その結果、入力信号を減衰させ、無線トランシーバに使用された場合、Ｓ／Ｎ比が劣化するという問題を招く。

また、キャパシタ比率を減少させるために、上記他の従来技術では、高抵抗を介して基準電圧に接続点を接続させた状態で、スイッチトキャパシタ回路網を使用している（米国特許4743872）。その結果、上記高抵抗のゆえに、端子からのノイズをキャパシタに導入することとなると共に、キャパシタの切替（clocking）にはフィルタのカットオフ周波数より遥かに大きなサンプリング周波数が必要となる。これに伴って、スイッチングノイズ及び消費電力が増大してしまうという問題を招く。

本発明は、上記の問題点に鑑みてなされたものであり、その主たる目的は、半導体集積回路素子内に形成された演算増幅器における帰還部のキャパシタの容量を減少させることにある。

本発明に係るアクティブフィルタは、上記課題を解決するために、半導体集積回路素子内に形成された演算増幅器を備えたアクティブフィルタであって、上記演算増幅器の出力端子と反転入力端子または非反転入力端子との間に接続される容量素子は、複数の容量素子から構成されていることを特徴としている。

上記の発明によれば、アクティブフィルタは、半導体集積回路素子内に形成されており、演算増幅器を有している。この演算増幅器において、出力端子と反転入力端子との間、または出力端子と非反転入力端子との間に、容量素子が接続されている。

従来は、演算増幅器において、出力端子と反転入力端子との間、または出力端子と非反転入力端子との間には、唯一個の容量素子が設けられ、キャパシタ比率を減少させる等のゆえに、この容量素子の静電容量を小さくすることが必要とされていた。

静電容量を小さくすることには限界がある。たとえば、従来は、抵抗分割器を使用して入力信号を減衰させていた。しかし、この場合、Ｓ／Ｎ比が劣化してしまうという問題を招く。あるいは、高抵抗を介して基準電圧に接続点を接続させた状態で、スイッチトキャパシタ回路網を使用することも提案されている。しかし、この場合も、スイッチングノイズ及び消費電力が増大するという問題を招く。

そこで、上記の発明によれば、出力端子と反転入力端子との間、または出力端子と非反転入力端子との間に、複数の容量素子が接続されている。複数の容量素子を接続することによって、合成容量を小さくすることが可能となる。このように、標準処理を使用して実現され、特別な技術又は集積回路プロセスの修正を必要とすることなく、しかも、Ｓ／Ｎ比が劣化や、スイッチングノイズ及び消費電力が増大を招くことなく、演算増幅器における帰還部の容量値を確実に小さくすることが可能となる。また、上記キャパシタ比率を小さくすることも可能となる。

上記複数の容量素子は、Ｔ字型に接続されていることが好ましい。これにより、合成容量を確実に小さくできる。

上記複数の容量素子は、第１〜第３キャパシタであり、第１及び第２キャパシタは前記出力端子と前記反転入力端子または前記非反転入力端子との間に直列に接続されると共に、上記第３キャパシタは上記第１及び第２キャパシタの接続点とグランドとの間に接続されることによって、上記Ｔ字型の接続を実現することが好ましい。

上記第３キャパシタと並列にスイッチ手段が接続されていることが好ましい。この場合、スイッチ手段を閉状態にすることによって、Ｔ字型に接続されたキャパシタの接続点（フローティング点）は、スイッチ手段を介してグランドに接続されることになり、接続点に蓄積された電荷を除去（放電）することが可能となる。これにより、常に、迅速且つ正確なフィルタ処理が可能となる。

上記第１及び第２キャパシタは、前記出力端子と前記反転入力端子との間に直列に接続され、入力端子と前記出力端子との間に直列に接続された第１及び第２抵抗と、上記第１及び第２抵抗の接続点と前記反転入力端子との間に設けられた第３抵抗と、上記第１及び第３抵抗の接続点とグランドとの間に設けられた第４キャパシタとを備えるように構成することによって高精度なバイクワッドローパスフィルタを実現できる。

この場合、第３キャパシタの容量を大きく設定して第１〜第３キャパシタの合成容量を確実に小さくできるので、キャパシタ比率(＝第４キャパシタの容量／第１〜第３キャパシタの合成容量)の拡大を確実に抑制できる。

前記第１及び第２キャパシタは、前記演算増幅器の出力端子と反転入力端子との間に直列に接続され、入力端子と前記反転入力端子との間に接続された第１抵抗と、前記出力端子と前記反転入力端子との間に接続された第２抵抗とを備えるように構成することによって、高精度の積分回路を実現できる。

上記Ｔ字型に接続されている第１〜第３キャパシタにおいて、第１及び第２キャパシタは容量値が等しく、前記第３キャパシタは前記第１キャパシタの容量値を所定倍したものであることが好ましい。これにより、アクティブフィルタの設計が容易に且つ正確に且つ短時間で行える。

上記バイクワッドローパスフィルタと、少なくとも１個の上記積分回路とをカスケードに接続することによって、高精度なｎ次（ｎ：２以上の整数）のローパスフィルタを実現できる。

本発明に係るアクティブフィルタは、以上のように、演算増幅器の出力端子と反転入力端子または非反転入力端子との間に複数の容量素子が接続された構成を有している。

それゆえ、演算増幅器における帰還部の容量値を小さくすることができるという効果を奏する。

上記第１及び第２キャパシタは、前記出力端子と前記反転入力端子との間に直列に接続され、入力端子と前記出力端子との間に直列に接続された第１及び第２抵抗と、上記第１及び第２抵抗の接続点と前記反転入力端子との間に設けられた第３抵抗と、上記第１及び第３抵抗の接続点とグランドとの間に設けられた第４キャパシタとを備えるように構成することによってバイクワッドローパスフィルタを実現できる。

この場合、第３キャパシタの容量を大きく設定して第１〜第３キャパシタの合成容量を確実に小さくできる。それゆえ、キャパシタ比率(＝第４キャパシタの容量／第１〜第３キャパシタの合成容量)の拡大を確実に抑制できるという効果を併せて奏する。

本発明の一実施形態について図１ないし図３に基づいて説明すると以下のとおりである。

本発明のアクティブフィルタの主概念は、積分回路に適用された図１に示されている。この積分回路は、図１に示すように、演算増幅器１、抵抗２、及び複数のキャパシタ３〜５からなり、アナログ入力信号Ｖｉｎが入力される入力端子と、出力信号Ｖｏが出力される出力端子とを備えている。

上記の積分回路において、アナログ入力信号Ｖｉｎが入力される入力端子と、演算増幅器１の反転入力端子との間に上記抵抗２(抵抗値：Ｒ)が設けられている。演算増幅器１の反転入力端子と出力端子との間にはＴ字型に接続された上記複数のキャパシタ３〜５が設けられている。

演算増幅器１の抵抗２及びキャパシタ３〜５は、積分回路の周波数応答（伝達関数とも呼ばれ、Ｖｏ／Ｖｉｎで定義される）を決定できるように、たとえば、以下のように接続されている。

より具体的には、演算増幅器１の反転入力端子と出力端子との間に、キャパシタ３（静電容量：Ｃ）とキャパシタ４（静電容量：Ｃ）とが直列に接続されている。キャパシタ３とキャパシタ４との接続点と、グランドとの間に、キャパシタ５（静電容量：αＣ）が設けられている。

上記積分回路の帰還部（反転入力端子と出力端子との間）の有効静電容量Ｃ_ｅｆｆは、Ｃ_ｅｆｆ＝Ｃ／（２＋α）と表すことができる。つまり、帰還部の有効静電容量(合成容量)は、αという大きな値を使用して、小さな等価静電容量を実現し得ることを意味している。

ここで、上記有効静電容量Ｃ_ｅｆｆは、次のようにして求められる。

すなわち、図１において、トランジスタＭがオフ状態にあるとすると、入力端子から抵抗２へ流れる電流は、キャパシタ３に流れる電流と同じであり、この電流は、キャパシタ４及び５へ分流する。

演算増幅器の帰還部（出力端子と反転入力端子との間）のキャパシタＣ_ｆ（＝Ｃ_ｅｆｆ）を備えた積分器の伝達関数は、次式のようになる。

上記式より、Ｃ_ｅｆｆ＝Ｃ／（２＋α）が導出できる。

上記キャパシタ５と並列にＭＯＳ電界効果型トランジスタ６が更に設けられている。ＭＯＳトランジスタ６は、積分回路が通常に動作しているときにはオフ（開状態）している。このＭＯＳ電界効果型トランジスタ６をオンさせると、Ｔ字型に接続されたキャパシタ３〜５の接続点（フローティング点）Ｖｘは、ＭＯＳ電界効果型トランジスタ６を介してグランドに接続される。このように、ＭＯＳ電界効果型トランジスタ６を所定のタイミングでオンすることによって、フローティング点に蓄積された電荷を確実に除去することが可能となる。

上記所定のタイミングとして、例えば、積分回路が通常動作モードに設定される前に、短いリセットパルス(φ)がＭＯＳ電界効果型トランジスタ６のゲートに印加され、接続点Ｖｘをグランドレベルにリセットすることを挙げ得る。

ここで、上記積分回路を構成の主要部とするアクティブフィルタ（バイクワッドローパスフィルタ）を図２を参照しながら説明する。図２は、半導体集積回路において実現されるキャパシタ素子の比率（キャパシタ比率＝（入力部の静電容量としてとり得る値の中で最大のもの）÷（帰還部の静電容量としてとり得る値の中で最小のもの））を低減することが可能な構成例を示している。

図２の構成によれば、バイクワッドローパスフィルタにおいて、図１の積分回路の構成と同様に、演算増幅器１１の帰還部に、３個のキャパシタ１３〜１５（キャパシタ１３及び１４の静電容量はＣであり、キャパシタ１５の静電容量はαＣ）がＴ字型接続されて実施されている。

キャパシタ１３〜１５（フィードバックキャパシタ）は、Ｔ字型接続の（キャパシタ１３〜１５の接続点）Ｖｘは、ＭＯＳ電界効果型トランジスタ１６を介してグランドに接続されている。ＭＯＳ電界効果型トランジスタ１６は、所定のタイミングでオンし、フローティング点に蓄積された（最後の）電荷を除去することが可能である。アクティブフィルタの通常動作の間、ＭＯＳ電界効果型トランジスタ６はオフ状態にある。

図２のアクティブフィルタは、唯一の演算増幅器１１、抵抗１８（抵抗値：Ｒ１）、抵抗１９（抵抗値：Ｒ２）、抵抗１２（抵抗値：Ｒ３）、及び複数のキャパシタ１３〜１５を備え、次式で示す２次伝達関数を有する。

上記２次伝達関数式において、s＝jwは複素周波数であり、Ｋはゲイン、woはカットオフ周波数、Ｑは回路のクオリティファクタを表す。

上記演算増幅器１１は、２入力端子（反転入力端子と非反転入力端子）と１出力端子を有している。抵抗１８・１９は、アクティブフィルタのゲインＫを設定する。抵抗１８と抵抗１２とは、入力端子Ｖｉｎと演算増幅器１１の反転入力端子との間に直列に接続されている。上記抵抗１９は、上記出力端子と、抵抗１８と抵抗１２の接続点との間に接続されている。

上記キャパシタ１７（静電容量：Ｃ１）は、抵抗１８と抵抗１２の接続点とグランドとの間に接続されている。演算増幅器１１の各抵抗及びキャパシタ１３〜１５は、アクティブフィルタの周波数応答を決定できるように、たとえば、下記に説明するようにＴ字型接続されている。

具体的には、演算増幅器１１の反転入力端子と出力端子との間に、キャパシタ１３（静電容量：Ｃ）とキャパシタ１４（静電容量：Ｃ）とが直列に接続されている。キャパシタ１３とキャパシタ１４との接続点（Ｖｘ）と、グランドとの間に、キャパシタ１５（静電容量：αＣ）が設けられている。

帰還部（演算増幅器１１の反転入力端子と出力端子との間）の有効静電容量Ｃ_ｅｆｆは、Ｃ_ｅｆｆ＝Ｃ／（２＋α）と表すことができ、帰還部の有効静電容量(合成容量)を、αという大きな値を使用して、小さな等価静電容量で実現し得る。

ＭＯＳ電界効果型トランジスタ１６は、上記キャパシタネットワークのキャパシタ１５と並列に接続されている。このＭＯＳ電界効果型トランジスタ１６のドレインは上記接続点に接続され、ソースは上記グランドに接続され、ゲートにはパルス電圧が印加される。

上記ローパスアクティブフィルタの伝達関数は次式で表される。

上記ゲインＫは、上記抵抗１９（Ｒ２）及び抵抗１８（Ｒ１）の比によって決定される（Ｋ＝Ｒ２／Ｒ１）。

上記のローパスアクティブフィルタは、上記Ｔ字型接続のキャパシタネットワークのキャパシタ１５に並列に接続されたＭＯＳ電界効果型トランジスタ１６を有しており、そのドレインは上記接続点Ｖｘに接続され、ソースはグランドに接続され、ゲートにはパルス電圧が印加されるようになっている。上記ＭＯＳ電界効果型トランジスタ１６は、ローパスアクティブフィルタが非動作のときにオンし、上記ローパスアクティブフィルタが通常動作モード時にオフする。

ここで図２のローパスアクティブフィルタにおいて、抵抗１２を短絡（Ｒ３＝０）し、且つ、キャパシタ１７を取り除くと（Ｃ１＝０）、次式の伝達関数を持った、一般の１次リーキィ積分回路を構成する事ができる。

従って、任意のｎ次のローパスアクティブフィルタは、上記の１次リーキィ積分回路（１次伝達関数部）と、図２に示すローパスアクティブフィルタ(２次伝達関数部)を複数個とをカスケード接続にすることによって実現できる。

ここで、アクティブＲＣフィルタの基本的な基礎的要素、つまりキャパシタ分割技術を使用した図２のバイクワッド回路の伝達関数を再度示す。

図１に示す積分回路の場合と同様に、図２に示すアクティブフィルタにおいて、フィルタの通常動作の間中、ＭＯＳ電界効果型トランジスタ１６はオフし、アクティブフィルタが通常動作モードに設定される前に、短いリセットパルス(φ)をＭＯＳ電界効果型トランジスタ１６のゲートに印加し、上記接続点Ｖｘをグランドレベルにリセットするようにしている。

上記説明においては、本発明の回路技術がアクティブローパスフィルタや積分回路に適用された場合について説明したが、本発明はこれに限定されるものではない。回路技術に精通する者にとっては、次のことは自明であり、言うまでもない。すなわち、上記技術は、ＭＯＳＦＥＴ-Ｃ、Gm-C、スイッチトキャパシタ等の他のタイプのフィルタにも使用し得るものであり、上記技術が周波数フィルタに限定されず、例えば増幅器、ゲイン可変増幅器、サンプル・ホールド回路等にも適用できる。

回路技術記載の目的のために、本発明のアクティブフィルタを無線トランシーバのチャンネル選択フィルタにおいて使用される８次ローパスバタワースフィルタに適用した場合について、図３を参照しながら、以下に説明する。

この８次ローパスバタワースフィルタは、−３ｄＢカットオフ周波数ｆｃが７ＭＨｚであり、図４に示す基本的なバイクワッド部が用いられている。図３の構成においては、４個のバイクワッド部がカスケードに接続されている。

説明の便宜上、４つのバイクワッド部は全て同じ抵抗値を有しているとする。つまり、図３中の抵抗Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４の抵抗値をそれぞれＲとする。また、図３中、キャパシタＣ１１〜Ｃ１４をＣ_１で表し、Ｃ２１〜Ｃ２４をＣ_２で表し、このＣ２１は１段目の帰還部の有効静電容量(合成容量)とする。

表１は、Ｒ＝１０ｋΩのときの各バイクワッド部の決定された静電容量値をまとめたものである。なお、表１中、１段目〜４段目は、図３のバイクワッド部の１段目〜４段目をそれぞれ表している。

表１の結果が示すように、１段目のバイクワッド部は、59.1のキャパシタ比率ｋ（＝Ｃ_１／Ｃ_２＝５９.１）を有しており、キャパシタＣ２１の最小静電容量は0.296pFである。

制御可能(製造可能)とするため、及び寄生容量の影響を減少させるために、最小静電容量Ｃｕとしては0.5pFが選択される。一方、フィルタ設計における２次的考察によれば、演算増幅器によって駆動される最大静電容量は10pFよりも小さくなければならない。

それゆえ、C₁＝17.5pFである１段目のバイクワッド部は、抵抗値（Ｒ）を変更することによって設計変更しなければならない。そこで、R＝20ｋΩを使用することによって、１段目のバイクワッド部のみが変化し、表２中の各値となる。

１段目のバイクワッド部のキャパシタＣ２１は0.148pFであり、これは上記の最小静電容量Cu＝0.5pFよりも小さい。１段目のバイクワッド部は、図２に示すような構成を使用している。８次ローパスバタワースフィルタの最終的な回路構成を図３に示す。

１段目の帰還部のキャパシタC₂＝0.148 pFは、実際には、C＝Cu＝0.5pF（Ｃ：キャパシタ１３・１４の静電容量値）、及びα＝1.38として実施される。なお、αの値は、Ｃeff＝C₂＝Ｃ／（２＋α）において、Ｃeff＝0.148、及びＣ＝0.5pFを代入することによって、α＝1.38が得られる。

初期設計において１段目のバイクワッド部のトータルキャパシタンスは、17.796pF（＝C₁+C₂＝17.5.pF+0.296pF）であったのに対して、図２の構成の帰還部（キャパシタ分割回路、すなわちＴ字型接続されたキャパシタ）を使用する本発明に係る新設計においては、トータルキャパシタンスは、8.898pF（＝C₁+C₂＝8.75pF+0.148pF）である。

エリアに比例する静電容量の合計は、(8.75pF+2x0.5pF+1.38x0.5pF)＝10.44pFとなり、これは、表１の初期設計の容量（＝17.796pF）の0.586倍（＝10.44pF／17.796pF）ゆえ、静電容量エリア（キャパシタの占める面積）がほぼ４１％も削減できる。

上記説明は、キャパシタエリアが５０％未満削減可能な場合についてのものである。ここで、キャパシタエリアが５０％を超えて削減可能な場合について説明する。

以上は、図３の１段目のバイクワッド部において各抵抗がＲ＝２０ｋΩの場合に表２のような結果が得られことを説明しているが、たとえば、各抵抗をＲ＝３０ｋΩにすると、表３の結果が得られ、キャパシタエリアを５０％を超えて削減することが可能となる。

図３に示す１段目のバイクワッド部における帰還部のキャパシタC₂＝0.099pFは、実際には、C＝Cu＝0.5pF（Ｃ：キャパシタ１３・１４の静電容量値）、及びα＝3.05として実施される。なお、αの値は、Ｃeff＝C₂＝Ｃ／（２＋α）において、Ｃeff＝0.099、及びＣ＝0.5pFを代入することによって、α＝3.05が得られる。

このように、キャパシタC₂＝0.099pFを、Ｃ＝0.5pF、及びα＝3.05のＴ字型接続を使用して実現すると、バイクワッド部の合計容量（トータルキャパシタンス）は、(5.83pF + 0.099pF)＝5.929pFで表され、エリアに比例する静電容量の合計は、(5.83pF + 2x0.5pF + 3.05x0.5pF)＝ 8.355pFとなり、これは、表１の初期設計の容量（＝17.796pF）の0.469倍となり、約５３％キャパシタエリアを削減できる。

本発明によれば、以上のように、半導体集積回路（ＩＣ）チップの中に、演算増幅器（オペアンプ）を用いたアクティブフィルタを形成する場合の、フィルタ特性を決定するコンデンサー（キャパシタ、容量素子）を、通常の技術レベルでは実現不可能な、微小な容量値を得、キャパシタエリアを大幅に削減することが可能となる。

例えば、アナログＲＣフィルタを形成する場合、入力部と帰還部（出力部から入力部への）とで２つのコンデンサーが必要であり、フィルタ特性はこの２つの容量値の比率で決まる。つまり、フィルタ特性を上げる為にはこの比率を上げる必要があり、そのためには一方（帰還部）の容量値をできるだけ小さくすれば良いわけであるが、実際問題として加工時のバラツキ等を考慮すると、容量素子のサイズを小さくすればするほど、比率のバラツキはとてつもなく大きくなってしまい、特性自体が不安定で使い物にならなくなる。

そこで、本発明においては、この様なＩＣのフィルタ回路部に用いられる、微小な容量値を実現するために、複数のコンデンサーを合成するようにして従来よりも容量値が小さくて、かつ安定した値が得られるようにしている。本発明の構成によって、ＩＣチップの中に、通常よりも小さくかつ安定した容量素子を形成できるようになり、その結果、優れた特性の（言い換えれば容量比の大きな、２つのコンデンサーによる）フィルタを実現できる。

本実施の形態では、３つのコンデンサーをＴ字型に結線することで、上記目的を達成しているが、たとえば、シリーズ接続等の他の接続によっても同様の効果を奏することができる場合がある。

このようなキャパシタの合成は、図１に示すような、単にキャパシタを演算増幅器の帰還部に用いるだけの回路にも適用できる。図１の場合、小さくて安定した容量値を得ることが可能となる。勿論、一般的なＲＣフィルタだけでなく、近年多用されているスイッチトキャパシタフィルタ等にも適用できる。

以上から明らかなように、本願発明によれば、半導体集積回路内のアナログの連続時間アクティブフィルタの実現によって、次のような効果を奏する。すなわち、半導体集積回路のフィルタエリアを５０％以上までも削減することが可能となる。標準処理を使用して実現され、特別な技術又は集積回路プロセスの修正を必要とすることなく、しかも、Ｓ／Ｎ比が劣化や、スイッチングノイズ及び消費電力が増大を招来することを回避できる。演算増幅器における帰還部の容量値を小さくすることが可能となる。アクティブフィルタのキャパシタ比率を小さくすることも可能となる。アクティブフィルタの動作周波数を高くすることが可能である。加えて、キャパシタが削減されるので、同一の動作周波数に対して、演算増幅器の直流バイアス電流を低減できる。

なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的手段に含まれる。

本発明は、標準処理を使用して実現され、特別な技術又は集積回路プロセスの修正を必要とすることなく、しかも、Ｓ／Ｎ比が劣化や、スイッチングノイズ及び消費電力が増大を招くことなく、演算増幅器における帰還部の容量値を小さくすることが可能であり、演算増幅器を用いた連続型あるいはスイッチトキャパシタ型のアクティブフィルタ等のフィルタ技術に適用できる。

本発明のアクティブフィルタを適用した積分回路の構成を示す回路図である。本発明のアクティブフィルタの構成例を示す回路図である。本発明のアクティブフィルタの他の構成例を示す回路図である。本発明と従来技術の双方を説明するものであり、（ａ）はバイクワッド構成のアナログアクティブＲＣフィルタの構成を示す回路図であり、（ｂ）は（ａ）の構成を２段カスケードに接続して４次のローパスフィルタを実現したものの回路図である。従来技術を示すものであり、抵抗分割によりキャパシタを減少させる構成を示す回路図である。キャパシタを減少させる従来の他の構成を示す回路図である。

符号の説明

１演算増幅器
２抵抗
３キャパシタ
４キャパシタ
５キャパシタ
６ＭＯＳ電界効果型トランジスタ
１１演算増幅器
１２抵抗
１３キャパシタ
１４キャパシタ
１５キャパシタ
１６ＭＯＳ電界効果型トランジスタ

Claims

半導体集積回路素子内に形成された演算増幅器を備えたアクティブフィルタであって、
上記演算増幅器の出力端子と反転入力端子または非反転入力端子との間に接続される容量素子は、複数の容量素子から構成されており、
前記複数の容量素子はＴ字型に接続されており、
前記複数の容量素子は第１〜第３キャパシタであり、第１及び第２キャパシタは前記出力端子と前記反転入力端子または前記非反転入力端子との間に直列に接続されると共に、上記第３キャパシタは上記第１及び第２キャパシタの接続点とグランドとの間に接続されており、
前記第３キャパシタと並列にスイッチ手段が接続されていることを特徴とするアクティブフィルタ。
前記第１及び第２キャパシタは、前記出力端子と前記反転入力端子との間に直列に接続され、
入力端子と前記出力端子との間に直列に接続された第１及び第２抵抗と、
上記第１及び第２抵抗の接続点と前記反転入力端子との間に設けられた第３抵抗と、
上記第１及び第３抵抗の接続点とグランドとの間に設けられた第４キャパシタとを備えていることを特徴とする請求項１に記載のアクティブフィルタ。
前記第１及び第２キャパシタは、前記出力端子と前記反転入力端子との間に直列に接続され、
入力端子と前記反転入力端子との間に接続された第１抵抗と、
前記出力端子と前記反転入力端子との間に接続された第２抵抗とを備えていることを特徴とする請求項１に記載のアクティブフィルタ。
前記第１及び第２キャパシタは容量値が等しく、前記第３キャパシタは前記第１キャパシタの容量値を所定倍したものであることを特徴とする請求項１又は２に記載のアクティブフィルタ。
請求項２に記載のアクティブフィルタと、請求項３に記載のアクティブフィルタを少なくとも１個とをカスケードに接続したことを特徴とするアクティブフィルタ。