JP6496925B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、絶縁ゲート型半導体装置として、例えば、おもて面素子構造にトレンチゲート構造を採用した絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が公知である。以下に、従来のトレンチゲート構造のＩＧＢＴ（以下、トレンチＩＧＢＴとする）の製造方法について、例えば、半導体基板の両面に金属電極を有する縦型のトレンチＩＧＢＴを例に説明する。

図１１，１２は、従来の半導体装置の製造途中の断面構造を示す断面図である。図１１，１２では、トレンチゲート型ＩＧＢＴの活性領域のみを図示し、活性領域を囲むように形成される耐圧構造部は図示を省略する（以下、図１，４〜９，１３〜１５においても同様に活性領域のみを図示する）。活性領域とは、半導体装置のオン時に電流が流れる領域である。耐圧構造部とは、半導体装置を構成するｐｎ接合表面の電界強度を緩和し、所望の耐圧を実現する構造部である。

まず、図１１に示すように、一般的な製造工程によって、ドリフト領域１となる半導体基板の活性領域のおもて面に、ゲート電極２、ゲート絶縁膜３、チャネル領域４およびソース領域５などのトレンチＩＧＢＴのおもて面素子構造を形成する。このとき、活性領域にトレンチＩＧＢＴのおもて面素子構造を形成するとともに、活性領域を囲むように耐圧構造部のおもて面素子構造（不図示）を形成する。つぎに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法によって、半導体基板のおもて面の表面に層間絶縁膜１０７を形成する。

つぎに、フォトリソグラフィによって、層間絶縁膜１０７にコンタクトホール１１１を形成する。これにより、コンタクトホール１１１には、ソース領域５が設けられているチャネル領域４と、このチャネル領域４に設けられたソース領域５の一部とが露出される。コンタクトホール１１１は、後の工程で半導体基板のおもて面に形成される金属電極層をチャネル領域４およびソース領域５に接続させるための開口部である。

つぎに、図１２に示すように、スパッタリングによって、層間絶縁膜１０７の表面に、
例えば、アルミニウム（Ａｌ）等からなる金属電極層１０８を堆積する。これにより、金
属電極層１０８は、コンタクトホール１１１内に埋め込まれ、コンタクトホール１１１を
通してチャネル領域４およびソース領域５に接続される。つぎに、フォトリソグラフィに
よって金属電極層１０８をパターニングした後、金属電極層１０８の安定した接合性や良
好な電気的特性を得るために熱アニール処理を行う。

つぎに、半導体基板のおもて面にパッシベーション膜（不図示）を形成する。つぎに、フォトリソグラフィによってパッシベーション膜をパターニングし、金属電極層１０８を露出させる。つぎに、金属電極層１０８の表面に金属めっき層を形成するための前処理およびジンケート処理を行った後、無電解めっき法によって、金属電極層１０８の表面に金属めっき層（不図示）を形成する。その後、半導体基板の裏面に、図示省略するコレクタ領域や裏面電極を形成することで縦型のトレンチＩＧＢＴが完成する。

このように半導体基板のおもて面に金属電極層を有する半導体装置の製造方法として、半導体基板上に積層した酸化膜上にレジストによってパターンを形成した後、等方性ドライエッチングにより酸化膜の途中までエッチングし、さらに異方性ドライエッチングにより半導体基板に達するまでエッチングすることによりコンタクトホールを形成し、コンタクトホール上にアルミニウムを順次積層してアルミニウム電極を形成し、さらにこのアルミニウム電極上にオーバーコート膜５を形成する方法が提案されている（例えば、下記特許文献１参照。）。

特開２００３−１５２０７５号公報

しかしながら、本発明者が鋭意研究を重ねた結果、上述した従来の技術では、次のような問題が生じることが新たに判明した。図１３〜１５は、従来の半導体装置の製造途中の断面構造を示す断面図である。図１３〜１５は、図１２に続く製造工程における半導体装置の断面構造である。上述した従来の半導体装置の製造方法では、層間絶縁膜１０７とコンタクトホール１１１に露出する半導体基板との間に、層間絶縁膜１０７の厚さと同じ寸法の段差が生じる。

層間絶縁膜１０７の厚さが例えば０．５μｍ以上と厚い場合、層間絶縁膜１０７とコンタクトホール１１１に露出する半導体基板との間に生じる段差が大きくなり、層間絶縁膜１０７のステップカバレッジが悪くなる。このため、スパッタリングによって金属電極層１０８を形成するときに、コンタクトホール１１１の側壁での金属電極層１０８の成長が遅くなる。これにより、図１２に示すように、金属電極層１０８に局所的にボイド１１２が形成される。ボイド１１２とは、金属電極層１０８の表面に生じる凹部や金属電極層１０８内部に生じる空洞である。図１２では、金属電極層１０８の表面に生じた凹部を図示する。

金属電極層１０８にボイド１１２が発生した場合、金属電極層１０８のパターニングに用いるレジストマスクがボイド１１２内に入り込んでしまう。ボイド１１２内に入り込んだレジストは、灰化処理（アッシング）を行っても除去することができない。このため、図１３に示すように、ボイド１１２内に有機系の残渣１１３が残ってしまう。ボイド１１２内に残った残渣１１３は金属電極層１０８のパターン形成後の熱アニール処理によって炭化する。そして、図１４に示すように、炭化した残渣１１４は、金属電極層１０８のボイド１１２周辺の表面に付着する。

金属電極層１０８のパターン形成後に金属電極層１０８表面に形成されるパッシベーション膜の残渣も、レジストの残渣１１４と同様に金属電極層１０８表面に残ってしまう。このように残渣１１４が金属電極層１０８表面に残ってしまった場合、図１５に示すように、金属電極層１０８表面の残渣１１４が付着した部分には、金属めっき層１０９が形成されない。このため、金属めっき層１０９とワイヤ（不図示）とをはんだ接合するときに、金属電極層１０８表面の、金属めっき層１０９に覆われていない部分にはんだが達してしまい、半導体装置が破壊に至る虞がある。

金属めっき層１０９を形成せずに金属電極層１０８とワイヤとを直接はんだ接合する場合（不図示）においても、金属電極層１０８表面に残る有機系の残渣１１４によって電気的特性が劣化する。例えば、金属電極層１０８表面に残る有機系の残渣１１４によって金属電極層１０８とワイヤとの接合強度が低下する。そこで、金属電極層１０８のステップカバレッジを改善してボイド１１２の発生を抑えることで残渣１１４の発生を回避することが考えられる。しかしながら、この場合、次のような問題が生じる。

ボイド１１２の発生を抑えることができる程度に金属電極層１０８のステップカバレッジを改善させる方法として、例えば、半導体基板の温度を上げた状態で、スパッタリングによって半導体基板のおもて面に金属電極層１０８を堆積する方法が挙げられる。しかし、シリコン（Ｓｉ）からなる半導体基板表面にバリア膜を介さずにアルミニウム等からなる金属電極層１０８を形成する場合、半導体基板と金属電極層１０８とが直接接触する。

このため、半導体基板の温度を上げると、半導体基板にアロイスパイクが生じたり、半導体基板と金属電極層１０８との界面にシリコンが析出しコンタクト抵抗が増加してしまう。このような、アロイスパイクやシリコン析出によるコンタクト抵抗増加を回避するために、金属電極層１０８のリフロー効果を期待することができる４００℃以上に半導体基板の温度を上げることができない。上述したような問題は、金属電極層１０８の内部にボイドが発生した場合においても同様に生じる。その理由は、例えば、金属電極層１０８表面に金属めっき層１０９をめっきするための前処理などで、金属電極層１０８の表面層が除去され、金属電極層１０８の内部のボイドが金属電極層１０８表面にあらわれる虞があるからである。

また、上述した特許文献１に示す技術には、金属電極層のステップカバレッジを改善するための方法が提案されているが、コンタクトホールの形状と層間絶縁膜の厚さとの関係については開示されていない。金属電極層に発生するボイドについて言及されていないため、金属電極層にボイドが発生した場合、上述した問題が発生する虞がある。

この発明は、上述した従来技術による問題点を解消するため、信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の半導体基板のおもて面の表面層に設けられた第２導電型半導体領域と、前記第２導電型半導体領域を貫通し前記半導体基板からなる第１導電型半導体領域に達するトレンチと、前記トレンチの内部にゲート絶縁膜を介して埋め込まれた第１電極と、前記第２導電型半導体領域の前記第１導電型半導体領域に接する面に対して反対側の面に設けられた層間絶縁膜と、前記層間絶縁膜の表面上に設けられ、当該層間絶縁膜に設けられたコンタクトホール内に埋め込まれた第２電極と、を備え、前記コンタクトホールは、前記層間絶縁膜と前記第２電極との界面側の、前記トレンチが並ぶ方向の第１開口幅が、前記半導体基板側の当該トレンチが並ぶ方向の第２開口幅よりも広い第１開口部と、前記第１開口部の前記半導体基板側に連結され、前記半導体基板のおもて面を露出する第２開口部と、を有し、前記層間絶縁膜の厚さが、前記第１開口部の前記第１開口幅の０．２８倍以下である。

また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜の厚さが、０．５μｍ以上で、かつ、前記第１開口部の前記第２開口幅の０．６倍以上である。

また、この発明にかかる半導体装置は、上述した発明において、前記コンタクトホールは矩形状の平面形状を有し、複数の前記コンタクトホールが、前記トレンチが並ぶ方向および当該トレンチが並ぶ方向と直交する方向にマトリクス状に配置されている。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチが並ぶ方向に沿って並列な複数の前記コンタクトホールが、当該トレンチが並ぶ方向と直交する方向に延びるストライプ状に配置されている。

また、この発明にかかる半導体装置は、上述した発明において、前記第２電極は、アルミニウムを主成分とする材料でできていて、且つ、厚さが２μｍ以上であり、前記第２電極の表面は、無電解めっきが施されている。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の半導体基板のおもて面の表面層に、第２導電型半導体領域を形成する工程と、前記第２導電型半導体領域を貫通し前記半導体基板からなる第１導電型半導体領域に達するトレンチを形成する工程と、前記トレンチの内部にゲート絶縁膜を介して第１電極を埋め込む工程と、前記第２導電型半導体領域の表面に、層間絶縁膜を形成する工程と、前記層間絶縁膜の表面にレジストを形成し、前記レジストを選択的に開口する工程と、前記レジストをマスクとして等方性エッチングを行い、前記層間絶縁膜に、前記トレンチが並ぶ方向の開口幅が前記半導体基板側に向かって狭まる第１開口部を形成する工程と、前記レジストをマスクとして異方性エッチングを行い、前記層間絶縁膜に、前記第１開口部に連結され、かつ前記半導体基板のおもて面を露出する第２開口部を形成する工程と、前記層間絶縁膜上に第２電極を形成すると共に、前記第１開口部および前記第２開口部に前記第２電極を埋め込む工程と、を含み、前記層間絶縁膜の厚さを、前記第１開口部の、前記トレンチが並ぶ方向の第１開口幅の０．２８倍以下に形成する。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記層間絶縁膜の厚さを、０．５μｍ以上で、かつ、前記第２開口部の、前記トレンチが並ぶ方向の第２開口幅の０．６倍以上に形成する。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記レジストを、前記トレンチが並ぶ方向および当該トレンチが並ぶ方向と直交する方向にマトリクス状に複数開口する。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記レジストを、前記トレンチが並ぶ方向と直交する方向に延びるストライプ状に開口する。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、アルミニウムを主成分とする材料で前記第２電極を形成すると共に、該第２電極の厚さを２μｍ以上に形成し、無電解めっき処理により前記第２電極の表面に無電解めっきを施す工程をさらに含む。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、無電解めっき処理により前記第２電極の表面に無電解めっきを施す工程をさらに含むことを特徴とする。

上述した発明によれば、層間絶縁膜とコンタクトホールに露出する半導体基板との間に生じる段差が従来の半導体装置よりも緩和される。これにより、層間絶縁膜のステップカバレッジが従来よりも向上するので、層間絶縁膜上に形成される金属電極層にボイドが発生しない。このため、金属電極層表面にレジストの残渣を残さずに、金属電極層パターニング用のレジストマスクを除去することができる。したがって、金属電極層表面に一様に金属めっき膜を形成することができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、半導体装置の信頼性を向上させることができるという効果を奏する。

実施の形態にかかる半導体装置を示す断面図である。 実施の形態にかかる半導体装置の要部を示す平面図である。 実施の形態にかかる半導体装置の要部の別の一例を示す平面図である。 実施の形態にかかる半導体装置の製造途中の断面構造を示す断面図である。 実施の形態にかかる半導体装置の製造途中の断面構造を示す断面図である。 実施の形態にかかる半導体装置の製造途中の断面構造を示す断面図である。 実施の形態にかかる半導体装置の製造途中の断面構造を示す断面図である。 実施の形態にかかる半導体装置の製造途中の断面構造を示す断面図である。 実施の形態にかかる半導体装置の製造途中の断面構造を示す断面図である。 実施例にかかる半導体装置のコンタクトホール形状とボイド発生率との関係を示す特性図である。 従来の半導体装置の製造途中の断面構造を示す断面図である。 従来の半導体装置の製造途中の断面構造を示す断面図である。 従来の半導体装置の製造途中の断面構造を示す断面図である。 従来の半導体装置の製造途中の断面構造を示す断面図である。 従来の半導体装置の製造途中の断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態）
図１は、実施の形態にかかる半導体装置を示す断面図である。実施の形態にかかる半導体装置について、例えば、縦型のトレンチＩＧＢＴを例に説明する。図１に示すように、実施の形態にかかる半導体装置は、ｎ^-型ドリフト領域（第１導電型半導体領域）１となるｎ型（第１導電型）の半導体基板の活性領域のおもて面に、ゲート電極２、ゲート絶縁膜３、ｐ型チャネル領域（ｐ型ベース領域：第２導電型半導体領域）４およびｎ⁺型ソース領域５などのトレンチＩＧＢＴのおもて面素子構造が設けられている。

具体的には、半導体基板のおもて面の表面層に、ｐ型チャネル領域４が設けられている。ｐ型チャネル領域４を貫通しｎ^-型ドリフト領域１に達するトレンチ６が設けられている。複数のトレンチ６は、トレンチの短手方向に並列にストライプ状に配置されている。トレンチ６の内部には、ゲート絶縁膜３を介してゲート電極（第１電極）２が埋め込まれている。ｎ⁺型ソース領域５は、ｐ型チャネル領域４の表面層に選択的に設けられている。

また、ｎ⁺型ソース領域５は、トレンチ６の側壁に形成されたゲート絶縁膜３に接する。半導体基板のおもて面、すなわちｐ型チャネル領域４のｎ^-型ドリフト領域１に接する面に対して反対側の面には、層間絶縁膜７が設けられている。層間絶縁膜７は、例えば酸化膜や窒化膜であってもよい。層間絶縁膜７の厚さｔ１は、例えば０．５μｍ以上であってもよい。層間絶縁膜７には、例えばソースコンタクト用のコンタクトホール１１が設けられている。層間絶縁膜７の表面およびコンタクトホール１１の内部には、金属電極層（第２電極）８が設けられている。

金属電極層８は、コンタクトホール１１を介して、ｐ型チャネル領域４およびｎ⁺型ソース領域５と接続されている。金属電極層８は、例えば、アルミニウムを主成分とする材料でできている。具体的には、金属電極層８は、例えば、アルミニウムまたはアルミニウム合金でできていてもよい。金属電極層８の厚さｔ２は、２μｍ以上であってもよい。金属電極層８の表面は、めっきが施され、金属めっき層９が形成されている。金属めっき層９は、例えば、ニッケルからなるめっき膜であってもよい。

半導体基板の耐圧構造部（不図示）は、活性領域を囲むように設けられている。半導体基板の耐圧構造部のおもて面には、例えば、フローティングのｐ型半導体領域（フィールドリミッティングリング）や、このｐ型半導体領域に接するフィールドプレート電極などの耐圧構造部のおもて面素子構造やパッシベーション膜などが設けられている。

つぎに、コンタクトホール１１の断面形状について説明する。コンタクトホール１１は、第１開口部１２と第２開口部１３とが連結されてなる。第１開口部１２は、層間絶縁膜７の、金属電極層８との界面側に設けられている。また、第１開口部１２は、層間絶縁膜７と金属電極層８との界面側の、トレンチ６が並ぶ方向の第１開口幅ｗ１が、半導体基板側のトレンチ６が並ぶ方向の第２開口幅ｗ２よりも広くなっている。このため、第１開口部１２は、層間絶縁膜７と金属電極層８との界面側を上底とし、半導体基板側を下底とする台形状の断面形状を有する。

第２開口部１３は、第１開口部１２の半導体基板側に連結され、かつ層間絶縁膜７を貫通し半導体基板のおもて面を選択的に露出する。また、第２開口部１３は、層間絶縁膜７と金属電極層８との界面側から半導体基板側にわたって同じ開口幅で設けられている。第２開口部１３の、トレンチ６が並ぶ方向の開口幅は、第１開口部１２の第２開口幅ｗ２と等しい。このため、第２開口部１３は、矩形状の断面形状を有する。

次に、コンタクトホール１１の第１開口部１２の第１，２開口幅ｗ１，ｗ２と層間絶縁膜７の厚さｔ１との関係について説明する。層間絶縁膜７の厚さｔ１は、下記（１）式に示すように、第１開口部１２の第１開口幅ｗ１の０．２８倍以下とするのが好ましい。その理由は、下記（１）式を満たす寸法で層間絶縁膜７およびコンタクトホール１１の第１開口部１２を設けることで、金属電極層８にボイドが発生しないからである。

ｔ１／ｗ１≦０．２８ ・・・（１）

また、下記（２）式に示すように、層間絶縁膜７の厚さｔ１は、第１開口部１２の第２開口幅ｗ２の０．６倍以上であってもよい。従来の半導体装置では、下記（２）式を満たす寸法で層間絶縁膜にコンタクトホールを設けた場合、金属電極層にボイドが発生しやすい。一方、実施の形態にかかる半導体装置では、下記（２）式を満たす寸法で層間絶縁膜７にコンタクトホール１１を設けた場合、金属電極層８にボイドが発生しない。

ｔ１／ｗ２≧０．６ ・・・（２）

金属電極層８にボイドが発生しない理由は、上述した形状および寸法のコンタクトホール１１とすることで、金属電極層８の厚さが２μｍ以上と厚い場合においても、金属電極層表面のコンタクトホール上方の部分２０における段差がボイドを発生させる程度に大きくならないからである。

つぎに、コンタクトホール１１の平面形状および配置について説明する。図２は、実施の形態にかかる半導体装置の要部を示す平面図である。図２には、コンタクトホール１１の平面形状および配置を明確にするため、トレンチ６、層間絶縁膜７およびコンタクトホール１１のみを図示する（図３においても同様の構成のみを図示する）。図２に示すように、コンタクトホール１１は、例えば、矩形状の平面形状を有する。具体的には、第１開口部１２および第２開口部１３ともに矩形状の平面形状を有する。

複数のコンタクトホール１１は、トレンチ６が並ぶ方向およびトレンチ６が並ぶ方向と直交する方向にマトリクス状に配置されている。具体的には、複数のコンタクトホール１１は、トレンチ６の長手方向および短手方向に島状に等間隔に、かつ規則的に配置されている（以下、セル構造とする）。各コンタクトホール１１は、半導体基板の、トレンチ６に挟まれた部分を露出する。具体的には、各コンタクトホール１１には、ｎ⁺型ソース領域（不図示）が設けられているｐ型チャネル領域４と、このｐ型チャネル領域４に設けられたｎ⁺型ソース領域の一部が露出される。

コンタクトホール１１の配置をセル構造とする場合、トレンチ６の短手方向に並列に配置されたトレンチ６に代えて、矩形状の複数のトレンチを、マトリクス状に配置されたコンタクトホール１１によって露出されるｐ型チャネル領域４を挟み込むようにマトリクス状に配置してもよい。

図３は、実施の形態にかかる半導体装置の要部の別の一例を示す平面図である。図３に示すように、層間絶縁膜３７に、トレンチ６が並ぶ方向に沿って並列な複数のコンタクトホール３１を、トレンチ６が並ぶ方向と直交する方向に延びるストライプ状に配置してもよい（以下、ストライプ構造とする）。すなわち、第１開口部３２および第２開口部３３は、トレンチ６の長手方向に延びるストライプ状に配置される。コンタクトホール３１は、隣り合うトレンチ６の間に配置される。そして、コンタクトホール３１によって、ｐ型チャネル領域４の、トレンチ６に挟まれた部分が、トレンチの短手方向に並列にストライプ状に露出される。

図３に示すコンタクトホール３１の平面形状以外の構成は、図２に示すコンタクトホール１１と同様である。図３では、第１開口部３２の平面形状のみを示すが、第１開口部３２の短手方向の第２の開口幅ｗ２を短手方向の幅とする第２開口部（不図示）も、第１開口部３２の半導体基板側に配置されている。

つぎに、実施の形態にかかる半導体装置の製造方法について説明する。図４〜９は、実施の形態にかかる半導体装置の製造途中の断面構造を示す断面図である。まず、図４に示すように、一般的な製造工程によって、ｎ^-型ドリフト領域１となる半導体基板のおもて面に、ゲート電極２、ゲート絶縁膜３、ｐ型チャネル領域４およびｎ⁺型ソース領域５などのトレンチＩＧＢＴの活性領域のおもて面素子構造を形成する。このとき、活性領域にトレンチＩＧＢＴのおもて面素子構造を形成するとともに、活性領域を囲むように耐圧構造部のおもて面素子構造（不図示）を形成する。

例えば、半導体基板のおもて面の表面層にｐ型チャネル領域４を形成した後、ｐ型チャネル領域４を貫通しｎ^-型ドリフト領域１に達するトレンチ６を形成する。つぎに、トレンチ６の内部にゲート絶縁膜３を介してゲート電極２を埋め込む。そして、半導体基板のおもて面の表面層に、ｎ⁺型ソース領域５を形成する。

つぎに、図５に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法によって、半導体基板のおもて面に層間絶縁膜７を形成する。つぎに、図６に示すように、層間絶縁膜７の表面に、コンタクトホール１１の形成領域が露出する開口部４２を有するレジストマスク４１を形成する。開口部４２の開口幅ｗ３は、後の工程でレジストマスク４１をマスクとして形成される第１開口部１２の第２開口幅ｗ２とほぼ同じ寸法である。

また、レジストマスク４１の開口部４２は、後の工程でレジストマスク４１をマスクとして形成されるコンタクトホールの配置がセル構造またはストライプ構造となるように形成されている。具体的には、セル構造で配置されたコンタクトホール１１を形成する場合、開口部４２は、トレンチ６が並ぶ方向およびトレンチ６が並ぶ方向と直交する方向にマトリクス状に配置される（図２参照）。一方、ストライプ構造で配置されたコンタクトホール３１を形成する場合、トレンチ６が並ぶ方向に沿って並列な複数の開口部４２が、トレンチ６が並ぶ方向と直交する方向に延びるストライプ状に配置される（図３参照）。

つぎに、図７に示すように、レジストマスク４１をマスクとして等方性エッチングを行い、レジストマスク４１の開口部４２に露出する層間絶縁膜７を除去する。これにより、層間絶縁膜７の表面層に、層間絶縁膜７の厚さよりも浅い深さで第１開口部１２が形成される。具体的には、等方性エッチングによって、第１開口部１２の深さが層間絶縁膜７の厚さの５０％〜６０％程度の寸法となるように層間絶縁膜７を除去する。第１開口部１２の第１，２開口幅ｗ１，ｗ２をそれぞれ上記（１）式、（２）式を満たす寸法とすることで、層間絶縁膜７の厚さの５０％〜６０％程度の深さで第１開口部１２を形成することができる。

第１開口部１２の形成では、等方性エッチングによって層間絶縁膜７を除去するので、層間絶縁膜７のエッチングはあらゆる方向に同じように進行する。このため、第１開口部１２のレジストマスク４１側の開口幅（第１開口幅ｗ１）がレジストマスク４１の開口部４２の開口幅よりも広くなり、第１開口部１２の半導体基板側の開口幅（第２開口幅ｗ２）をレジストマスク４１の開口部４２の開口幅とほぼ等しくすることができる。これにより、第１開口部１２の断面形状は台形状となる。等方性エッチングには、例えば、ケミカルドライエッチング（ＣＤＥ：Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）装置を用いてもよい。

つぎに、第１開口部１２の形成で用いた同じレジストマスク４１をマスクとして異方性エッチングを行い、レジストマスク４１の開口部４２に露出する層間絶縁膜７を除去する。第２開口部１３を形成するための異方性エッチングは、半導体基板のおもて面が露出されるまで行う。これにより、第１開口部１２に露出する層間絶縁膜７が除去され、第１開口部１２に連結された第２開口部１３が形成される。

第２開口部１３の形成では、異方性エッチングによって層間絶縁膜７を除去するので、層間絶縁膜７のエッチングは層間絶縁膜７の深さ方向にのみ選択的に進行する。このため、第２開口部１３は、層間絶縁膜７の深さ方向にわたって、レジストマスク４１の開口部４２の開口幅、すなわち第１開口部１２の第２開口幅ｗ２と同じ開口幅で形成される。これにより、第２開口部１３の断面形状は矩形状となる。

このように、同一のレジストマスク４１を用いて等方性エッチングおよび異方性エッチングを順に行うことにより、図８に示すように、第１開口部１２と第２開口部１３とからなるコンタクトホール１１が形成される。コンタクトホール１１には、ｎ⁺型ソース領域５が設けられているｐ型チャネル領域４と、このｐ型チャネル領域４に設けられたｎ⁺型ソース領域５の一部が露出される。

つぎに、例えばプラズマなどで灰化処理することによって、レジストマスク４１を除去する。そして、図９に示すように、例えばスパッタリングによって、層間絶縁膜７の表面に、例えばアルミニウムからなる金属電極層８を堆積する。金属電極層８は、コンタクトホール１１内に埋め込まれ、コンタクトホール１１を通してｐ型チャネル領域４およびｎ⁺型ソース領域５に接続される。

つぎに、金属電極層８の表面に、金属電極層８のパターンが形成されたレジストマスク（不図示）を形成する。つぎに、このレジストマスクをマスクとして、レジストマスクの開口部に露出する金属電極層８を除去し、所望の金属電極層８パターンを形成する。そして、例えばプラズマなどで灰化処理することによって、金属電極層８をパターニングに用いたレジストマスクを除去した後、金属電極層８の安定した接合性や良好な電気的特性を得るために熱アニール処理を行う。

つぎに、半導体基板のおもて面にパッシベーション膜（不図示）を形成する。つぎに、フォトリソグラフィによってパッシベーション膜をパターニングし、金属電極層８を露出させる。つぎに、金属電極層８の表面に金属めっき層９を形成するための前処理およびジンケート処理を行う。そして、無電解めっき法によって、金属電極層８の表面に例えばニッケルからなる金属めっき層９を形成する。その後、半導体基板の裏面に、コレクタ領域や裏面電極（不図示）を形成することで、図１に示すように縦型のトレンチＩＧＢＴが完成する。

このように、コンタクトホール１１を構成する第１開口部１２の、層間絶縁膜７と金属電極層８との界面側の第１開口幅ｗ１が半導体基板側の第２開口幅ｗ２よりも広く形成される。これにより、第１開口部１２の側壁と、コンタクトホール１１に露出する半導体基板のおもて面とのなす角度は鈍角となる。このため、層間絶縁膜７とコンタクトホール１１に露出する半導体基板との間に生じる段差は、第１開口部１２の側壁が半導体基板のおもて面に対して鈍角をなす角度で傾斜している分だけ、従来の半導体装置よりも緩和される。

層間絶縁膜７とコンタクトホール１１に露出する半導体基板との間に生じる段差が緩和されているので、金属電極層８のスパッタリング時にターゲット材料から飛び出した原子は、コンタクトホール１１の側壁に被着しやすい。このため、層間絶縁膜７の厚さｔ１が例えば０．５μｍ以上と厚い場合や、金属電極層８の厚さが２μ以上と厚い場合であっても、金属電極層８にボイドは発生しない。金属電極層８にボイドが発生していないので、金属電極層８表面にレジストの残渣は発生しない。

以上、説明したように、実施の形態にかかる半導体装置によれば、上記（１）式を満たすように第１開口部１２を形成することで、層間絶縁膜７とコンタクトホール１１に露出する半導体基板との間に生じる段差が従来の半導体装置よりも緩和される。これにより、層間絶縁膜７のステップカバレッジが従来よりも向上するので、層間絶縁膜７上に形成される金属電極層８にボイドが発生しない。このため、金属電極層８表面にレジストの残渣を残さず、金属電極層８パターニング用のレジストマスクを除去することができる。したがって、金属電極層８表面に一様に金属めっき膜９を形成することができ、半導体装置の信頼性が向上する。

（実施例）
つぎに、ボイド発生率について検証する。図１０は、実施例にかかる半導体装置のコンタクトホール形状とボイド発生率との関係を示す特性図である。実施の形態に従い、第１の開口幅ｗ１を種々変更し、ストライプ構造で配置されたコンタクトホール３１を備える半導体装置（以下、試料とする）を複数作製（製造）した。各試料において、第１開口部３２の第１の開口幅ｗ１は、層間絶縁膜３７の厚さｔ１が第１開口部３２の第１の開口幅ｗ１の０．２５倍〜０．３２倍（＝ｔ１／ｗ１、以下、厚さ／開口幅比とする）となる範囲内で設定されている。

各試料ともに、層間絶縁膜３７の厚さｔ１が第１開口部３２の第２の開口幅ｗ２の０．６倍となる寸法で第１開口部３２の第２の開口幅ｗ２を形成している。各試料において、コンタクトホール３１の第１開口部３２および第２開口部の深さは、等方性エッチングによって形成される第１開口部３２の第１の開口幅ｗ１の寸法によって異なっている。そして、このような条件で作製した各試料におけるボイド発生の有無を調べた。

図１０に示す結果より、厚さ／開口幅比が０．２８以下となるように層間絶縁膜３７の厚さｔ１と第１開口部３２の第１の開口幅ｗ１とを設定することで、ボイドの発生を抑制することができる（ボイド発生率＝０％）ことが確認された。また、厚さ／開口幅比が０．２８となる測定点Ａ（白抜き矢印で図示）が測定された試料の、第１開口部３２の深さは、層間絶縁膜３７の厚さｔ１の６０％程度の寸法であることが確認された。

また、セル構造で配置されたコンタクトホール１１を備える半導体装置においても、厚さ／開口幅比が０．２８以下となるように層間絶縁膜７の厚さｔ１と第１開口部１２の第１の開口幅ｗ１とを設定することで、ストライプ構造で配置されたコンタクトホール３１を備える上記実施例の半導体装置と同様の効果を得ることができる。

以上において本発明では、縦型のトレンチＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、半導体基板のおもて面に金属電極層を有するさまざまな構成の半導体装置に適用することが可能である。また、上述した実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、半導体基板のおもて面に厚いアルミニウム電極を有する半導体装置に有用である。

１ ｎ^-型ドリフト領域
２ ゲート電極
３ ゲート絶縁膜
４ ｐ型チャネル領域
５ ｎ⁺型ソース領域
６ トレンチ
７ 層間絶縁膜
８ 金属電極層
９ 金属めっき層
１１ コンタクトホール
１２ 第１開口部
１３ 第２開口部
２０ 金属電極層表面のコンタクトホール上方の部分

Claims (10)

1. 第１導電型の半導体基板のおもて面の表面層に設けられた第２導電型半導体領域と、
   前記第２導電型半導体領域を貫通し前記半導体基板からなる第１導電型半導体領域に達するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して埋め込まれた第１電極と、
   前記第２導電型半導体領域の前記第１導電型半導体領域に接する面に対して反対側の面に設けられた層間絶縁膜と、
   前記層間絶縁膜の表面上に設けられ、当該層間絶縁膜に設けられたコンタクトホール内に埋め込まれた第２電極と、
   を備え、
   前記コンタクトホールは、
   前記層間絶縁膜と前記第２電極との界面側の、前記トレンチが並ぶ方向の第１開口幅が、前記半導体基板側の当該トレンチが並ぶ方向の第２開口幅よりも広い第１開口部と、
   前記第１開口部の前記半導体基板側に連結され、前記半導体基板のおもて面を露出する第２開口部と、を有し、
   前記層間絶縁膜の厚さが、前記第１開口部の前記第１開口幅の０．２８倍以下である半導体装置。
2. 前記層間絶縁膜の厚さが、０．５μｍ以上で、かつ、前記第１開口部の前記第２開口幅の０．６倍以上である請求項１に記載の半導体装置。
3. 前記コンタクトホールは矩形状の平面形状を有し、
   複数の前記コンタクトホールが、前記トレンチが並ぶ方向および当該トレンチが並ぶ方向と直交する方向にマトリクス状に配置されている請求項１または２に記載の半導体装置。
4. 前記トレンチが並ぶ方向に沿って並列な複数の前記コンタクトホールが、当該トレンチが並ぶ方向と直交する方向に延びるストライプ状に配置されている請求項１または２に記載の半導体装置。
5. 前記第２電極は、アルミニウムを主成分とする材料でできていて、且つ、厚さが２μｍ以上であり、
   前記第２電極の表面は、無電解めっきが施されている請求項１から４のいずれか１項に記載の半導体装置。
6. 第１導電型の半導体基板のおもて面の表面層に、第２導電型半導体領域を形成する工程と、
   前記第２導電型半導体領域を貫通し前記半導体基板からなる第１導電型半導体領域に達するトレンチを形成する工程と、
   前記トレンチの内部にゲート絶縁膜を介して第１電極を埋め込む工程と、
   前記第２導電型半導体領域の表面に、層間絶縁膜を形成する工程と、
   前記層間絶縁膜の表面にレジストを形成し、前記レジストを選択的に開口する工程と、
   前記レジストをマスクとして等方性エッチングを行い、前記層間絶縁膜に、前記トレンチが並ぶ方向の開口幅が前記半導体基板側に向かって狭まる第１開口部を形成する工程と、
   前記レジストをマスクとして異方性エッチングを行い、前記層間絶縁膜に、前記第１開口部に連結され、かつ前記半導体基板のおもて面を露出する第２開口部を形成する工程と、
   前記層間絶縁膜上に第２電極を形成すると共に、前記第１開口部および前記第２開口部に前記第２電極を埋め込む工程と、
   を含み、
   前記層間絶縁膜の厚さを、前記第１開口部の、前記トレンチが並ぶ方向の第１開口幅の０．２８倍以下に形成する半導体装置の製造方法。
7. 前記層間絶縁膜の厚さを、０．５μｍ以上で、かつ、前記第２開口部の、前記トレンチが並ぶ方向の第２開口幅の０．６倍以上に形成する請求項６に記載の半導体装置の製造方法。
8. 前記レジストを、前記トレンチが並ぶ方向および当該トレンチが並ぶ方向と直交する方向にマトリクス状に複数開口する請求項６または７に記載の半導体装置の製造方法。
9. 前記レジストを、前記トレンチが並ぶ方向と直交する方向に延びるストライプ状に開口する請求項６または７に記載の半導体装置の製造方法。
10. アルミニウムを主成分とする材料で前記第２電極を形成すると共に、該第２電極の厚さを２μｍ以上に形成し、
    無電解めっき処理により前記第２電極の表面に無電解めっきを施す工程をさらに含む請求項６から９のいずれか１項に記載の半導体装置の製造方法。

Images