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JP2011054885A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】トレンチ溝エピ埋め込み製法において良好に高耐圧を実現できるスーパージャンクション構造を有する縦型半導体素子を備えた半導体装置及びその製造方法を提供すること。
【解決手段】ｎ型半導体ピラー領域２１とｐ型半導体ピラー領域２２が交互に配置されるスーパージャンクション構造を有し、ｎ型半導体ピラー領域２１の幅を第１幅ｗ１として一定にし、さらに、素子領域Ａ及びリサーフ領域Ｃに接続されているｐ型半導体ピラー領域２２は第２幅ｗ２とし、リサーフ領域Ｃに接続されていない第１ピラー領域２１ｂの幅を第２幅ｗ２よりも狭い第３幅ｗ３とする。
【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、詳細には、スーパージャンクション構造を有する縦型半導体素子を備えた半導体装置及び半導体装置の製造方法に関する。
近年、液晶テレビ、プラズマテレビ、有機ＥＬテレビなどに代表されるように電子機器においてその薄型、軽量化への要求が強くなっている。それに伴い、電子機器に内蔵される電源機器への小型化、高性能化への要求も強くなっている。
そこで、電源機器に用いられるパワー半導体素子、特に縦型ＭＯＳＦＥＴにおいては、高耐圧化、大電流化、低損失化、高速化、高破壊耐量化などの性能改善に注力されている。
縦型ＭＯＳＦＥＴのオン抵抗と耐圧は、その導電層であるｎ型半導体領域の不純物濃度に大きく依存する。オン抵抗を低くするためにはｎ型半導体領域の不純物濃度を高くすることが必要である。ところが、所望の耐圧を確保するには、ｎ型半導体領域の不純物濃度をある値以上高くすることができない。
耐圧とオン抵抗にはトレードオフの関係がある。かかる関係を改善する一つの方法として耐圧の確保が必要な領域に、ｐ型半導体領域とｎ型半導体領域を縞状、あるいは島状に配置したスーパージャンクション構造の縦型ＭＯＳＦＥＴが知られている。この縦型ＭＯＳＦＥＴ（以下、「スーパージャンクション縦型ＭＯＳＦＥＴ」という）では、オン状態では導電層のｎ型半導体領域が電流を流し、オフ状態ではｐ型半導体領域、ｎ型半導体領域が完全に空乏化することで耐圧を確保することができる。
特開平７−７１５４号公報
スーパージャンクション縦型ＭＯＳＦＥＴの製造方法の一つに、トレンチ溝エピ埋め込み製法がある。この製法では、まず、高濃度ｎ型半導体基板にｎ型半導体をエピタキシャルプロセスで数十μｍ形成した後、このｎ型半導体にトレンチ溝を形成する。その後、このトレンチ溝内にｐ型半導体をエピタキシャル成長させてトレンチ溝を埋め戻す。これにより、ｐ型半導体、ｎ型半導体がそれぞれｐ型半導体ピラー領域及びｎ型半導体ピラー領域として隣り合うように交互に配列されたスーパージャンクション構造が形成される。
このトレンチ溝エピ埋め込み製法は、シンプルで工程数が少ないこと、高温長時間拡散が必要ないことなどから、ｐ型半導体ピラー領域、ｎ型半導体ピラー領域の幅やピッチを狭くすることができる。幅やピッチを狭くすることができるので、同時に不純物濃度を濃くすることもできる。その結果、高耐圧を確保したままオン抵抗の低減が可能になる。
しかしながら、このトレンチ溝エピ埋め込み製法では、ｎ型半導体ピラー領域の不純物濃度やｐ型半導体ピラー領域の不純物濃度を、ＭＯＳＦＥＴが形成される素子領域とこの素子領域を囲む終端領域とでそれぞれ任意に変えて調整することが難しい。つまり、終端領域も、素子領域も同じ不純物濃度で高耐圧を実現しなくてはならない。そのため、終端領域においてｐ型半導体ピラー領域及びｎ型半導体ピラー領域の不純物濃度が濃い状態で空乏層を横方向に広げて高耐圧を実現しなくてはならない。
一方、トレンチ溝エピ埋め込み製法ではなく、マルチエピタキシャル製法であれば、終端領域の不純物濃度を任意に調整することが可能になる。従って、終端領域での高耐圧化が容易である。このマルチエピタキシャル製法は、まず、不純物濃度の薄いｎ型半導体を数μｍ形成し、その後レジストマスクとイオン注入でｎ型半導体、ｐ型半導体のスーパージャンクション層を形成する工程を５〜１０回ほど繰り返してスーパージャンクション縦型ＭＯＳＦＥＴを形成する。
このようにマルチエピタキシャル製法であれば、終端領域での高耐圧化が容易である。しかしながら、その工程はトレンチ溝エピ埋め込み製法のようにシンプルではなく、そのため安価に製造することが難しい。さらに、高温長時間の拡散工程が必要なため、スーパージャンクション層の高濃度化とシュリンクが難しい。
そこで、本発明は、トレンチ溝エピ埋め込み製法において良好に高耐圧を実現できるスーパージャンクション構造を有する縦型半導体素子を備えた半導体装置及び半導体装置の製造方法を提供することを目的とするものである。
そこで、上記目的を達成するために、請求項１に記載の発明は、第１導電型の半導体基体と、前記半導体基体の上面側に形成され、前記半導体基体の上面に対して平行な第１の方向をそれぞれ長手方向とした第１導電型の第１ピラー領域と第２導電型の第２ピラー領域とが、前記半導体基体の上面に対して平行で且つ前記第１の方向と直交する第２の方向に沿って、交互に配置される領域を含む第１の半導体領域と、前記第２ピラー領域表面に、前記第１ピラー領域に接して形成された第２導電型の第２の半導体領域と、前記第２の半導体領域上の一部と前記第１ピラー領域上の一部に跨るように、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極側部下方の前記第２の半導体領域上の一部に形成された第１導電型のソース領域である第３の半導体領域と、半導体素子が形成される素子領域を囲む終端領域の一部の領域であって、前記第２の半導体領域表面に形成された第２導電型のリサーフ領域と、を備え、前記素子領域から前記終端領域に亘って形成された前記第２ピラー領域の幅を第１幅とすると共に、前記素子領域に形成された各前記第１ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第１ピラー領域の幅を第２幅とする一方、前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第１ピラー領域の幅を、前記第２幅より狭い幅とした半導体装置とした。
また、請求項２に記載の発明は、請求項１に記載の半導体装置において、前記終端領域に形成され、かつ前記リサーフ領域と接続されていない第２ピラー領域のうち、前記リサーフ領域と接続した第２ピラー領域に対し、前記第１ピラー領域を介して前記第１方向に連続する２以上の第２ピラー領域のそれぞれの表面に、当該第２ピラー領域の濃度よりも不純物濃度が高い第２導電型の半導体を形成することとした。
また、請求項３に記載の発明は、請求項２に記載の半導体装置において、前記第２導電型の半導体は、その直下に形成されている前記第２ピラー領域よりも幅を狭くすることとした。
また、請求項４に記載の発明は、請求項２又は３に記載の半導体装置において、前記第２導電型の半導体の前記第１方向における両端位置を、前記リサーフ領域の前記第１方向における両端位置に略一致させることとした。
また、請求項５に記載の発明は、請求項１〜４のいずれか１項に記載の半導体装置において、前記第２導電型の半導体が直下に形成された２以上の前記第２ピラー領域に対し、前記第１ピラー領域を介して前記第１方向に連続する１以上の第２ピラー領域の表面には前記第２導電型の半導体が形成されないこととした。
また、請求項６に記載の発明は、請求項１〜４のいずれか１項に記載の半導体装置において、前記終端領域における各前記第２ピラー領域を、前記素子領域の第１ピラー領域幅よりも幅が狭い第１導電型の半導体により分断して、両端位置が前記リサーフ領域の前記第１方向における両端位置に略一致する第１領域と、当該第１領域の前記第２方向の両端にそれぞれ位置する第２領域を形成することとした。
また、請求項７に記載の発明は、請求項１〜６のいずれか１項に記載の半導体装置において、前記第１の半導体領域は、前記半導体基体の上面に形成された第１導電型の半導体層に複数のトレンチ溝を形成して当該トレンチ溝間に前記第１ピラー領が形成され、各前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込んで前記第２ピラー領域が形成されることとした。
また、請求項８に記載の発明は、第１導電型の半導体基体上に、第１導電型の半導体層を形成する第１工程と、前記第１導電型の半導体に、前記半導体基体の上面に対して平行な第１の方向をそれぞれ長手方向としたトレンチ溝を、前記半導体基体の上面に対して平行で且つ前記第１の方向と直交する第２の方向に沿って、間隔を空けて複数形成し、前記トレンチ溝間に第１導電型の第１ピラー領域を複数形成する第２工程と、各前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込んで第２導電型の第２ピラー領域を複数形成する第３工程と、前記第２ピラー領域表面に、前記第１ピラー領域に接して第２導電型の第２の半導体領域を形成する第４工程と、前記第２の半導体領域上の一部と前記第１ピラー領域上の一部に跨るように、ゲート絶縁膜を介してゲート電極を形成する第５工程と、前記ゲート電極側部下方の前記第２の半導体領域上の一部に第１導電型のソース領域である第３の半導体領域を形成する第６工程と、半導体素子が形成される素子領域を囲む終端領域の一部の領域であって、前記第２の半導体領域表面に第２導電型のリサーフ領域を形成する第７工程と、を有し、前記第２工程において、前記素子領域から前記終端領域に亘って形成された前記第２ピラー領域の幅を第１幅とすると共に、前記素子領域に形成された各前記第１ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第１ピラー領域の幅を第２幅とする一方、前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第１ピラー領域の幅を、前記第２幅より狭い幅とする半導体装置の製造方法とした。
本発明によれば、トレンチ溝エピ埋め込み製法によるスーパージャンクション構造における半導体素子の終端領域において、半導体素子の動作がオフされた状態において、空乏層をより容易に素子周辺に伸ばし、電界集中の発生を抑制できる構造を提供することができる。その結果、終端領域において、チャージバランスがとれ、安定した高耐圧半導体素子を提供することができる。トレンチ溝エピ埋め込み製法の最適な終端構造を実現することで、ｎ型半導体ピラー領域の不純物濃度を濃くすることが可能になり、更に低オン抵抗化することができる。さらに、製造方法がシンプルであるので安価に製造することが可能になる。
第１実施形態の半導体装置の構成を説明するための図である。 第１実施形態の半導体装置の構成を説明するための図である。 比較用の半導体装置のＹＺ平面のポテンシャル分布図である。 第１実施形態の半導体装置のＹＺ平面のポテンシャル分布図である。 耐圧とリサーフ領域の不純物濃度との関係を示す図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第１実施形態の半導体装置の製造工程を説明するための図である。 第２実施形態の半導体装置の構成を説明するための図である。 第２実施形態の他の半導体装置の構成を説明するための図である。 第３実施形態の半導体装置の構成を説明するための図である。 第３実施形態の他の半導体装置の構成を説明するための図である。 第３実施形態の別の半導体装置の構成を説明するための図である。 第４実施形態の半導体装置の構成を説明するための図である。 第４実施形態の他の半導体装置の構成を説明するための図である。 第４実施形態の別の半導体装置の構成を説明するための図である。
以下、本発明の実施形態に係るスーパージャンクション縦型ＭＯＳＦＥＴを有する半導体装置（以下、「半導体装置」という）を図面を参照して具体的に説明する。
＜第１実施形態＞
（半導体装置１Ａの構成）
図１は、第１実施形態の半導体装置１Ａの構成を説明するための図である。ここでは、図１（ａ）は半導体装置１Ａの概略構成を模式的に示すＸＹ平面図、図１（ｂ）は図１（ａ）におけるＡ−Ａ’線のＹＺ断面図である。いずれも模式図面であり、この図面の寸法に限定されるものではなく、このことは他の実施形態でも同様である。なお、図１（ａ）においては、後述するｎ型半導体ピラー領域２１、ｐ型半導体ピラー領域２２、ゲート電極７０、リサーフ領域Ｃの配置の説明を容易にするため、一部の構成は記載していない。
第１実施形態の半導体装置１Ａは、比較的不純物濃度の高い第１導電型の半導体基板の一例であるｎ型高濃度基体１０（ｎ＋型ドレイン層）を有している。このｎ型高濃度基体１０としては、例えば、ｎ型不純物として１×１０18〜５×１０19個／ｃｍ3のＰ（リン）、Ａｓ（ヒ素）又はＳｂ（アンチモン）を導入したＳｉ（シリコン）等のｎ型半導体である。ｎ型高濃度基体１０の表面には、このｎ型高濃度基体１０よりも不純物濃度が低いｎ型エピタキシャル層２３を含む第１の半導体領域２０が形成されている。この第１の半導体領域２０としては、例えば、２×１０15〜２×１０16個／ｃｍ3のＰを導入したＳｉ等のｎ型半導体により形成されている。
第１の半導体領域２０には、ｎ型半導体領域２１（以下、「ｎ型半導体ピラー領域２１」という）とｐ型半導体領域２２（以下、「ｐ型半導体ピラー領域２２」という）とが交互に配置されたスーパージャンクション領域が形成される。ｎ型半導体ピラー領域２１はｎ型エピタキシャル層２３のうちｐ型半導体ピラー領域２２に挟まれた領域である。
ｎ型半導体ピラー領域２１とｐ型半導体ピラー領域２２は、柱状に形成されており、ｎ型高濃度基体１０の上面に対して平行なＸ方向（第１の方向）をそれぞれ長手方向としている。また、ｎ型半導体ピラー領域２１とｐ型半導体ピラー領域２２とは、ｎ型高濃度基体１０の上面に対して平行で且つＸ方向と直交するＹ方向（第２の方向）に沿って、交互に縞状（ストライプ状）に配置される。
このｎ型半導体ピラー領域２１とｐ型半導体ピラー領域２２は、ｎ型エピタキシャル層２３にＹ方向に間隔を空けてＸ方向を長手とする複数のトレンチ溝を形成し、例えばｐ型不純物としてＢ（ホウ素）を導入したＳｉをエピタキシャル成長させたｐ型半導体で各トレンチ溝を埋め込むことによって形成される。なお、詳しくは製造方法の項で後述することとする。
ｎ型半導体ピラー領域２１は、ｎ型不純物として例えば不純物濃度が２×１０15〜２×１０16個／ｃｍ3のＰを導入したＳｉ等のｎ型半導体をエピタキシャル成長させて形成されている。また、ｐ型半導体ピラー領域２２は、ｐ型不純物として例えば不純物濃度が２×１０15〜２×１０16個／ｃｍ3のＢが導入されたＳｉ等のｐ型半導体をエピタキシャル成長させて形成されている。ｎ型半導体ピラー領域２１の短手方向（Ｙ方向）の幅は、例えば２μｍ〜５μｍである。また、ｐ型半導体ピラー領域２２の短手方向（Ｙ方向）の幅は、例えば２μｍ〜５μｍであり、そのアスペクト比（長手方向／短手方向）は例えば１０〜２０である。
ｎ型半導体ピラー領域２１とｐ型半導体ピラー領域２２は、ＭＯＳＦＥＴが形成される素子領域（素子活性領域）Ａからこの素子領域Ａを囲む終端領域Ｂにかけて形成されている。ｐ型半導体ピラー領域２２はｐ型ドリフト層として機能する。また、ｎ型半導体ピラー領域２１はｎ−型ドリフト層として機能する。
ｐ型半導体ピラー領域２２表面には、ｎ型半導体ピラー領域２１に接して形成されたｐ型半導体領域３０が形成される。このｐ型半導体領域３０は、ｐ型不純物として例えば不純物濃度が１×１０17〜４×１０17個／ｃｍ3のＢを導入したＳｉ（ｐ型半導体）により形成されている。
このｐ型半導体領域３０表面の一部には、ｎ型半導体からなるソース領域５０が形成され、このｐ型半導体領域３０表面に金属層からなるソース電極６０が形成されている。ソース領域５０は、ｎ型不純物として例えば不純物濃度が１×１０19個／ｃｍ3以上のＰやＡｓを導入したＳｉ等のｎ型半導体により形成されている。
また、このｐ型半導体領域３０上の一部とｎ型半導体ピラー領域２１上の一部に跨るように、ゲート絶縁膜６５を介してゲート電極７０が形成されている。上記ソース領域５０は、このゲート電極７０側部下方にあるｐ型半導体領域３０表面の一部に形成される。
この半導体装置１Ａは、ｎ型高濃度基体１０の下面側に形成されるドレイン電極（図示せず）が高電圧電極となり、ｎ型高濃度基体１０と反対側に形成されるソース電極６０が低電圧電極となり、このソース電極６０は通常グランド電位で使用される。
本実施の形態の半導体装置１Ａでは、上述のように、ｎ型半導体ピラー領域２１及びｐ型半導体ピラー領域２２によるスーパージャンクション領域が、素子領域Ａだけでなく、その外周の終端領域Ｂにまで形成されている。なお、この終端領域Ｂの表面には層間絶縁膜２９が形成されており、終端領域Ｂの周縁端部にはフィールドストッパ（図示せず）が形成される。
さらに、半導体装置１Ａでは、この終端領域Ｂのスーパージャンクション領域上の一部に、素子領域Ａの外周に隣接するように、ｐ−型のリサーフ（ＲＥＳＵＲＦ：Reduced Surface Field）領域Ｃが形成されている。このリサーフ領域Ｃは、終端領域Ｂの一部であって素子領域Ａを囲む領域にあるｐ型半導体領域３０上に形成されるものである。このリサーフ領域Ｃは、ｐ型不純物として例えば不純物濃度が１×１０16〜３×１０17個／ｃｍ3のＢを導入したＳｉ等のｐ型半導体により形成されている。
このリサーフ領域Ｃは、ＭＯＳＦＥＴの非導通時における空乏層を、終端領域Ｂの左右横方向（図１に示すＹ方向）に延ばす機能を有し、終端領域Ｂでの電界集中を緩和する。
このように、本実施形態に係る半導体装置１Ａでは、ｎ型半導体ピラー領域２１及びｐ型半導体ピラー領域２２によるスーパージャンクション領域が素子領域Ａからリサーフ領域Ｃを含む終端領域Ｂにかけて形成されており、特に以下の構成に特徴を有する。ここでは、図１（ｂ）の一部拡大図である図２を参照して説明する。
まず、各ｐ型半導体ピラー領域２２の幅、換言すればトレンチ溝の幅は、素子領域Ａから終端領域Ｂにかけて、一定の第１幅ｗ１とする。なお、この第１幅ｗ１は厳密な意味での一定の幅である必要はなく、例えば、±５％程度の差があってもよい。
このように、ｐ型半導体ピラー領域２２の幅を一定にすることで、ｐ型半導体をエピタキシャル成長させてトレンチ溝を埋め込むときに、Ｗａｆｅｒ面内均一に埋め込むことが可能になる。
一方、ｎ型半導体ピラー領域２１の幅は、リサーフ領域Ｃの内側と外側で異なる。すなわち、素子領域Ａにある各ｎ型半導体ピラー領域２１ａの幅を第２幅ｗ２とし、同様に、終端領域Ｂのｎ型半導体ピラー領域２１のうちリサーフ領域Ｃに接続された各ｎ型半導体ピラー領域２１ａの幅を第２幅ｗ２とする。
さらに、終端領域Ｂのｎ型半導体ピラー領域２１のうちリサーフ領域Ｃに接続されていない各ｎ型半導体ピラー領域２１ｂの幅は、第２幅ｗ２より狭い第３幅ｗ３としている。なお、本実施形態の半導体装置１Ａでは、各ｎ型半導体ピラー領域２１ｂの幅を、一定の第３幅ｗ３としているが、第２幅ｗ２より狭い幅であればよく、これに限られない。例えば、Ｙ方向であって終端領域Ｂから遠ざかる方向に、第３幅ｗ３と、第３幅ｗ３よりも狭い幅とを交互に繰り返すようにしてもよい。また、Ｙ方向であって終端領域Ｂから遠ざかる方向に、各ｎ型半導体ピラー領域２１ｂの幅を狭くしていくようにしてもよい。このことは他の実施形態でも同様である。
このように各ｎ型半導体ピラー領域２１ｂの幅は、第２幅ｗ２より狭い幅にすることで、ＭＯＳＦＥＴがオフ状態、つまりソース電極がグランド電位で、ドレイン電極に電圧が印加されたときに、素子領域Ａと終端領域Ｂのスーパージャンクション領域が空乏化される。そのため、リサーフ領域Ｃよりも外側に空乏層を容易に広げることが可能になる。
その結果、スーパージャンクション領域の電界が均一になり電界集中ポイントの発生を抑制でき、ＭＯＳＦＥＴの耐圧向上が可能となる。さらに、製造ばらつきに対して変動の少ないスーパージャンクション縦型ＭＯＳＦＥＴを供給することが可能になる。
（耐圧向上のメカニズム）
ここで、上記構成により、ＭＯＳＦＥＴがオフ状態のときの耐圧が向上するメカニズムを説明する。まず、ｐ型半導体ピラー領域２２の長手方向（Ｘ方向）及び深さ方向（Ｚ方向）の現象について説明する。
ドレイン電極に接続されたｎ型高濃度基体１０に電圧を加えた場合、素子領域Ａにおいてソース電極６０と接続されているｐ型半導体ピラー領域２２は空乏化する。このとき、空乏化する領域は、ソース電極６０からの距離によってポテンシャルが変動する。
例えば、ソース電極６０がグランド電位、ドレイン電極が６００Ｖであるとすると、ソース電極６０直下とその近傍は、ソース電極６０の電位と同じグランド電位である。しかし、長手方向（Ｘ方向）あるいは、ｎ型高濃度基体１０の方向（Ｚ方向）へは、ソース電極６０からの距離に応じてポテンシャルが変動する。
一方、ｐ型半導体ピラー領域２２の短手方向（Ｙ方向）では、次のような現象となる。
ドレイン電極に電圧を加えた場合、素子領域Ａにおいて、ソース電極６０に電気的に接続されたｐ型半導体ピラー領域２２ａは空乏化する。また、リサーフ領域Ｃに接続されたｐ型半導体ピラー領域２２ａも同様に、ドレイン電極に電圧を加えた場合、空乏化する。なお、上述のように、そのポテンシャルはソース電極６０からドレイン電極へと空乏層の距離（長さ）に応じて変化する。
一方、リサーフ領域Ｃに電気的に接続されていないｐ型半導体ピラー領域２２ｂは、空乏層が隣のｐ型半導体ピラー領域２２ｂへ到達してはじめてポテンシャルが伝わる。つまり、空乏層がｐ型半導体ピラー領域２２ｂへ達しない限り、ソース電極６０からのポテンシャルを伝達できないことになる。
ここで、図３に、比較用の半導体装置について、ＹＺ平面からみたポテンシャル分布を示す。この比較用の半導体装置は、終端領域Ｂにおいてリサーフ領域Ｃに接続されていないｎ型半導体ピラー領域２１ｂ’の幅を、素子領域Ａのｎ型半導体ピラー領域２１ａの幅と同じ、第２幅ｗ２とした半導体装置である。
同図に示すように、リサーフ領域Ｃを除く終端領域Ｂにおいて、空乏化していないｐ型半導体ピラー領域２２ｂ’が存在している。このｐ型半導体ピラー領域２２ｂ’はドレイン電極とほぼ同じ電位となる。
そこで、半導体装置１Ａでは、終端領域Ｂのｎ型半導体ピラー領域２１のうちリサーフ領域Ｃに接続されていない各ｎ型半導体ピラー領域２１ｂの幅を、素子領域Ａ及び終端領域Ｂのリサーフ領域Ｃに接続されたｎ型半導体ピラー領域２１ａの幅よりも狭くする。これにより、ｐ型半導体ピラー領域２２ｂをより空乏化させ易くすることができる。
また、終端領域Ｂの一部のｎ型半導体ピラー領域２１ｂの幅を狭くすることで、終端領域Ｂを効率的に小さくすることが可能となり、チップサイズを小さくすることも可能になる。
図４に、このように終端領域Ｂを構成した半導体装置１ＡのＹＺ平面からみたポテンシャル分布を示す。同図に示すように、ＭＯＳＦＥＴがオフ状態のときに空乏層をより容易にＭＯＳＦＥＴ周辺に伸ばすことができ、これにより電界の集中を抑制することができる。
また、図５に、本実施形態に係る半導体装置１Ａと上述した比較用の半導体装置のそれぞれに対し、耐圧とリサーフ領域Ｃの不純物濃度との関係を示す。同図に示すように、本実施形態に係る半導体装置１Ａでは、上述した比較用の半導体装置に比べ、耐圧を所定値以上に維持しつつリサーフ領域Ｃの不純物濃度を上げることができる。従って、半導体装置１Ａでは、比較用の半導体装置に比べ、さらに低オン抵抗化を図ることができる。
（半導体装置１Ａの製造方法）
次に、本実施形態に係る半導体装置１Ａの製造方法について図面を参照して具体的に説明する。
まず、図６Ａに示すように、比較的不純物濃度の高いｎ型高濃度基体１０として例えばｎ型不純物として１×１０19個／ｃｍ3以上のＰ、Ａｓ又はＳｂを導入したＳｉ等のｎ型半導体基体を用意する。そして、ｎ型高濃度基体１０上に、例えばｎ型不純物として２×１０15〜２×１０16個／ｃｍ3の不純物濃度のＰを導入したＳｉ等のｎ型半導体をエピタキシャル成長させて、厚みが４０μｍ〜６０μｍのｎ型エピタキシャル層２３を形成する。
次に、図６Ｂに示すように、ｐ型半導体ピラー領域２２を形成するための縞状パターンのレジストマスク（図示せず）を用いたエッチング法によりｎ型エピタキシャル層２３に深さ３５〜５５μｍのトレンチ溝２５を形成する。このトレンチ溝２５は、例えば、幅を２〜５μｍとし、４〜１２μｍのピッチで複数形成される。なお、リサーフ領域Ｃ以外の終端領域Ｂでは、トレンチ溝２５のピッチを素子領域Ａ及びリサーフ領域Ｃとは異なるピッチとしている。これにより、上述のようにｎ型半導体ピラー領域２１ｂを形成することができる。
なお、トレンチ溝２５を形成する方法として、ｎ型エピタキシャル層２３に例えばシリコン酸化膜（ＳｉＯ2）などのハードマスクを形成してドライエッチングプロセスで形成してもよいし、レジストマスクのまま、ＢＯＳＣＨプロセスを活用して形成しても良い。
次に、トレンチ溝２５を形成したｎ型エピタキシャル層２３表面のレジストマスクを除去して、図６Ｃに示すように、例えば、トレンチ溝２５の内側にＢが導入されたＳｉ等をエピタキシャル成長させて、トレンチ溝２５内にｐ型半導体２６を形成する。このｐ型半導体２６の不純物濃度は、例えば、２×１０15〜２×１０16個／ｃｍ3である。
次に、図６Ｄに示すように、ＣＭＰ（Chemical Mechanical Polish）技術により、ｐ型半導体２６の表面を研磨して鏡面処理を行う。このとき、ｎ型エピタキシャル層２３表面の一部が露出する。これにより、ｎ型半導体ピラー領域２１とｐ型半導体ピラー領域２２からなるスーパージャンクション構造が形成される。
次に、図６Ｅに示すように、ｎ型半導体ピラー領域２１上及びｐ型半導体ピラー領域２２上に絶縁膜６４を形成する。この絶縁膜６４は、ゲート絶縁膜６５としての機能を有し、例えばシリコン酸化膜（ＳｉＯ2）により形成される。
次に、フォトリソグラフィ技術を用いて絶縁膜６４上に選択的にレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いたイオン注入によりＢを導入し、図６Ｆに示すように、素子領域Ａのｐ型半導体ピラー領域２２上にｐ型半導体領域３０を形成し、さらに、リサーフ領域Ｃを形成する。このｐ型半導体領域３０は、不純物濃度が１×１０17〜４×１０17個／ｃｍ3のＢが導入されたＳｉ等のｐ型半導体により形成される。また、リサーフ領域Ｃは、不純物濃度が１×１０16〜３×１０17個／ｃｍ3のＢが導入されたＳｉ等のｐ型半導体から形成され、終端領域Ｂの一部であって素子領域Ａを囲む領域のｎ型半導体ピラー領域２１上及びｐ型半導体ピラー領域２２上に形成される。
次に、絶縁膜６４上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、Ｃｕ（銅）からなる金属層を形成し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に金属層の一部を除去する。これにより、図６Ｇに示すように、ｐ型半導体領域３０上の一部とｎ型半導体ピラー領域２１上の一部に跨るようにゲート電極７０が形成される。
なお、本実施形態ではＣｕにより金属層を構成するようにしたが、これには限定されず、例えば、Ａｌ（アルミニウム）やＴｉ（チタン）により、金属層を形成することもでき、これらの金属材料を積層した積層構造としてもよい。
次に、図６Ｈに示すように、ｐ型半導体領域３０表面の一部及びリサーフ領域Ｃ表面の一部に選択的にｐ型不純物としてＢをイオン注入してｐ＋型半導体領域２８を形成する。さらに、ｐ＋型半導体領域２８表面の一部及び終端領域Ｂの端部に選択的にｎ型不純物をイオン注入する。これにより、ｐ型半導体領域３０表面の一部にソース領域５０が形成され、終端領域Ｂにおけるｐ型半導体ピラー領域２２表面の一部、あるいは、ｎ型半導体領域２１ｂ表面の端部にチャネルストップ５５が形成される。なお、チャネルストップ５５は他の工程により形成することもできる。
次に、図６Ｉに示すように、例えばＣＶＤ法によりゲート電極７０を含む絶縁膜６４上にＳｉＯ2からなる層間絶縁膜２９を形成する。続いて、図６Ｊに示すように、フォトリソグラフィ技術及びエッチング技術を用いて、素子領域Ａにおけるｐ型半導体領域３０の上方の層間絶縁膜２９及び絶縁膜６４を選択的に除去する。これにより、ソース電極６０用のコンタクトホール３１が形成される。
次に、図６Ｋに示すように、例えばＣＶＤ法、及びエッチング技術を用いてコンタクトホール３１を含む領域に、例えばＣｕ、またはＡｌ−Ｃｕ等のアルミニウム系合金からなる金属層により構成されたソース電極６０を選択的に形成する。なお、このソース電極６０もＣｕにより形成するようにしたが、上述したゲート電極７０と同様に例えばＡｌ（アルミニウム）やＴｉ（チタン）により形成することができる。また、図示しないが、このとき、ゲート配線となる金属層も同時に形成する。
次に、図６Ｌに示すように、ソース電極６０の一部を含む層間絶縁膜２９上に例えばＳｉＮ（窒化シリコン）からなる保護膜３７を選択的に形成する。そして、図６Ｍに示すように、ｎ型高濃度基体１０の下面を研磨し、このｎ型高濃度基体１０の厚みを１００μｍ〜２００μｍにする。その後、このｎ型高濃度基体１０下面に例えばＥＢ（Electron Beam；電子ビーム）蒸着法により金属膜３３を形成する。なお、本実施形態では、上述したＥＢ蒸着法により金属膜３３を形成するようにしたが、これには限定されず、例えば、ＣＶＤ法、スパッタ又はメッキ等の方法により金属膜３３を形成することもできる。
金属膜３３は、例えば、Ｔｉ層３４、Ｎｉ（ニッケル）層３５、及びＡｕ（金）層３６の３層構造の膜で形成することができる。この金属膜３３はドレイン電極として機能する。このようにして、ソース電極、ドレイン電極、ゲート電極を備えたスーパージャンクション縦型ＭＯＳＦＥＴを備えた半導体装置１Ａを形成することができる。
このように、半導体装置１Ａは、トレンチ溝エピ埋め込み製法により形成することができ、従って、工程がシンプルとなり、安価に製造することができる。
以上のように、本実施形態に係る半導体装置１Ａでは、素子領域Ａから終端領域Ｂに亘って形成されたｐ型半導体ピラー領域２２ａ，２２ｂの幅を第１幅ｗ１としている。また、素子領域Ａに形成された各ｎ型半導体ピラー領域２１ａの幅及び終端領域Ｂのリサーフ領域Ｃに接続されている各ｎ型半導体ピラー領域２１ａの幅を第２幅ｗ２としている。
さらに、終端領域Ｂに形成され、かつリサーフ領域Ｃに接続されていないｎ型半導体ピラー領域２１ｂは、第２幅ｗ２より狭い第３幅ｗ３としている。
かかる構成により、スーパージャンクション縦型ＭＯＳＦＥＴの終端領域において、ＭＯＳＦＥＴがオフ状態のときに空乏層をより容易に素子周辺に伸ばすことができ、電界集中の発生を抑制できる。
その結果、終端領域Ｂにおいて、チャージバランスがとれ、電界分布がドレイン電極、ソース電極面と平行に分布しやすくなる。従って、安定した高耐圧スーパージャンクション縦型ＭＯＳＦＥＴを供給することができる。
また、トレンチ溝エピ埋め込み製法の最適な終端構造を実現することで、ｎ型半導体ピラー領域２１の不純物濃度を濃くすることが可能になり、さらに低オン抵抗化することができる。しかも、製造工程がシンプルであるので安価に製造することが可能になる。
また、終端領域Ｂの一部のｎ型半導体ピラー領域２１ｂの幅を狭くすることで、終端領域Ｂを効率的に小さくすることが可能となり、チップサイズを小さくすることも可能になる。
＜第２実施形態＞
次に、第２実施形態に係る半導体装置１Ｂを説明する。図７は第２実施形態に係る半導体装置１Ｂを説明するための図である。
この半導体装置１Ｂでは、ｐ型半導体ピラー領域２２の幅、換言すればトレンチ溝２５の幅は、第１実施形態に係る半導体装置１Ａと同様に、第１幅ｗ１であり、素子領域Ａ及び終端領域Ｂにおいて一定である。このように、ｐ型半導体ピラー領域２２の幅を一定にすることで、ｐ型半導体のエピタキシャル成長によりトレンチ溝２５を埋め込むときに、Ｗａｆｅｒ面内均一に埋め込むことが可能になる。
一方、ｎ型半導体ピラー領域２１の幅は、リサーフ領域Ｃの内側と外側で異なる。すなわち、素子領域Ａにある各ｎ型半導体ピラー領域２１ａの幅を第２幅ｗ２とし、同様に、終端領域Ｂのｎ型半導体ピラー領域２１のうちリサーフ領域Ｃに接続された各ｎ型半導体ピラー領域２１ａの幅を第２幅ｗ２とする。一方で、終端領域Ｂのｎ型半導体ピラー領域２１のうちリサーフ領域Ｃに接続されていない各ｎ型半導体ピラー領域２１の幅は、第２幅ｗ２より狭い第３幅ｗ３としている。
そして、終端領域Ｂのｐ型半導体ピラー領域２２のうちリサーフ領域Ｃに接続されていないｐ型半導体ピラー２２ｂの表面には、素子領域Ａのｐ型半導体領域３０と同じ濃度のｐ＋型半導体５１を形成している。
このｐ＋型半導体５１は、電位保持領域として機能し、ドレイン電極に電圧が印加されたとき、ｐ型半導体ピラー２２ｂは、空乏化するが、電位保持領域のある表面はｐ型半導体濃度が濃いために空乏化しない。従って、空乏化しない表面は電位を保持したままＭＯＳＦＥＴの外側（リサーフ領域ＣからＹ方向に遠ざかる方向）へ電位を伝えることになる。つまり、空乏化する領域をよりＭＯＳＦＥＴの外側へ広げることが可能になり、これにより、耐圧向上が可能になる。
このように半導体装置１Ｂを構成することにより、ＭＯＳＦＥＴがオフ状態のときに、リサーフ領域Ｃよりも外側に空乏層を広げることが可能になる。その結果、スーパージャンクション領域の電界が均一になり電界集中ポイントの発生を抑制でき、ＭＯＳＦＥＴの耐圧向上が可能となる。さらに、製造ばらつきに対して変動の少ないスーパージャンクション縦型ＭＯＳＦＥＴを供給することが可能になる。
また、上述の半導体装置１Ｂでは、ｐ型半導体ピラー領域２２ｂの幅ｗ１と略同一幅で、ｐ＋型半導体５１を設けることとしたが、これに限られない。例えば、図８に示す半導体装置１Ｂ’のように、ｐ型半導体ピラー領域２２ｂの幅ｗ１よりも狭い幅で、かつｐ型半導体ピラー領域２２ｂの幅方向（Ｙ方向）中央部に、素子領域Ａのｐ型半導体領域３０と同じ濃度のｐ＋型半導体５１’を設けるようにしてもよい。この半導体装置１Ｂ’では、半導体装置１Ｂよりも電位をＭＯＳＦＥＴの外側に伝えにくくなるが、最適な幅を選ぶことで、より安定した高耐圧ＭＯＳＦＥＴを供給することが可能になる。
＜第３実施形態＞
次に、第３実施形態に係る半導体装置１Ｃを説明する。図９は第３実施形態に係る半導体装置１Ｃを説明するための図である。
上述の第２実施形態に係る半導体装置１Ｂでは、ｐ＋型半導体５１の長手方向（Ｘ方向）の長さを、ｐ型半導体ピラー領域２２の長手方向（Ｘ方向）の長さと同じにした。一方、第３実施形態に係る半導体装置１Ｃでは、ｐ型半導体ピラー領域２２ｂに形成するｐ＋型半導体５２の長手方向の長さを、リサーフ領域Ｃの長さと等しくしている。すなわち、ｐ＋型半導体５２のＸ方向における両端位置を、リサーフ領域ＣのＸ方向における両端位置に略一致させるようにしている。
第２実施形態に係る半導体装置１Ｂにおいては、電位保持領域であるｐ＋型半導体５２は空乏化しないため、ＭＯＳＦＥＴのエッジで電界強度が強くなる領域が発生する可能性があり、耐圧低下を招く要因の一つとなる。一方、第３実施形態に係る半導体装置１Ｃでは、ｐ型半導体ピラー領域２２ｂの両端にｐ＋型半導体５２が存在しない領域を設けているので、かかる領域が空乏化する。そのため、ＭＯＳＦＥＴのエッジでの電界強度の強くなってしまうのを抑制することができる。よって、より安定した高耐圧ＭＯＳＦＥＴを供給することが可能になる。
かかる構成は、第２実施形態に係る半導体装置１Ｂ’の構成に対しても、図１０に示すように適用可能である。
すなわち、図１０に示す半導体装置１Ｃ’のように、ｐ型半導体ピラー領域２２ｂの幅ｗ１よりも狭い幅で、かつｐ型半導体ピラー領域２２ｂの幅方向（Ｙ方向）中央部に、素子領域Ａのｐ型半導体領域３０と同じ濃度のｐ＋型半導体５２’を設けるようにしてもよい。このようにすることで、ＭＯＳＦＥＴのエッジでの電界強度の強くなってしまうのを抑制することができ、より安定した高耐圧ＭＯＳＦＥＴを供給することが可能になる。
また、電位保持領域（ｐ＋型半導体５１，５１’，５２，５２’）を、ｐ型半導体ピラー領域２２ｂの全てに設けるのではなく、一部のｐ型半導体ピラー領域２２ｂに設けるようにしてもよい。すなわち、電位保持領域が形成された２以上のｐ型半導体ピラー領域２２ｂに対し、ｎ型半導体ピラー領域２１ｂを介して、Ｘ方向に連続する１以上の第２ピラー領域２２ｂの表面には電位保持領域を形成しないようにしてもよい。例えば、図１１に示す半導体装置１Ｃ”のように、一番外側、すなわち素子領域Ａから一番遠いｐ型半導体ピラー領域２２ｂには電位保持領域を設けないようにすることもできる。ｐ型半導体ピラー領域２２ｂに電位保持領域が存在することで電位をより外側へ伝えやすくなるが、一番外側には電位保持領域を設けないようにすることで、ＭＯＳＤＦＥＴのエッジで電界強度が強くなるのを抑制することができる。そのため、電界分布をより均一にすることが可能になり、ＭＯＳＦＥＴにおいて高耐圧化を実現できる。
＜第４実施形態＞
次に、第４実施形態に係る半導体装置１Ｄを説明する。図１２は第４実施形態に係る半導体装置１Ｄを説明するための図である。
第４実施形態に係る半導体装置１Ｄでは、図１２に示すように、終端領域Ｂにおける各ｐ型半導体ピラー領域２２ｂをｎ型半導体５３により分断して、両端位置がリサーフ領域ＣのＸ方向における両端位置に略一致する第１領域２２ｂ１と、当該第１領域２２ｂ１のＹ方向の両端側にそれぞれ位置する第２領域２２ｂ２を形成している。このようにすることで、第１領域２２ｂ１の両端がｎ型半導体５３になり、かかる領域が空乏化する。さらに分断に用いるｎ型半導体５３の幅を素子領域Ａのｎ型半導体ピラー領域２１aよりも幅が狭くすることで、電位をよりＭＯＳＦＥＴの外側へ伝えやすくなる。
さらに、図１３に示す半導体装置１Ｄ’のように、上記半導体装置１Ｄの構成に加え、第１領域２２ｂ１と第２領域２２ｂ２とに分断したｐ型半導体ピラー領域２２ｂ表面に電位保持領域としてｐ＋型半導体５４を設けるようにしてもよい。このｐ＋型半導体５４はｐ型半導体領域３０と同程度の不純物濃度である。このときｐ＋型半導体５４の幅は、ｐ型半導体ピラー領域２２ｂの幅より狭くする。このようにすることで、ＭＯＳＦＥＴのエッジでの電界強度の強くなってしまうのをより抑制することができる。よって、より安定した高耐圧ＭＯＳＦＥＴを供給することが可能になる。なお、図１４に示す半導体装置１Ｄ”に示すように、ｐ＋型半導体５４は、リサーフ領域Ｃを囲む一部の第１領域２２ｂ１及び第２領域２２ｂ２に形成することもできる。
以上のように、本実施形態に係る半導体装置では、終端領域に形成され、かつリサーフ領域が表面に形成されていないｎ型半導体ピラー領域の幅を素子領域のｎ型半導体ピラー領域の幅より狭い幅としている。
かかる構成により、スーパージャンクション縦型ＭＯＳＦＥＴの終端領域において、ＭＯＳＦＥＴがオフ状態のときに空乏層をより容易に素子周辺に伸ばすことができ、電界集中の発生を抑制できる。その結果、終端領域Ｂにおいて、チャージバランスがとれ、電界分布がドレイン電極、ソース電極面と平行に分布しやすくなる。従って、安定した高耐圧スーパージャンクション縦型ＭＯＳＦＥＴを供給することができる。また、トレンチ溝エピ埋め込み製法の最適な終端構造を実現することで、ｎ型半導体ピラー領域の不純物濃度を濃くすることが可能になり、さらに低オン抵抗化することができる。しかも、製造工程がシンプルであるので安価に製造することが可能になる。
以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
なお、上記構成はスーパージャンクション構造をもつ縦型動作デバイスであれば適用可能であり、ＭＯＳＦＥＴのみならず、ＳＢＴ、ＩＧＢＴなど個別素子に限定されず適用可能である。また、シリコンカーバイドの材料を用いたデバイスにも適用可能である。
１Ａ，１Ｂ，１Ｃ，１Ｃ’，１Ｄ，１Ｅ，１Ｅ’ 半導体装置
１０ ｎ型高濃度基体（第１導電型の半導体基板）
２１ ｎ型半導体ピラー領域（第１ピラー領域）
２２ ｐ型半導体ピラー領域（第２ピラー領域）
２３ ｎ型エピタキシャル層（第１導電型の半導体層）
２５ トレンチ溝
３０ ｐ型半導体領域（第２の半導体領域）
５０ ソース領域
５５ チャネルストップ
６０ ソース電極
６５ ゲート絶縁膜
７０ ゲート電極
５１，５１’，５２，５２’ ｐ＋型半導体

Claims (8)

  1. 第１導電型の半導体基体と、
    前記半導体基体の上面側に形成され、前記半導体基体の上面に対して平行な第１の方向をそれぞれ長手方向とした第１導電型の第１ピラー領域と第２導電型の第２ピラー領域とが、前記半導体基体の上面に対して平行で且つ前記第１の方向と直交する第２の方向に沿って、交互に配置される領域を含む第１の半導体領域と、
    前記第２ピラー領域表面に、前記第１ピラー領域に接して形成された第２導電型の第２の半導体領域と、
    前記第２の半導体領域上の一部と前記第１ピラー領域上の一部に跨るように、ゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極側部下方の前記第２の半導体領域上の一部に形成された第１導電型のソース領域である第３の半導体領域と、
    半導体素子が形成される素子領域を囲む終端領域の一部の領域であって、前記第２の半導体領域表面に形成された第２導電型のリサーフ領域と、を備え、
    前記素子領域から前記終端領域に亘って形成された前記第２ピラー領域の幅を第１幅とすると共に、前記素子領域に形成された各前記第１ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第１ピラー領域の幅を第２幅とする一方、
    前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第１ピラー領域の幅を、前記第２幅より狭い幅とした半導体装置。
  2. 前記終端領域に形成され、かつ前記リサーフ領域と接続されていない第２ピラー領域のうち、前記リサーフ領域と接続した第２ピラー領域に対し、前記第１ピラー領域を介して前記第１方向に連続する２以上の第２ピラー領域のそれぞれの表面に、当該第２ピラー領域の濃度よりも不純物濃度が高い第２導電型の半導体を形成する請求項１に記載の半導体装置。
  3. 前記第２導電型の半導体は、その直下に形成されている前記第２ピラー領域よりも幅を狭くした請求項２に記載の半導体装置。
  4. 前記第２導電型の半導体の前記第１方向における両端位置を、前記リサーフ領域の前記第１方向における両端位置に略一致させる請求項２又は３に記載の半導体装置。
  5. 前記第２導電型の半導体が直下に形成された２以上の前記第２ピラー領域に対し、前記第１ピラー領域を介して前記第１方向に連続する１以上の第２ピラー領域の表面には前記第２導電型の半導体が形成されていない請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記終端領域における各前記第２ピラー領域を、前記素子領域の第１ピラー領域幅よりも幅が狭い第１導電型の半導体により分断して、両端位置が前記リサーフ領域の前記第１方向における両端位置に略一致する第１領域と、当該第１領域の前記第２方向の両端にそれぞれ位置する第２領域を形成した請求項１〜４のいずれか１項に記載の半導体装置。
  7. 前記第１の半導体領域は、前記半導体基体の上面に形成された第１導電型の半導体層に複数のトレンチ溝を形成して当該トレンチ溝間に前記第１ピラー領が形成され、各前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込んで前記第２ピラー領域が形成されている請求項１〜６のいずれか１項に記載の半導体装置。
  8. 第１導電型の半導体基体上に、第１導電型の半導体層を形成する第１工程と、
    前記第１導電型の半導体に、前記半導体基体の上面に対して平行な第１の方向をそれぞれ長手方向としたトレンチ溝を、前記半導体基体の上面に対して平行で且つ前記第１の方向と直交する第２の方向に沿って、間隔を空けて複数形成し、前記トレンチ溝間に第１導電型の第１ピラー領域を複数形成する第２工程と、
    各前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込んで第２導電型の第２ピラー領域を複数形成する第３工程と、
    前記第２ピラー領域表面に、前記第１ピラー領域に接して第２導電型の第２の半導体領域を形成する第４工程と、
    前記第２の半導体領域上の一部と前記第１ピラー領域上の一部に跨るように、ゲート絶縁膜を介してゲート電極を形成する第５工程と、
    前記ゲート電極側部下方の前記第２の半導体領域上の一部に第１導電型のソース領域である第３の半導体領域を形成する第６工程と、
    半導体素子が形成される素子領域を囲む終端領域の一部の領域であって、前記第２の半導体領域表面に第２導電型のリサーフ領域を形成する第７工程と、を有し、
    前記第２工程において、前記素子領域から前記終端領域に亘って形成された前記第２ピラー領域の幅を第１幅とすると共に、前記素子領域に形成された各前記第１ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第１ピラー領域の幅を第２幅とする一方、前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第１ピラー領域の幅を、前記第２幅より狭い幅とする半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054884A (ja) * 2009-09-04 2011-03-17 Sony Corp 半導体装置及び半導体装置の製造方法
JP2014045138A (ja) * 2012-08-28 2014-03-13 Toshiba Corp トレンチ形成方法及び半導体装置の製造方法
JP2016213474A (ja) * 2015-05-12 2016-12-15 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 半導体ウェハの処理
CN113745115A (zh) * 2020-05-27 2021-12-03 英飞凌科技奥地利有限公司 超结晶体管器件和用于形成超结晶体管器件的方法
US11742354B2 (en) 2021-09-23 2023-08-29 International Business Machines Corporation Top epitaxial layer and contact for VTFET

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8829640B2 (en) * 2011-03-29 2014-09-09 Alpha And Omega Semiconductor Incorporated Configuration and method to generate saddle junction electric field in edge termination
GB2517326B (en) * 2012-06-08 2020-04-29 Mitsubishi Electric Corp Motor incorporating power converter, and air conditioner, water heater, and ventilation blower incorporating the motor
CN102931218B (zh) * 2012-09-29 2015-03-18 西安龙腾新能源科技发展有限公司 超结器件的结终端结构
US9184277B2 (en) * 2012-10-31 2015-11-10 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
CN103887338B (zh) * 2012-12-21 2019-03-01 上海矽睿科技有限公司 一种适用于深槽超结器件的结终端及其制备方法
US9515136B2 (en) * 2014-06-18 2016-12-06 Stmicroelectronics S.R.L. Edge termination structure for a power integrated device and corresponding manufacturing process
CN105742179B (zh) * 2014-12-09 2019-01-11 深圳芯能半导体技术有限公司 一种igbt器件的制备方法
US9478644B1 (en) * 2015-10-19 2016-10-25 Vanguard International Semiconductor Corporation Semiconductor device
TWI575570B (zh) * 2015-12-23 2017-03-21 世界先進積體電路股份有限公司 半導體裝置及其製造方法
US9666699B1 (en) 2016-03-30 2017-05-30 Vanguard International Semiconductor Corporation Semiconductor device having field plate disposed on isolation feature and method for forming the same
CN113517336A (zh) * 2021-07-13 2021-10-19 电子科技大学 一种mos型超结功率器件的终端结构
CN119342875B (zh) * 2024-12-20 2025-04-29 北京怀柔实验室 半导体功率器件的终端结构及其制作方法
CN119562577B (zh) * 2025-01-27 2025-05-27 北京怀柔实验室 半导体器件的终端结构及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054884A (ja) * 2009-09-04 2011-03-17 Sony Corp 半導体装置及び半導体装置の製造方法
JP2014045138A (ja) * 2012-08-28 2014-03-13 Toshiba Corp トレンチ形成方法及び半導体装置の製造方法
JP2016213474A (ja) * 2015-05-12 2016-12-15 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 半導体ウェハの処理
US9859362B2 (en) 2015-05-12 2018-01-02 Infineon Technologies Austria Ag Processing a semiconductor wafer
CN113745115A (zh) * 2020-05-27 2021-12-03 英飞凌科技奥地利有限公司 超结晶体管器件和用于形成超结晶体管器件的方法
US11742354B2 (en) 2021-09-23 2023-08-29 International Business Machines Corporation Top epitaxial layer and contact for VTFET

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