JP6419414B2 - SiCエピタキシャルウェハおよび半導体装置 - Google Patents
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Description
本実施形態のSiCエピタキシャルウェハは、SiC基板と、SiC基板上に設けられ、p型不純物とn型不純物を含有し、p型不純物を元素A、n型不純物を元素Dとする場合に、元素Aと元素Dとの組み合わせが、Al(アルミニウム)、Ga(ガリウム)またはIn(インジウム)とN(窒素)、B(ボロン)とP(リン)の少なくとも一方の組み合わせであり、組み合わせを構成する元素Dの濃度の元素Aの濃度に対する比が0.33より大きく1.0より小さい、p型の第1のSiCエピタキシャル層を、備える。
本実施形態のSiCエピタキシャルウェハは、SiC基板とp型の第1のSiCエピタキシャル層との間に設けられるn型の第2のSiCエピタキシャル層と、n型の第2のSiCエピタキシャル層と、第1のSiCエピタキシャル層との間に設けられ、p型不純物の濃度が、第1のSiCエピタキシャル層よりも低いp型の第3のSiCエピタキシャル層を、さらに備える。そして、SiC基板がn型で、SiC基板のn型不純物の濃度が、第2のSiCエピタキシャル層よりも高く、p型の第1のSiCエピタキシャル層の元素Aの濃度が1×1018cm−3以上1×1022cm−3以下である。上記構成以外は、第1の実施形態と同様である。したがって、第1の実施形態と重複する内容については、記述を省略する。
本実施形態の半導体装置は、n型の第1のSiCエピタキシャル層と、SiCエピタキシャル層上に設けられ、p型不純物とn型不純物を含有し、p型不純物を元素A、n型不純物を元素Dとする場合に、元素Aと元素Dとの組み合わせが、Al(アルミニウム)、Ga(ガリウム)またはIn(インジウム)とN(窒素)、B(ボロン)とP(リン)の少なくとも一方の組み合わせであり、組み合わせを構成する元素Dの濃度の元素Aの濃度に対する比が0.33より大きく1.0より小さく、組み合わせを構成する元素Aの濃度が1×1018cm−3以上1×1022cm−3以下であるp型の第2のSiCエピタキシャル層と、第2のSiCエピタキシャル層上に設けられた第1の電極と、第1のSiCエピタキシャル層の第1の電極と反対側に設けられた第2の電極と、第1の電極の両側に設けられ、第2のSiCエピタキシャル層表面から第1のSiCエピタキシャル層に達する溝部、を備える。
本実施形態のSiCエピタキシャルウェハは、SiC基板と、SiC基板上に設けられ、p型不純物とn型不純物を含有し、p型不純物を元素A、n型不純物を元素Dとする場合に、元素Aと元素Dとの組み合わせが、Al(アルミニウム)、Ga(ガリウム)またはIn(インジウム)とN(窒素)、B(ボロン)とP(リン)の少なくとも一方の組み合わせであり、組み合わせを構成する元素Aの濃度の元素Dの濃度に対する比が0.40より大きく0.95より小さい、n型の第1のSiCエピタキシャル層を、備える。
本実施形態のSiCエピタキシャルウェハは、SiC基板と第1のSiCエピタキシャル層との間に設けられ、p型不純物とn型不純物を含有し、p型不純物を元素A、n型不純物を元素Dとする場合に、元素Aと元素Dとの組み合わせが、Al(アルミニウム)、Ga(ガリウム)またはIn(インジウム)とN(窒素)、B(ボロン)とP(リン)の少なくとも一方の組み合わせであり、組み合わせを構成する元素Aの濃度の元素Dの濃度に対する比が0.40より大きく0.95より小さい、n型の第2のSiCエピタキシャル層を、さらに備える。そして、SiC基板がn型で、第2のSiCエピタキシャル層のn型不純物の濃度がSiC基板より低く、かつ、第1のSiCエピタキシャル層よりも高く、第1のSiCエピタキシャル層中の元素Dの濃度が1×1015cm−3以上5×1016cm−3以下である。上記構成以外は、第4の実施形態と同様である。したがって、第4の実施形態と重複する内容については、記述を省略する。
本実施形態の半導体装置は、p型不純物とn型不純物を含有し、p型不純物を元素A、n型不純物を元素Dとする場合に、元素Aと元素Dとの組み合わせが、Al(アルミニウム)、Ga(ガリウム)またはIn(インジウム)とN(窒素)、B(ボロン)とP(リン)の少なくとも一方の組み合わせであり、組み合わせを構成する元素Aの濃度の元素Dの濃度に対する比が0.40より大きく0.95より小さい、n型の第1のSiCエピタキシャル層と、第1のSiCエピタキシャル層の表面に設けられたp型の第1のSiC領域と、第1のSiC領域の表面に形成されるn型の第2のSiC領域と、第1のSiCエピタキシャル層、第1のSiC領域の表面に連続的に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、第2のSiC領域上に設けられた第1の電極と、第1のSiCエピタキシャル層の第1の電極と反対側に設けられた第2の電極と、を備える。
102 p型の第1(または第2)のSiCエピタキシャル層
106 n型の第2(または第1)のSiCエピタキシャル層
108 p型の第3のSiCエピタキシャル層
194 第1の電極(アノード電極)
196 第2の電極(カソード電極)
200 SiC基板
202 n型の第1のSiCエピタキシャル層
204 n型の第2のSiCエピタキシャル層
216 第1のSiC領域(pウェル領域)
218 第2のSiC領域(ソース領域)
220 第3のSiC領域(pウェルコンタクト領域)
224 第1の電極(ソース・pウェル共通電極)
228 ゲート絶縁膜
230 ゲート電極
232 層間絶縁膜
236 第2の電極(ドレイン電極)
Claims (8)
- SiC基板と、
前記SiC基板上に設けられ、p型不純物とn型不純物を含有し、前記p型不純物を元素A、前記n型不純物を元素Dとする場合に、前記元素Aと前記元素Dとの組み合わせが、Al(アルミニウム)、Ga(ガリウム)またはIn(インジウム)とN(窒素)、B(ボロン)とP(リン)の少なくとも一方の組み合わせであり、前記組み合わせを構成する前記元素Dの濃度の前記元素Aの濃度に対する比が0.5より大きく0.95より小さい、p型の第1のSiCエピタキシャル層と、
前記SiC基板と前記第1のSiCエピタキシャル層との間に設けられるn型の第2のSiCエピタキシャル層と、
前記第2のSiCエピタキシャル層と、前記第1のSiCエピタキシャル層との間に設けられ、p型不純物の濃度が、前記第1のSiCエピタキシャル層よりも低いp型の第3のSiCエピタキシャル層と、を備え、
前記SiC基板がn型で、n型不純物の濃度が、前記第2のSiCエピタキシャル層よりも高く、
前記元素Aの濃度が1×1018cm−3以上1×1022cm−3以下であることを特徴とするSiCエピタキシャルウェハ。 - 前記元素Aのアクセプタ準位が150meV以下であることを特徴とする請求項1記載のSiCエピタキシャルウェハ。
- 前記元素Dの90%以上が前記元素Aの最近接の格子位置にあることを特徴とする請求項1又は請求項2記載のSiCエピタキシャルウェハ。
- 前記組み合わせを構成する前記元素Dの濃度の前記元素Aの濃度に対する比が0.6以上であることを特徴とする請求項1乃至請求項3いずれか一項記載のSiCエピタキシャルウェハ。
- SiC基板と、
前記SiC基板上に設けられたn型の第1のSiCエピタキシャル層と、
前記第1のSiCエピタキシャル層上に設けられ、p型不純物とn型不純物を含有し、前記p型不純物を元素A、前記n型不純物を元素Dとする場合に、前記元素Aと前記元素Dとの組み合わせが、Al(アルミニウム)、Ga(ガリウム)またはIn(インジウム)とN(窒素)、B(ボロン)とP(リン)の少なくとも一方の組み合わせであり、前記組み合わせを構成する前記元素Dの濃度の前記元素Aの濃度に対する比が0.5より大きく0.95より小さく、前記組合せを構成する前記元素Aの濃度が1×1018cm−3以上1×1022cm−3以下であるp型の第2のSiCエピタキシャル層と、
前記第1のSiCエピタキシャル層と前記第2のSiCエピタキシャル層との間に設けられ、p型不純物の濃度が、前記第2のSiCエピタキシャル層よりも低い、p型の第3のSiCエピタキシャル層と、
前記第2のSiCエピタキシャル層上に設けられた第1の電極と、
前記SiC基板の前記第1の電極と反対側に設けられた第2の電極と、
前記第1の電極の両側に設けられ、前記第2のSiCエピタキシャル層表面から前記第1のSiCエピタキシャル層に達する溝部と、
を備え、
前記SiC基板がn型で、n型不純物の濃度が、前記第1のSiCエピタキシャル層よりも高いことを特徴とする半導体装置。 - 前記元素Aのアクセプタ準位が150meV以下であることを特徴とする請求項5記載の半導体装置。
- 前記元素Dの90%以上が前記元素Aの最近接の格子位置にあることを特徴とする請求項5又は請求項6記載の半導体装置。
- 前記組み合わせを構成する前記元素Dの濃度の前記元素Aの濃度に対する比が0.6以上であることを特徴とする請求項5乃至請求項7いずれか一項記載の半導体装置。
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