JP6410148B2 - 衝撃記憶装置 - Google Patents

Description

本発明は、外部からの衝撃を記憶するための衝撃記憶装置に関する。

特許文献１は、電子機器とそれが受けた衝撃を検出する衝撃検出方法を開示している。図１４は、特許文献１に開示された電子機器のブロック図を示す。図１４に示されるように、特許文献１に開示された電子機器は、ＣＰＵ９２１、負荷９２〜９５、電源９３１、メモリ９２２、外部接続端子９７、衝撃検知器９９、および報知器９２３を具備している。外部接続端子９７には、測定器９２４が接続され得る。

図１５は、特許文献１に開示された電子機器に含まれる衝撃検知器９９の回路図を示す。図１５に示されるように、特許文献１に開示された衝撃検知器９９は、衝撃検知素子９１１、ＦＥＴ９１２、抵抗９１３、電源端子９１８、抵抗９１９、および出力端子９２０を具備している。衝撃検知器９９に衝撃が印加されると、ＦＥＴ９１２のゲート電極に電圧が印加される。このようにして、ＦＥＴ９１２がオンになり、かつ電源端子９１８から出力端子９２０に電流が流れる。この電流は、ＣＰＵ９２１を介してメモリ９２２に衝撃検出信号として記憶される。

特開２００２−２４３７５４号公報

本発明は、簡単な構造を有する衝撃記録装置を提供することを目的とする。

本発明は、以下のみからなる衝撃記憶装置を提供する：
電源部、
第１電極および第２電極を具備し、かつ衝撃のエネルギーを前記第１電極および第２電極の間の電位差に変換するための衝撃発電素子、
第１ゲート電極、第１ソース電極、および第１ドレイン電極を具備し、さらに強誘電体層、および半導体層の積層体を具備する第１トランジスタ、および
第２ゲート電極、第２ソース電極、および第２ドレイン電極を具備する第２トランジスタ、
ここで、
前記第２ゲート電極は、前記第１電極に電気的に接続されており、
前記第２ドレイン電極は、前記電源部に電気的に接続されており、
前記第２ソース電極は、前記第１ゲート電極に電気的に接続されており、かつ
前記第１ソース電極は、前記第２電極に電気的に接続されている。

本発明は、簡単な構造を有する衝撃記録装置を提供する。

図１は、第１実施形態による衝撃記憶装置１の概念的な構成を示すブロック図である。 図２は、第１実施形態による衝撃記憶装置１の回路図を示す。 図３Ａは、強誘電体トランジスタ５の断面図を示す。 図３Ｂは、強誘電体トランジスタ５の上面図を示す。 図４は、衝撃発電素子３の側面図を示す。 図５は、衝撃発電素子３で発生した電圧の一例のグラフ、および当該電圧に基づいてゲート電極Ｇに印加される電圧の一例のグラフを示す。 図６は、第２実施形態による衝撃記憶装置１の回路図を示す。 図７は、第３実施形態による衝撃記憶装置１の回路図を示す。 図８は、第４実施形態による衝撃記憶装置１の回路図を示す。 図９は、第５実施形態による衝撃記憶装置１の回路図を示す。 図１０は、第５実施形態におけるＣＭＯＳインバータ２２および強誘電体トランジスタ５の断面図を示す。 図１１は、第６実施形態による衝撃記憶装置１の回路図を示す。 図１２Ａは、実施例１において、衝撃発電素子３が発生した電圧および時間の関係を示すグラフである。 図１２Ｂは、実施例１において、強誘電体トランジスタ５のゲート電極Ｇに印加された電圧および時間の関係を示すグラフである。 図１３は、実施例１において、ゲート電極Ｇに電圧が印加された時間および強誘電体トランジスタ５の抵抗値（すなわち、半導体層５７の抵抗値）の間の関係を示すグラフである。 図１４は、特許文献１に開示された電子機器のブロック図を示す。 図１５は、特許文献１に開示された電子機器に含まれる衝撃検出器９９の回路図を示す。

以下、本発明の実施形態が、図面を参照しながら説明される。

（第１実施形態）
図１は、第１実施形態による衝撃記憶装置１の概念的な構成を示すブロック図である。図１に示されるように、第１実施形態による衝撃記憶装置１は、スイッチング素子２、衝撃発電素子３、電源部、および不揮発性メモリ５を備えている。衝撃発電素子３は、外部からの衝撃により電圧を発生するように構成される。スイッチング素子２は、衝撃発電素子３で生じた電圧に基づいて動作し、電源部４および不揮発性メモリ５の間の接続および切断を制御する。例えば、スイッチング素子２に所定の電圧Ｖｓ以上の電圧が印加されると、電源部４はスイッチ素子２を介して不揮発性メモリ５に電気的に接続される。

一方、スイッチング素子２に電圧Ｖｓ未満の電圧が印加されると、電源部４は不揮発性メモリ５から電気的に絶縁される。電源部４は、所定の定電圧Ｖｃを供給する。スイッチング素子２を介して電源部４が不揮発性メモリ５に電気的に接続された場合、電源部４から供給された電圧Ｖｃは、不揮発性メモリ５に印加される。不揮発性メモリ５に電圧Ｖｃが印加されると、電圧Ｖｃの印加時間に応じて、不揮発性メモリ５の状態が変化する。このようにして、情報が不揮発性メモリ５に記憶される。

衝撃記憶装置１に外部から衝撃が加わると、衝撃発電素子３が発電する。衝撃発電素子３で発生した電圧が電圧Ｖｓ以上であると、スイッチング素子２が接続状態に切り替えられる。これにより、電源部４から供給された電圧Ｖｃが、不揮発性メモリ５に印加される。これにより、不揮発性メモリ５の状態が変化する。一方、衝撃発電素子３で発生した電圧が電圧Ｖｓ未満である場合には、電源部４は不揮発性メモリ５に電気的に接続されていないので、不揮発性メモリ５の状態は変化しない。

このように、衝撃が印加された衝撃発電素子３が発生した電圧が電圧Ｖｓを超える場合には、不揮発性メモリ５に電圧Ｖｃが印加される。このようにして、衝撃の有無および衝撃の回数を含む衝撃情報が不揮発性メモリ５に適切に記録される。しかも、不揮発性メモリ５に記憶された衝撃情報が読み出されたかどうかに拘わらず、衝撃記憶装置１は繰り返し使用される。電源部４から供給される電圧Ｖｃは、スイッチング素子２が接続状態の間のみ消費される。そのため、衝撃記憶装置１は、良好な省電力特性を有する。

図２は、第１実施形態による衝撃記憶装置１の回路図を示す。図２に示されるように、衝撃記憶装置１は、スイッチング素子２、衝撃発電素子３、電源部４、および不揮発性メモリ５を備えている。

スイッチング素子２は、一対の主電極および制御電極Ｃを有している。一対の主電極は、第１主電極Ｍ１および第２主電極Ｍ２から構成される。不揮発性メモリ５は、ドレイン電極Ｄ、ソース電極Ｓ、およびゲート電極Ｇから構成される３端子を有する。ドレイン電極Ｄおよびソース電極Ｓは一対の主電極として機能する。ゲート電極Ｇは、制御電極として機能する。衝撃発電素子３は圧電体を有する。衝撃発電素子３は、衝撃によりその両端の端子の間に電圧を発生する。電源部４は、所定の定電圧Ｖｃを供給する。第１主電極Ｍ１が電源部４に電気的に接続されている。第２主電極Ｍ２がゲート電極Ｇに電気的に接続されている。衝撃発電素子３は、第１電極３ａおよび第２電極３ｂを具備する。制御電極Ｃは第１電極３ａに電気的に接続されている。ソース電極Ｓが第２電極３ｂに電気的に接続されている。ソース電極Ｓおよびドレイン電極Ｄには、それぞれ、第１の端子７および第２の端子８が接続されている。

不揮発性メモリ５のドレイン電極Ｄおよびソース電極Ｓは機能的に互いに同等であるため、ドレイン電極Ｄが第２電極３ｂと電気的に接続され、かつドレイン電極Ｄおよびソース電極Ｓには、それぞれ、第１の端子７および第２の端子８が接続され得る。

不揮発性メモリ５は、例えば、強誘電体ゲート電界効果トランジスタ（以下、「強誘電体トランジスタ」という）である。強誘電体トランジスタは、強誘電体から形成されたゲート絶縁膜を有する。従来の衝撃記憶装置に用いられている強誘電体メモリは、強誘電体キャパシタである。強誘電体キャパシタは、供給された電力を消費する機能しか有さない受動素子である。一方、強誘電体トランジスタは、供給された電力により電圧または電流が変化する能動素子である。

不揮発性メモリ５が強誘電体トランジスタである場合には、不揮発性メモリ５に記憶された衝撃情報を取得するために必要なことは、第１端子７および第２端子９間の抵抗値を測定することのみである。一方、強誘電体キャパシタが用いられた場合、強誘電体キャパシタの抵抗値を測定することによって不揮発性メモリ５に記憶された衝撃情報は取得されない。従って、強誘電体キャパシタが用いられた場合とは異なり、不揮発性メモリ５が強誘電体トランジスタである場合には、不揮発性メモリ５に記憶された衝撃情報が容易に取得される。

不揮発性メモリ５の他の例は、３つの端子を有する不揮発性メモリである。３つの端子を有する不揮発性メモリの例は、フラッシュメモリである。不揮発性メモリ５のさらに他の例は、２つの端子を有する素子である不揮発性メモリである。２つの端子を有する素子の例は、抵抗変化メモリ、相変化メモリ、または磁気メモリである。

以下、第１実施形態において、不揮発性メモリ５が強誘電体トランジスタ５である場合が詳細に説明される。

（強誘電体トランジスタの構造および作用）
図３Ａは、強誘電体トランジスタ５の断面図を示す。図３Ｂは、強誘電体トランジスタ５の上面図を示す。

図３Ａおよび図３Ｂに示されるように、強誘電体トランジスタ５は、基板５１、基板５１上に形成された電極層５３、電極層５３上に形成された強誘電体層５５、強誘電体層５５上に形成されたゲート電極Ｇ、強誘電体層５５上に形成された半導体層５７、半導体層５７上に形成されたドレイン電極Ｄ、および半導体層５７上に形成されたソース電極Ｓを備えている。ゲート電極Ｇは、強誘電体層５５に形成されたコンタクトホールに充填されたコンタクトプラグ５９を介して電極層５３と電気的に接続されている。ソース電極Ｓおよびドレイン電極Ｄは、一定の間隔をおいて半導体層５７上に配置されている。

次に、このような構造を有する強誘電体トランジスタ５に衝撃情報が記憶される仕組みが説明される。以下、「上方向」とは、電極層５３から半導体層５７に向かう方向を意味する。「下方向」とは半導体層５７から電極層５３へ向かう方向を意味する。

ソース電極Ｓに対して負の電圧がゲート電極Ｇを介して電極層５３に印加された場合、強誘電体層５５の一部分に下方向の分極が生じる。そのため、強誘電体層５５のその一部分の上に配置されている部分の半導体層５７は高い抵抗値を有する。言い換えれば、そのような負の電圧が印加された場合、半導体層５７のその部分の状態は、高抵抗状態に変化する。電圧が０ボルトに戻された後であっても、半導体層５７のその部分は高抵抗状態を維持する。

一方、ソース電極Ｓに対して正の電圧がゲート電極Ｇを介して電極層５３に印加された場合、強誘電体層５５の一部分に上方向の分極が生じる。そのため、強誘電体層５５のその一部分の上に配置されている部分の半導体層５７は低い抵抗値を有する。言い換えれば、そのような正の電圧が印加された場合、半導体層５７のその部分は、低抵抗状態に変化する。電圧が０ボルトに戻された後であっても、半導体層５７のその部分は低抵抗状態を維持する。

ソース電極Ｓおよびドレイン電極Ｄの間の抵抗値は、ソース電極Ｓおよびドレイン電極Ｄの間に挟まれた半導体層５７の領域の抵抗値である。したがって、半導体層５７の領域の下方に位置する強誘電体層５５の分極の割合に応じて、ソース電極Ｓおよびドレイン電極Ｄの間の抵抗値が連続的に変化する。強誘電体トランジスタ５は、電圧が印加されなくなった後でも、抵抗値を保持する。

衝撃記憶装置１に外部から衝撃が加えられると、衝撃発電素子３は電圧を発生する。衝撃発電素子３が発生した電圧が所定の電圧Ｖｓ以上である場合、スイッチング素子２は、電源部４およびゲート電極Ｇの間を電気的に接続する。これにより、電源部４から供給される所定の定電圧Ｖｃ（図２においては、正の定電圧）がゲート電極Ｇに印加される。このようにして、ドレイン電極Ｄおよびソース電極Ｓの間の抵抗値が変化する。

一方、衝撃発電素子３が発生した電圧が電圧Ｖｓ未満である場合、スイッチング素子２は、電源部４およびゲート電極Ｇとの間の電気的接続を遮断する。この場合、ゲート電極Ｇには電圧が印加されず、かつドレイン電極Ｄおよびソース電極Ｓの間の抵抗値は変化しない。

第１の端子７および第２の端子８の間の抵抗値が変化したかどうかを検出することで、衝撃記憶装置１が、衝撃を受けたか否かが判定される。

（強誘電体トランジスタの製造方法）
以下、強誘電体トランジスタ５の製造方法の一例が、図３Ａおよび図３Ｂを参照しながら説明される。まず、シリコン単結晶基板のような基板５１が、摂氏１１００度の温度下で酸素雰囲気中で熱処理に曝される。このようにして、基板５１の表面に、１００ナノメートルの厚みを有する酸化シリコン層が形成される。次に、白金層のような貴金属層が室温下においてスパッタ法により基板５１上に堆積させる。このようにして、３０ナノメートルの厚みを有する電極層５３が形成される。

次に、基板５１の温度が摂氏７００度程度に維持されながら、４５０ナノメートルの厚みを有するジルコニウム酸チタン酸鉛（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３、以下、「ＰＺＴ」という）層がパルスレーザ堆積法（以下、「ＰＬＤ法」という）により電極層５３上に堆積される。このようにして、強誘電体層５５が形成される。

次に、基板５１の温度が摂氏４００度に維持されながら、強誘電体層５５上に３０ナノメートルの厚みを有する酸化亜鉛層が堆積される。パターニングされたレジストが酸化亜鉛層上に形成される。次いで、硝酸を用いて酸化亜鉛層がウェットエッチングされ、強誘電体層５５上の所定領域に半導体層５７を形成する。レジストが除去された後、半導体層５７が形成されていない強誘電体層５５の領域をエッチングするために用いられるレジストが強誘電体層５５および半導体層上に形成される。そして、塩酸を用いて強誘電体層５５をウェットエッチングして、強誘電体層５５を貫通するコンタクトホールを形成する。コンタクトホールの底部には、電極層５３が露出している。その後、レジストが除去される。

次に、ドレイン電極Ｄおよびソース電極Ｓが半導体層５７上に形成される。コンタクトホールが埋められるように、強誘電体層５５上にゲート電極Ｇが形成される。具体的には、半導体層５７および強誘電体層５５上に、パターニングされたレジストが形成される。その後、５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜が、室温下で電子ビーム蒸着法によって堆積される。このようにして電極積層体が形成される。同時に、コンタクトホール内にも電極材料が堆積される。このようにして、コンタクトプラグ５９が形成される。電極層５３は、ゲート電極Ｇにコンタクトプラグ５９を介して電気的に接続される。その後、リフトオフ法を用いて、ドレイン電極Ｄ、ソース電極Ｓ、およびゲート電極Ｇが形成される。

このようにして、第１実施形態による衝撃記憶装置１に用いられる強誘電体トランジスタ５が形成される。

（衝撃発電素子３）
以下、衝撃発電素子３の構造および製造方法が図４を参照しながら説明される。図４は、衝撃発電素子３の側面図を示す。図４に示されるように、衝撃発電素子３は、カンチレバー構造を有している。具体的には、衝撃発電素子３は、基板８１、基板８１上に形成された第１電極層８３、第１電極層８３上に形成された圧電体層８５、および圧電体層８５上に形成された第２電極層８７を備えた積層体を有している。衝撃発電素子３は、さらに支持体８９を具備する。支持体８９は、断面視において積層体の一端を挟むように、支持体８９は積層体を支持する。第１電極層８３は、第１電極３ａとして機能する。第２電極層８７は、第２電極３ｂとして機能する。

次に、図４を参照しながら、衝撃発電素子３の製造方法の一例が説明される。基板８１は、０．５ｍｍの厚さを有するステンレス板である。この基板８１上に、スパッタ法により、０．５μｍの厚みを有する白金層が堆積される。このようにして、第１電極層８３が形成される。次に、スパッタ法により酸素雰囲気下で３μｍの厚みを有するチタン酸ジルコン酸鉛層が堆積される。このようにして、圧電体層８５が形成される。スパッタ法により、０．５μｍの厚さを有する白金層が堆積される。このようにして、第２電極層８７が形成される。こうして形成された積層体の一端が、樹脂製の支持体８９に挟まれる。このようにして、衝撃発電素子３が得られる。

衝撃は、衝撃発電素子３の厚み方向Ｔに沿って印加される。衝撃が印加されても、支持体８９に支持された一端は振動しない。一方、衝撃が印加されると、支持体８９に支持されていない他端は衝撃発電素子３の厚み方向に沿って揺動する。衝撃発電素子３は、この揺動を第１電極層８３および第２電極層８７の間に電位差として生じる電気エネルギーに変換する。

具体的には、衝撃発電素子３は、例えば、６ｍｍの長さおよび３ｍｍの幅のカンチレバー構造を有する。衝撃発電素子３を３０ｍｍの高さから落下させた場合、第１電極層８３および第２電極層８７の間には、約２０ボルトの電位差が発生する。電位差は、支持体８９の形状、積層体のサイズおよび形状を変更することで調整され得る。電位差はまた、支持体８９に支持されない積層体の他端に重りを設けること、およびその重りの重さを変更することにより調整され得る。

外部からの衝撃のエネルギーが第１電極３ａおよび第２電極３ｂの間の電位差に変換される限り、衝撃発電素子３の構造は、圧電カンチレバー構造に限定されない。他の衝撃発電素子３の例は、（ｉ）振動発電に用いられるエレクトレット、（ｉｉ）コイル内に挿通された棒磁石が衝撃によって揺動する振動子装置である。

（スイッチング素子２の動作）
衝撃発電素子３が発生した電圧Ｖｓはゲート電極Ｇに直接、印加されない。衝撃発電素子３が発生した電圧Ｖｓに基づいて、スイッチング素子２の状態が接続状態および切断状態の間で切り替わる。スイッチング素子２が接続状態にある場合には、電源部４から供給される定電圧Ｖｃがゲート電極Ｇに印加される。以下、このことがより詳細に説明される。

図５は、衝撃発電素子３で発生した電圧の一例のグラフ、および当該電圧に基づいてゲート電極Ｇに印加される電圧の一例のグラフを示す。

衝撃発電素子３に外部からの衝撃が印加されると、衝撃発電素子３の両端の間に電圧が発生する。ここで発生する電圧は、図５の上側のグラフに示すように、時間とともに減衰する正弦波のように振る舞いをする。言い換えれば、衝撃発電素子３が発生する電圧は、正の電圧および負の電圧が時間と共に減衰しながら交互に繰り返されるような波形を有する。

第１実施形態による衝撃記憶装置１では、図５の上側のグラフに示すような電圧が衝撃発電素子３の両端の間に発生しても、この電圧が不揮発性メモリ５に直接的には印加されない。衝撃発電素子３が発生した電圧は、スイッチング素子２に印加される。所定の電圧Ｖｓ以上の電圧がスイッチング素子２に印加された場合に、スイッチング素子２を介して電源部４がゲート電極Ｇに電気的に接続される。

これにより、図５の下側のグラフに示されるように、電圧Ｖｓ以上の電圧を衝撃発電素子３が発生した期間だけ、電源部４から供給される電圧Ｖｃがゲート電極Ｇに印加される。電源部４から供給される電圧Ｖｃが印加されている時間に応じて、強誘電体トランジスタ５の抵抗状態が変化する。このように、第１実施形態では、衝撃発電素子３が発生した電圧がスイッチング素子２に印加される際には、電源部４から常に同じ極性を有する定電圧Ｖｃがゲート電極Ｇに印加される。このため、強誘電体トランジスタ５には、正の電圧および負の電圧が繰り返し印加されない。従って、衝撃の有無および衝撃の回数が強誘電体トランジスタ５に的確に記憶される。

外部から衝撃記憶装置１に加えられる衝撃の大きさが増加するに伴って、図５の上側および下側に示されるグラフに示される振幅が大きくなり、かつ時間も長くなる。このため、電源部４から供給される電圧Ｖｃがゲート電極Ｇに印加される期間も長くなる。この期間の増加に伴い、強誘電体トランジスタ５の抵抗値の変化量も大きくなる。言い換えれば、第１の端子７および第２の端子８の間の抵抗値の変化量も大きくなる。この変化量に基づいて、衝撃記憶装置１に印加された衝撃の強さが判定される。

電源部４の例は、電池である。前述のように、スイッチング素子２が動作する間のみ、電源部４から供給される電力が消費される。このため、衝撃記憶素子１において消費される電力は小さい。そのため、電源部４として電池が用いられ得る。

第１実施形態においては、衝撃発電素子３がスイッチング素子２に直接的に接続されている。しかし、抵抗素子が衝撃発電素子３およびスイッチング素子２の間に設けられてもよい。

（第２実施形態）
図６は、第２実施形態による衝撃記憶装置１の回路図を示す。図６に示される衝撃記憶装置１は、リセット電圧発生回路１９が付加されていること以外は、図２に示される衝撃記憶装置１と同様である。

リセット電圧発生回路１９は、直流電源２５およびスイッチ２７を具備する。直流電源２５の正極は、ノード１７を介してドレイン電極Ｄに電気的に接続されている。直流電源２５の負極は、ノード１５を介して、ゲート電極Ｇに電気的に接続されている。スイッチ２７は、ノード１５（またはノード１７）および直流電源２５の間に電気的に挟まれている。

強誘電体トランジスタ５がリセットされる場合、スイッチ２７がオンにされる。ドレイン電極Ｄおよびゲート電極Ｇにそれぞれ正の電圧および負の電圧が直流電源２５から印加される。このため、半導体層５７は、高抵抗状態にセットされる。このようにして、半導体層５７の状態が、初期状態、すなわち、高抵抗状態に戻される。これに代えて、直流電源２５の正極および負極は、それぞれ、ゲート電極Ｇおよびドレイン電極Ｄに電気的に接続され、かつスイッチ２７により半導体層５７は低抵抗状態にセットされ得る。

（第３実施形態）
図７は、第３実施形態による衝撃記憶装置１の回路図を示す。第３実施形態においては、スイッチング素子２はトランジスタ２１である。トランジスタ２１を強誘電体トランジスタ５から区別するために、第３実施形態では、以下、トランジスタ２１は第２トランジスタ２１と呼ばれる。同様の理由により、第３実施形態では、以下、強誘電体トランジスタ５は第１トランジスタ５と呼ばれる。同様に、第２トランジスタ２１のゲート電極、ソース電極、およびドレイン電極は、第１トランジスタ５（すなわち、強誘電体トランジスタ５）のゲート電極Ｇ、ソース電極Ｓ、およびドレイン電極Ｄから区別するために、第２ゲート電極Ｃ、第２ソース電極Ｍ２１、および第２ドレイン電極Ｍ２と呼ばれる。

図７に示されるように、第３実施形態による衝撃記憶装置１は、電源部４、衝撃発電素子３、第１トランジスタ５、および第２トランジスタ２１のみからなる。「のみからなる」とは、「図１４に示されるようなＣＰＵ９２１を介さずに」という意味である。言い換えれば、第３実施形態による衝撃記憶装置１は、電源部４、衝撃発電素子３、第１トランジスタ５、および第２トランジスタ２１の４つの要素から構成される。このように、第３実施形態による衝撃記憶装置１は、極めて簡単な構造を有する。言い換えれば、第３実施形態は、ＣＰＵのような複雑な構造を有する電子機器を使わない極めて簡単な構造を有する衝撃記憶装置１を提供する。

第２ゲート電極Ｃは、第１電極３ａに電気的に接続されている。第２ドレイン電極Ｍ１は、電源部４に電気的に接続されている。第２ソース電極Ｍ２は、第１ゲート電極Ｇに電気的に接続されている。第２ソース電極Ｍ２１は、第２電極３ｂに電気的に接続されている。

第２実施形態において説明されたリセット電圧発生回路１９が、第３実施形態による衝撃記憶装置１に付加され得る。

（第４実施形態）
図８は、第４実施形態による衝撃記憶装置１の回路図を示す。第４実施形態においては、スイッチング素子２はリレー素子２９である。図８に示されるように、第４実施形態による衝撃記憶装置１は、電源部４、衝撃発電素子３、リレー素子２９、および強誘電体トランジスタ５のみからなる。第３実施形態の場合と同様に、「のみからなる」とは、「図１４に示されるようなＣＰＵ２１を介さずに」という意味である。言い換えれば、第４実施形態による衝撃記憶装置１は、電源部４、衝撃発電素子３、リレー素子２９、および強誘電体トランジスタ５の４つの要素から構成される。このように、第４実施形態による衝撃記憶装置１は、極めて簡単な構造を有する。言い換えれば、第３実施形態と同様に、第４実施形態は、ＣＰＵのような複雑な構造を有する電子機器を使わない極めて簡単な構造を有する衝撃記憶装置１を提供する。

リレー素子２９は、コイル２９１およびスイッチ２９２から構成される。コイル２９１は、衝撃発電素子３に電気的に接続されている。スイッチ２９２は、電源部４およびゲート電極Ｇの間に電気的に挟まれている。より詳細には、コイル２９１の一端は、第１電極３ａに電気的に接続されている。コイル２９１の他端は、第２電極３ｂに電気的に接続されている。スイッチ２９２の一端は、電源部４に電気的に接続されている。スイッチ２９２の他端は、ゲート電極Ｇに電気的に接続されている。

第２実施形態において説明されたリセット電圧発生回路１９が、第４実施形態による衝撃記憶装置１に付加され得る。

（第５実施形態）
図９は、第５実施形態による衝撃記憶装置１の回路図を示す。第５実施形態においては、トランジスタ２１がＣＭＯＳインバータ２２から構成される。ＣＭＯＳインバータ２２は、少なくとも１つのｐＭＯＳトランジスタおよび少なくとも１つのｎＭＯＳトランジスタが相補的に配置されたゲート構造を有する。図９では、ＣＭＯＳインバータ２２は、２つのｐＭＯＳトランジスタおよび２つのｎＭＯＳトランジスタが相補的に配置された２段ゲート構造を有する。

ＣＭＯＳインバータ２２に所定の負電圧（例えば−５Ｖ）以下の電圧が印加された場合に、電源部４および強誘電体トランジスタ５がＣＭＯＳインバータ２２を介して電気的に接続される。一方、ＣＭＯＳインバータ２２に所定の負電圧を超える電圧が印加されると、電源部４は強誘電体トランジスタ５から電気的に絶縁される。強誘電体トランジスタ５のゲート電極Ｇに負の電圧が印加されるように、電源部４は構成される。

ＣＭＯＳインバータ２２がスイッチング素子２として用いられる場合には、電源部４を強誘電体トランジスタ５に電気的に確実に接続または絶縁することができる。ＣＭＯＳインバータ２２のようなスイッチング素子２を用いることによって、スイッチング素子２がオンになったときのみ、電流が電源部４からゲート電極Ｇに流れるので、小さな消費電力で動作する衝撃記憶装置１が実現される。言うまでもないが、第５実施形態による衝撃記憶装置１は、第３実施形態による衝撃記憶装置１と同様の技術的効果を有する。

（ＣＭＯＳインバータ２２の具体的態様）
以下、ＣＭＯＳインバータ２２の具体的態様が説明される。図１０は、ＣＭＯＳインバータ２２および強誘電体トランジスタ５の断面図を示す。図１０は、ＣＭＯＳインバータ２２に含まれる４つのトランジスタのうち、２つのＭＯＳトランジスタのみを示している。

ＣＭＯＳインバータ２２は、少なくとも１つのｐＭＯＳトランジスタ６４Ａおよび少なくとも１つのｎＭＯＳトランジスタ６４Ｂを含む。ｐＭＯＳトランジスタ６４ＡおよびｎＭＯＳトランジスタ６４Ｂは、基板６１上に形成されている。基板６１の表面は、複数の素子形成領域６３Ａ，６３Ｂを有している。隣接する２つの素子形成領域６３Ａ，６３Ｂは、素子分離領域６２を間に挟むようにして互いに分離されている。ｐＭＯＳトランジスタ６４Ａは、第１ｐ型拡散領域６６Ａ、第２ｐ型拡散領域６７Ａ、ゲート絶縁膜６８Ａ、およびゲート電極６９Ａを具備している。ｎＭＯＳトランジスタ６４Ｂは、第１ｎ型拡散領域６６Ｂ、第２ｎ型拡散領域６７Ｂ、ゲート絶縁膜６８Ｂ、およびゲート電極６９Ｂを具備している。

ｐＭＯＳトランジスタ６４ＡおよびｎＭＯＳトランジスタ６４Ｂを被覆するように、基板６１上に絶縁層６５が形成されている。強誘電体トランジスタ５は、絶縁層６５上に形成されている。強誘電体トランジスタ５は、電極層５３、強誘電体層５５、半導体層５７、ソース電極Ｓ、およびドレイン電極Ｄを具備している。電極層５３は、ゲート電極Ｇとして機能する。強誘電体層５５は、電極層５３および半導体層５７の間に挟まれている。ソース電極Ｓおよびドレイン電極Ｄは、半導体層５７上に形成されている。

電極層５３は、第１ｐ型拡散領域６６Ａおよび第１ｎ型拡散領域６６Ｂにコンタクトプラグ６６を介して電気的に接続されている。コンタクトプラグ６６は、絶縁層６５に形成されたコンタクトホールに金属材料を充填されることにより形成されている。強誘電体トランジスタ５およびＣＭＯＳインバータインバータ２２は、一般的な半導体プロセスを用いて形成される。

以下、図１０に示されるＣＭＯＳインバータ２２および強誘電体トランジスタ５Ａを製造する方法がより具体的に説明される。

まず、シリコン単結晶から形成される基板６１が用意される。浅溝分離法（以下、「ＳＴＩ法」という）により複数の素子分離領域６２が基板６１の表面に形成される。このようにして、複数の素子形成領域６３Ａ、６３Ｂが形成される。各素子形成領域は、隣接する２つの素子分離領域６２の間に形成される。各素子形成領域６３Ａにｎ型ドーパントがドープされる。各素子形成領域６３Ｂにｐ型ドーパントがドープされる。

次に、各素子形成領域６３Ａ，６３Ｂの表面上に、酸化シリコンから形成されたゲート絶縁膜６８Ａ，６８Ｂが形成される。ゲート絶縁膜６８Ａ，６８Ｂの上にゲート電極６９Ａ，６９Ｂが形成される。

各素子形成領域６３Ａにｐ型ドーパントがゲート電極６９Ａ上からドープされ、第１ｐ型拡散領域６６Ａおよび第２ｐ型拡散領域６７Ａが形成される。同様に、各素子形成領域６３Ｂにｎ型ドーパントがゲート電極６９Ｂ上からドープされ、第１ｎ型拡散領域６６Ｂおよび第２ｎ型拡散領域６７Ｂが形成される。このようにして、ＣＭＯＳインバータ２２が形成される。

次に、酸化シリコンから形成される絶縁層６５が、ＣＭＯＳインバータ２２および基板６１を被覆するように形成される。レジスト膜のフォトリソグラフィー法および異方性エッチング法（以下、「ＲＩＥ法」という）により絶縁層６５を貫通するコンタクトホールが形成される。タングステンのような導電材料がコンタクトホールに充填され、コンタクトプラグ６６を形成する。

絶縁層６５およびコンタクトプラグ６６の上面を化学機械研磨法（以下、「ＣＭＰ法」という）で研磨する。

その後、電極層５３が形成される。具体的には、５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜がスパッタ法により堆積される。次に、白金膜の表面が研磨される。さらに、ＳｒＲｕＯ_３を含む導電膜がＰＬＤ法により堆積される。導電膜は、１０ナノメートルの厚みを有することが望ましい。ＰＬＤ法における基板６１の温度は摂氏７００度であることが望ましい。

その後、第１実施形態の場合と同様、強誘電体層５５、半導体層５７、ドレイン電極Ｄ、およびソース電極Ｓが形成される。

さらに、電極層７０が形成される。電極層７０は、コンタクトプラグ６６の一部を介して、第２ｐ型拡散領域６７Ａまたは第２ｎ型拡散領域６７Ｂに電気的に接続されている。電極層７０は例えばアルミニウムにより構成される。電極層５３は、他のコンタクトプラグ６６を介して第１ｐ型拡散領域６６Ａまたは第１ｎ型拡散領域６６Ｂに電気的に接続されている。

酸化シリコンから形成される絶縁層７１が、絶縁層６５、電極層７０、および強誘電体トランジスタ５を被覆するように形成される。コンタクトプラグが絶縁層７１を貫通するように形成される。ドレイン電極Ｄおよびソース電極Ｓにコンタクトプラグを介して電気的に接続されるように、電極層７２が絶縁層７１上に形成される。電極層７２は、例えば、アルミニウムから形成される。最後に、表面保護層７３が、絶縁層７１および電極層７２上に形成される。

以上のように、第５実施形態では、１枚の基板６１上にＣＭＯＳインバータ２２および強誘電体トランジスタ５が積層される。これにより、衝撃記憶装置１を構成する素子の数を少なくすることができる。ＣＭＯＳコンバータ２２を強誘電体トランジスタ５に電気的に接続するための電極を別途設ける必要がなくなる。したがって、衝撃に対する強度が高まり、かつ衝撃記憶装置１の信頼性を高めることができる。また、衝撃記憶装置１の製造コストを下げることができる。

第５実施形態では、ＣＭＯＳインバータ２２および強誘電体トランジスタ５が１枚の基板６１上に形成される。これに代えて、ＣＭＯＳインバータ２２が形成される基板は、強誘電体トランジスタ５が形成される基板とは異なっていても良い。

（第６実施形態）
図１１は、第６実施形態による衝撃記憶装置１の回路図を示す。第６実施形態においては、不揮発性メモリ５が、一対の主電極を有する２端子不揮発性メモリ素子である。不揮発性メモリ５は、第１端子Ｔ１および第２端子Ｔ２を具備している。

具体的には、図１１に示されるように、主電極Ｍ１が電源部４に電気的に接続されている。主電極Ｍ２は、第１端子Ｔ１と電気的に接続されている。制御電極Ｃは、第１電極３ａに電気的に接続されている。第２端子Ｔ２は、第２電極３ｂに電気的に接続されている。

二端子不揮発性メモリ素子の抵抗値（すなわち、第１端子Ｔ１および第２端子Ｔ２の間の抵抗値）は、第１端子Ｔ１および第２端子Ｔ２の間に印加される電圧の大きさおよび電圧の印加時間に応じて変化する。このような二端子不揮発性メモリ素子の例は、抵抗変化メモリ、相変化メモリ、または磁気メモリである。第６実施形態においても、衝撃の有無を検出するために、第１の端子７および第２の端子８の間の抵抗値が測定される。

第６実施形態においては、スイッチング素子２は、トランジスタ２１、リレー素子２９、またはＣＭＯＳインバータ２２であり得る。

（実施例）
以下の実施例を参照しながら、本発明がさらに詳細に説明される。

（実施例１）
実施例１では、図９に示される電気回路を有する衝撃記憶装置１が作製された。

（衝撃発電素子３の作製）
まず、衝撃発電素子３を製造する方法が、以下、説明される。

０．１ミリメートルの厚みを有するステンレス板から、レーザー加工法により、２ミリメートル×７ミリメートルの大きさを有する基板８１が得られた。

基板８１が摂氏４００度に維持されながら、アルゴン雰囲気下でスパッタ法により白金層が基板８１上に形成された。このようにして、５００ナノメートルの厚みを有する第１電極層８３が形成された。

基板８１が摂氏６００度に維持されながら、ＰＺＴから形成された圧電体層８５が、酸素雰囲気下でスパッタ法により形成された。このようにして、３マイクロメートルの厚みを有する圧電体層８５が形成された。

室温下においてアルゴン雰囲気下でスパッタ法により白金層が基板８１上に形成された。このようにして、１００ナノメートルの厚みを有する第２電極層８７が形成され、基板８１／第１電極層８３／圧電体層８５／第２電極層８７の積層体が得られた。

樹脂から形成された支持体８９が、積層体の一端に固定された。積層体の他端に３０ミリグラムの重りが固定された。このようにして、カンチレバーの形状を有する衝撃発電素子３が得られた。

この衝撃発電素子３に衝撃が印加されると、第１電極層８３および第２電極層８７を介して、２５０Ｈｚの周波数を有する交流が出力された。

（強誘電体トランジスタ５の作製）
次に、強誘電体トランジスタ５を製造する方法が、以下、説明される。

まず、シリコン単結晶から形成される基板が、摂氏１１００度の温度下で酸素雰囲気下に曝された。このようにして、１００ナノメートルの厚みを有する酸化シリコン層が、シリコン単結晶基板の表面に形成された。

次に、基板が摂氏４００度に加熱されながら、白金がスパッタ法により基板上に堆積された。このようにして、白金から形成される電極層５３が形成された。電極層５３は、３０ナノメートルの厚みを有していた。

基板が摂氏７００度に加熱されながら、化学式Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３により表されるジルコニウム酸チタン酸鉛（ＰＺＴ）が、パルスレーザ堆積法（以下、「ＰＬＤ法」という）により電極層５３上に形成された。このようにして、ＰＺＴから形成される強誘電体層５５が形成された。強誘電体層５５は、４５０ナノメートルの厚みを有していた。

基板が摂氏４００度に加熱されながら、化学式ＺｎＯにより表される酸化亜鉛が、強誘電体層５５の上に形成された。このようにして、酸化亜鉛層が形成された。酸化亜鉛層は、３０ナノメートルの厚みを有していた。さらに、酸化亜鉛層は、硝酸を用いてパターニングされた。このようにして、酸化亜鉛から形成される半導体層５７が形成された。

塩酸を用いて強誘電体層５５をパターニングすることによって、強誘電体層５５を貫通するコンタクトホールが形成された。コンタクトホールの底面では、電極層５３が露出していた。

５ナノメートルの厚みを有するチタン膜および３０ナノメートルの厚みを有する白金膜を含む積層体が、半導体層５７上に蒸着された。積層体をパターニングすることによって、ソース電極Ｓおよびドレイン電極Ｄが形成された。積層体は、コンタクトホールの内部にも蒸着され、チタンおよび白金から形成されたコンタクトプラグ５９が形成された。このようにして、強誘電体トランジスタ５が得られた。強誘電体トランジスタ５は、平面視において、２ミリメートル×２ミリメートルの大きさを有していた。

実施例１においては、図３Ｂに示されるゲート幅Ｗおよびゲート長Ｌは、それぞれ、１００マイクロメートルおよび３マイクロメートルに等しかった。

最後に、衝撃発電素子３および強誘電体トランジスタ５が、ＣＭＯＳインバータ２２が形成されている回路基板（図示せず）上に配置され、実施例１による衝撃記憶装置１が得られた。電源部４としては、−５ボルトの電池が用いられた。ＣＭＯＳインバータ２２のオン電圧は−５ボルトであった。言い換えれば、ＣＭＯＳインバータ２２のゲート電極Ｃに−５ボルト以下の電圧（例えば、−６ボルト）が印加されると、ＣＭＯＳインバータ２２はオンになった。一方、ＣＭＯＳインバータ２２のゲート電極Ｃに−５ボルトを超える電圧（例えば、−３ボルト、０ボルトを含む）が印加されると、ＣＭＯＳインバータ２２はオフになった。

実施例１による衝撃記憶装置１が使用される前に、ゲート電極Ｇにソース電極Ｓに対して＋５ボルトの電圧が印加され、衝撃記憶装置１をリセットした。リセット後、第１端子７および第２端子８の間の抵抗値は２．６８×１０^４オームであった。言い換えれば、このリセット操作により、半導体層５７は低抵抗状態にされた。

（衝撃印加）
次に、実施例１による衝撃記憶装置１を、１０ｍｍの高さから落下させた。このようにして、実施例１による衝撃記憶装置１に衝撃が印加された。落下前後で、半導体層５７の抵抗値が第１端子７および第２端子８を介して電流計を用いて測定された。以下の表１は、その結果を示す。

表１から明らかなように、衝撃が印加された後の抵抗値は、衝撃が印加される前の抵抗値よりもずっと大きい。従って、半導体層５７の抵抗値を元に、衝撃記憶装置１に衝撃が印加されたかどうかを判定することができる。

図１２Ａは、実施例１において、衝撃発電素子３が発生した電圧および時間の関係を示すグラフである。図１２Ｂは、実施例１において、強誘電体トランジスタ５のゲート電極Ｇに印加された電圧および時間の関係を示すグラフである。衝撃発電素子３はカンチレバー形状を有するため、衝撃の作用により衝撃発電素子３は上下方向に振動する。この結果、図１２Ａに示されるように、衝撃発電素子３が発生した電圧は正負に振動している。一方、図１２Ｂに示されるように、衝撃発電素子３が−５ボルト以下の電圧（例えば、−６ボルトの電圧）を発生させたときだけ、電源部４から供給される−５ボルトの電圧がゲート電極Ｇに印加される。

図１３は、ゲート電極Ｇに電圧が印加された時間および強誘電体トランジスタ５の抵抗値（すなわち、半導体層５７の抵抗値）の間の関係を示すグラフである。図１３から明らかなように、ゲート電極Ｇに電圧が印加される時間の増加に伴い、抵抗値が増加する。衝撃の大きさの増加に伴い、ゲート電極Ｇに電圧が印加される時間が長くなることは明らかであるから、実施例１による衝撃記憶装置１は、衝撃の大きさも記憶する。言い換えれば、衝撃の大きさの増加に伴い、抵抗値も増加する。

本発明による衝撃記憶装置１は、例えば、携帯電話、スマートフォン、またはタブレットのような電子機器に組み込まれる。電子機器の故障のときに、衝撃記憶装置１に含まれる半導体層の抵抗値を測定することによって、電子機器に衝撃が印加されていたかどうかを判定することができる。具体的には、電子機器のユーザが電子機器を判定者に引き渡す。このようにして、電子機器が判定者によって用意される。次に、判定者は、ドレイン電極およびソース電極を介して半導体層の抵抗値を測定する。最後に、判定者は、抵抗値に基づいて電子機器に含まれる衝撃記憶装置に衝撃が印加されたかどうかを判定する。

１ 衝撃記憶装置
２ スイッチング素子
Ｃ 制御電極
Ｍ１ 第１主電極
Ｍ２ 第２主電極
２１ トランジスタ
２２ ＣＭＯＳインバータ
３ 衝撃発電素子
３ａ 第１電極
３ｂ 第２電極
４ 電源部
５ 不揮発性メモリ
Ｄ ドレイン電極
Ｓ ソース電極
Ｇ ゲート電極
７ 第１の端子
８ 第２の端子
１５、１７ ノード
１９ リセット電圧発生回路
２５ 直流電源
２７ スイッチ
２９ リレー素子
２９１ コイル
２９２ スイッチ
５１，６１，８１ 基板
５３，７０，７２ 電極層
５５ 強誘電体層
５７ 半導体層
５９，６６ コンタクトプラグ
６２ 素子分離領域
６３Ａ，６３Ｂ 素子形成領域
６４Ａ，６４Ｂ ＭＯＳトランジスタ
６５，７１ 絶縁層
６６Ａ，６７Ａ，６６Ｂ，６７Ｂ 拡散領域
６８Ａ，６８Ｂ ゲート絶縁膜
６９Ａ，６９Ｂ ゲート電極
７３ 表面保護層
８３ 第１の電極層
８５ 圧電体層
８７ 第２の電極層
８９ 支持体

Claims (8)

1. 衝撃記憶装置であって、以下のみからなる：
   電源部、
   第１電極および第２電極を具備し、かつ衝撃のエネルギーを前記第１電極および第２電極の間の電位差に変換するための衝撃発電素子、
   第１ゲート電極、第１ソース電極、および第１ドレイン電極を具備し、さらに強誘電体層、および半導体層の積層体を具備する第１トランジスタ、および
   第２ゲート電極、第２ソース電極、および第２ドレイン電極を具備する第２トランジスタ、
   ここで、
   前記第２ゲート電極は、前記第１電極に電気的に接続されており、
   前記第２ドレイン電極は、前記電源部に電気的に接続されており、
   前記第２ソース電極は、前記第１ゲート電極に電気的に接続されており、
   前記第１ソース電極は、前記第２電極に電気的に接続されており、
   前記第２トランジスタは、ＣＭＯＳインバータである。
2. 衝撃記憶装置であって、以下のみからなる：
   電源部、
   第１電極および第２電極を具備し、かつ衝撃のエネルギーを前記第１電極および第２電極の間の電位差に変換するための衝撃発電素子、
   ゲート電極、ソース電極、およびドレイン電極を具備し、さらに強誘電体層、および半導体層の積層体を具備する強誘電体トランジスタ、および
   コイルおよびスイッチを具備するリレー素子、
   ここで、
   前記コイルの一端は、前記第１電極に電気的に接続されており、
   前記コイルの他端は、前記第２電極に電気的に接続されており、
   前記スイッチの一端は、前記電源部に電気的に接続されており、
   前記スイッチの他端は、前記ゲート電極に電気的に接続されている。
3. 衝撃記憶装置に衝撃が印加されたかどうかを判定する方法であって、以下を具備する：
   （ａ） 請求項１に記載の衝撃記憶装置を用意する工程、
   （ｂ） 前記第１ドレイン電極および前記第１ソース電極を介して前記半導体層の抵抗値を測定する工程、および
   （ｃ） 前記抵抗値に基づいて前記衝撃記憶装置に衝撃が印加されたかどうかを判定する工程。
4. 請求項３に記載の方法であって、
   工程（ｃ）においては、前記抵抗値に基づいて前記衝撃記憶装置に印加された衝撃の大きさも判定される。
5. 請求項３に記載の方法であって、工程（ａ）の前にさらに以下の工程を具備する
   （ｚ１） 直流電源およびスイッチを直列に具備するリセット電圧発生回路を、前記直流電源の一端および前記スイッチの一端がそれぞれ前記第１ドレイン電極および前記第１ゲート電極に電気的に接続されるように、前記衝撃記録装置に電気的に接続する工程、および
   （ｚ２） 前記スイッチをオンにして、前記第１ドレイン電極および前記第１ゲート電極の間に電圧差を印加する工程。
6. 衝撃記憶装置に衝撃が印加されたかどうかを判定する方法であって、以下を具備する：
   （ａ） 請求項２に記載の衝撃記憶装置を用意する工程、
   （ｂ） 前記ドレイン電極および前記ソース電極を介して前記半導体層の抵抗値を測定する工程、および
   （ｃ） 前記抵抗値に基づいて前記衝撃記憶装置に衝撃が印加されたかどうかを判定する工程。
7. 請求項６に記載の方法であって、
   工程（ｃ）においては、前記抵抗値に基づいて前記衝撃記憶装置に印加された衝撃の大きさも判定される。
8. 請求項６に記載の方法であって、工程（ａ）の前にさらに以下の工程を具備する：
   （ｚ１） 直流電源およびスイッチを直列に具備するリセット電圧発生回路を、前記直流電源の一端および前記スイッチの一端がそれぞれ前記ドレイン電極および前記ゲート電極に電気的に接続されるように、前記衝撃記録装置に電気的に接続する工程、および
   （ｚ２） 前記スイッチをオンにして、前記ドレイン電極および前記ゲート電極の間に電圧差を印加する工程。

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