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JP2001257576A - 圧電センサ回路 - Google Patents

圧電センサ回路

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Publication number
JP2001257576A
JP2001257576A JP2000065026A JP2000065026A JP2001257576A JP 2001257576 A JP2001257576 A JP 2001257576A JP 2000065026 A JP2000065026 A JP 2000065026A JP 2000065026 A JP2000065026 A JP 2000065026A JP 2001257576 A JP2001257576 A JP 2001257576A
Authority
JP
Japan
Prior art keywords
piezoelectric sensor
capacitance
sensor circuit
resistor
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000065026A
Other languages
English (en)
Inventor
Takafumi Koike
隆文 小池
Tetsuo Ootsuchi
哲郎 大土
Hirobumi Tajika
博文 多鹿
Motoyuki Taji
基幸 田路
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000065026A priority Critical patent/JP2001257576A/ja
Publication of JP2001257576A publication Critical patent/JP2001257576A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】小型化等に伴って生じる発振等の不安定動作の
抑止。 【解決手段】圧電センサ1と、圧電センサ1と並列に接
地に接続された第1の抵抗R1と、第1の抵抗R1と並列
にゲート端子Sが接続されたFET2と、FET2のソ
ース端子Sと接地間に接続された第2の抵抗R2とを備
えた圧電センサ回路の入力容量を、圧電センサ1の素子
容量の0.2倍以内で、かつ、第2の抵抗の抵抗値R2
以上のインピーダンス容量とすることで、その動作の安
定化を図る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は圧電センサ回路に関
するものである。
【0002】
【従来の技術】圧電センサを加速度や衝撃の検出センサ
として用いる圧電センサ回路は、比較的回路構成を簡単
にできるために小型化が容易であり、また安価であるこ
とから、車のエアバックやハードディスク、メータにお
ける衝撃検知や加速度検出等に広く使用されている。
【0003】圧電センサ回路は、圧電センサと、ソース
フォロア回路もしくはソース接地回路から成るインピー
ダンス変換回路とにより構成される。加速度や衝撃等の
印加による逆圧電効果で圧電センサに電荷が発生する
と、発生した電荷をインピーダンス変換回路により電圧
信号として取り出す。インピーダンス変換回路の後段に
増幅回路やフィルタ回路を接続することで、必要な信号
の大きさや周波数成分が得られる。
【0004】圧電センサとしては、圧電セラミクスや圧
電単結晶を用いたものがあげられる。圧電センサの素子
容量は、その寸法や素子構造によって様々であるが、一
般に、圧電セラミクスを用いた素子容量は数十〜数百p
F、圧電単結晶を用いたものは数〜数十pFであり、圧
電単結晶を用いた圧電センサの容量の方が小さい。
【0005】
【発明が解決しようとする課題】圧電センサ回路を小型
化すると、回路構成要素それぞれの寸法が小さくなりそ
の線間距離が短くなる。しかしながら、構成要素の間の
距離が短くなり、それぞれの素子の電極間の距離が短く
なると、素子と素子との間の線間容量、基板と素子との
間の線間容量、ないしは電極と基板との間の浮遊容量
が、可及的に大きくなる。
【0006】一方、圧電センサ自身を小型化してその寸
法形状を小さくしていくと、電極間隔が短くなり、圧電
センサ自身の素子容量が可及的に小さくなる。そして、
可及的に小さくなる圧電センサ自身の素子容量に比し
て、回路側の線間容量や浮遊容量が無視できなくなるほ
ど大きくなると、それらの容量が負帰還となり、異常発
振を生じさせる、といった不安定動作を引き起こしてし
まうことがある。
【0007】本発明は、安定して動作する圧電センサ回
路の提供を目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
に本発明は、圧電センサと、前記圧電センサと並列に接
地に接続された第1の抵抗と、前記第1の抵抗と並列に
ゲート端子が接続された電界効果型トランジスタと、前
記電界効果型トランジスタのソース端子と接地との間に
接続された第2の抵抗とを備えた圧電センサ回路であっ
て、この圧電センサ回路の入力容量を、前記圧電センサ
の素子容量の0.2倍以内で、かつ、前記第2の抵抗の
抵抗値以上のインピーダンス容量としている。
【0009】
【発明の実施の形態】本発明の請求項1に記載の発明
は、圧電センサと、前記圧電センサと並列に接地に接続
された第1の抵抗と、前記第1の抵抗と並列にゲート端
子が接続された電界効果型トランジスタと、前記電界効
果型トランジスタのソース端子と接地との間に接続され
た第2の抵抗とを備えた圧電センサ回路であって、この
圧電センサ回路の入力容量を、前記圧電センサの素子容
量の0.2倍以内で、かつ、前記第2の抵抗の抵抗値以
上のインピーダンス容量としており、これにより、発振
することなく、安定して動作し正確な加速度の測定が実
施できるようになる。
【0010】なお、本発明は、請求項2に記載したよう
に、前記入力容量は、前記電界効果型トランジスタのゲ
ート端子とソース端子との間の静電容量と、前記ゲート
端子とソース端子との間に生じる浮遊容量との和であ
り、この圧電センサ回路の出力信号を前記ソース端子か
ら取り出すのが好ましい。
【0011】また、請求項3に記載したように、この圧
電センサ回路の電源と前記電界効果型トランジスタのド
レイン間に接続された第3の抵抗を有し、前記入力容量
は、前記電界効果型トランジスタのゲート端子とソース
端子との間の静電容量と、前記ゲート端子とドレイン端
子との間に生じる浮遊容量との和であり、この圧電セン
サ回路の出力信号を、前記ドレイン端子から取り出すの
が好ましい。この場合、第2の抵抗と第3の抵抗との抵
抗比によって増幅率が決定され、インピーダンス変換機
能に増幅機能を付加することができるようになる。
【0012】以下、本発明を実施の形態に基づいて詳細
に説明する (実施の形態1)圧電センサ回路は図1に示すように、
圧電センサ1と、この圧電センサ1と並列に接地に接続
された第1の抵抗R1と、第1の抵抗R1と並列にゲート
端子Gが接続された電界効果型トランジスタ(以下、F
ETと称す)2と、FET2のソース端子Sと接地との
間に接続された第2の抵抗R2とを備えて構成されてお
り、FET2のソース端子Sより加速度信号Vsが得ら
れるようになっている。
【0013】圧電センサ1としては、温度特性が良好
で、結合係数が大きく、共振の鋭さが高い圧電単結晶を
用いたものが望ましいが、そうすると、圧電セラミクス
を用いたものに比して容量が小さくなる。
【0014】圧電センサ1と第1の抵抗R1とによって
ハイパスフィルタが形成され、このハイパスフィルタの
遮断周波数flcは、圧電センサ1の素子容量をC0
すると、次の(1)式により求められる。
【0015】flc=1/2πC01…(1) ここで、圧電センサ1の素子容量C0は、圧電センサ1
を構成する圧電素子の材料、形状によって決定されるた
め、必要な信号の帯域の上限の周波数をfhとすると、
第1の抵抗R1は次の(2)式により求められる。
【0016】R1≧1/2πC0fh…(2) (1)、(2)式により明らかなように、圧電センサ1
の素子容量C0が小さい場合には、第1の抵抗R1の抵抗
値を大きくする必要があり、逆に素子容量C0が大きい
場合には、第1の抵抗R1の抵抗値は小さくて良い。
【0017】圧電センサ回路を小型化するためには、圧
電センサ1、FET2、第1、第2の抵抗R1、R2の各
素子の小型化を促進したうえに、これら素子と素子との
接続距離を短くし、各素子の電極の面積を小さくするこ
とで、実装面積を小さくする必要がある。しかしなが
ら、通常、各素子間の電気的な接続はこれら素子を実装
する回路基板に形成された電極パターンを介して行われ
るため、実装面積を小さくすると、基板と電極とに生じ
る浮遊容量や電極間の容量等が数百fFオーダとなり、
FET2の入力容量Ciに対して、無視できない大きさ
となってしまう。
【0018】FET2のゲートソース間容量をCgs
し、ゲートソース間においてこれら端子の間に生じる基
板の浮遊容量CGSとすると、FET2の入力容量C
iは、次の(3)式によりその近似値が求められる。
【0019】Ci=Cgs+CGS…(3) このようにして近似値が求められる入力容量Ciと圧電
センサ1の素子容量C0との容量比Ci/C0を求めると、
この容量比Ci/C0と発振レベルとの間には、図2に示
す関係がある。図2より明らかなように、容量比Ci
0が0.2以上の場合には、入力容量Ciが負帰還とな
り、この圧電センサ回路は発振してしまう。一方、容量
比Ci/C0が0.2以下の場合には、発振せず、安定し
て動作することが分かる。
【0020】インピーダンス変換回路を構成するFET
2の利得Aが常時、正であるので、圧電センサ回路が正
帰還となって安定動作するためには、インピーダンス変
換回路に形成されるループゲインAβについて次の
(4)式を満足する必要がある。
【0021】1−Aβ>0…(4) A:圧電センサ回路の利得 β:圧電センサ回路の帰還率 また、圧電センサ回路が発振せずに安定して動作するた
めには、インピーダンスの大小関係により第1の抵抗R1
と入力容量Ciとの間に次の(5)式の関係が必要とな
る。
【0022】R1<1/ωCi…(5) すなわち、入力容量Ciが第1の抵抗値R1以上のインピ
ーダンス容量であれば、正帰還となり発振せずに安定し
て動作する。以下、このことをさらに詳細に説明する。
【0023】図3に示すようなFETのソースフォロア
回路において、その利得Aは次の(6)式により求めら
れる。
【0024】 A=μR2/(rd+(μ+1)R2)…(6) μ=gmrd μ:FETの増幅率 R2:ソース抵抗 rd:ドレイン−ソース間抵抗 gm:FETの相互コンダクタンス 通常、FETの増幅率μは、1に比して極めて大きいの
で、上記(6)式により利得Aは、A=1となる。
【0025】一方、このFETソースフォロワ回路にお
ける帰還率βは、次の(7)式により求められる。
【0026】 β=V2/V1=Z1/{1/(jωC2)+Z1} Z1=R1//{1/(jωC1)}=R1/{1+jωC11} β=R1/{R1(1+C1/C2)−j/ωC2}…(7) j:虚数 (7)式において、ゲート接地間容量C1よりも入力容
量C2の方が大きい、すなわち、C1<C2(C1/C2
1)の場合には、次の(8)式が成立する。
【0027】β=R1/{R1−j/ωC2}…(8) この場合のループゲインAβは、次の(9)式により求
められる。
【0028】 Aβ=1・R1/{R1−j/ωC2}…(9) また、ループゲインの絶対値の大きさは、次の(10)
式で求められる。 |Aβ|=R1/{R1 2+(1/ωC221/2…(10) さらには、位相θは、次の(11)式により求められ
る。
【0029】 θ=tan-1(1/ωC21)…(11) ここで、ループゲインAβは、複素数であるから、その
ベクトル軌跡を描くと図4となる。ナイキストの安定判
別法により、発振の可能性が少なく動作が安定する範囲
は、次の(12)となる。
【0030】Aβ<1…(12) インピーダンスR1とインピーダンス容量1/ωC2との
大小関係を比べると、R1>1/ωC2のとき、(10)
式は、 |Aβ|=R1/{R1 21/2=1 となり、圧電センサ回路は安定条件を満足せず、不安定
動作となってしまう。
【0031】一方、R1<1/ωC2のときには、(1
0)式は、 |Aβ|=R1/{(1/ωC221/2=ωC21<1 となり、圧電センサ回路は安定条件を満足して安定動作
を維持する。
【0032】以上のように、上記(5)式を満足する、
すなわち、入力容量C2(=Ci)が抵抗値R1(第1の
抵抗R1)以上のインピーダンス容量であれば、圧電セ
ンサ回路は発振せずに安定して動作する。
【0033】一方、前述した(7)式において、C1
2の場合は、次の(13)が成立する。
【0034】 β=R1/{R1(1+C1/C2)+1/jωC2} =R1/{R1(C1/C2)+1/jωC2} =(C2/C1)R1/{R1+1/jωC1}…(13) この場合、ループゲインAβのベクトル軌跡は、図5の
ようになる。図5において、容量比C2/C1が、C2
1<1を満足すると、ベクトル軌跡は、(1、j0)
より原点側に存在することになり、圧電センサ回路は発
振せずに安定して動作する。
【0035】前述した発振を抑制する構成としてはFE
T2のゲート端子Gとドレイン端子Dとの間に容量を並
列接続し、正帰還を新たに設ける構造が考えられる。正
帰還が生じることにより、発振条件が成り立たなくなり
発振せずに安定して動作する。素子の個数は1つ増える
が、電極パターンの再設計等の手間が要らず、簡単に発
振を抑制ができる。
【0036】以上より圧電センサ回路において、入力容
量Ciを、圧電センサ1の素子容量C0の0.2倍以内で
かつ第1の抵抗R1(ゲート抵抗)のインピーダンス値
以上のインピーダンス容量とすることにより、異常発振
することなしに、安定して動作させることができる。
【0037】(実施の形態2)本実施の形態では、図6
に示す圧電センサ回路において、本発明を実施してい
る。すなわち、この圧電センサ回路は、圧電センサ1
と、圧電センサ1と接地間に並列に接続された第1の抵
抗R1と、第1の抵抗R1と並列にゲート端子Gが接続さ
れたFET2と、FET2のソース端子Sと接地間に接
続された第2の抵抗R2と、電源VccとFET2のド
レイン端子D間に接続された第3の抵抗R3とを備えて
おり、ドレイン端子Dより抵抗比R3/R2だけ増幅され
た加速度信号Vsが得られるように構成されている。
【0038】基本的な構成は実施の形態1と同様である
が、異なるところは第3の抵抗R3が電源Vcc側とF
ET2のドレイン端子Dとの間に接続され、出力端子が
ドレイン端子となっているところである。
【0039】FET2のゲート端子Gとドレイン端子D
間の静電容量をCgd、ゲート端子Gとドレイン端子D間
に生じる基板の浮遊容量CGDとすると、FET2の入力
容量Ciは、次の(14)式によりその近似値が求めら
れる。
【0040】Ci=Cgd+CGD…(14) FET2の入力容量Ciと圧電センサ1の素子容量C0
の容量比Ci/C0と発振レベルとの関係については、実
施の形態1において、図2を参照して説明したのと同様
となる。すなわち、容量比Ci/C0が0.2以上の場合
には、入力容量Ciが負帰還となって発振し、容量比Ci
/C0が0.2以下の場合には、発振せず、安定して動
作する。
【0041】また正帰還となるためには、ループゲイン
Aβについての前述した(4)の条件式(1−Aβ>
0)と、第1の抵抗R1と入力容量Ciとについて前述し
た(5)の条件式が本実施形態においても必要となる。
【0042】したがって、入力容量Ciを、圧電センサ
1の素子容量C0の0.2倍以内でかつ第1の抵抗R
1(ゲート抵抗)のインピーダンス値以上のインピーダ
ンス容量とすることにより、異常発振することなしに、
安定して動作する。以下、このことをさらに詳細に説明
する。
【0043】図7に示すようなFETのソース接地回路
において、その利得Aは次の(15)式により求められ
る。
【0044】 A=μR3/(rd+(μ+1)R2)…(15) μ=gmd μ:FETの増幅率 R3:ドレイン抵抗 R2:ソース抵抗 rd:ドレインソース間抵抗 gm:FETの相互コンダクタンス 実施の形態1で説明したFETのソースフォロワ回路と
同様、FETの増幅率μは1に対して極めて大きいの
で、上記(15)式により利得Aは、A=1となる。
【0045】一方、このFETソース接地回路における
帰還率βは、次の(16)式により求められる。
【0046】 β=V2/V1=Z1/{1/(jωC3)+Z1}…(16) Z1=R1//{1/(jωC1)}=R1/{1+jωC11} j:虚数 この(16)式は、実施の形態1における(7)式に相
当する。ここで、(16)式と(7)式とを比較する
と、容量C2と容量C3とが相違するだけで、それ以外の
計算式は同一となる。そのため、実施の形態1と同様の
理由により、R 1<1/ωC3のときには、次の(17)
式を満たすとこの回路が発振せずに安定して動作させる
ことができる。 |Aβ|=R1/{(1/ωC321/2=ωC31<1…(17)
【0047】
【発明の効果】以上で述べたように、本発明によれば、
発振条件が成立せず、異常発振することがなくなる。こ
れによって安定した動作が得られ、正確な加速度信号を
出力することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係る圧電センサ回路の
構成を示す回路図である。
【図2】容量比と発振レベルの関係を示した図である。
【図3】実施の形態1の動作の説明に供する回路図であ
【図4】実施の形態1の動作の説明に供する図である。
【図5】実施の形態1の動作の説明に供する図である。
【図6】本発明の実施の形態2に係る圧電センサ回路の
構成を示す回路図である。
【図7】実施の形態2の動作の説明に供する回路図であ
【符号の説明】
1 圧電センサ 2 FET(電界効果型トランジスタ) R1 第1の抵抗 R2 第2の抵抗 R3 第3の抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 多鹿 博文 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 田路 基幸 京都府京田辺市大住浜55番12 松下日東電 器株式会社内 Fターム(参考) 5J050 AA11 BB23 CC09 DD06 EE14 EE22 FF32

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 圧電センサと、前記圧電センサと並列に
    接地に接続された第1の抵抗と、前記第1の抵抗と並列
    にゲート端子が接続された電界効果型トランジスタと、
    前記電界効果型トランジスタのソース端子と接地との間
    に接続された第2の抵抗とを備えた圧電センサ回路であ
    って、 この圧電センサ回路の入力容量を、前記圧電センサの素
    子容量の0.2倍以内で、かつ、前記第2の抵抗の抵抗
    値以上のインピーダンス容量とすることを特徴とする圧
    電センサ回路。
  2. 【請求項2】 請求項1記載の圧電センサ回路であっ
    て、 前記入力容量は、前記電界効果型トランジスタのゲート
    端子とソース端子との間の静電容量と、前記ゲート端子
    とソース端子との間に生じる浮遊容量との和であり、 この圧電センサ回路の出力信号を前記ソース端子から取
    り出すことを特徴とする圧電センサ回路。
  3. 【請求項3】 請求項1記載の圧電センサ回路であっ
    て、 この圧電センサ回路の電源と前記電界効果型トランジス
    タのドレイン端子との間に接続された第3の抵抗を有
    し、 前記入力容量は、前記電界効果型トランジスタのゲート
    端子とソース端子との間の静電容量と、前記ゲート端子
    とドレイン端子間に生じる浮遊容量との和であり、 この圧電センサ回路の出力信号を、前記ドレイン端子か
    ら取り出すことを特徴とする圧電センサ回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8135817B2 (en) 1998-11-17 2012-03-13 Ricoh Company, Ltd. Method and system for communicating with a device attached to a computer using electronic mail messages
JP2015179075A (ja) * 2014-02-25 2015-10-08 パナソニックIpマネジメント株式会社 衝撃記憶装置
WO2024190348A1 (ja) * 2023-03-14 2024-09-19 パナソニックIpマネジメント株式会社 検出回路および画像生成装置

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