JP6304951B2 - 半導体装置の試験プログラム、試験装置及び試験方法 - Google Patents

Description

本発明は、半導体装置の試験プログラム、試験装置及び試験方法に関する。

製造された半導体装置が一定の基準を満たすか否かを試験により判定し、半導体装置を合格品と不合格品に選別する手法が知られている。例えば、試験時の温度が異なる環境でそれぞれ半導体装置の試験を行い、それらの試験結果を用いて半導体装置の合否を判定する技術が知られている。

特開２００９−１４７０１５号公報

複数の環境下で半導体装置の試験を実施することで、半導体装置の合否判定精度が高められる場合がある。しかし、そのように複数の環境下で半導体装置の試験を行うと、試験に要する工数、コストが増大してしまう。

本発明の一観点によれば、コンピュータに、第１環境下の半導体装置を、第１出力を期待値とする第１条件で動作させ、前記第１環境下の前記半導体装置を、前記第１環境下での動作時には前記半導体装置が常時不合格となる第２出力を出力する第２条件で動作させ、前記第１条件での動作で前記第１出力が出力され、且つ、前記第２条件での動作で出力される前記第２出力が基準を満たす前記半導体装置を、合格と判定する処理を実行させる半導体装置の試験プログラムが提供される。

また、本発明の一観点によれば、半導体装置の試験装置及び試験方法が提供される。

開示の技術によれば、試験に要する工数、コストの増大を抑えて、半導体装置の合否を精度良く判定することが可能になる。

半導体装置の動作検証結果の一例を示す図である。 半導体装置の合否判定例を示す図である。 高温試験と低温試験の双方で合格となる半導体装置の特性の一例を示す図である。 高温試験で合格となり低温試験で不合格となる半導体装置の特性の一例を示す図である。 不良パタン情報の一例を示す図である。 合否判定までの試験の流れを示す図である。 複数の半導体装置で取得された不良パタンアドレス数と動作下限電圧の関係の一例を示す図である。 試験装置の構成例を示す図である。 半導体装置と接続部の接続形態の例を説明する図（その１）である。 半導体装置と接続部の接続形態の例を説明する図（その２）である。 半導体装置と接続部の接続形態の例を説明する図（その３）である。 半導体装置と接続部の接続形態の例を説明する図（その４）である。 試験フローの一例を示す図である。 合否判定の一例の説明図である。 試験フローの別例を示す図である。 コンピュータのハードウェア構成の一例を示す図である。 バーンイン試験で合格となる半導体装置の特性の一例を示す図である。 バーンイン試験で不合格となる半導体装置の特性の一例を示す図である。

まず、半導体装置の合否判定試験の一例について述べる。
半導体装置の合否（Ｐａｓｓ／Ｆａｉｌ）を判定する試験の１つとして、ファンクション試験がある。ファンクション試験では、試験対象の半導体装置に、例えばその半導体装置で推奨される動作電圧で、所定の試験パタンを入力し、所望の出力（期待値）が得られるか否かで、その半導体装置の合否が判定される。

ところで、半導体装置では、その保証温度が、室温やそれより高温の温度域（高温域）だけでなく、例えば−４０℃といったより低温の温度域（低温域）まで含まれる場合がある。このような場合には、例えば、高温域と低温域の双方の温度条件（環境）でそれぞれ試験を実施し、半導体装置の合否を判定することが行われる。

図１は半導体装置の動作検証結果の一例を示す図である。
図１（Ａ）は、高温域での半導体装置の動作検証結果の一例、図１（Ｂ）は、低温域での半導体装置の動作検証結果の一例である。図１（Ａ）及び図１（Ｂ）は、半導体装置の動作周波数（横軸）と電源電圧（縦軸）をパラメータとして半導体装置の動作範囲を検証した結果の一例を、模式的に図示したものである（「Ｓｈｍｏｏ」、「Ｓｈｍｏｏプロット」等とも称される）。図１（Ａ）及び図１（Ｂ）において、領域Ｐ（斜線部分）は、半導体装置が正常に動作する領域（「Ｐａｓｓ領域」ともいう）であり、領域Ｆ（斜線以外の部分）は、半導体装置が正常に動作しない領域（「Ｆａｉｌ領域」ともいう）である。

図１（Ａ）及び図１（Ｂ）に示すように、高温域と低温域では、半導体装置が正常に動作する領域Ｐに、或いは正常に動作しない領域Ｆに、違いが現れる場合がある。このような違い（動作マージン）のある半導体装置では、高温域と低温域の双方で試験を実施しないと、半導体装置の合否を精度良く判定することができない場合がある。

図２は半導体装置の合否判定例を示す図である。
ここでは、上記のような高温域の温度環境で実施される試験を高温試験、低温域の温度環境で実施される試験を低温試験という。図２には、高温試験（室温）と低温試験の各々についての半導体装置の合否結果、及び高温試験と低温試験の双方の合否結果から判定される半導体装置の最終的な合否結果を示している。

図２に示すケースＸは、半導体装置が高温試験と低温試験の双方で合格（Ｐａｓｓ）となった場合であり、この場合、半導体装置は最終的に合格（Ｐａｓｓ）と判定される。図２に示すケースＹは、半導体装置が高温試験で合格（Ｐａｓｓ）となり、低温試験で不合格（Ｆａｉｌ）となった場合であり、この場合、半導体装置は最終的に不合格（Ｆａｉｌ）と判定される。図２に示すケースＺは、半導体装置が高温試験で不合格（Ｆａｉｌ）となり、低温試験で合格（Ｐａｓｓ）となった場合であり、この場合、半導体装置は最終的に不合格（Ｆａｉｌ）と判定される。

例えば、高温試験を行い、その結果が不合格になるような半導体装置は、この高温試験のみで不合格品として除外することができる（図２のケースＺに相当）。しかし、高温試験の結果が合格となる場合であっても、低温試験の合否によっては、半導体装置の最終的な合否が変わってくるケースもある（図２のケースＸ及びケースＹに相当）。このようなケースでは、高温試験に加えて、低温試験も実施しないと、半導体装置の最終的な合否を精度良く判定することができない。

図１（Ａ）及び図１（Ｂ）に示したような、温度について動作マージンのある半導体装置では、図２のケースＹのような状況が起こり易く、従って、精度良く合否判定を行うためには、高温試験と低温試験の双方を実施することが望ましい。

しかし、このように半導体装置の合否判定を精度良く行うために、高温試験に加えて低温試験を実施すると、半導体装置の試験に要する工数、コストが増大してしまう。例えば、低温試験の実施に伴う温度設定、半導体装置のセッティング、試験パタンの入力、出力の検出及びその出力に基づく合否判定といった工数が増大し、それにより、試験に要するコストが増大してしまう。

以上のような点に鑑み、ここでは次の図３及び図４に示すような知見に着目し、その知見に基づき、半導体装置の精度の良い合否判定を実現する。
図３は高温試験と低温試験の双方で合格となる半導体装置の特性の一例を示す図、図４は高温試験で合格となり低温試験で不合格となる半導体装置の特性の一例を示す図である。図３及び図４において、（Ａ）は高温域での半導体装置の動作検証結果の一例、（Ｂ）は半導体装置の高温試験で出力される情報の集計結果の一例である。

図３（Ａ）及び図４（Ａ）には、いずれも半導体装置の動作周波数（横軸）と電源電圧（縦軸）をパラメータとして半導体装置の動作範囲を検証した結果の一例を、模式的に図示している。図３（Ａ）及び図４（Ａ）には、半導体装置の高温試験時の試験条件（電源電圧及び動作周波数）である試験ポイントａ１及び試験ポイントｂ１を示している。

図３（Ａ）及び図４（Ａ）に示す試験ポイントａ１は、半導体装置の高温試験時に用いられる通常の試験ポイント（第１試験ポイント）である。即ち、製造された半導体装置が高温域で期待値を出力するか否かを試験するために用いられる試験ポイントであり、この試験ポイントで期待値を出力する半導体装置は、高温域で正常に動作する合格品と判定されることになる。Ｐａｓｓ領域（領域Ｐ）が図３（Ａ）及び図４（Ａ）に示されるような範囲の半導体装置は、いずれも試験ポイントａ１の高温試験で合格となる。

一方、図３（Ａ）及び図４（Ａ）に示す試験ポイントｂ１は、半導体装置の高温試験に用いられた時には、図３（Ａ）及び図４（Ａ）のような動作範囲を示す半導体装置の、いずれも不合格となる試験ポイント（第２試験ポイント）である。即ち、製造された半導体装置の高温試験に用いられた時に、試験ポイントａ１で期待されるような期待値が出力されない（異なる値が出力される）試験ポイントである。Ｐａｓｓ領域（領域Ｐ）が図３（Ａ）及び図４（Ａ）に示されるような範囲の半導体装置は、いずれも試験ポイントｂ１の高温試験で不合格となる。

ここで、図３（Ａ）に示されるような動作範囲の半導体装置に試験ポイントｂ１で高温試験を実施した時に得られる出力と、図４（Ａ）に示されるような動作範囲の半導体装置に試験ポイントｂ１で高温試験を実施した時に得られる出力とを比較する。

試験ポイントｂ１で高温試験を実施した時の半導体装置からの出力には、例えば、半導体装置内の、期待値（Ｈｉｇｈ／Ｌｏｗ）が得られなかったパタンのアドレス（「不良パタンアドレス」という）及びピン（「不良ピン」という）の情報が含まれる。このような情報を含む半導体装置からの出力を、以下では「不良パタン情報」という。

図５は不良パタン情報の一例を示す図である。
試験ポイントｂ１のような第２試験ポイントの高温試験で取得される出力には、例えば、この図５に例示するような不良パタン情報１０が含まれる。不良パタン情報１０には、不良パタンアドレス及び不良ピンを示す情報が含まれる。図５には、半導体装置内の不良パタンアドレスＡＤＤ＿１〜３及び不良ピンＰＩＮ＿１，２について、期待値と実績値を例示している。試験ポイントｂ１のような第２試験ポイントの高温試験の結果、ＰＩＮ＿１，２のいずれかの実績値が期待値と異なるアドレスが、不良パタンアドレスＡＤＤ＿１〜３として抽出され、不良パタン情報１０が生成される。

図３（Ｂ）及び図４（Ｂ）には、それぞれ試験ポイントｂ１で高温試験を実施して取得された不良パタン情報から集計した、各範囲Ａ〜Ｎのアドレスに含まれる不良パタンアドレスの数（頻度）を示している。高温試験と低温試験の双方で合格となる図３（Ａ）の半導体装置では、試験ポイントｂ１で高温試験を実施すると、範囲Ａのアドレスに、この例では１３６本の不良パタンアドレスが発生する。一方、高温試験で合格となり低温試験で不合格となる図４（Ａ）の半導体装置では、試験ポイントｂ１で高温試験を実施すると、範囲Ａのほか、範囲Ｅ，Ｈ〜Ｎにも不良パタンアドレスが発生し、この例では合計８４１８本の不良パタンアドレスが発生する。

このように、高温試験と低温試験の双方で合格となる図３（Ａ）の半導体装置と、高温試験で合格となり低温試験で不合格となる図４（Ａ）の半導体装置とでは、取得される不良パタン情報に含まれる不良パタンアドレスや不良パタンアドレス数に違いが現れる。高温試験と低温試験の双方で合格となる図３（Ａ）の半導体装置と、高温試験で合格となり低温試験で不合格となる図４（Ａ）の半導体装置とでは、不良ピンにも同様に違いが現れるようになる。

即ち、図３（Ａ）及び図４（Ａ）のような動作範囲を示す半導体装置は、通常の試験ポイントａ１の高温試験ではいずれも合格となる半導体装置である。しかし、通常とは異なる試験ポイントｂ１で高温試験を実施すると、低温試験で合格となる半導体装置と、低温試験で不合格となる半導体装置の間では、図３（Ｂ）及び図４（Ｂ）のように、取得される不良パタン情報に違いが現れる。

そこで、このような不良パタン情報の違いを利用して、半導体装置の合否判定を行う。
図６は合否判定までの試験の流れを示す図である。
合否判定対象の半導体装置について、試験ポイントａ１のような通常の第１試験ポイントで高温試験を実施し、更に、それとは異なる試験ポイントｂ１のような第２試験ポイントでも高温試験を実施する（ステップＳ１）。

試験ポイントａ１のような第１試験ポイントの高温試験により、その半導体装置の、高温試験での合否を判定することができる。そして、試験ポイントｂ１のような第２試験ポイントの高温試験で取得される不良パタン情報に基づき、低温試験を実施した時にはその低温試験で不合格となる、或いは不合格となる可能性の高い半導体装置を判別することができる。

例えば、第２試験ポイントの高温試験で取得される不良パタン情報を統計処理し、その処理結果を用いて、低温試験で不合格となる、或いは不合格となる可能性の高い半導体装置を判別する。一例を図７に示す。図７は複数の半導体装置で取得された不良パタンアドレス数と動作下限電圧の関係の一例を示す図である。図７の各プロットの半導体装置は、いずれも第１試験ポイントの高温試験では合格となっているものである。グループＧ１のプロットの半導体装置は、低温不良の一指標である動作下限電圧について設定された基準から外れてしまう不良品である。これらの半導体装置の、第２試験ポイントの高温試験で取得される不良パタン情報を統計処理し、例えば、不良パタンアドレス数が６０００以上になるものを、低温試験で不合格となる半導体装置と判定する基準にする。不良パタンアドレス数を適切に設定することで、高温試験の結果から、低温試験で不合格となる（低温不良となる）半導体装置を判別することができる。

このように、合否判定対象の半導体装置について、通常の第１試験ポイントと、それとは異なる第２試験ポイントの高温試験を実施することで、実際に低温試験を実施しなくても、低温試験を実施した時に得られる結果を加味したのと同様の合否判定が可能になる（ステップＳ３）。

合否判定対象の半導体装置について、試験ポイントａ１のような第１試験ポイントでのみ高温試験を実施する（ステップＳ１ａ）場合には、上記のように低温試験も実施して（ステップＳ２ａ）、その半導体装置の合否判定を行う（ステップＳ３）。試験ポイントｂ１のような第２試験ポイントでも高温試験を実施する上記手法（ステップＳ１，Ｓ３）によれば、合否判定対象の半導体装置について、必ずしも実際に低温試験を行うことを要しなくなる。

以下、上記手法を用いた半導体装置の試験について、より詳細に説明する。
まず、試験装置について説明する。
図８は試験装置の構成例を示す図である。

図８に示す試験装置１００は、接続部１１０、動作制御部１２０、記憶部１３０、演算部１４０、第１判定部１５０及び第２判定部１６０を含む。
接続部１１０には、合否判定対象の半導体装置２００が接続される。試験装置１００を用いた試験の際、接続部１１０に接続された半導体装置２００は、所定の環境３００、例えば室温等の環境３００に置かれるようになっている。尚、半導体装置の形態、半導体装置と接続部１１０の接続形態については後述する。

動作制御部１２０は、第１動作制御部１２１及び第２動作制御部１２２を有する。第１動作制御部１２１は、接続部１１０に接続された半導体装置２００に対し、半導体装置２００が期待値を出力するか否かを試験するための第１試験条件（上記の通常の第１試験ポイントに相当する条件）を入力し、半導体装置２００を動作させる。第２動作制御部１２２は、接続部１１０に接続された半導体装置２００に対し、半導体装置２００が期待値を出力しない、不合格となる第２試験条件（上記の第２試験ポイントに相当する条件）を入力し、半導体装置２００を動作させる。

記憶部１３０は、第１記憶部１３１及び第２記憶部１３２を有する。第１記憶部１３１には、接続部１１０に接続され、第１動作制御部１２１により第１試験条件で動作された半導体装置２００から出力される情報が、第１試験結果として記憶される。第２記憶部１３２には、接続部１１０に接続され、第２動作制御部１２２により第２試験条件で動作された半導体装置２００から出力される情報が、第２試験結果として記憶される。第２記憶部１３２に記憶される第２試験結果には、上記のような不良パタンアドレス及び不良ピンを示す情報を含む不良パタン情報が含まれる。

第１判定部１５０は、第１記憶部１３１に記憶された第１試験結果を用い、半導体装置２００が、通常の第１試験条件での試験で期待値を出力したものか否かを判定し、その合否判定を行う。

演算部１４０は、第１判定部１５０により合格と判定された半導体装置２００について、第２記憶部１３２に記憶された第２試験結果を用い、不良パタン情報の集計処理を行う。例えば、演算部１４０は、半導体装置２００の不良パタンアドレス及び不良ピンを集計し、集計結果を示す情報を生成する。また、演算部１４０は、複数の半導体装置２００について取得され、第２記憶部１３２に記憶された不良パタン情報に含まれる不良パタンアドレス及び不良ピンを集計し、集計結果を示す情報を生成する。更にまた、演算部１４０は、集計された不良パタンアドレス及び不良ピンの情報を用いた統計処理を行い、不良パタンアドレス数の平均値、標準偏差σ等の情報を生成する。

第２判定部１６０は、演算部１４０により生成された所定の情報を用いて基準を設定し、半導体装置２００（第１判定部１５０で合格と判定されたもの）が、設定されたその基準を満たすか否かを判定し、その合否判定を行う。第２判定部１６０で用いる基準としては、例えば、不良パタンアドレス数や６σを用いることができ、不良パタンアドレス数が一定数以上、或いは平均値＋６σ以上の半導体装置２００を不合格とする。

尚、この図８に示す試験装置１００では、演算部１４０が、第１判定部１５０で合格と判定された半導体装置２００について、第２記憶部１３２に記憶された第２試験結果を用い、不良パタン情報の集計処理を行う構成とした。このほか、第１判定部１５０での合否の結果によらず、演算部１４０により、第２記憶部１３２に記憶された第２試験結果を用いて、不良パタン情報の集計処理を行う構成とすることもできる。この場合には、第１判定部１５０での合否の結果と、演算部１４０で生成された情報が用いられて設定される基準により第２判定部１６０で判定される合否の結果とを組み合わせ、双方で半導体装置２００が合格となるか否かを判定する第３判定部１９０を設ける。この第３判定部１９０により、第１判定部１５０と第２判定部１６０での判定が共に合格となる半導体装置２００を、最終的な合格品と判定する。

図８に示す試験装置１００は、表示部１７０及び出力部１８０を更に含む。
表示部１７０は、第２記憶部１３２に記憶される不良パタン情報、演算部１４０による不良パタン情報の集計処理、統計処理の結果をモニタに表示する。また、表示部１７０は、第１判定部１５０及び第２判定部１６０（第３判定部１９０を設ける場合は第３判定部１９０）の合否判定結果をモニタに表示する。

出力部１８０は、試験装置１００で取得される各種情報、例えば、第１判定部１５０及び第２判定部１６０（第３判定部１９０を設ける場合は第３判定部１９０）の合否判定結果を示す情報を、試験装置１００の外部に出力する機能を有する。例えば、出力部１８０は、試験装置１００で取得される情報を、各種記録媒体や他の装置（サーバコンピュータ、半導体製造装置等）に出力する。

上記構成を有する試験装置１００での合否判定の対象となる半導体装置２００の形態としては、例えば、ウェハ上に形成された半導体チップ、個片化された半導体チップ、半導体チップを含む半導体パッケージを挙げることができる。また、半導体装置２００として、半導体チップ又は半導体パッケージを組み込んだデバイスを用いることもできる。

半導体装置２００が接続される接続部１１０の形態としては、プローブカード、ソケット等を挙げることができる。
図９〜図１２は半導体装置と接続部の接続形態の例を説明する図である。

図９及び図１０は、ウェハ２１０上に形成された半導体チップ２１１にプローブカード１１１を接続する形態の説明図である。図９に示すように、ウェハ２１０は、プローブカード１１１を備えた接続部１１０のステージ１１１ｂ上にセットされ、プローブカード１１１と接続される。図１０（Ａ）に示すように、ウェハ２１０上の各半導体チップ２１１には、電源、グランド、入力、出力が割り当てられる複数のパッド２１１ａが設けられている。図１０（Ｂ）に示すように、プローブカード１１１には、半導体チップ２１１の各パッド２１１ａに対応する接続針（プローブ）１１１ａが設けられている。試験時には、ウェハ２１０及び接続部１１０が所定の環境３００に置かれ、半導体チップ２１１の各パッド２１１ａにプローブカード１１１の接続針１１１ａが接触される。そして、動作制御部１２０からの所定の試験条件（第１試験条件、第２試験条件）が、プローブカード１１１を介して半導体チップ２１１に入力される。

図１１及び図１２は、半導体パッケージ２２０をソケット１１２に接続する形態の説明図である。半導体パッケージ２２０には、ウェハ上に形成され、個片化された半導体チップが含まれる。半導体パッケージ２２０には、例えば、図１２（Ａ）に示すようなＢＧＡ（Ball Grid Array）タイプのものや、図１２（Ｂ）に示すようなＱＦＰ（Quad Flat Package）タイプのものがある。ＢＧＡタイプの半導体パッケージ２２０は、一方の面に突出するように設けられた複数の端子２２０ａを有し、それぞれに電源、グランド、入力、出力が割り当てられる。ＱＦＰタイプの半導体パッケージ２２０は、側方に突出するように設けられた複数の端子２２０ａを有し、それぞれに電源、グランド、入力、出力が割り当てられる。試験時には、図１１に示すように、半導体パッケージ２２０（ここではＢＧＡタイプを例示）がソケット１１２にセットされ、そのソケット１１２に設けられた接続針１１２ａが端子２２０ａと接触される。ソケット１１２にセットされた半導体パッケージ２２０及び接続部１１０は所定の環境３００に置かれ、動作制御部１２０からの所定の試験条件（第１試験条件、第２試験条件）が、ソケット１１２を介して半導体パッケージ２２０に入力される。

続いて、試験装置１００を用いた試験フローについて説明する。
図１３は試験フローの一例を示す図である。
ここでは、試験装置１００を用い、温度について動作マージンが存在し得る半導体装置の試験を例にして、試験フローの一例を説明する。

試験装置１００では、まず、接続部１１０と接続される、合否判定対象の半導体装置２００が選択される（ステップＳ１０１）。例えば、試験装置１００は、ウェハ上に形成された複数の半導体チップの中から、プローブカードと接続する一の半導体チップを選択する。或いは、ソケットに接続された複数の半導体パッケージの中から一の半導体パッケージを選択し、又は、一のソケットに接続された一の半導体パッケージを選択する。

次いで、試験装置１００では、通常の第１試験条件を用いた試験が実施される（ステップＳ１０２）。ここで、ステップＳ１０１で選択された合否判定対象の半導体装置２００は、室温等の高温域の環境３００に置かれる。ステップＳ１０２の高温試験の際には、第１動作制御部１２１により、接続部１１０に接続された半導体装置２００に対し、室温等の高温域で期待値を出力するか否かを試験するための第１試験条件が入力される。半導体装置２００は、入力される第１試験条件に従って動作する。これにより、第１試験条件の高温試験が実施され、半導体装置２００から出力される情報が、第１試験結果として第１記憶部１３１に記憶される。

次いで、試験装置１００では、第２試験条件を用い、不良パタン情報を取得する試験が実施される（ステップＳ１０３）。不良パタン情報を取得する際、ステップＳ１０２で第１試験条件の高温試験が実施された半導体装置２００は、その高温試験が実施された環境３００に置かれたままとされる。その環境３００の半導体装置２００に対し、第２動作制御部１２２により、環境３００の温度で期待値を出力しない、不合格となるような第２試験条件が入力される。半導体装置２００は、入力される第２試験条件に従って動作する。これにより、第２試験条件の高温試験が実施され、半導体装置２００から出力される情報、即ち不良パタン情報が、第２試験結果として第２記憶部１３２に記憶される。

尚、ステップＳ１０２で用いられる第１試験条件、及びステップＳ１０３で用いられる第２試験条件は、例えば、半導体装置２００が１．２Ｖ系電源電圧のデバイスであれば、第１試験条件を１．２０Ｖとし、第２試験条件をそれとは異なる電圧とする。例えば、第２試験条件を０．７０Ｖとする。第２試験条件に設定する電圧は、必ずしも第１試験条件に設定する電圧よりも低い電圧であることを要せず、第１試験条件よりも高い電圧であってもよい。第２試験条件は、半導体装置２００について取得される、上記図３（Ａ）等に示したような動作検証結果を利用し、不合格品と判定されるＦａｉｌ領域から選択する。その場合、合否判定の精度向上の観点から、Ｐａｓｓ領域との境界に近いＦａｉｌ領域の部分から第２試験条件を選択することが望ましい。

不良パタン情報の取得まで行った後、試験装置１００では、第１判定部１５０により、ステップＳ１０２の高温試験で取得された第１試験結果が用いられ、半導体装置２００が第１試験条件の高温試験で期待値が出力されたか否かが判定される（ステップＳ１０４）。第１試験条件の高温試験で期待値が出力された半導体装置２００は、第１判定部１５０により合格と判定され（ステップＳ１０５）、期待値が出力されなかった半導体装置２００は、第１判定部１５０により不合格と判定される（ステップＳ１０６）。

試験装置１００では、合否判定対象の全ての半導体装置２００について高温試験が実施され、第１試験結果及び第２試験結果（不良パタン情報）の取得、並びに、第１試験結果に基づく合否判定が行われたか否かが判定される（ステップＳ１０７）。これらが対象の全ての半導体装置２００について行われたと判定されるまで、ステップＳ１０１〜Ｓ１０６の処理が実行される。

その後、試験装置１００では、演算部１４０により、ステップＳ１０４，Ｓ１０５の、第１判定部１５０による第１試験結果を用いた合否判定で合格とされた半導体装置２００について、ステップＳ１０３で取得された不良パタン情報の集計処理が行われる（ステップＳ１０８）。例えば、演算部１４０により、不良パタン情報に含まれる不良パタンアドレス及び不良ピンが集計され、その集計結果を示す情報が生成される。或いは、演算部１４０により、集計された不良パタンアドレス及び不良ピンの情報が用いられて統計処理が行われ、不良パタンアドレス数の平均値、標準偏差σ等の情報が生成される。

次いで、試験装置１００では、第２判定部１６０により、演算部１４０で生成された集計結果の情報、統計処理によって生成された情報が用いられて、所定の基準が設定される（ステップＳ１０９）。基準としては、不良パタンアドレス数、平均値＋６σ等の値を設定することができる。

試験装置１００では、第２判定部１６０により、ステップＳ１０９で設定された基準が用いられて、第１判定部１５０による第１試験結果を用いた合否判定で合格とされた半導体装置２００が、設定された基準を満たすか否かが判定され、その合否判定が行われる（ステップＳ１１０）。設定された基準を満たす半導体装置２００は、第２判定部１６０により合格と判定され（ステップＳ１１１）、設定された基準を満たさない半導体装置２００は、第２判定部１６０により不合格と判定される（ステップＳ１１２）。

一例として、基準に平均値＋６σを用いた合否判定について述べる。
図１４は合否判定の一例の説明図である。
例えば、合否判定対象の半導体装置２００を、１枚のウェハ上に形成された複数の半導体チップとした場合で、そのウェハ上の全ての半導体チップについて、上記のステップＳ１０１〜Ｓ１０８の処理を実行した場合を例にする。この処理の結果、不良パタン情報が取得された半導体チップ（即ちステップＳ１０４，１０５で合格と判定された半導体チップ）が２０８９個あったものとする。そして、これらの半導体チップについて統計処理を行い、半導体チップ１個あたりの不良パタンアドレス数の平均値が７９２本、不良パタンアドレス数の標準偏差σが４７７．８本であったものとする。このような統計処理から、合否判定に用いる基準を平均値＋６σに設定すると、その基準は約３６６０本となる。

図１４には、不良パタンアドレス数と半導体チップ数（ステップＳ１０４，１０５で合格と判定された半導体チップ数）の関係（ヒストグラム）を示している。上記のステップ１０９〜１１２の処理において、不良パタンアドレス数について約３６６０本（太点線で図示）を基準に設定すると、それを上回る不良パタンアドレス数が検出されたグループＧ２の半導体チップ、この図１４の例では５個の半導体チップが不合格と判定される。即ち、それら５個の半導体チップは、通常の第１試験条件を用いた高温試験の結果からは合格と判定されても、第２試験条件を用いた高温試験の結果から不合格と判定される。

この第２試験条件を用いた高温試験の結果に基づいて不合格とされる半導体チップ（ステップＳ１１２）は、低温試験を実施した時に不合格品として排除されるもの、或いは排除される可能性が高いものである。図１３及び図１４のような手法によれば、このような低温試験を実施しなくても、高温試験によって精度良く不合格品を排除することができる。これにより、不合格品を排除するのに要する試験の工数、コストの増大を抑えることが可能になる。

図１４のような６σに基づく合否判定手法ほか、上記図７のように、一定数の不良パタンアドレス数を基準として設定し、その不良パタンアドレス数を上回る不良パタンアドレスが検出された半導体チップを不合格と判定する手法を採用することもできる。例えば、過去に高温試験で合格となり低温試験で不合格となった半導体装置の最少不良パタンアドレス数を基準として設定し、その不良パタンアドレス数を上回る不良パタンアドレスが検出された半導体チップを不合格と判定する。

試験装置１００では、上記図１３の試験の際、動作制御部１２０により動作された半導体装置２００からの出力情報、演算部１４０による集計結果、第１判定部１５０及び第２判定部１６０等による判定結果等の情報を、表示部１７０によりモニタに表示する処理が行われてもよい。また、試験装置１００では、そのような情報を、出力部１８０によって記録媒体、サーバコンピュータ、半導体製造装置等に出力（送信）する処理が行われてもよい。

尚、上記図８に示した試験装置１００では、高温試験に加えて、低温試験を実施することもできる。低温試験を実施する場合には、合否判定対象の半導体装置２００が、−４０℃等の低温域の環境３００に置かれ、接続部１１０と接続される。そして、動作制御部１２０により、半導体装置２００に対し、そのような低温域で期待値を出力するか否かを試験するための試験条件が入力される。入力された試験条件で動作する半導体装置２００が、期待値を出力するか否かにより、その半導体装置２００の低温試験での合否が判定される。

試験装置１００を用いた上記図１３の試験フローにおいて、ステップＳ１１１，Ｓ１１２で述べた高温試験での合否判定後に、ステップＳ１１１で合格と判定された半導体装置２００について、更に低温試験を実施することもできる。ステップＳ１１１で合格と判定された半導体装置２００について低温試験を実施することで、低温試験の対象数を減らし、試験に要する時間を短縮することが可能になる。また、実際に低温試験を行って合否判定することで、精度良く不合格品を排除することが可能になる。

試験装置１００を用いた試験は、上記図１３に示したようなフローのほか、次の図１５に示すようなフローで行うこともできる。
図１５は試験フローの別例を示す図である。

ここでは、試験装置１００を用い、温度について動作マージンが存在し得る半導体装置の試験を例にして、試験フローの別例を説明する。
試験装置１００では、まず、接続部１１０と接続される、合否判定対象の半導体装置２００が選択される（ステップＳ２０１）。

次いで、試験装置１００では、通常の第１試験条件を用いた試験が実施される（ステップＳ２０２）。ここでは、選択された合否判定対象の半導体装置２００が、室温等の高温域の環境３００に置かれ、高温試験が実施される。この高温試験の際には、第１動作制御部１２１により、接続部１１０に接続された半導体装置２００に対し、室温等の高温域で期待値を出力するか否かを試験するための第１試験条件が入力される。第１試験条件で動作する半導体装置２００からの出力情報が、第１試験結果として第１記憶部１３１に記憶される。

次いで、試験装置１００では、第２試験条件を用い、不良パタン情報を取得する試験が実施される（ステップＳ２０３）。不良パタン情報を取得する際には、環境３００に置かれている半導体装置２００に対し、第２動作制御部１２２により、環境３００の温度で期待値を出力しない、不合格となるような第２試験条件が入力される。第２試験条件で動作する半導体装置２００からの出力情報、即ち不良パタン情報が、第２試験結果として第２記憶部１３２に記憶される。

試験装置１００では、第１判定部１５０により、ステップＳ２０２の高温試験で取得された第１試験結果が用いられ、半導体装置２００が第１試験条件の高温試験で期待値が出力されたか否かが判定される（ステップＳ２０４）。第１試験条件の高温試験で期待値が出力された半導体装置２００は、第１判定部１５０により合格と判定され（ステップＳ２０５）、期待値が出力されなかった半導体装置２００は、第１判定部１５０により不合格と判定される（ステップＳ２０６）。

更に、試験装置１００では、演算部１４０により、ステップＳ２０４，Ｓ２０５で合格とされた半導体装置２００について、ステップＳ２０３で取得された不良パタン情報の集計処理が行われる（ステップＳ２０７）。例えば、演算部１４０により、不良パタン情報に含まれる不良パタンアドレス及び不良ピンが集計され、その集計結果を示す情報が生成される。

試験装置１００では、第２判定部１６０により、ステップＳ２０７で得られた不良パタン情報の集計結果と、過去の不良パタン情報の集計結果との比較を行う（ステップＳ２０８）。試験装置１００は、過去の不良パタン情報の集計結果が記録されたデータベース（過去不良パタン情報ＤＢ１００ａ）を備え、この過去不良パタン情報ＤＢ１００ａ内の集計結果を、ステップＳ２０７で得られた不良パタン情報の集計結果と比較する。或いは、過去不良パタン情報ＤＢ１００ａが試験装置１００の外部（試験装置１００に接続された機器等）にあり、試験装置１００は、その外部の過去不良パタン情報ＤＢ１００ａ内の集計結果を、ステップＳ２０７で得られた不良パタン情報の集計結果と比較する。

尚、過去不良パタン情報ＤＢ１００ａ内には、高温試験と低温試験の双方で合格となった半導体装置について得られた不良パタン情報、高温試験で合格となり低温試験で不合格となった半導体装置について得られた不良パタン情報が含まれる。更に、過去不良パタン情報ＤＢ１００ａ内には、高温試験と低温試験の双方で不合格となった半導体装置について得られた不良パタン情報が含まれてもよい。

試験装置１００は、ステップＳ２０７で集計された不良パタン情報と、過去不良パタン情報ＤＢ１００ａ内の不良パタン情報の、互いの集計結果に含まれる不良パタンアドレス、不良パタンアドレス数、不良ピンの情報について比較を行う。比較は、不良パタンアドレス、不良パタンアドレス数、不良ピンの情報のうち、１種又は２種以上の情報について行うことができる。

試験装置１００では、第２判定部１６０により、ステップＳ２０８の比較を行い、ステップＳ２０７で得られた不良パタン情報の集計結果が、過去の不良パタン情報の集計結果を基準とした時にその基準と相違又は乖離するものであるか否かが判定される（ステップＳ２０９）。例えば、合否判定対象の半導体装置２００において、過去に高温試験と低温試験の双方で合格となった半導体装置では不良が発生しなかったアドレスやピンで不良が発生しているか否かが判定される。或いは、合否判定対象の半導体装置２００において、不良パタンアドレス数が、過去に高温試験で合格となり低温試験で不合格となった半導体装置での最少不良パタンアドレス数を上回るか否かが判定される。

過去の不良パタン情報の集計結果に対する一定の基準を満たす半導体装置２００は、第２判定部１６０により合格と判定され（ステップＳ２１０）、一定の基準を満たさない半導体装置２００は、第２判定部１６０により不合格と判定される（ステップＳ２１１）。

試験装置１００では、合否判定対象の全ての半導体装置２００について、ステップＳ２０１〜Ｓ２１１の処理が実行される（ステップＳ２１２）。
試験装置１００では、上記図１５の試験の際、動作制御部１２０により動作された半導体装置２００からの出力情報、演算部１４０による集計結果、第１判定部１５０及び第２判定部１６０等による判定結果等の情報を、表示部１７０によりモニタに表示する処理が行われてもよい。また、試験装置１００では、そのような情報を、出力部１８０によって記録媒体、サーバコンピュータ、半導体製造装置等に出力（送信）する処理が行われてもよい。

第２試験条件を用いた高温試験の結果に基づいて不合格とされる半導体チップ（ステップＳ２１１）は、低温試験を実施した時に不合格品として排除されるもの、或いは排除される可能性が高いものである。図１５のような手法によれば、このような低温試験を実施しなくても、高温試験によって精度良く不合格品を排除することができる。これにより、不合格品を排除するのに要する試験の工数、コストの増大を抑えることが可能になる。

尚、図１５の試験フローにおいて、ステップＳ２１０，Ｓ２１１で述べた高温試験での合否判定後、或いはステップＳ２１２の処理後に、ステップＳ２１０で合格と判定された半導体装置２００について、更に低温試験を実施することもできる。この低温試験では、対象の半導体装置２００の数を減らし、試験に要する時間を短縮することが可能になる。また、実際に低温試験を行って合否判定することで、精度良く不合格品を排除することが可能になる。

尚、上記のような試験に用いる試験装置１００には、１台又は複数台のコンピュータを用いることができる。
図１６はコンピュータのハードウェア構成の一例を示す図である。

コンピュータ４００は、プロセッサ４０１によって全体が制御される。プロセッサ４０１には、バス４０９を介してＲＡＭ（Random Access Memory）４０２と複数の周辺機器が接続される。プロセッサ４０１は、マルチプロセッサであってもよい。プロセッサ４０１は、例えばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）又はＰＬＤ（Programmable Logic Device）である。また、プロセッサ４０１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２以上の要素の組み合わせであってもよい。

ＲＡＭ４０２は、コンピュータ４００の主記憶装置として使用される。ＲＡＭ４０２には、プロセッサ４０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ４０２には、プロセッサ４０１による処理に必要な各種データが格納される。

バス４０９に接続される周辺機器としては、ＨＤＤ（Hard Disk Drive）４０３、グラフィック処理装置４０４、入力インタフェース４０５、光学ドライブ装置４０６、機器接続インタフェース４０７及びネットワークインタフェース４０８がある。

ＨＤＤ４０３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ４０３は、コンピュータ４００の補助記憶装置として使用される。ＨＤＤ４０３には、ＯＳのプログラム、アプリケーションプログラム及び各種データが格納される。尚、補助記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。

グラフィック処理装置４０４には、液晶表示装置等のモニタ４１１が接続されている。グラフィック処理装置４０４は、プロセッサ４０１からの命令に従って、画像をモニタ４１１の画面に表示させる。

入力インタフェース４０５には、キーボード４１２とマウス４１３とが接続されている。入力インタフェース４０５は、キーボード４１２やマウス４１３から送られてくる信号をプロセッサ４０１に送信する。尚、マウス４１３は、ポインティングデバイスの一例であり、他のポインティングデバイス、例えばタッチパネル、タブレット、タッチパッド、トラックボール等を使用することもできる。

光学ドライブ装置４０６は、レーザ光等を利用して、光ディスク４１４に記録されたデータの読み取りを行う。光ディスク４１４は、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク４１４には、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等がある。

機器接続インタフェース４０７は、コンピュータ４００に周辺機器を接続するための通信インタフェースである。例えば機器接続インタフェース４０７には、メモリ装置４１５やメモリリーダライタ４１６を接続することができる。メモリ装置４１５は、機器接続インタフェース４０７との通信機能を搭載した記録媒体である。メモリリーダライタ４１６は、メモリカード４１７へのデータの書き込み、又はメモリカード４１７からのデータの読み出しを行う装置である。

ネットワークインタフェース４０８は、ネットワーク４１０に接続される。ネットワークインタフェース４０８は、ネットワーク４１０を介して、他のコンピュータ又は通信機器との間でデータの送受信を行う。

以上のようなハードウェア構成のコンピュータを用いて、試験装置１００の処理機能（合否判定対象の半導体装置２００の動作制御、取得される情報の記憶、取得される情報を用いた演算及び判定のほか、表示、出力といった処理機能）を実現することができる。

コンピュータ４００は、例えばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、試験装置１００の処理機能を実現する。コンピュータ４００に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。例えば、コンピュータ４００に実行させるプログラムをＨＤＤ４０３に格納しておくことができる。プロセッサ４０１は、ＨＤＤ４０３内のプログラムの少なくとも一部をＲＡＭ４０２にロードし、プログラムを実行する。またコンピュータ４００に実行させるプログラムを、光ディスク４１４、メモリ装置４１５、メモリカード４１７等の可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、例えばプロセッサ４０１からの制御により、ＨＤＤ４０３にインストールされた後、実行可能となる。またプロセッサ４０１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。

以上の説明では、温度について動作マージンが存在し得る半導体装置の試験を例にしたが、経時劣化特性に違いが存在し得る半導体装置についても、上記同様の手法を採用することができる。

半導体装置の経時劣化不良を検出する試験の１つに、バーンイン試験がある。バーンイン試験は、試験対象の半導体装置を温度と電圧の負荷をかけて動作させる試験であり、初期又は一定期間動作後の不良の有無を検出する試験である。

ここで、バーンイン試験で合格となる半導体装置と、不合格になる半導体装置を比較する。図１７はバーンイン試験で合格となる半導体装置の特性の一例を示す図、図１８はバーンイン試験で不合格となる半導体装置の特性の一例を示す図である。図１７及び図１８において、（Ａ）はバーンイン試験前における半導体装置の動作検証結果の一例、（Ｂ）はバーンイン試験前における半導体装置の不良パタン情報の一例、（Ｃ）はバーンイン試験後における半導体装置の動作検証結果の一例である。

図１７（Ａ）及び図１７（Ｃ）、並びに、図１８（Ａ）及び図１８（Ｃ）には、いずれも半導体装置の動作周波数（横軸）と電源電圧（縦軸）をパラメータとして半導体装置の動作範囲を検証した結果の一例を、模式的に図示している。図１７（Ａ）及び図１７（Ｃ）、並びに、図１８（Ａ）及び図１８（Ｃ）には、半導体装置が期待値を出力するか否かを試験するための通常の試験ポイントａ２を示している。更に、図１７（Ａ）及び図１８（Ａ）にはそれぞれ、半導体装置から期待値が出力されない、即ち不良パタン情報を取得するための試験ポイントｂ２を示している。

バーンイン試験前に図１７（Ａ）のような動作範囲を示し、バーンイン試験後に図１７（Ｃ）のような動作範囲を示す半導体装置は、バーンイン試験後の試験ポイントａ２での試験で合格となる。即ち、経時劣化不良は発生しない、或いは発生し難い合格品と判定される半導体装置である。一方、バーンイン試験前に図１８（Ａ）のような動作範囲を示し、バーンイン試験後に図１８（Ｃ）のような動作範囲を示す半導体装置は、バーンイン試験後の試験ポイントａ２での試験で不合格となる。即ち、バーンイン試験によりＰａｓｓ領域（領域Ｐ）が減少し、経時劣化不良が発生した不合格品と判定される半導体装置である。

このようなバーンイン試験で合格となる半導体装置（図１７）と、不合格となる半導体装置（図１８）について、通常の試験ポイントａ２とは異なる試験ポイントｂ２で試験を行い、取得される不良パタン情報を比較する。バーンイン試験で合格となる半導体装置では、試験ポイントｂ２で試験を行うと、図１７（Ｂ）に示すように、範囲Ａに僅かに不良パタンアドレスが発生する。一方、バーンイン試験で不合格となる半導体装置では、試験ポイントｂ２で試験を行うと、図１８（Ｂ）に示すように、範囲Ａのほか、範囲Ｆ，Ｈ〜Ｎにも多数の不良パタンアドレスが発生する。

このように、バーンイン試験で合格となる半導体装置（図１７）と、不合格となる半導体装置（図１８）とでは、取得される不良パタン情報に違いが現れる。即ち、図１７（Ａ）及び図１８（Ａ）のような動作範囲を示す半導体装置は、通常の試験ポイントａ２の試験ではいずれも合格となる半導体装置である。しかし、通常とは異なる試験ポイントｂ２で試験を実施すると、バーンイン試験で合格となる半導体装置と、バーンイン試験で不合格となる半導体装置の間では、図１７（Ｂ）及び図１８（Ｂ）のように、取得される不良パタン情報に違いが現れる。

そこで、経時劣化特性に違いが存在し得る半導体装置についても、上記のような温度について動作マージンが存在し得る半導体装置と同様に、このような不良パタン情報の違いを利用して合否判定を行う。この場合も、上記図８に示したような構成を有する試験装置１００を用いることができる。試験装置１００を用い、上記図１３及び図１５に示したような試験フローの例に従って、試験を行うことができる。

経時劣化特性に違いが存在し得る半導体装置の試験を、上記図１３に示したようなフローで行う場合は、次のようになる。
まず試験装置１００では、接続部１１０と接続される、合否判定対象の半導体装置２００が選択される（ステップＳ１０１）。そして、所定の環境３００に置かれた半導体装置２００に対し、第１動作制御部１２１により通常の第１試験条件（上記の試験ポイントａ２に相当する条件）が入力されて試験が実施される（ステップＳ１０２）。次いで、試験装置１００では、その半導体装置２００に対し、第２動作制御部１２２により第２試験条件（上記の試験ポイントｂ２に相当する条件）が入力されて試験が実施され、不良パタン情報が取得される（ステップＳ１０３）。次いで、試験装置１００では、第１判定部１５０により、半導体装置２００が第１試験条件の試験で期待値が出力されたか否かが判定される（ステップＳ１０４〜Ｓ１０６）。試験装置１００では、合否判定対象の全ての半導体装置２００について、ステップＳ１０１〜Ｓ１０６の処理が実行される。

その後、試験装置１００では、演算部１４０により、ステップＳ１０４，Ｓ１０５の、合格とされた半導体装置２００について、取得された不良パタン情報の集計処理が行われる（ステップＳ１０８）。次いで、試験装置１００では、第２判定部１６０により、演算部１４０の処理結果に基づき、不良パタンアドレス数、平均値＋６σ等の基準が設定される（ステップＳ１０９）。そして、その基準が用いられて、半導体装置２００（第１判定部１５０で合格とされたもの）が、設定された基準を満たすか否かが判定され、その合否判定が行われる（ステップＳ１１０〜Ｓ１１２）。

また、経時劣化特性に違いが存在し得る半導体装置の試験を、上記図１５に示したようなフローで行う場合は、次のようになる。
まず試験装置１００では、接続部１１０と接続される、合否判定対象の半導体装置２００が選択される（ステップＳ２０１）。そして、所定の環境３００に置かれた半導体装置２００に対し、第１動作制御部１２１により通常の第１試験条件（上記の試験ポイントａ２に相当する条件）が入力されて試験が実施される（ステップＳ２０２）。次いで、試験装置１００では、その半導体装置２００に対し、第２動作制御部１２２により第２試験条件（上記の試験ポイントｂ２に相当する条件）が入力されて試験が実施され、不良パタン情報が取得される（ステップＳ２０３）。次いで、試験装置１００では、第１判定部１５０により、半導体装置２００が第１試験条件の試験で期待値が出力されたか否かが判定される（ステップＳ２０４〜Ｓ２０６）。

更に、試験装置１００では、演算部１４０により、ステップＳ２０４，Ｓ２０５の、合格とされた半導体装置２００について、取得された不良パタン情報の集計処理が行われる（ステップＳ２０７）。次いで、試験装置１００では、第２判定部１６０により、ステップＳ２０７で得られた不良パタン情報の集計結果と、過去不良パタン情報ＤＢ１００ａに記録された過去の不良パタン情報の集計結果との比較を行う（ステップＳ２０８）。尚、ここで用いる過去不良パタン情報ＤＢ１００ａ内には、バーンイン試験前後で合格となった半導体装置について得られた不良パタン情報、バーンイン試験前に合格となりバーンイン試験後に不合格となった半導体装置について得られた不良パタン情報が含まれる。更に、過去不良パタン情報ＤＢ１００ａ内には、バーンイン試験前後で不合格となった半導体装置について得られた不良パタン情報が含まれてもよい。

試験装置１００では、第２判定部１６０により、取得された不良パタン情報の集計結果が、過去の不良パタン情報の集計結果を基準とした時にその基準と相違又は乖離するものであるか否かが判定される（ステップＳ２０９）。例えば、合否判定対象の半導体装置２００において、過去にバーンイン試験前後で合格となった半導体装置では不良が発生しなかったアドレスやピンで不良が発生しているか否かが判定される。或いは、合否判定対象の半導体装置２００において、不良パタンアドレス数が、過去にバーンイン試験前に合格となりバーンイン試験後に不合格となった半導体装置での最少不良パタンアドレス数を上回るか否かが判定される。過去の不良パタン情報の集計結果に対する一定の基準を満たす半導体装置２００は、第２判定部１６０により合格と判定され（ステップＳ２１０）、一定の基準を満たさない半導体装置２００は、第２判定部１６０により不合格と判定される（ステップＳ２１１）。

試験装置１００では、合否判定対象の全ての半導体装置２００について、ステップＳ２０１〜Ｓ２１１の処理が実行される（ステップＳ２１２）。
上記の第２試験条件を用いた試験の結果に基づいて不合格とされる半導体チップ（ステップＳ１１２，Ｓ２１１）は、バーンイン試験後に不合格品として排除されるもの、或いは排除される可能性が高いものである。図１３及び図１５のような手法によれば、バーンイン試験を実施しなくても、精度良く不合格品を排除することができ、不合格品を排除するのに要する試験の工数、コストの増大を抑えることが可能になる。

尚、経時劣化特性に違いが存在し得る半導体装置について行われる図１３及び図１５の試験において、ステップＳ１１１及びステップＳ２１０で合格と判定された半導体装置２００について、バーンイン試験を実施することもできる。このバーンイン試験では、対象の半導体装置２００の数を減らし、試験に要する時間を短縮することが可能になり、また、実際にバーンイン試験を行って合否判定することで、精度良く不合格品を排除することが可能になる。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） コンピュータに、
第１環境下の半導体装置を、第１出力を期待値とする第１条件で動作させ、
前記第１環境下の前記半導体装置を、前記第１出力とは異なる第２出力を出力する第２条件で動作させ、
前記第１条件及び前記第２条件での動作結果に基づき、前記半導体装置の合否を判定する
処理を実行させることを特徴とする半導体装置の試験プログラム。

（付記２） 前記半導体装置の合否を判定する処理は、前記第１条件での動作で前記第１出力が出力され、且つ、前記第２条件での動作で出力される前記第２出力が基準を満たす前記半導体装置を、合格と判定する処理を含むことを特徴とする付記１に記載の半導体装置の試験プログラム。

（付記３） 前記半導体装置の合否を判定する処理は、前記第２条件での動作で出力される前記第２出力を用いた統計処理によって前記基準を設定する処理を含むことを特徴とする付記２に記載の半導体装置の試験プログラム。

（付記４） 前記半導体装置の合否を判定する処理は、他の半導体装置を前記第２条件で動作させた時の出力に基づいて前記基準を設定する処理を含むことを特徴とする付記２に記載の半導体装置の試験プログラム。

（付記５） 前記第１環境は、第１温度に設定された環境であることを特徴とする付記１乃至４のいずれかに記載の半導体装置の試験プログラム。
（付記６） 前記コンピュータに、前記半導体装置の合否を判定する処理で合格と判定され、前記第１環境とは異なる第２環境下に置かれた前記半導体装置を、第３出力を期待値とする第３条件で動作させる処理を実行させることを特徴とする付記１乃至５のいずれかに記載の半導体装置の試験プログラム。

（付記７） 第１環境下の半導体装置を、第１出力を期待値とする第１条件で動作させる第１動作制御部と、
前記第１環境下の前記半導体装置を、前記第１出力とは異なる第２出力を出力する第２条件で動作させる第２動作制御部と、
前記第１条件及び前記第２条件での動作結果に基づき、前記半導体装置の合否を判定する判定部と
含むことを特徴とする半導体装置の試験装置。

（付記８） 前記判定部は、
前記第１条件で動作された前記半導体装置が前記第１出力を出力するか否かを判定する第１判定部と、
前記第１判定部で前記第１出力を出力すると判定された前記半導体装置について、前記第２条件で動作されて出力される前記第２出力が基準を満たすか否かを判定する第２判定部と
を含むことを特徴とする付記７に記載の半導体装置の試験装置。

（付記９） 前記第２条件での動作で出力される前記第２出力を用いた統計処理によって前記基準を設定する演算部を更に含むことを特徴とする付記８に記載の半導体装置の試験装置。

（付記１０） 他の半導体装置を前記第２条件で動作させた時の出力に基づいて前記基準を設定する演算部を更に含むことを特徴とする付記８に記載の半導体装置の試験装置。
（付記１１） 第１環境下の半導体装置を、第１出力を期待値とする第１条件で動作させる工程と、
前記第１環境下の前記半導体装置を、前記第１出力とは異なる第２出力を出力する第２条件で動作させる工程と、
前記第１条件及び前記第２条件での動作結果に基づき、前記半導体装置の合否を判定する工程と
を含む半導体装置の試験方法。

（付記１２） 前記半導体装置の合否を判定する工程は、前記第１条件での動作で前記第１出力が出力され、且つ、前記第２条件での動作で出力される前記第２出力が基準を満たす前記半導体装置を、合格と判定する工程を含むことを特徴とする付記１１に記載の半導体装置の試験方法。

（付記１３） 前記半導体装置の合否を判定する工程は、前記第２条件での動作で出力される前記第２出力を用いた統計処理によって前記基準を設定する工程を含むことを特徴とする付記１２に記載の半導体装置の試験方法。

（付記１４） 前記半導体装置の合否を判定する工程は、他の半導体装置を前記第２条件で動作させた時の出力に基づいて前記基準を設定する工程を含むことを特徴とする付記１２に記載の半導体装置の試験方法。

（付記１５） 前記第１環境は、第１温度に設定された環境であることを特徴とする付記１１乃至１４のいずれかに記載の半導体装置の試験方法。
（付記１６） 前記半導体装置の合否を判定する工程で合格と判定され、前記第１環境とは異なる第２環境下に置かれた前記半導体装置を、第３出力を期待値とする第３条件で動作させる工程を更に含むことを特徴とする付記１１乃至１５のいずれかに記載の半導体装置の試験方法。

１００ 試験装置
１００ａ 過去不良パタン情報ＤＢ
１１０ 接続部
１１１ プローブカード
１１１ａ，１１２ａ 接続針
１１１ｂ ステージ
１１２ ソケット
１２０ 動作制御部
１２１ 第１動作制御部
１２２ 第２動作制御部
１３０ 記憶部
１３１ 第１記憶部
１３２ 第２記憶部
１４０ 演算部
１５０ 第１判定部
１６０ 第２判定部
１７０ 表示部
１８０ 出力部
１９０ 第３判定部
２００ 半導体装置
２１０ ウェハ
２１１ 半導体チップ
２１１ａ パッド
２２０ 半導体パッケージ
２２０ａ 端子
３００ 環境
４００ コンピュータ
４０１ プロセッサ
４０２ ＲＡＭ
４０３ ＨＤＤ
４０４ グラフィック処理装置
４０５ 入力インタフェース
４０６ 光学ドライブ装置
４０７ 機器接続インタフェース
４０８ ネットワークインタフェース
４０９ バス
４１０ ネットワーク
４１１ モニタ
４１２ キーボード
４１３ マウス
４１４ 光ディスク
４１５ メモリ装置
４１６ メモリリーダライタ
４１７ メモリカード

Claims (7)

1. コンピュータに、
   第１環境下の半導体装置を、第１出力を期待値とする第１条件で動作させ、
   前記第１環境下の前記半導体装置を、前記第１環境下での動作時には前記半導体装置が常時不合格となる第２出力を出力する第２条件で動作させ、
   前記第１条件での動作で前記第１出力が出力され、且つ、前記第２条件での動作で出力される前記第２出力が基準を満たす前記半導体装置を、合格と判定する
   処理を実行させることを特徴とする半導体装置の試験プログラム。
2. 前記半導体装置を判定する処理は、前記第２条件での動作で出力される前記第２出力を用いた統計処理によって前記基準を設定する処理を含むことを特徴とする請求項１に記載の半導体装置の試験プログラム。
3. 前記半導体装置を判定する処理は、他の半導体装置を前記第２条件で動作させた時の出力に基づいて前記基準を設定する処理を含むことを特徴とする請求項１に記載の半導体装置の試験プログラム。
4. 前記第１条件は、動作周波数及び電源電圧をパラメータとした前記第１環境下での前記半導体装置の動作範囲の検証結果において前記半導体装置が正常に動作し前記期待値である前記第１出力を出力する第１領域内の前記動作周波数及び前記電源電圧に相当する条件であり、
   前記第２条件は、前記検証結果において前記半導体装置が正常に動作せず前記期待値とは異なる前記第２出力を出力する第２領域内の前記第１領域近傍の前記動作周波数及び前記電源電圧に相当する条件であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の試験プログラム。
5. 前記第２出力は、前記期待値が得られないパタンのアドレス及びピンを示す情報を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の試験プログラム。
6. 第１環境下の半導体装置を、第１出力を期待値とする第１条件で動作させる第１動作制御部と、
   前記第１環境下の前記半導体装置を、前記第１環境下での動作時には前記半導体装置が常時不合格となる第２出力を出力する第２条件で動作させる第２動作制御部と、
   前記第１条件での動作で前記第１出力が出力され、且つ、前記第２条件での動作で出力される前記第２出力が基準を満たす前記半導体装置を、合格と判定する判定部と
   を含むことを特徴とする半導体装置の試験装置。
7. 第１環境下の半導体装置を、第１出力を期待値とする第１条件で動作させる工程と、
   前記第１環境下の前記半導体装置を、前記第１環境下での動作時には前記半導体装置が常時不合格となる第２出力を出力する第２条件で動作させる工程と、
   前記第１条件での動作で前記第１出力が出力され、且つ、前記第２条件での動作で出力される前記第２出力が基準を満たす前記半導体装置を、合格と判定する工程と
   を含むことを特徴とする半導体装置の試験方法。

Images