JPH03210485A - Ｓｒａｍの不良解折方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フリップフロンプ回路を構成するメモリセル
を有したＳＲＡＭの不良解析方法に関し、特にそのＳＲ
ＡＭの電気的な特性の解析方法に関する。

〔発明の概要〕

本発明は、ＳＲＡＭの不良解析方法において、複数のメ
モリセルを有したＳＲＡＭをデータ保持電圧を変化させ
ながらアクセスして、不良となるビット数を計測し、各
メモリセルのデータ保持電圧の分布から論理閾値電圧や
リーク量を求めることや、或いは最小データ保持電圧Ｖ
ｄｒｉｉｎと閾値電圧■いの関係を求めることにより、
ＳＲＡＭの良品、不良品の解析を非破壊でより詳しく行
う方法である。

〔従来の技術〕

一般に高抵抗負荷型のＳＲＡＭのメモリセルは、抵抗負
荷とｎチャンネルＭＯＳトランジスタからなる駆動トラ
ンジスタを有した一対のインバーターがフリンプフロソ
ブ回路を構成するように接続されている。

このようなＳＲＡＭのメモリセルでは、一方の駆動トラ
ンジスタのドレインと他方の駆動トランジスタのゲート
が接続される構造とされ、その各ドレインが記憶ノード
とされる。

ところで、このようなＳＲＡＭでは、メモリセルに供給
されている電源電圧を低くして行った場合に、記憶ノー
ドに記憶されたデータが破壊されてしまう。一般に、Ｓ
ＲＡＭでは、仕様上、確実に動作する範囲を明らかにす
るために、データ保持電圧の最小値である最小データ保
持電圧Ｖ　ｄｒｍｉ　ｎや最大値である最大データ保持
電圧Ｖｄｒｍａｘを定めている。

〔発明が解決しようとする課題〕

このようなＳＲＡＭでは、製造されたＳＲＡＭをユーザ
ーに納品する前に確実に仕様条件を満足するか否かを検
査する必要がある。

ところで、ＳＲＡＭの微細化に伴って、メモリセルのリ
ーク量や論理閾値電圧等が上述のデータ保持特性に大き
く影響するようになってきている。

そして、製造したＳＲＡＭのメモリセルのリーク量等を
ある程度定量化できれば、正確な良品若しくは不良品の
選別が可能となって、さらに常温での高温や低温時の挙
動を予測した選別も可能となる。

ところが、リーク量や論理閾値電圧は、実際には素子の
破壊を伴っており、他の非破壊の解析手法が求められて
いた。

そこで、本発明は上述の技術的な課題に鑑み、非破壊で
正確な電気的なメモリセルの電気的特性を評価するよう
なＳＲＡＭの不良解析方法の提供を目的とする。

〔課題を解決するための手段〕

上述の目的を達成するため、本発明のＳＲＡＭの不良解
析方法は、まず、複数のメモリセルを有したＳＲＡＭを
データ保持電圧を変化させながらアクセスして、不良と
なるビット数を計測する。

そのデータ保持電圧の変化は、例えば高いデータ保持電
圧から低いデータ保持電圧まで電圧を徐々に変化させな
がら行われ、データを保持できながったメモリセルの数
をカウントする。

通常、ＳＲＡＭのメモリセルはキロルメガ程度の極めて
大きな数であるため、このようなメモリセルの数の計測
は、データ保持電圧の分布となって現れる。そして、本
発明のＳＲＡＭの不良解析方法は、各メモリセルのデー
タ保持電圧の分布から論理閾値電圧や、リーク量を求め
ることを特徴とする。

さらに、本発明のＳＲＡＭの不良解析方法では、データ
保持電圧の分布から求めた論理閾値電圧やＩＪ−１量か
ら、最小データ保持電圧と上記インバーターを構成する
ＭＯＳトランジスタの閾値電圧との関係を求めて、製造
されたＳＲＡＭのメモリセルのＭＯＳトランジスタが不
良であるが否かを判定することを特徴とする。その判定
の基礎となる上記関係は、曲線で示した時に、指数関数
領域と綿形頭域に分けることが可能である。特にその不
良解析方法では、最小データ保持電圧が、所望値よりも
高くなるような閾（Ｉ電圧を有するＭＯＳトランジスタ
からメモリセルが構成されるＳＲＡＭを不良と判別する
ようにできる。

〔作用］ 本発明のＳＲＡＭの不良解析方法は、次のような思想に
基づいている。

データ保持の条件 −Ｃに、負荷抵抗型のＳＲＡＭのメモリセルの回路構成
は、データ保持特性から見て、第１図に示す等価回路に
より考えることができる。

第１図に示すように、フリップフロップ回路を構成する
一方のインバーターは、高抵抗負荷素子Ｒ）ＩＩとｎＭ
ＯｓトランジスタＱ、からなる、高低ｔ７Ｌ負荷素子Ｒ
１１１＋の一端は電源電圧Ｖｄｄが供給される。その高
抵抗負荷素子Ｒ，ｌｌの他端は、ｎＭＯｓトランジスタ
Ｑ、のドレインに接続され、この接読点が記憶ノードＮ
ｍとなる。この記憶ノードＮｍには、リーク量に相当す
る素子として抵抗素子ＲＬＩｆが接続される。この抵抗
素子Ｒ１Ｊは、ジャンクシランリーク等のリーク量を定
性的に表すものであり、メモリセル内にリークが発生し
た場合、通常、接地方向へのリークとなるために、抵抗
素子ＲＬＩ＋の他端はＩＩ地電圧ＧＮＤとされる。ｎＭ
。

ＳトランジスタＱ、のドレインであるノードＮｍは、フ
リップフロップ回路を構成する他のインバーターＩｎの
入力端子に接続される０本来ならｎＭＯＳトランジスタ
Ｑ、のゲートは、他のインバーター１ｎの出力端子に接
続されるところであるが、この第１図の等価回路では、
記憶ノードＮｍが高レベルの時だけを想定するため、ｎ
ＭＯＳトランジスタＱ、のゲート電圧は接地電圧ＧＮＤ
とされる。

次に、第１図に示した等価回路において、データが保持
される条件について考えてみる。他のインバーター１ｎ
の論理閾値電圧をＬＶいとすると、高レベル時の記憶ノ
ードＮｍの電圧Ｖｏｕｔが、Ｖｏｕｔ　　≧ＬＶい　・
・・■ となる時、データが保持される条件となる。そして、二
〇〇弐の特に等号が成立する条件の電ａ電圧Ｖｄｄが最
小データ保持；圧Ｖｄｒｓｉｎである。すなわち最小デ
ータ保持電圧Ｖｄｒｓｉｎは、記憶ノードＮｍにデータ
を保持しながら電ａ電圧Ｖｄｄを低下させて行き、イン
バーターＩｎの出力を反転させないでいる最小の電圧値
である。仮にメモリセルに供給される電′ａ電圧Ｖｄｄ
を下げて行き、それが最小データ保持電圧Ｖｄｒ＋ｓｉ
ｎよりも低くなった場合には、データの保持ができなく
なる。従って、それがメモリーテスターで測定した場合
に、不良ビットとして検出されることになる。

不良ピントの計測 不良ビットの計測は、計測すべきＳＲＡＭに対してメモ
リーテスターを用いて行われる。この計測に際しては、
ＳＲＡＭのメモリセルに（共給される電源電圧Ｖｄｄは
例えばＯｖ〜数■と言うように成る範囲を以て振られて
供給されることになる。

そして、このメモリセルに供給されるＷ　ｆｌ　を圧Ｖ
ｄｄすなわちデータ保持電圧Ｖｄｒ毎に、不良となるビ
ット数をカウントして、次に示す如き、データ保持電圧
Ｖｄｒの分布を得る。この計測は、外部から電圧、１３
号を供給するのみで行われ、特にＳＲＡＭ素子の破壊を
必要としない。

データ保持電圧Ｖｄｒの分布 （ａ）　　メモリセル内のリークがない場合計測したＳ
ＲＡＭのメモリセルに、全くリークがなく、全てが不良
ビットとならずに完全に動作する場合には、第２図に示
すようなデータ保持電圧Ｖｄｒの分布となる。この第２
図の縦軸は不良ビット数を対数表示で示しており、横軸
はデータ保持電圧Ｖｄｒを示している０曲線Ｆ、は、低
いデータ保持電圧Ｖｄｒで全ピント数が不良となるよう
に高い数を示し、そこからデータ保持電圧Ｖｄｒが高く
なっり場合には、２激に立ち下がるようなカーブを描く
。この曲１！　Ｆ　＠が横軸に突き当たる点のデータ保
持電圧Ｖｄｒは、不良ビットが無くなる時のデータ保持
電圧Ｖｄｒの値であり、これはインバーターを構成する
ＭＯＳトランジスタの論理閾値電圧ＬＶいに略等しくな
る。

（ｂ）　　メモリセル内のリークが有る場合衣に、メモ
リセル内のリークが有る場合には、第３図に示すような
データ保持電圧Ｖｄｒの分布となる。この第３図も、第
２図と同様に、縦軸は不良ビット数を対数表示で示して
おり、横軸はデータ保持電圧Ｖｄｒを示している。第３
図の曲線Ｆ１は、低いデータ保持電圧Ｖｄｒのところで
は、第２図の曲線Ｆゆと略同様な値をとるが、そこから
データ保持電圧Ｖｄｒが高くなった場合には、−旦２激
に立ち下がり、そして、リークによる少数の不良ビット
に対応して、高いデータ保持電圧Ｖｄｒ側に脹らんだ曲
線となる。この高いデータ保持電圧Ｖｄｒ側に脹らんだ
部分が、少数の不良ビットに対応するが、特にその分布
の中の最も高いデータ保持電圧Ｖｄｒ、すなわち曲線Ｆ
、が横軸に突き当たる点のデータ保持電圧Ｖｄｒが％１
叉にデータ保持できる最小データ保持電圧Ｖ　ｄｒａｉ
ｎに対応する。

この曲＆９１Ｆ、は、リークの有無、その不良ビットの
数等の情報を与えることになり、さらに論理閾値電圧Ｌ
Ｖｔｂの情報も与える。第３図の大多数のメモリセルが
不良ビットと不良でないビットの間で転する挙動を示す
データ保持電圧Ｖｄｒが論理閾値電圧ＬＶｔｂに対応す
る。具体的には、大多数のメモリセルが同し挙動を示す
部分の曲線を外挿して、その外挿した線ｆｘが横軸に突
き当たる点のデータ保持電圧Ｖｄｒが論理閾値電圧ＬＶ
ｔｂに対応することになる。

ＦＣ）　　論理閾値電圧■いのばらつき上述のように、
データ保持電圧Ｖｄｒの分布によって、メモリセル内の
リークの有無に加えて、論理閾値電圧ＬＶいも分析でき
ることになる。そして、この論理閾値電圧Ｖいが各メモ
リセルで一定の値となる場合と、各メモリセルでばらつ
く場合とでは、また分布の状況が異なることになる。

第４図は各メモリセルの論理ＰＪ　ｌｉ　Ｈ圧ＶＬｋの
ばらつきが少ない場合のデータ保持電圧Ｖｄｒの分布で
ある。この第４図の曲線Ｆｔは、データ保持電圧Ｖｄｒ
がω■から増加して行った場合に、多数の不良ビットが
検出される状態から２．ｆｌに不良ビット数の数が減る
ことを示している。すなわち、各メモリセルの論理閾値
電圧ＶＬｂが均一化されてし）るために、部分的に最小
データ保持電圧Ｖ　ｄｒａｉｎが劣化するようなことは
ない。

一方、第５図は各メモリセルの論理閾値電圧ｖ％１のば
らつきが大きい場合のデータ保持電圧Ｖｄｒの分布を示
す、この第５図の曲ＲＦｓは、データ保持電圧Ｖｄｒが
Ｏｖから増加して行った場合に、多数の不良ビットが検
出される状態から、ややなだらかに不良ビットの数が凍
ることを示してｕする。

すなわち、論理閾値電圧ＬＶｃｂは、大多数のメモリセ
ルのデータ保持電圧Ｖｄｒの値に対応するため、そのデ
ータ保持電圧Ｖｄｒがばらついた時には、論理閾値電圧
ＬＶｃｂがばらついたことを意味することになる。

最小データ保持電圧Ｖｄｒｍｉｎと閾値電圧ＶＬｂの理
論的な関係 再び第１図を参照して、インバーターの出力電圧■。、
、を算出する。

ｎＭＯｓＭＯＳトランジスタＱブスレフシツルドｉｔを
１１１１１　とすると、ノードＮｍの電圧■。、。

は、 Ｒ，諏＋Ｒ１１ で表せる。

また、サブスレッシッルド’＠ａ　Ｉ　ｓｕｍは、２７
°Ｃでソース・ドレイン間電流が！μＡとなるＭＬ格閾
値電圧Ｖ　ＬｋｌＰＣと、温度変化により特性変動が生
じない閾値電圧である仮想、閾値電圧Ｖ、、、Ｖと前記
規格間（１ｉ電圧■５１．ア、との差ΔＶ、、Ｖと、ト
ランジスタサイズの比Ｗ／Ｗ　（ＩＰＣ）と、係数Ｂ（
Ｂ−ｑ／（ｋ−Ｔ））とで表すと、 ｌ　ｓｕｍ−Ｄ　ＸＥＸＰ（Ｂ　・（Ｖｉｎ−Ｖｃｂ＋
ｐｃ　＋　ΔＶｔｈＶ））　−■となる。

そこで、メモリセルを構成するインバーターのインバー
ターの人出力特性を求めてみると、第■■弐より、 Ｒ□＋Ｒ１１ Ｘ　（Ｖｄｄ−１１＋＊ＸＤＸＥＸＰ（ＢＸ　（Ｖｉｎ
−Ｖｔｂｔｒｃ＋Δｖｔｈν）・・・■ この第０式では、インバーターの出力電圧Ｙｏｕｔがゲ
ートに入力する電圧Ｖｉｎの関数となり、インバーター
の人出力特性を示すことになる。そこで、このインバー
ターの入出力特性の第０式を用いて、高レベルの出力電
圧Ｖｈｒ９にと論理閾値電圧ＬＶいを求める。

まず、高レベルの出力電圧Ｖ　ｈｉｇｈは、第０式のＶ
ｉｎにＯを代入すれば求められる。すなわち、ＲＮｌ＋
ＲＬＩＩ Ｘ　（Ｖｄｄ−ＲＨ，ＸＤＸＥＸＰ（ＢＸ　（ΔＶＬｈ
Ｖ−Ｖｔｈ＋ｐｃ）−０次に、論理閾値電圧Ｌｖｏは、
出力電圧ＶｏｕｔをＯ■とした時の入力電圧Ｖｉｎが論
理閾値電圧Ｌ■いとなることから、第０式より、 ０−Ｖｄｄ４ｇ＊　Ｘ　Ｄ　Ｘ　ＥＸＰ　（Ｂ　Ｘ　（
ＬＶｔｈ　＋　ΔＶｔｈＶ−Ｖｃｂｉ　ＰＣ））これを
変形して、 Ｒｔ＋ｍｘＤ が得られる。

次に、最小データ保持電圧Ｖｄｒｓｉｎは、前述の第０
式と第０式の右辺同士の間に等号が成立する時の電源電
圧Ｖｄｄの値である。これら第０．０式を直接的に計算
機を用いて計算することも可能であるが、規格閾ｆｌＩ
電圧Ｖｔｂ＋＊。に応じて、次のような議論によって定
性的な最小データ保持電圧ＶｄｒａｉｎとＭＯＳトラン
ジスタの閾値電圧ｖｃｂとの関係を得ることができる。

（ａ）ＭＯＳトランジスタの８値電圧Ｖいが比較的に高
い値である場合Ｃ４ｍ形領域） ＭＯＳトランジスタの閾値電圧■いが比較的高い値であ
ればＭＬ格閾値電圧Ｖｔｂ＋□も高い値となり、第■弐
のＥＸＰの括弧内は負号となり、ＥＸＰは略ゼロに等し
くなる。従、て、第０式は、ｌ、Ｖｔｂ−Ｖｂｉｗｂ−
ＲＬＫＸ　Ｖｄｒ−ｉｎ　　／（Ｒ，ｍ　＋　ＲＬＫ）
Ｖｄｒｍｉｎ・＝　　（ＲＮｌｌ＋　ＲＬＩＩ）　　Ｘ
ＬＶＬＩＩ／　　ＲＬＫ−■一方、ＬＶいは第０式から
与えられ、その１０式中、対数関数の項は、電′ａ電圧
Ｖｄｄに余り依存せずに略定敗で与えられる。従って、
Ｌ　Ｖ　ＬゎはＶＬｂ１□の１次関数として与えられ、 ＬＶい＝Ｖい＋ｅｃ＋α・・・■ ＮＩＸＤ が得られる。

この第■弐のＬＶいを第０式に代入して、ＭＯＳトラン
ジスタのＨＩＪ　Ｑ圧■いが比較的に高い値である時は
、閾値電圧■いが高くなるに従って最小データ保持電圧
Ｖｄｒ■ｉｎ　Ｏ線形的に高くなる関係が導かれる。第
５図では、その線形的な関係を示す領域を線形領域■と
して示している。最小データ保持電圧Ｖｄｒｍｉｎと閾
値電圧■いの関係を示す曲線Ｆ、の傾きは第０式から、
　（ＲＩｌｌ　十Ｒｔｘ）／ＲＬ、で与えられ、リーク
ＺＫが大きくなった場合では、傾きも大きくなる。

Φ）ＭＯＳトランジスタの閾値電圧ｖｔｂが比較的に低
い値である場合（指数間敗頷ｊ！ｉ）ＭＯＳトランジス
タの閾値電圧■いが比較的に低い値である時、規定１４
ｆｔ１電圧Ｖ　Ｌｋｌ□が低くなり、同時に論理閾値電
圧ＬＶいζ０と近領できる。

従って、第■弐は影響が薄れて無視できる。第０式では
、 Ｌ　Ｖ　Ｌｈ−Ｖｂ１ｗｂ’ｉ　０　、　　Ｖｄｄ−Ｖ
ｄｒｍｉｎがらＶｄｒｍｉｎ−ＲＩＩＩＸ　Ｄ　ＸＥＸ
Ｐ（Ｂ　Ｘ　（ΔＶｔｈＶ−Ｖａｈ＋ｐｃ））・・・第
０式 が得られる。第５図の領域Ｉは、その第０式の曲線を示
しており、ＭＯＳトランジスタの閾値電圧■いが低くな
って、規格閾値電圧ＶｔｋｌＰＣも低くなった時では、
大幅に最小データ保持電圧Ｖｄｒｍｉｎが増大する。そ
の傾向は第０式がらも明らがなように指数関数的に最小
データ保持電圧Ｖｄｒ■ｉｎが増大することが判る。

以上の考察（ａ）、　（ｂ）により、その指数関数領域
！では、最小データ保持電圧Ｖｄｒ■ｉｎは、殆どサブ
スレ７シツルド電流１゜、によって支配される。

また、線形；頁域口では、最小データ保持電圧Ｖｄｒ−
ｉｎは、論理間ｌｌ！！電圧ＬＶｃｈとリーク量の影響
を受ける。特にｌ：１ｉｌｌａ電圧Ｖｔｋが高くなった
時では、最小データ保持電圧Ｖｄｒｍｉｎが高くなり、
ノードＮｍからのリーク量の影響が強くなる。

データ保持電圧Ｖｄｒの分布による分類前述の理論的な
思想から、最小データ保持電圧Ｖｄｒ陶１ｎは、サフ′
スレッシツルト′電流１＄１１１によって支配される指
数関数領域！と、論理閾値電圧ＬＶｃｂ及びリーク量に
支配される線形領域ｎとに分けて考えることができ、こ
のように分類することで、温度変化による特性変化をあ
る程度正確に把握することが可能となる。そして、製造
されたＳＲＡＭで、線形領域■が支配的か、或いは指数
関数領域Ｉが支配的かは、直接測定しなくとも、データ
保持電圧Ｖｄｒの分布によってもその検知が可能である
。

まず、最小データ保持電圧Ｖ　ｄｒａｉｎが論理閾値電
圧■いやリーク量によって決められる線形領域■のタイ
プのＳＲＡＭでは、第７図に示すような分布が得られる
ことになる０曲、Ｉ　Ｆ　、は、データ保持電圧Ｖｄｒ
がＯｖから増加して行った場合に、多数の不良ビットが
検出される状態から〕、激に不良ビット数の数が減るこ
とを示している。また、この第７図に示す分布曲線Ｆ４
は、メモリセルを構成するｎＭＯＳトランジスタの閾ｆ
ＪＷ圧Ｖｔ＆の増減によって、平行移動した曲線Ｆｓ　
　’となる。

次に、最小データ保持電圧Ｖｄｒｍｉｎがサブスレッシ
ョルド電流Ｉ　Ｓｕｍによって決められる指数関数領域
ｌのタイプのＳＲＡＭでは、第８図に示すような分布が
得られることになる。このタイプのものでは、その分布
曲線Ｆ、の少ないビット敵側で高いデータ保持電圧を示
すように、すそが拡がった分布となり、傾きがなだらか
になる。

以上のように、データ保持；圧Ｖｄｒの分布から、製造
されたＳＲＡＭの最小データ保持電圧Ｖｄｒｍｉｎにつ
いて、線形領域■が支配的か、或いは指数関数領域ｌが
支配的かが非破壊で検知でき、単にデータ保持電圧Ｖｄ
ｒの分布を調べるだけで、高温や低温での最小データ保
持電圧Ｖｄｒ＋ｓｉｎの予測も可能になる。

最小データ保持電圧Ｖｄｒｎｉｎの温度変化法に、前述
のような指数関数領域と線形領域む二区分される最小デ
ータ保持電圧Ｖ　ｄｒａｉｎとａ＋ａｔ圧Ｖいの関係が
温度変化によって、どのように変化するかについて考察
する。

温度変化が生じた時では、Ｂの値が変化する。

ここで、Ｂは前述のように、 Ｂ”Ｑ／ｋＴ−ＢＴ、Ｘ２７３／Ｔ であり、絶対温度Ｔに逆比例する。

まず、リークのない時では、この温度に対応して変化す
るＢの値を基に、最小データ保持電圧■ｄｒ＋ｓｉｎと
閾値電圧Ｖ％２の関係は、第９図に示すように変化する
。この第９図中、常温しよ曲線Ｆｙｍでアリ、１ｉｉｉ
Ｌ！曲線Ｆ　ＬＯ−、高’／ＦＡ　ハ曲ｖＡＦ　ｓ　＋
　ｃ　Ｎ　テアＦ＝している。各領域［、Ｉｔでは、低
温時に常温の曲線Ｆ０が図中向かつて左側にずれ、同じ
閾（直電圧■１では最小データ保持電圧Ｖｄｒｎｉｎが
小さくなり、高温時には、その逆に常温の曲線ＦＴＩ力
＜図中向かって右（至）にずれて、同じｒＡ値電圧Ｖｔ
ｋでは最小データ保持電圧Ｖｄｒｍｉｎが大きくなるこ
とが判る。従って、目標とすべき最小データ保持電圧■
ｄｒｍｉｎの仕様（ＳＰＥＣ）がある場合、既にデータ
保持電圧Ｖｄｒの分布から、指数関数領域Ｉと線形ｚＪ
Ｉ域Ｈのいずれが支配的かの区別がなされているために
、高温を問題とするのか、或いは低温を問題とするのか
が明確となる。すなわち、）旨数関数頭域１が支配的な
タイプ（第８図のタイプ）では、高温側の閾値電圧■い
と最小データ保持電圧の関係を問題とすれば良く、また
、線形領域口が支配的なタイプ（第７図のタイプ）では
、低温側の閾ｌｌ！電圧■いと最小データ保持電圧の関
係を間ととすれば良いことになる。第９図中、Ｓ、、Ｓ
、は、目標とすべき最小データ保持電圧Ｖｄｒ■ｉｎの
仕様（ＳＰＥＣ）　との関係で問題となる点を例示した
ものである０点Ｓｌより低い閾（Ｉ電圧Ｖいでは高２塁
時の最小データ保持電圧Ｖ　ｄｒａｉｎが５ＰＥＣより
高くなり、点Ｓ８より高い！！４値電圧ｖｃｂでは低温
時の最小データ保持電圧Ｖｄｒｓｉｎが５ＰＥＣより高
くなってしまう。

次に、リークが有る場合については、リーク抵抗が下が
って、リーク量が大きくなると、線形領域の曲線の傾き
がそれだけ大きくなる＊　　（ＲＭＩｌ＋ＲＬｘ）　／
　ＲＬｌｌが１嘆きである。そして、この線形ＳＪ！域
の（頃きの値の温度変化を考えてみると、抵抗負荷とリ
ーク抵抗の各活性化エネルギーに対応した温度依存性が
あることが判っている。

まず、抵抗負荷の活性エネルギーがリーク抵抗の活性エ
ネルギーよりも大きい場合では、線形領域■における低
温での最小データ保持電圧ＶｄｒＩＩｉｎが高くなって
悪化する。第１Ｏ図はリークが有る場合であって、抵抗
負荷の活性エネルギーがリーク抵抗の活性エネルギーよ
りも大きい時の最小データ保持電圧Ｖｄｒｍｉｎと閾値
電圧■いの関係の温度依存性を示している。第１０図中
、曲線ＦｆｆｉＬ。

８は低温、曲線Ｆｌ、、は常温、そして曲線Ｆｊ！ｘ＋
１は高温のそれぞれ最小データ保持電圧Ｖｄｒｍｉｎと
閾値電圧Ｖいの関係を示す、この第１Ｏ図からも明らか
なように、低温の曲線Ｆ　ｊ！　Ｌｏｓは高温の曲線Ｆ
ｌ□、に比較して大きな回きを有する。従って、ある仕
様に対して許容される閾（ａ電圧■いの幅が低温では狭
くなり、高温では広くなる。そして、前述のデータ保持
電圧Ｖｄｒの分布より、リーク量のデータも定ｌ化され
るため、温度変化による特性変動に追従した最小データ
保持電圧Ｖｄｒａｉｎの設定や、常温による高温や低温
時の特性変動の予測が可能となる。

なお、抵抗ｊＬ荷の活性エネルギーがリーク抵抗の活性
エネルギーよりも小さい場合では、線形領域■における
高温での最小データ保持電圧Ｖｄｒｍｉｎが高くなる。

すなわち、線形領域で高温の曲線の＋１１１きが大きく
なり、低温の曲線の傾きが小さいままとなる。

〔実施例〕

本発明のＳＲＡＭの不良解析方法の実施例を説明する。

本実施例のＳＲＡＭの不良解析方法は、上述のメモリー
テスターによるデータ保持電圧の分布を解析することを
基礎に、ＳＲＡＭの良品、不良品の選別を行う方法であ
る。

まず、製造された成るウェハー或いはロントのＳＲＡＭ
を常温でメモリーテスターにセットし、ＳＲＡＭのメモ
リセルを順にアクセスして、データが確実に保持される
か否かをテストする。この時、勿論ＳＲＡＭは非破壊で
ある。このデータ保持特性のテストでは、０■から例え
ば電Ｇ電圧Ｖｄｄの範囲でＳＲＡＭのメモリセルに供給
されるデータ保持電圧が微小な電圧刻みで与えられる。

そして、各電圧において、それぞれ不良となったビ・７
ト数をカウントする。さらに、メモリーテスターを用い
てカウントした不良ビット数を横軸をデータ保持電圧Ｖ
ｄｒとしたグラフにプロットし、データ保持電圧Ｖｄｒ
の分布を得る。

次に、得られたデータ保持電圧Ｖｄｒの分布から、前述
の（作用）で説明した手法により、メモリセル内のリー
クの有無、論理閾値電圧ＬＶ、、の値とそのばらつき、
さらには最小データ保持電圧Ｖｄｒｓｈｉｎが指数関数
領域ｌ若しくは線形領域Ｈのいずれかの特性が支配的な
のかが判明することになる。

そして、この得られたデータ保持電圧Ｖｄｒの分布を用
いて、高温時或いは低温時の最小データ保持電圧ｄｒｌ
ｌｉｎを予測し、それが仕様の条件（ＳＰＥＣ）を満た
すか否かを判別して、ＳＲＡＭの良品、不良品を判別す
る。この常温による高温時や低温時の最小データ保持電
圧Ｖ　ｄｒｎｉｎの変化の予測は、上記データ保持電圧
Ｖｄｒの分布から１１られるリーク量のデータや、指数
関数領域ｌ若しくは線形領域Ｈのいずれかの特性が支配
的なのかを判断恭準とする。従って、非破壊で、かつ常
温による不良解析が行われることになる。

（発明の効果〕 上述のように、本発明のＳ　ＲＡ　Ｍの不良解析方法は
、複数のメモリセルをデータ保持電圧を変化させながら
アクセスして不良ビット数をカウントし、その不良ビッ
ト数の分布からｌａされたのＳＲＡＭのメモリセル内の
リーク量や論理量（′１１！電圧等の値を非破壊で得る
ことができる。また、これら不良ビット数の分布から得
られるデータによって、ＳＲＡＭの良品、不良品をより
正確に選別することが可能となり、特に実際に低温や高
温にすることなく、不良の選別が可能となるため、その
選別の手間や煩雑さを大幅に改善できることになる。

【図面の簡単な説明】

第１図は本発明のＳＲＡＭの不良解析方法の基礎となる
モデルを示す等価回路図、第２図は本発明にかかるＳＲ
ＡＭのメモリセル内のリークがない時のデータ保持電圧
の分布を示す図、第３図は本発明にかかるＳＲＡＭのメ
モリセル内のリークが有る時のデータ保持電圧の分布を
示す図、第４図は本発明にかかる論理閾値電圧のばらつ
きが少ない時のデータ保持電圧の分布を示す図、第５図
は本発明にかかる論理閾値電圧のばらつきが大きい時の
データ保持電圧の分布を示す図、第６図は本発明にかか
る閾値電圧と最小データ保持電圧の−ｉ的な関係を示す
特性図、第７図は本発明にかかる線形領域となる特性が
支配的な場合のデータ保持電圧の分布を示す図、第８図
は本発明にかかる指数関数領域となる特性が支配的な場
合のデータ保持電圧の分布を示す図、第９図は本発明に
基づくリークがない時の閾値電圧と最小データ保持電圧
の関係の温度依存性を示す特性図、第１０図は本発明に
基づくリークがある時の閾値電圧と最小データ保持電圧
の関係の温度依存性を示す特性図である。 Ｒ１４Ｎ・・・高抵抗負荷素子 Ｒ１１・・・リーク抵抗 Ｑ、・・・ｎＭＯ３トランジスタ Ｉｎ・・・インバーター Ｖｄｄ・・・電源電圧

Claims (4)

【特許請求の範囲】
1. （１）複数のメモリセルを有したＳＲＡＭをデータ保持
   電圧を変化させながらアクセスして、不良となるビット
   数を計測し、 上記各メモリセルのデータ保持電圧の分布から論理閾値
   電圧を求めることを特徴とするＳＲＡＭの不良解析方法
   。
2. （２）複数のメモリセルを有したＳＲＡＭをデータ保持
   電圧を変化させながらアクセスして、不良となるビット
   数を計測し、 上記各メモリセルのデータ保持電圧の分布から上記メモ
   リセルのリーク量を求めることを特徴とするＳＲＡＭの
   不良解析方法。
3. （３）フリップフロップ回路から構成される複数の抵抗
   負荷型のメモリセルを有したＳＲＡＭを、データ保持電
   圧を変化させながらアクセスして不良となるビット数を
   計測し、 上記各メモリセルのデータ保持電圧の分布から、上記各
   メモリセルを構成するインバーターの論理閾値電圧と該
   インバーターの出力電圧が等しくなる条件における該イ
   ンバーターの電源電圧である最小データ保持電圧と、上
   記インバーターを構成するＭＯＳトランジスタの閾値電
   圧との関係を求め、 製造されたＳＲＡＭのメモリセルのＭＯＳトランジスタ
   が不良であるか否かを判定することを特徴とするＳＲＡ
   Ｍの不良解析方法。
4. （４）請求項（３）のＳＲＡＭの不良解析方法であって
   、上記最小データ保持電圧が、所要値よりも高くなるよ
   うな閾値電圧を有するＭＯＳトランジスタからメモリセ
   ルが構成されるＳＲＡＭを不良と判別することを特徴と
   するＳＲＡＭの不良解析方法。