JP6234797B2 - 配線基板ビア配置決定装置、方法及びプログラム - Google Patents

Description

本発明は配線基板ビア配置決定装置、方法及びプログラムに関し、例えば、半導体ウェハに形成された複数の電子デバイスの同時通電試験用プローブカードの構成要素である配線基板における貫通ビア（貫通ＶＩＡ）や非貫通ビアの配置を決定する場合に適用し得るものである。

プローブカードとして、複数の電子回路が形成された被試験体である半導体ウェハを試験するものがある（特許文献１、特許文献２参照）。このようなプローブカードは、一端が半導体ウェハの各パッドにそれぞれ接続する多数のプローブを保持しているプローブホルダと、各プローブの他端が接続するパッドを下面に備え、上面周縁部にテスターと接続するためのコネクタなどでなるインタフェース部（以下、テスターインタフェース部と呼ぶ）を備えた円板状の配線基板（カード基板と呼ばれることもある）とを有する。

なお、この明細書においては、プローブカードの実際の使用時における姿勢に関係なく、プローブの他端が接続する配線基板の面を「下面」と呼び、テスターと接続するためのインタフェース部を有する面を「上面」と呼んでいる。

配線基板の上面には、リレー、コンデンサ、抵抗器、コイルなどの電子部品も設けられている。また、テスターインタフェース部に直接的な配線経路によって接続することを要するプローブパッドもあれば、テスターインタフェース部に電子部品を介する配線経路によって接続することを要するプローブパッドもある。

多数の配線経路を実現するため、従来においては、単なる貫通ビアだけでなく、図８に示すように、中継貫通ビアも適宜の位置で採用されている。図８は、配線基板の縦断面の一部を取出して示す概略縦断面図である。

図８において、配線基板１は、２０層程度を有するトップ側積層部２と２０層程度を有するボトム側積層部３とを結合層４を介して結合したものである。ポゴピン（なお、他の種類の電気的相互接続要素であっても良い；ポゴピンを含め電気的相互接続要素を特許請求の範囲ではプローブと呼んでいる）５−２のパッドＰ５−２は電子部品６−２のパッドＰ６−２と接続することを要し、パッドＰ５−２に貫通ビアを適用した場合には他の電子部品６−１の直下に当該貫通ビアの他端が位置し、他の電子部品６−１の動作に悪影響を及ぼす恐れがある。そのため、ＩＶＨ（Ｉｎｔｅｒｓｔｉｔｉａｌ Ｖｉａ Ｈｏｌｅ）技術を採用し、ポゴピン５−２のパッドＰ５−２から結合層４まで延びる非貫通ビア（以下、ボトム側ＩＶＨと呼ぶ）７−２と、中継貫通ビア８と、電子部品６−２のパッドＰ６−２から結合層４まで延びる非貫通ビア（以下、トップ側ＩＶＨと呼ぶ）９−２とを設け、ボトム側ＩＶＨ７−２及び中継貫通ビア８間を任意の層の配線１０−２で接続すると共に、中継貫通ビア８及びトップ側ＩＶＨ９−２間を任意の層の配線１１−２で接続している。

図８におけるポゴピン５−１、５−３〜５−５は電子部品との接続が不要なものであり、ポゴピン５−１、５−３及び５−５は貫通ビアに接続されて任意の層の配線経路（図示せず）によってテスターインタフェース部１２と接続され、ポゴピン５−４はボトム側ＩＶＨに接続されて任意の層の配線経路（図示せず）によってテスターインタフェース部１２と接続されている。

従来では、以下のような条件や制約（以下、これらをまとめて条件と呼ぶ）を満たすようにビアの配置を設計者が配線基板ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）を用いて定めていた。

（ａ）配線基板上面に配置された電子部品との接続が必要なポゴピンに対するビア配置
（ａ−１）電子部品との干渉（電子部品に悪影響を及ぼす恐れがあることをここでは干渉と呼んでいる）が生じる場合のみボトム側ＩＶＨを用いる。

（ａ−２）貫通ビアが配置できる箇所は貫通ビアを用い、中継貫通ビアの配置数を抑制する。

（ｂ）テスターインタフェース部との接続のみが必要なポゴピンに対するビア配置
（ｂ−１）テスターインタフェース部との接続のみが必要なポゴピン数が、ボトム側積層部に配線収容数と同数までは、全てボトム側ＩＶＨを用いる。

（ｂ−２）ボトム側積層部の配線収容数を超過したポゴピンについては貫通ビアを用いる。この際、基板上面の電子部品と干渉しないポゴピン箇所を貫通ビアにする。なお、この（ｂ−２）の制約は、ボトム側積層部の層数を増大させずに配置させるためのものである。

特開２００５−１７１２１号公報 特開２０１０−２７１１６０号公報

ところで、プローブカードの中には、配線基板と半導体ウェハとの間で電気的接続を形成するポゴピンが、６万ピン以上となる場合がある。ポゴピンと接続するビアを、上記条件に応じ、貫通ビアとボトム側ＩＶＨとを使い分けて配置することが望ましい。しかし、このような条件に応じ、ビアを自動配置する機能は、通常の基板設計ＣＡＤには存在しないため、１つ１つのポゴピンをＣＡＤ上にて目視確認しながらの手動配置となり、設計時間が膨大となる。

１ポゴピンに対するビア種類（貫通ビア又はボトム側ＩＶＨ）の確定時間を平均１０秒とした場合、全６万ピンのビア配置時間は１６６時間要する。

上述のように、全てのポゴピンに関するビアを最適条件にて配置することは、かなりの困難を伴う。

そこで、図９に示すように、被試験体（半導体ウェハ）上の１ＤＵＴ（Ｄｅｖｉｃｅ ｕｎｄｅｒＴｅｓｔ；試験対象の電子デバイス）分のポゴピン数を格子点上に含むエリアを１ブロックとして扱い、各ブロック単位に、貫通ビアのブロックにするかボトム側ＩＶＨのブロックにするかを決めた上で、各ポゴピンの配置を決めることも行われている。すなわち、ブロック内ポゴピン箇所に全て貫通ビアを配置できる場合は、全て貫通ビアのブロックとし、ブロック内ポゴピンのうち１つでも貫通ビアを配置できない箇所が存在する場合は、全てボトム側ＩＶＨを配置するブロックにするという設計手法である。

例えば、１００ピンのポゴピンを１ブロックとして扱い、１ブロックのビア種類（貫通ビア又はボトム側ＩＶＨ）の確定時間を３０秒とした場合、全６万ピンのビアの配置時間は５時間となる。すなわち、この設計手法を用いることで、設計時間の大幅な短縮が可能となる。

ここで、あるポゴピンブロックのエリアが、その上方の電子部品配置エリアと一部でも重複する場合には、そのブロックは、ボトム側ＩＶＨを配置するブロックに決定されるが、重複していない領域は、本来であれば、貫通ビアを配置することもできる。このように、ブロック単位でビア種類を決定する設計手法では、貫通ビアを配置可能であるにも関わらず、ボトム側ＩＶＨを配置する場合があるため、電子部品と接続する必要があるポゴピンに接続する中継貫通ビアの数が、ビア種類をブロック単位に決定しない場合に比較して大幅に増加する。

トップ側積層部においてもボトム側積層部においてもビアが多いほど、各層で配線可能な領域が少なくなる。すなわち、その層の配線収容率が低下する。上述のような中継貫通ビアの過剰配置は、配線収容率の低下に繋がる。本来ならば、トップ側積層部内の１層によって接続可能なポゴピン及び電子部品間の接続が、過剰な中継貫通ビアを用いる場合には、トップ側積層部で１層、ボトム側積層部で１層の計２層が必要となり、配線収容率の低下の課題は、特に大きい。

また、過剰な中継貫通ビアの存在のため配線経路も長くなり易く、その分、その配線経路を経由する信号等の電気的な特性が低下する恐れがある。

そのため、できるだけ少ない数のビアで要求されている上下の構成要素間を接続できるように配線基板上へ各種のビアを配置でき、その配置に要する工数や期間を減少させることができる配線基板ビア配置決定装置、方法及びプログラムが望まれている。

第１の本発明は、複数の電子部品が搭載されると共に外部への複数のインタフェース部を有する上面と、いずれかの電子部品経由でいずれかのインタフェース部との接続を要する第１のプローブと電子部品を介することなくいずれかのインタフェース部との接続を要する第２のプローブとに接続される下面とを有すると共に、上面側積層部と下面側積層部とが結合層を介して結合される配線基板に設けられるビアの配置を決定する配線基板ビア配置決定装置において、（１）配置が決まったビアの情報を記憶するビア配置情報記憶手段と、（２）電子部品の位置情報に基づいて、貫通ビアが配置できない領域を抽出する貫通ビア不可領域抽出手段と、（３）縦横所定ピッチ毎に位置するそれぞれの格子点を中心とした複数の箇所候補の中から、貫通ビアが配置できない領域と、上面のパッド間及び下面のパッド間で最低限確保しなければならないクリアランスとに基づいて、貫通ビアを配置可能な箇所を抽出する貫通ビア配置可能箇所抽出手段と、（４）貫通ビアが配置できない領域とクリアランスとに基づいて、上記第１のプローブが接続する点の上方に貫通ビアを配置可能か否かを判別する貫通ビア配置可否判別手段と、（５）貫通ビアを配置できない場合に、配線経路長を短くなるように、貫通ビアを配置可能な箇所の中から、中継貫通ビアを設ける箇所を決定する中継貫通ビア配置決定手段と、（６）貫通ビアを配置可能な場合に、上記ビア配置情報記憶手段に配置可能な貫通ビアの情報を記述すると共に、貫通ビアを配置できない場合に、上記ビア配置情報記憶手段に決定された中継貫通ビアの情報を記述するビア情報書込手段とを有することを特徴とする。

第２の本発明は、複数の電子部品が搭載されると共に外部への複数のインタフェース部を有する上面と、いずれかの電子部品経由でいずれかのインタフェース部との接続を要する第１のプローブと電子部品を介することなくいずれかのインタフェース部との接続を要する第２のプローブとに接続される下面とを有すると共に、上面側積層部と下面側積層部とが結合層を介して結合される配線基板に設けられるビアの配置を決定する配線基板ビア配置決定方法において、（１）ビア配置情報記憶手段は、配置が決まったビアの情報を記憶するものであり、（２）貫通ビア不可領域抽出手段は、電子部品の位置情報に基づいて、貫通ビアが配置できない領域を抽出し、（３）貫通ビア配置可能箇所抽出手段は、縦横所定ピッチ毎に位置するそれぞれの格子点を中心とした複数の箇所候補の中から、貫通ビアが配置できない領域と、上面のパッド間及び下面のパッド間で最低限確保しなければならないクリアランスとに基づいて、貫通ビアを配置可能な箇所を抽出し、（４）貫通ビア配置可否判別手段は、貫通ビアが配置できない領域とクリアランスとに基づいて、上記第１のプローブが接続する点の上方に貫通ビアを配置可能か否かを判別し、（５）中継貫通ビア配置決定手段は、貫通ビアを配置できない場合に、配線経路長を短くなるように、貫通ビアを配置可能な箇所の中から、中継貫通ビアを設ける箇所を決定し、（６）ビア情報書込手段は、貫通ビアを配置可能な場合に、上記ビア配置情報記憶手段に配置可能な貫通ビアの情報を記述すると共に、貫通ビアを配置できない場合に、上記ビア配置情報記憶手段に決定された中継貫通ビアの情報を記述することを特徴とする。

第３の本発明の配線基板ビア配置決定プログラムは、複数の電子部品が搭載されると共に外部への複数のインタフェース部を有する上面と、いずれかの電子部品経由でいずれかのインタフェース部との接続を要する第１のプローブと電子部品を介することなくいずれかのインタフェース部との接続を要する第２のプローブとに接続される下面とを有すると共に、上面側積層部と下面側積層部とが結合層を介して結合される配線基板に設けられるビアの配置を決定する配線基板ビア配置決定装置に搭載されるコンピュータを、（１）配置が決まったビアの情報を記憶するビア配置情報記憶手段と、（２）電子部品の位置情報に基づいて、貫通ビアが配置できない領域を抽出する貫通ビア不可領域抽出手段と、（３）縦横所定ピッチ毎に位置するそれぞれの格子点を中心とした複数の箇所候補の中から、貫通ビアが配置できない領域と、上面のパッド間及び下面のパッド間で最低限確保しなければならないクリアランスとに基づいて、貫通ビアを配置可能な箇所を抽出する貫通ビア配置可能箇所抽出手段と、（４）貫通ビアが配置できない領域とクリアランスとに基づいて、上記第１のプローブが接続する点の上方に貫通ビアを配置可能か否かを判別する貫通ビア配置可否判別手段と、（５）貫通ビアを配置できない場合に、配線経路長を短くなるように、貫通ビアを配置可能な箇所の中から、中継貫通ビアを設ける箇所を決定する中継貫通ビア配置決定手段と、（６）貫通ビアを配置可能な場合に、上記ビア配置情報記憶手段に配置可能な貫通ビアの情報を記述すると共に、貫通ビアを配置できない場合に、上記ビア配置情報記憶手段に決定された中継貫通ビアの情報を記述するビア情報書込手段として機能させることを特徴とする。

本発明によれば、できるだけ少ない数のビアで要求されている上下の構成要素間を接続できるように配線基板上へ各種のビアを配置でき、その配置に要する工数や期間を減少できる配線基板ビア配置決定装置、方法及びプログラムを実現できる。

実施形態の配線基板ビア配置決定装置におけるハードウェア構成を示すブロック図である。 実施形態の配線基板ビア配置決定装置に搭載されている配線基板ビア配置決定プログラムの構成を示す説明図である。 実施形態の配線基板ビア配置決定装置の動作を示すフローチャートである。 実施形態の配線基板ビア配置決定装置が取り込む、中継貫通ビアのパッドとの間で他のパッドが最小限確保しなければならない距離であるクリアランスの説明図である。 実施形態の配線基板ビア配置決定装置におけるボトム側ＩＶＨを適用するポゴピンに対応する中継貫通ビアの決定処理の詳細を示すフローチャートである。 実施形態の配線基板ビア配置決定装置における中継貫通ビアの仮配置情報ファイルの構成例を示す説明図である。 実施形態の配線基板ビア配置決定装置における一部のボトム側ＩＶＨの仮配置情報を貫通ビア配置情報へ置き換える処理の詳細を示すフローチャートである。 プローブカードの配線基板の縦断面の一部を取出して示す概略縦断面図である。 ブロック単位にビア種類を決定する設計手法の課題の説明図である。

（Ａ）主たる実施形態
以下、本発明による配線基板ビア配置決定装置、方法及びプログラムを、プローブカードの配線基板におけるビア配置に適用した一実施形態を、図面を参照しながら説明する。

（Ａ−１）実施形態の構成
実施形態の配線基板ビア配置決定装置は、配線基板ＣＡＤ専用装置の一部として構築されたものであっても良く、また、パソコン等の汎用コンピュータに実施形態の配線基板ビア配置決定プログラムをインストールすることにより構築されたものであっても良いが、いずれの構築方法を採用した場合であっても、例えば、図１に示すようなハードウェア構成を有する。

図１において、配線基板ビア配置決定装置２０は、主制御部２１に、外部記憶部２２、表示部２３及び入力部２４が接続されて構成されている。図１では省略されているが、プリンタ部や通信部が主制御部２１に接続されていても良い。

主制御部２１は、ＣＰＵや主メモリやワーキングメモリ等を有し、搭載されている実施形態の配線基板ビア配置決定プログラム２１Ｐを実行するものである。

外部記憶部２２は、ハードディスク装置、ＵＳＢメモリなどの主制御部２１外部のメモリが該当し、各種データを格納するものである。外部記憶部２２は、例えば、後述する基板設計ＣＡＤデータ２２Ａや基板設計ＣＡＤ用ビア追加配置ファイル２２Ｂを格納する。

表示部２３は、設計者に対して、ガイダンス情報や設計イメージ情報などを表示出力するためのものである。入力部２４は、キーボードやマウス等が該当し、設計者からの入力情報を取込むものである。すなわち、表示部２３及び入力部２４は、設計者とのマンマシンインタフェースを構成している。

図２は、実施形態の配線基板ビア配置決定プログラム２１Ｐの機能部（ルーチン）構成を示す説明図である。なお、図２に示す全て又は一部の機能部は、ソフトウェアによる実現方法に限定されず、専用チップなどのハードウェアで実現しても良いものである。

配線基板ビア配置決定プログラム２１Ｐは、設計データ読込部３０、ポゴピン位置抽出部３１、電子部品配置情報抽出部３２、貫通ビア禁止領域抽出部３３、ポゴピン分類部３４、クリアランス入力受付部３５、中継貫通ビア配置可能箇所抽出部３６、貫通ビア配置可否判断部３７、中継貫通ビア配置部３８、ボトム側積層部配線収容可能数入力受付部３９、ボトム側ＩＶＨ仮配置部４０、配置ビア情報置換部４１、ビア配置情報出力部４２等を有する。

これら各機能部３０〜４２が実行する機能については、後述する動作説明の項で明らかにする。

（Ａ−２）実施形態の動作
次に、実施形態の配線基板ビア配置決定装置２０が実行する動作（実施形態の配線基板ビア配置決定方法）を、図面を参照しながら説明する。ここで、図３は、実施形態の配線基板ビア配置決定装置２０の動作（メインフロー）を示すフローチャートである。なお、図３において、ブロックで示す各処理間の一部又は全ての移行を設計者の指示に委ねるようにしても良く、また、自動的に行うようにしても良い。

配線基板ビア配置決定装置２０の主制御部２１は、配線基板ビア配置決定方法を開始すると、まず、基板設計ＣＡＤデータ２２Ａを、外部記憶部２２から主制御部２１内のワーキングメモリ（すなわち、作業エリア）に読み込む（ステップＳ１００）。

ここで、基板設計ＣＡＤデータ２２Ａは、配線基板上面の電子部品配置情報、配線基板下面のパッド情報、パッド間の接続情報などを含んでいる。

配線基板上面の電子部品配置情報は、例えば、配線基板上面に搭載される電子部品毎に整理されたパッド情報であり、パッドの位置（座標）や形状（寸法を含む）と、パッドが接続する電子部品の電極、端子の情報とを含んでいる。リード（足）を有する電子部品の場合には、リードが挿入されるビアが必要となるが、このようなリード挿入用ビアも、この明細書では、電子部品との接続用のパッドと呼ぶこととする。すなわち、配線基板上面のパッド情報には、このようなパッド（正確に言えばリード挿入用ビア）の情報も含まれている。

配線基板下面のパッド情報は、ポゴピンの先端が接触することを要する位置（配線基板下面における位置ではあるが、以下、ポゴピン位置と呼ぶこととする）の情報であり、ポゴピンの特定情報も含まれている。ポゴピンの先端が接続するパッドの形状は全て同一であって予め定まっており、パッド毎の情報には含まれておらず、パッドに共通した形状情報となっている。

パッド間の接続情報は、配線基板下面のパッド（言い換えるとポゴピン）が、配線基板上面のどのテスターインタフェース部、どの他のパッドと接続するのかを表すネット情報である。

例えば、プローブカードの配線基板は円板状であり、円形の中心を原点としたＸＹ座標系で各点の位置を規定している。配線基板上面及び配線基板下面の位置は、厚み方向（Ｚ座標）の位置は異なるが、同じＸＹ座標系で表現されている。

上記から明らかなように、ビア配置を決定する動作を開始する前には、配線基板上面の電子部品配置情報、配線基板下面のパッド情報、パッド間の接続情報が少なくとも定まっていることを要する。

主制御部２１は、基板設計ＣＡＤデータ２２Ａをワーキングメモリに読み込むと、基板設計ＣＡＤデータ２２Ａから、全てのポゴピン位置の情報を抽出してポゴピン位置情報ファイル（図３では省略）を形成する（ステップＳ１０１）。

また、主制御部２１は、全ての電子部品の配置情報を抽出して電子部品配置情報ファイル（図３では省略）を作業エリア上に形成した後（ステップＳ１０２）、抽出した電子部品配置情報に基づいて、貫通ビア禁止領域を抽出し、貫通ビア禁止領域情報ファイル（図３では省略）を作業エリア上に形成する（ステップＳ１０３）。例えば、電子部品の種類毎に適用図形の形状を予め定めておき、電子部品用の適用図形が電子部品の全てのパッドを内包するような位置を探索し、探索後の適用図形の領域を貫通ビア禁止領域とする。

図３では、ポゴピン位置情報の抽出を、電子部品配置情報の抽出及び貫通ビア禁止領域の抽出より先に行うように示しているが、これらの動作の順序は限定されるものではなく、電子部品配置情報の抽出及び貫通ビア禁止領域の抽出を、ポゴピン位置情報の抽出より先に行うようにしても良い。

その後、主制御部２１は、例えば、ポゴピン位置及びパッド間の接続情報に基づいて、電子部品との接続が必要なポゴピンと、テスターインタフェース部との接続のみが必要なポゴピンとを分類する（ステップＳ１０４）。主制御部２１は、まず、電子部品との接続が必要なポゴピン群に対して、ステップＳ１０５〜Ｓ１０８の処理を行い、その後、テスターインタフェース部との接続のみが必要なポゴピン群に対して、ステップＳ１０９〜Ｓ１１２の処理を行う。

図３は、上述したステップＳ１００〜Ｓ１０４をも、配線基板のビア配置の一連の決定動作に含めている場合を示しているが、ステップＳ１０４までの処理を別途行い、配線基板ビア配置決定装置２０が読み込むデータに、ステップＳ１０１〜Ｓ１０４で得るデータが既に含まれているようにしても良い。

電子部品との接続が必要なポゴピン群に対しては、主制御部２１はまず、設計者からクリアランス値を取込む（ステップＳ１０５）。なお、図３は、設計者からクリアランス値を取込む場合を示しているが、当初の基板設計ＣＡＤデータ２２Ａに含まれていても良く、また、配線基板ビア配置決定プログラム２１Ｐ若しくはシステムが固定データとして保持していても良い。

図４は、クリアランスの説明図である。クリアランスは、中継貫通ビア５０の上端のパッド５０Ｕと、他の貫通ビア５１の上端のパッド５１Ｕとの間で最小限確保しなければならない距離であり、また、中継貫通ビア５０の上端のパッド５０Ｕと、電子部品のパッド５２との間で最小限確保しなければならない距離であり、さらに、中継貫通ビア５０の下端のパッド５０Ｄと、ポゴピン５３と接触するパッド５４との間で最小限確保しなければならない距離である。この実施形態の場合、入力されたクリアランス値が上述した３種類のクリアランスに共通して用いられるものであるが、３種類のクリアランス値が異なっていても良い。

クリアランス値を取込むと、主制御部２１は、中継貫通ビアの配置可能箇所（ＸＹ座標系で表現される）を抽出して中継貫通ビア配置可能箇所情報ファイルＦ１を形成する（ステップＳ１０６）。この実施形態の場合、Ｘ方向及びＹ方向に所定ピッチ（方向によって値が異なっていても良い）を有する格子点（Ｘ方向及びＹ方向の線が交わる格子における交点）を中心とした、貫通ビア上端パッドの領域が、中継貫通ビアを配置する箇所の候補となっており、各候補が、抽出された貫通ビアの禁止領域に含まれない領域（ビア配置可能領域）内で、しかも、近傍パッドとの間で取り込まれたクリアランス値を確保できる場合に、貫通ビアの配置可能箇所と判定される。

さらに、主制御部２１は、電子部品との接続が必要な各ポゴピンについて、貫通ビアの配置可否を判断し、可の場合は貫通ビア、不可の場合はボトム側ＩＶＨを適用するというビア配置情報ファイルＦ２を形成して保持する（ステップＳ１０７）。例えば、主制御部２１は、対象となっているポゴピンの位置が、貫通ビア禁止領域に含まれない領域内で、しかも、近傍パッドとの間で取り込まれたクリアランス値を確保できる場合に、対象ポゴピンについて貫通ビアを適用すると判断し、これ以外の場合に、対象ポゴピンについてボトム側ＩＶＨを適用すると判断する。

上述したステップＳ１０６及びＳ１０７の処理順序は、図３の順序に限定されず、逆の順序であっても良い。

その後、主制御部２１は、ボトム側ＩＶＨを適用する各ポゴピンについて、適用する中継貫通ビア（の位置）を決定する（ステップＳ１０８）。

図５は、ボトム側ＩＶＨを適用する各ポゴピンに対応する中継貫通ビアの決定処理（ステップＳ１０８）の詳細を示すフローチャートである。

主制御部２１は、ビア配置情報ファイルＦ２にボトム側ＩＶＨを適用すると記述されたポゴピンの中で未処理のものがなくなるまで、ステップＳ２００及びＳ２０１でなる処理ループＬＰ１を繰り返す。

主制御部２１は、ある未処理のポゴピンを処理対象とすると（ステップＳ２００）、中継貫通ビア配置可能箇所情報ファイルＦ１に記述されている中継貫通ビアの配置可能箇所のうち、処理対象のポゴピンとの経路長が最短となる配置可能箇所を探索し、処理対象のポゴピンに、探索された配置可能箇所と最短経路長とを対応付けて中継貫通ビアの仮配置情報ファイルＦ３に記述する（ステップＳ２０１）。図６は、中継貫通ビアの仮配置情報ファイルＦ３の構成例を示す説明図である。中継貫通ビアの仮配置情報ファイルＦ３はテーブル構成でなり、１行（１レコード；以下、仮配置レコードと呼ぶことがある）は、ポゴピン識別情報（ＩＤ）と、中継貫通ビアの仮配置情報（探索された配置可能箇所）と、最短経路長とを含む（他の情報をさらに含んでいても良い）。ここで、経路長は、ＸＹ座標系でのポゴピン位置と、配置可能箇所のＸＹ座標系で記述された中心位置との直線距離として算出されたものであっても良く、２点のＸ方向の差の絶対値とＹ方向の差の絶対値の合算値として算出されたものであっても良い。これ以外の算出方法で算出されたものであっても良い。

ボトム側ＩＶＨを適用することとなった全てのポゴピンについて、中継貫通ビアの仮配置情報を得ると、主制御部２１は、中継貫通ビアの仮配置情報ファイルＦ３における情報（各仮配置レコード）を、最短経路長の長い方から短い方に並べ直す（ステップＳ２０２）。

その後、主制御部２１は、並べ直された中継貫通ビアの仮配置情報ファイルＦ３の仮配置レコードの中で未処理のものがなくなるまで、ステップＳ２０３〜Ｓ２０７でなる処理ループＬＰ２を繰り返す。

まず、主制御部２１は、その時点で未処理の仮配置レコードの中から、最短経路長が最も長い仮配置レコードを処理対象とする（ステップＳ２０３）。そして、その仮配置レコードに係るポゴピンについての中継貫通ビアの配置として仮配置レコードに記述されている情報を得て、ビア配置情報ファイルＦ２にその情報を追加すると共に（ステップＳ２０４）、中継貫通ビア配置可能箇所情報ファイルＦ１の配置可能箇所の中から、追加された仮配置レコードの中継貫通ビアの配置箇所と同じものを削除する（ステップＳ２０５）。

ここで、上述したステップＳ２０３の処理では、処理対象とした仮配置レコードをそのまま残しても良く、また、削除するようにしても良い。また、ステップＳ２０４のビア配置情報ファイルＦ２に中継貫通ビアの情報を追加する処理では、中継貫通ビアの情報に加え、その中継貫通ビアと組をなすボトム側ＩＶＨやトップ側ＩＶＨの情報をも併せて追加するようにしても良い。

その後、主制御部２１は、処理対象の仮配置レコードにおける仮配置情報（中継貫通ビアの配置可能箇所）と同じ仮配置情報を有する仮配置レコードを探索して抽出し（ステップＳ２０６）、抽出できたときには、抽出できた全ての仮配置レコード（のポゴピン）のそれぞれに対し、上述したステップＳ２０１と同様な処理を行って仮配置情報を更新させ、その後、上述したステップＳ２０２と同様に、更新された仮配置レコードを含め、最短経路長の長い方から短い方に仮配置レコードを並べ直す（ステップＳ２０７）。ここで、仮配置情報の更新時には、ステップＳ２０５の処理により、中継貫通ビア配置可能箇所情報ファイルＦ１の配置可能箇所の中から適用が決定された配置可能箇所の情報が削除されているので、更新前の配置可能箇所が更新処理時に選択されることはない。

以上のような図５に示す処理により、ボトム側ＩＶＨを適用する各ポゴピンに対応する中継貫通ビアの配置が決定される。この決定後においては、テスターインタフェース部との接続のみが必要なポゴピン群に対する処理に移行する。

この実施形態では、テスターインタフェース部との接続のみが必要なポゴピンに対応するビアを、ボトム側ＩＶＨを基本としながら、一部のポゴピンについては、貫通ビアを適用しようとしたものである。なお、ボトム側積層部やトップ側積層部における配線の配置決定処理は、当該配線基板ビア配置決定装置２０の処理後に実行されるが、ボトム側ＩＶＨを適用すると決定されたポゴピンについてはボトム側積層部における配線でテスターインタフェース部に接続すると決定されることが多くなり、貫通ビアを適用すると決定されたポゴピンについてはトップ側積層部における配線でテスターインタフェース部に接続すると決定されることが多くなるであろう。

テスターインタフェース部との接続のみが必要なポゴピン群に対する処理では、まず、主制御部２１は、設計者が入力したボトム側積層部での配線収容可能数を取込む（図３のステップＳ１０９）。なお、図３は、設計者からボトム側積層部での配線収容可能数を取込む場合を示しているが、当初の基板設計ＣＡＤデータ２２Ａに含まれていても良く、また、配線基板ビア配置決定プログラム２１Ｐ若しくはシステムが固定データとして保持していても良い。

ステップＳ１０９で取り込む配線収容可能数は、テスターインタフェース部との接続のみが必要なポゴピン群に対する配線収容可能数である。但し、中継貫通ビアや、中継貫通ビアと組をなすボトム側ＩＶＨをも考慮した配線収容可能数を取込み、ビア配置情報ファイルＦ２に記述されている中継貫通ビアの数の２倍を、取り込んだ配線収容可能数から減算することにより、テスターインタフェース部との接続のみが必要なポゴピン群に対する配線収容可能数を算出するようにしても良い。

その後、主制御部２１は、テスターインタフェース部との接続のみが必要なポゴピンの位置情報をボトム側ＩＶＨの仮配置情報としてボトム側ＩＶＨ仮配置情報ファイルＦ４に格納する（ステップＳ１１０）。なお、上述したステップＳ１０４でポゴピンを分類する際に、ボトム側ＩＶＨ仮配置情報ファイルＦ４を形成しておくようにしても良い。

次に、主制御部２１は、ボトム側積層部全体での配線収容可能数を満たすように、仮配置されたボトム側ＩＶＨの中から貫通ビア配置可能な箇所を抽出し、抽出されたボトム側ＩＶＨの仮配置情報を貫通ビア配置情報へ置き換えてビア配置情報ファイルＦ２に記述する（ステップＳ１１１）。

図７は、一部のボトム側ＩＶＨの仮配置情報を貫通ビア配置情報へ置き換える処理（ステップＳ１１１）の詳細を示すフローチャートである。

ボトム側ＩＶＨの仮配置情報を貫通ビア配置情報へ入れ替える処理ではまず、主制御部２１は、ボトム側ＩＶＨ仮配置情報ファイルＦ４に記述されているボトム側ＩＶＨの仮配置の数を現状のボトム側積層部の配線数として算出する（ステップＳ３００）。

その後、主制御部２１は、現状のボトム側積層部の配線数が配線収容可能数を超えているか否かを判別する（ステップＳ３０１）。

現状のボトム側積層部の配線数が配線収容可能数を超えている場合には、主制御部２１は、ボトム側ＩＶＨ仮配置情報ファイルＦ４から１つのボトム側ＩＶＨの仮配置情報を取り出し（ステップＳ３０２）、そのボトム側ＩＶＨの仮配置情報（の位置）は、貫通ビアに置き換えることが可能か否かを判断する（ステップＳ３０３）。ステップＳ３０２におけるボトム側ＩＶＨ仮配置情報ファイルＦ４からのボトム側ＩＶＨの仮配置情報の取出しでは、その情報がボトム側ＩＶＨ仮配置情報ファイルＦ４から削除される。ここで、ボトム側ＩＶＨの仮配置情報の取出しを記述順に従って行っても良く、また、乱数を用いた記述順に従わない順序の取出しであっても良い。ステップＳ３０３における貫通ビアへの置換え可否の判断では、仮配置されたボトム側ＩＶＨを上方に延長させた配線基板上面の位置が、貫通ビア禁止領域に含まれない領域内で、しかも、近傍パッドとの間でクリアランス値を確保できるか否かを判断する。

貫通ビアへ置き換えることができない場合には、主制御部２１は、処理対象のボトム側ＩＶＨの仮配置情報をそのまま、そのポゴピンに係るビア情報をして、ビア配置情報ファイルＦ２に追加させ（ステップＳ３０４）、上述したステップＳ３０２に戻る。一方、貫通ビアへ置き換えることができる場合には、主制御部２１は、処理対象のボトム側ＩＶＨの仮配置情報に対応するポゴピンのビア情報をして貫通ビアの情報をビア配置情報ファイルＦ２に追加させると共に、現状のボトム側積層部の配線数を１だけ減少させ（ステップＳ３０５）、上述したステップＳ３０１に戻る。

ステップＳ３０５による貫通ビアへの置き換えが繰り返し実行されることにより、現状のボトム側積層部の配線数が徐々に小さくなり、やがて配線収容可能数に等しくなる。

主制御部２１は、上述したステップＳ３０１の判別で、現状のボトム側積層部の配線数が配線収容可能数を超えていないという結果を得たときには、ボトム側ＩＶＨ仮配置情報ファイルＦ４から１つのボトム側ＩＶＨの仮配置情報を取り出し（ステップＳ３０６）、処理対象のボトム側ＩＶＨの仮配置情報をそのまま、そのポゴピンに係るビア情報をして、ビア配置情報ファイルＦ２に追加させた後（ステップＳ３０７）、ボトム側ＩＶＨ仮配置情報ファイルＦ４が空になったか否かを判別する（ステップＳ３０８）。ボトム側ＩＶＨ仮配置情報ファイルＦ４が空でなければ、上述したステップＳ３０６に戻り、ボトム側ＩＶＨ仮配置情報ファイルＦ４が空であれば図７に示す一連の処理を終了する。

一部のボトム側ＩＶＨの仮配置情報を貫通ビア配置情報へ置き換える処理（ステップＳ１１１）が終了すると、主制御部２１は、ビア配置情報ファイルＦ２に記述されている情報を、基板設計ＣＡＤで入力可能なフォーマットで外部記憶部２２に出力する。

（Ａ−３）実施形態の効果
上記実施形態によれば、以下の効果を奏することができる。

電子部品との接続を有するポゴピンに対する貫通ビアや中継貫通ビアを、ブロック単位の許容領域を設けることなく、電子部品領域とクリアランスとを考慮して決定するようにしたので、余分（過剰）なビアが生じることがなく、その結果、配線収容性を向上させることができる。

また、ポゴピンとの間が最短な配線経路となるように中継貫通ビアの箇所を定めるようにしたので、配線経路長が短くなり、配線経路を経由する信号等の電気的な特性の劣化を未然に防止することができる。

テスターインタフェース部とのみ接続を有するポゴピン群に対しては、ボトム側積層部の配線収容可能数を超える分については、ボトム側ＩＶＨではなく、貫通ビアを適用して、トップ側積層部で配線可能としたので、ボトム側積層部の層数を徒に増大させることを回避できる。

上記実施形態によれば、ほぼ全てのビアの配置を主制御部がプログラムを実行することにより実行できるようにしたので、配線基板の製作コストを抑えることができると共に、製作工数を減少させることができる。

（Ｂ）他の実施形態
上記実施形態では、プローブカードに本発明を適用したものを示したが、他の配線基板に本発明の技術思想を適用することができる。

２０…配線基板ビア配置決定装置、２１…主制御部、２１Ｐ…配線基板ビア配置決定プログラム、２２…外部記憶部、２３…表示部、２４…入力部、３０…設計データ読込部、３１…ポゴピン位置抽出部、３２…電子部品配置情報抽出部、３３…貫通ビア禁止領域抽出部、３４…ポゴピン分類部、３５…クリアランス入力受付部、３６…中継貫通ビア配置可能箇所抽出部、３７…貫通ビア配置可否判断部、３８…中継貫通ビア配置部、３９…ボトム側積層部配線収容可能数入力受付部、４０…ボトム側ＩＶＨ仮配置部、４１…配置ビア情報置換部、４２…ビア配置情報出力部。

Claims (4)

1. 複数の電子部品が搭載されると共に外部への複数のインタフェース部を有する上面と、いずれかの電子部品経由でいずれかのインタフェース部との接続を要する第１のプローブと電子部品を介することなくいずれかのインタフェース部との接続を要する第２のプローブとに接続される下面とを有すると共に、上面側積層部と下面側積層部とが結合層を介して結合される配線基板に設けられるビアの配置を決定する配線基板ビア配置決定装置において、
   配置が決まったビアの情報を記憶するビア配置情報記憶手段と、
   電子部品の位置情報に基づいて、貫通ビアが配置できない領域を抽出する貫通ビア不可領域抽出手段と、
   縦横所定ピッチ毎に位置するそれぞれの格子点を中心とした複数の箇所候補の中から、貫通ビアが配置できない領域と、上面のパッド間及び下面のパッド間で最低限確保しなければならないクリアランスとに基づいて、貫通ビアを配置可能な箇所を抽出する貫通ビア配置可能箇所抽出手段と、
   貫通ビアが配置できない領域とクリアランスとに基づいて、上記第１のプローブが接続する点の上方に貫通ビアを配置可能か否かを判別する貫通ビア配置可否判別手段と、
   貫通ビアを配置できない場合に、配線経路長を短くなるように、貫通ビアを配置可能な箇所の中から、中継貫通ビアを設ける箇所を決定する中継貫通ビア配置決定手段と、
   貫通ビアを配置可能な場合に、上記ビア配置情報記憶手段に配置可能な貫通ビアの情報を記述すると共に、貫通ビアを配置できない場合に、上記ビア配置情報記憶手段に決定された中継貫通ビアの情報を記述するビア情報書込手段と
   を有することを特徴とする配線基板ビア配置決定装置。
2. 上記下面側積層部が収容可能な上記第２のプローブと接続する配線数を取得する配線収容可能数取得手段と、
   上記第２のプローブの数が、上記下面側積層部が収容可能な配線数より多い数分若しくはそれ以上、貫通ビアが配置できない領域以外の領域に係る上記第２のプローブの下面側ＩＶＨを貫通ビアに代えて、その情報を、上記ビア配置情報記憶手段に記述する下面側ＩＶＨ置換手段と
   をさらに有することを特徴とする請求項１に記載の配線基板ビア配置決定装置。
3. 複数の電子部品が搭載されると共に外部への複数のインタフェース部を有する上面と、いずれかの電子部品経由でいずれかのインタフェース部との接続を要する第１のプローブと電子部品を介することなくいずれかのインタフェース部との接続を要する第２のプローブとに接続される下面とを有すると共に、上面側積層部と下面側積層部とが結合層を介して結合される配線基板に設けられるビアの配置を決定する配線基板ビア配置決定方法において、
   ビア配置情報記憶手段は、配置が決まったビアの情報を記憶するものであり、
   貫通ビア不可領域抽出手段は、電子部品の位置情報に基づいて、貫通ビアが配置できない領域を抽出し、
   貫通ビア配置可能箇所抽出手段は、縦横所定ピッチ毎に位置するそれぞれの格子点を中心とした複数の箇所候補の中から、貫通ビアが配置できない領域と、上面のパッド間及び下面のパッド間で最低限確保しなければならないクリアランスとに基づいて、貫通ビアを配置可能な箇所を抽出し、
   貫通ビア配置可否判別手段は、貫通ビアが配置できない領域とクリアランスとに基づいて、上記第１のプローブが接続する点の上方に貫通ビアを配置可能か否かを判別し、
   中継貫通ビア配置決定手段は、貫通ビアを配置できない場合に、配線経路長を短くなるように、貫通ビアを配置可能な箇所の中から、中継貫通ビアを設ける箇所を決定し、
   ビア情報書込手段は、貫通ビアを配置可能な場合に、上記ビア配置情報記憶手段に配置可能な貫通ビアの情報を記述すると共に、貫通ビアを配置できない場合に、上記ビア配置情報記憶手段に決定された中継貫通ビアの情報を記述する
   ことを特徴とする配線基板ビア配置決定方法。
4. 複数の電子部品が搭載されると共に外部への複数のインタフェース部を有する上面と、いずれかの電子部品経由でいずれかのインタフェース部との接続を要する第１のプローブと電子部品を介することなくいずれかのインタフェース部との接続を要する第２のプローブとに接続される下面とを有すると共に、上面側積層部と下面側積層部とが結合層を介して結合される配線基板に設けられるビアの配置を決定する配線基板ビア配置決定装置に搭載されるコンピュータを、
   配置が決まったビアの情報を記憶するビア配置情報記憶手段と、
   電子部品の位置情報に基づいて、貫通ビアが配置できない領域を抽出する貫通ビア不可領域抽出手段と、
   縦横所定ピッチ毎に位置するそれぞれの格子点を中心とした複数の箇所候補の中から、貫通ビアが配置できない領域と、上面のパッド間及び下面のパッド間で最低限確保しなければならないクリアランスとに基づいて、貫通ビアを配置可能な箇所を抽出する貫通ビア配置可能箇所抽出手段と、
   貫通ビアが配置できない領域とクリアランスとに基づいて、上記第１のプローブが接続する点の上方に貫通ビアを配置可能か否かを判別する貫通ビア配置可否判別手段と、
   貫通ビアを配置できない場合に、配線経路長を短くなるように、貫通ビアを配置可能な箇所の中から、中継貫通ビアを設ける箇所を決定する中継貫通ビア配置決定手段と、
   貫通ビアを配置可能な場合に、上記ビア配置情報記憶手段に配置可能な貫通ビアの情報を記述すると共に、貫通ビアを配置できない場合に、上記ビア配置情報記憶手段に決定された中継貫通ビアの情報を記述するビア情報書込手段と
   して機能させることを特徴とする配線基板ビア配置決定プログラム。

Images