JP6200503B2

JP6200503B2 - 遅延ロック・ループを使用するメモリ・デバイスのための省電力の装置及び方法

Info

Publication number: JP6200503B2
Application number: JP2015525534A
Authority: JP
Inventors: ハサン，カムルル; ジトロウ，クリフォード; ロスナー，ステファン; デュボイス，シルヴァン
Original assignee: Cypress Semiconductor Corp
Current assignee: Cypress Semiconductor Corp
Priority date: 2012-08-03
Filing date: 2013-07-31
Publication date: 2017-09-20
Anticipated expiration: 2033-07-31
Also published as: GB201502677D0; DE112013003845T5; WO2014022474A1; TWI595503B; US20140040587A1; US9047237B2; TW201411640A; GB2519274A; KR20150038560A; DE112013003845B4; CN104508748B; JP2015530644A; KR101965808B1; CN104508748A; GB2519274B

Description

[0001] 本発明は、一般にメモリ・システムに関し、より具体的には、メモリ・システム内で使用するための遅延ロック・ループ（ＤＬＬ）回路に関する。

[0002] 近年、データ伝送速度要件は劇的に増加し、近い将来もその増加が続くことが予想される。こうした増加の一途をたどるデータ速度要件を満たすため、プロセッサ及びメモリ・デバイスはその性能を向上させてきており、近い将来もその向上が継続することが予想される。メモリ・デバイスの性能向上の課題のうちの１つは、データ転送の整合性を維持しながら、メモリ要素（例えばメモリ・コントローラとメモリ・デバイス）間での転送速度を上げ得ることである。

[0003] メモリ要素間での高速データ転送には、転送の整合性を維持するための同期が必要である。こうした同期は、データ転送のためのタイミング基準信号を提供するクロック信号によって提供可能である。

[0004] データ速度要件の増加に加えて、システム設計者は、少ない占有量及び少ない電力を維持しながら、この機能の増加を達成することも追及している。

[0005] ＤＬＬ（遅延ロック・ループ）回路は、メモリ内外へのデータの転送を同期及び容易にするために、タイミング基準信号を提供することができる。前述の機能要件の増加に応答し、実施形態において、ＤＬＬ回路が、メモリ・デバイスとの間のデータ伝送の整合性を保証するためにタイミング基準信号の信頼性を維持しながら、電力消費量を低減させることが望ましい。したがって、電力消費量を低減させながら、高性能ＤＬＬ回路を達成することが可能な装置及び方法が求められている。

[0006] 本発明の一実施形態において、メモリ・コントローラ、及び、データ伝送同期のためにＤＬＬ回路を使用する関連付けられたメモリ・デバイスに関する、省電力の装置及び方法について説明する。電力消費量を低減させるために、ＤＬＬ回路は、メモリ・データ転送をサポートするために必要な期間はオンに切り替えられるが、その他の時間はオフに切り替えられる。メモリ・コントローラ・アクティビティの典型的なデューティ・サイクルを機会主義的に活用することによって、高速データ転送をサポートするために必要な同期を損なうことなく、電力消費量を大幅に低減させることができる。

[0007] 本発明の他の実施形態、機能、及び利点、並びに本発明の様々な実施形態の構造及び動作について、添付の図面を参照しながら以下で詳細に説明する。

[0008]本発明の実施形態に従った、メモリ・システムを示す図である。 [0009]従来のメモリ・システムのデータ読み取りタイミング分析図である。 [0010]本発明の実施形態に従った、メモリ・システムのデータ読み取りタイミング分析図である。 [0011]本発明の実施形態に従った、ＤＬＬ回路の電力消費量を低減させるための方法を示すフローチャートである。

[0012] 図１は、本発明の例示的な実施形態を示す。図１は、コンピューティング・デバイス１００、典型的なＣＰＵ１１０、メモリ・コントローラ１２０、及びメモリ・デバイス１４０を示す。ＣＰＵ１１０は、内部システム・バス１３０を介して１つ又は複数のコマンドをメモリ・コントローラ１２０に送信する。受信された各コマンドについて、メモリ・コントローラ１２０はコマンドを復号し、メモリ・コマンド・バス１６０を介して適切なメモリ・コマンドをメモリ・デバイス１４０に送信する。メモリ・デバイス１４０は、メモリ・コマンドを復号する。これが読み取りコマンドである場合、メモリ・デバイス１４０はメモリ・データ・バス１５０を介してデータをメモリ・コントローラ１２０に返送する。メモリ・コントローラ１２０はデータをバッファに入れ、内部システム・バス１３０を介してこれをＣＰＵ１１０に返送する。同様に、受信されたメモリ・コマンドが書込みコマンドである場合、データはメモリ・コントローラ１２０を通り、メモリ・データ・バス１５０を介してメモリ・デバイス１４０に送信される。コンピューティング・デバイス１００は、コンピュータ、携帯電話、消費者家電、自動車などを（制限なく）含む、ＣＰＵ１１０及びメモリ・デバイス１４０に関係するデータ処理及びメモリ・アクセスを含む、任意のシステム、製品、コンパクト・デバイス、装置、又はそれらの一部とすることができる。

[0013] メモリからの高速データ・アクセスの場合、メモリ・コントローラ１２０は、同期のための１つ又は複数の位相ロック・クロック信号を生成するＤＬＬ１８０を含む。ＤＬＬ１８０は、入力信号、リセット入力信号１８２及び基準クロック入力信号１８４を受信する。リセット入力信号１８２が適用される（例えば、リセット信号が上昇する）場合、ＤＬＬ１８０は無効化され、休止モードに入る。リセット入力信号１８２が除去される（例えば、リセット信号が低下する）場合、ＤＬＬ１８０は有効（アクティブ）になり、ロッキング・プロセスを開始する。ロッキング・プロセスは、１つ又は複数の出力クロック信号を基準クロック入力信号１８４にロックする。したがって、例えばＤＬＬ１８０がそのロック状態に入った場合、クロック出力信号（Ｃｌｋ０）１８６が基準クロック入力信号１８４に対してロックされる。ＤＬＬ１８０が２つ又はそれ以上のクロック入力信号をサポートしている場合、クロック出力信号１８６、１８８のすべてが基準クロック入力信号１８４に対してロックされる。

[0014] リセット信号を除去した後、ＤＬＬ１８０は、リセット入力信号１８２の除去後にそのロック状態に達するための有限時間を必要とする。この有限時間はＤＬＬロック時間と呼ばれる。ＤＬＬがそのロック状態に達した後、ＤＬＬ１８０からのすべてのクロック出力１８６、１８８が有効になる。出力クロック信号１８６、１８８の妥当性は、ロック信号出力１９０によって示すことができる。

[0015] 図２では、従来の読み取り動作に関する高水準タイミング図２００が示される。ＣＰＵ１１０は、内部システム・バス１３０上で読み取りコマンド２２０を送信することによって、読み取り動作を開始する。メモリ・コントローラ１２０は、コマンドを復号するための有限時間を必要とする。この有限時間は、図２ではコントローラ待ち時間２３０として示される。復号後、メモリ・コントローラ１２０は、メモリ・コマンド・バス１６０上でメモリ・デバイス１４０に読み取りコマンド２４０を送信する。メモリ・データ・アクセス・プロセスをサポートするために、基準クロック入力信号２１０がＤＬＬ１８０に提供される。メモリ・デバイス１４０は、メモリ・デバイス１４０の初期データ・アクセス待ち時間２６０後に、データの返送を開始する。図２に示されるように、メモリ・データ・バス１５０はごく短い時間でデータ２７０をアクティブに転送する。しかしながら出力クロック信号２５０は、常時連続してアクティブのままである。結果として、ＤＬＬ１８０も常時アクティブのままである。この結果、ＤＬＬ１８０からの出力クロック信号をかなりの時間の部分使用しない場合であっても、ＤＬＬはかなりの電力を消費する。

[0016] 図３は、電力消費量を低減させることが可能な本発明の実施形態を示す。図３において、ＤＬＬ１８０は入力として、ＤＬＬリセット信号３６０及びクロック基準入力信号３１０を受信する。図３に示されるように、ＤＬＬ１８０は初期にはリセット又は非アクティブ・モード３９０であるため、クロック出力信号Ｃｌｋ９０３５０は駆動されていない。読み取りコマンド３２０が内部システム・バス１３０上に出現すると、メモリ・コントローラ１２０はリセット信号３６０を除去し（例えばリセット信号をローにし）、ＤＬＬ１８０のロック・プロセス３９２を開始させる。前述のように、メモリ・コントローラ１２０は読み取りコマンド３２０を復号し、コントロール待ち時間期間３３０後に、メモリ・コマンド・バス１６０を介して読み取りコマンド３４０をメモリ・デバイス１４０に送信する。メモリ・デバイス１４０は読み取りコマンドを復号する。初期データ・アクセス待ち時間３７０の後、メモリ・デバイス１４０は、メモリ・データ・バス１５０を介してデータ３８０をメモリ・コントローラ１２０に返送する。このデータ転送プロセスの間、ＤＬＬはそのロック状態３９４にあり、そのクロック出力信号３５０は、クロック基準入力信号３１０に対して適切にロックされる。データ転送プロセスの完了に続き、ＤＬＬは、リセット信号３６０の入力により（例えば、リセット信号が上昇する）、その非アクティブ状態３９６に戻る。前述のように、メモリ・コントローラ１２０はデータをバッファに入れ、内部システム・バス１３０を介してこれをＣＰＵ１１０に返送する。

[0017] ＤＬＬ１８０はそのロック状態で、基準として基準クロック入力信号３１０を使用し、基準クロック入力信号３１０に対してロックされたＣｌｋ０１８６（図３には図示せず）及びＣｌｋ９０１８８（９０度シフトされたＣｌｋ０）を生成する。実施形態において、Ｃｌｋ０及びＣｌｋ９０は、データ転送プロセス中の同期に使用される。別の実施形態において、信号基準クロック出力信号Ｃｌｋ９０１８８を、データ転送プロセス中の同期に使用することができる。他の実施形態において、ＤＬＬクロック出力信号の数は１つ又は２つのクロック基準出力信号に限定されない。例えば本発明の他の例示的な実施形態において、ＤＬＬ１８０は２つより多くのクロック信号を生成することができる。例えばＤＬＬ１８０は、４、８、１６の同期クロック信号を含む、他の数の同期クロック信号を生成することができる。これらの複数クロック信号の実施形態において、各クロック信号は他のクロック信号から位相シフトされる。

[0018] 上記の説明は読み取りコマンドを想定している。しかしながら、本発明の実施形態は読み取りコマンドに限定されておらず、任意のメモリ・アクセス・コマンドをカバーしている。例えば、受信されたメモリ・コマンドが書き込みコマンドの場合、同様のプロセスを実行するが、データはＣＰＵ１１０から始まり、ＤＬＬ１８０のロック状態３９４の間にメモリ・デバイス１４０に書き込まれるが、これらに限定されない。

[0019] この方式では、ＤＬＬ１８０は、メモリ・データ・バス１５０上に有効なデータ３８０が存在する直前にロックされる。したがって、メモリ・コントローラ１２０は、ＤＬＬ１８０のロック・プロセスを十分早く開始する必要があるため、ＤＬＬ１８０からのすべての出力クロックはロックされ、データがキャプチャされる必要がある場合に実行する。上記の手法の原理は、ＤＬＬが同期データ転送のために適切な時間にロックされるように、ＤＬＬロック時間３９２がコントロール待ち時間３３０及び初期データ・アクセス待ち時間３７０の合計よりも少なくなければならないことである。特に、実施形態では、以下の式を満たしていなければならない。

[0020] ＤＬＬロック時間３９２＜コントローラ待ち時間３３０＋初期アクセス待ち時間３２０式（１）

[0021] コントロール待ち時間３３０、初期データ・アクセス待ち時間３７０、及びＤＬＬロック時間３９２は、すべて予めわかっているため、上記手法の妥当性は、ＤＬＬ１８０、メモリ・コントローラ１２０、及びメモリ・デバイス１４０の任意の特定の選択のために容易に確立することができる。

[0022] 前述のように、及び図３に示されるように、ＤＬＬ１８０のロックは、メモリ・コントローラ１２０によって（読み取りコマンド３２０などの）メモリ・アクセス・コマンドが受信されると即時に開始することができる。本発明の他の実施形態において、電力消費量を更に低減させるために、ＤＬＬ１８０のロックを遅延させることができる。例えば、ＤＬＬロック時間３９２に対するコントロール待ち時間３３０及び初期データ・アクセス待ち時間３７０の合計の超過は、ＤＬＬ１８０のロックを最も遅い可能時間まで遅延させることによって活用することができる。ＤＬＬ１８０のロック３９２の開始を遅延させることによって、更に電力消費量が低減される。

[0023] ＤＬＬ１８０のロック開始の遅延を実行するために、様々な方式を採用することができる。例示の実施形態において、メモリ・コントローラ１２０内のカウンタ１９５を使用して、メモリ・アクセス・コマンド（例えば読み取りコマンド３２０）の受信からＤＬＬ１８０のロック開始までの間の時間遅延量（例えばクロック・サイクル）をカウントすることができる。カウンタ１９５を使用して所望の遅延までカウントすること、又は、カウンタ１９５を使用して既知の遅延からゼロまでをカウントすることのいずれかによって、カウンタ１９５は、リセット信号１８２を形成するために使用される信号をＤＬＬ１８０に出力する。

[0024] 本発明の更に他の実施形態において、カウンタ１９５は、時間が動的に測定可能であり、カウンタ１９５に送信することができる限りは、コントローラ待ち時間３３０及び初期データ・アクセス待ち時間３７０におけるリアルタイムの変更に応答することが可能な、動的カウンタとすることができる。

[0025] 例示の実施形態において、ＤＬＬ１８０のロック時間は６サイクルから４０サイクル又はそれ以上の範囲が可能である。こうした実施形態において、コントローラ待ち時間は典型的には４から１０サイクルが可能であり、初期アクセス待ち時間は、高速ＤＲＡＭタイプ・デバイスの場合の２４ｎｓ（３３３ＭＨｚクロックに対して８サイクル）から、不揮発性メモリＮＯＲタイプ・デバイスの場合の１２０ｎｓ（１３３ＭＨｚクロックに対して１７サイクル）まで、変更可能である。こうしたパラメータ値は、上記の式（１）を満たし、変更を組み込むための豊富な機会を、設計者に与える。

[0026] 図４は、本発明の実施形態に従った、高速メモリ・アクセス装置において電力消費量を低減させるための例示的な方法４００のフローチャート（並びに、発熱の低減、作業寿命の延長などの関係する利点）を提供する。

[0027] プロセスはステップ４１０で開始される。ステップ４１０で、メモリ・コントローラによってメモリ・アクセス・コマンドが受信される。実施形態において、メモリ・コントローラ１２０は、内部システム・バス１３０を介してＣＰＵ１１０からメモリ・アクセス命令（例えば読み取りコマンド３２０、書き込みコマンドなど）を受信することになる。

[0028] こうした受信に応答して、ステップ４２０で、ＤＬＬ１８０はターン・オン時にオンに切り替えられる。実施形態において、ＤＬＬ１８０のオンへの切り替えが、リセット信号３６０の除去（例えばリセット信号３６０が低下する）によって達成され、ロック・プロセスが開始され、ＤＬＬ１８０がロック状態にある間に後続のデータ転送が発生する。ＤＬＬのターン・オン時間は、必要なメモリ・データ転送時に、又はそれに先立ってＤＬＬがロックされるように決定される。実施形態において、ＤＬＬ１８０のターン・オン時間は、ＤＬＬロック時間３９２、コントローラ待ち時間３３０、及び初期データ・アクセス待ち時間３７０に基づいて決定される。ＤＬＬ１８０は、メモリ・コントローラ１２０によるメモリ・アクセス・コマンドの受信と同時にターン・オンすることができる。別の方法として、ＤＬＬ１８０のターン・オンは、ＤＬＬロック時間３９２に対するコントローラ待ち時間３３０及び初期データ・アクセス待ち時間３７０の合計の超過に基づいて、遅延させることができる。例示的な実施形態において、カウンタ１９５を使用して、ＤＬＬ１８０がターン・オンされる以前に遅延を実装することができる。

[0029] ステップ４３０で、データ転送が完了し、ＤＬＬ１８０がオフに切り替えられる。実施形態において、メモリ・コントローラ１２０はデータ転送の完了を認識し、リセット信号３６０をＤＬＬ１８０に適用する（例えばリセット信号３６０が上昇する）。

[0030] ステップ４４０で、方法４００は終了する。

[0031] 前述したように、上記の説明は上記の手法が展開可能な例示のアーキテクチャを例示的に示したものである。例えば、低デューティ・サイクルのシナリオに同期クロック信号が必要な、他のシステム、方法、又は適用例も、上記手法を使用することができる。

[0032] 発明の概要及び要約のセクションではなく、発明を実施するための形態のセクションは、特許請求の範囲を解釈するために使用されることが意図されていることを理解されよう。発明の概要及び要約のセクションは、発明者等によって企図された本発明のすべてではなく１つ又は複数の例示的な実施形態を示すことができるため、いかなる場合にも本発明及び添付の特許請求の範囲を制限することは意図されていない。

[0033] 以上、指定された機能の実装及びそれらの関係を示す機能構築ブロックを用いて、本発明について説明してきた。これらの機能構築ブロックの境界は、本明細書では説明の便宜上、任意で画定されている。指定された機能及びそれらの関係が適切に実行される限り、代替の境界が画定可能である。

[0034] 特定の実施形態の前述の説明は、当技術分野の範囲内の知識を適用することによって、過度の実験なしに、本発明の一般的な概念を逸脱することなく、他者がこうした特定の実施形態を様々な適用のために容易に修正及び／又は適合することが可能なように、本発明の一般的な性質を完全に公開することになる。したがって、こうした適合及び修正は、本明細書で提示された教示及び助言に基づき、開示された実施形態の等価物の意味及び範囲内にあるものと意図される。本明細書における表現又は用語は、制限ではなく説明を目的としているため、結果として本明細書の用語又は表現は、教示及び助言に照らして当業者によって解釈されるものであることを理解されよう。

[0035] 本発明の幅及び範囲は、前述のいずれの例示的な実施形態によっても制限されるべきではなく、以下の特許請求の範囲及びそれらの等価物に従ってのみ画定されるべきである。

[0036] 本出願における特許請求の範囲は、親出願又は他の関連出願のそれらとは異なる。したがって出願人は、本出願との関連で親出願又は任意の先行出願に記載された特許請求の範囲のいかなる特記事項をも撤回する。したがって審査官は、回避するように記載されたいずれのこうした以前の特記事項及び引用文献も、再検討の必要があり得るものと勧告される。更に審査官は、本出願に記載されたいずれの特記事項も親出願内に、又は親出願に対して読み取られるべきでないことも想起される。

Claims

ＤＬＬロック時間を有する遅延ロック・ループ（ＤＬＬ）と、
初期データ・アクセス待ち時間を有するメモリ・デバイスと、
コントローラ待ち時間を有し、メモリ・アクセス命令を受信するように構成された、メモリ・コントローラであって、前記メモリ・アクセス命令を受信すると、前記コントローラ待ち時間、前記初期データ・アクセス待ち時間、及び前記ＤＬＬロック時間に基づいて決定されたタイミングで、ＤＬＬターン・オン・コマンドをＤＬＬに提供する、メモリ・コントローラと、
を備え、
前記コントローラ待ち時間及び初期データ・アクセス待ち時間の合計が、前記ＤＬＬロック時間を超える、メモリ装置。
有効なデータがデータ・バス上にある場合、前記ＤＬＬはロック状態にあり、前記データ・バスは、前記メモリ・デバイスと前記メモリ・コントローラとの間に結合を提供するように構成される、請求項１に記載のメモリ装置。
前記ＤＬＬは、クロック信号（ｃｌｋ０）と、前記クロック信号（ｃｌｋ０）に対して９０度前の位相であるクロック９０（ｃｌｋ９０）とを出力する、請求項１に記載のメモリ装置。
前記ＤＬＬは、リセット信号ポートを介して前記ＤＬＬターン・オン・コマンドを受信する、請求項１に記載のメモリ装置。
前記ＤＬＬは複数の同期クロック信号を出力し、各クロック信号は他のクロック信号から位相シフトされ、前記複数の同期クロック信号は４、８、及び１６の同期クロック信号のうちの１つである、請求項１に記載のメモリ装置。
前記ＤＬＬは、前記メモリ・アクセス命令の完了後に電源オフ状態に戻る、請求項１に記載のメモリ装置。
前記ＤＬＬに結合されたカウンタを更に備え、前記カウンタは、前記ＤＬＬロック時間に対する前記コントローラ待ち時間及び初期データ・アクセス待ち時間の合計の超過を超えない遅延だけ、前記ＤＬＬターン・オン・コマンドの受信を遅延させるように構成される、請求項１に記載のメモリ装置。
前記メモリ・アクセス命令は、メモリ読み取り命令及びメモリ書き込み命令を含む、請求項１に記載のメモリ装置。
内部システム・バスを介して前記メモリ・コントローラに結合されたＣＰＵを更に備える、請求項１に記載のメモリ装置。
メモリ装置でメモリ・アクセス命令を受信することであって、前記メモリ装置は、初期データ・アクセス待ち時間を有するメモリ・デバイスと、ＤＬＬロック時間を有する遅延ロック・ループ（ＤＬＬ）と、コントローラ待ち時間を有するメモリ・コントローラとを備える、受信すること、
前記メモリ・アクセス命令を受信すると、前記コントローラ待ち時間、前記初期データ・アクセス待ち時間、及び前記ＤＬＬロック時間に基づいて決定されたタイミングで、ＤＬＬターン・オン・コマンドをＤＬＬに提供すること、及び、
前記ＤＬＬターン・オン・コマンドの受信に応答して前記ＤＬＬをロックすること、
を含み、
前記コントローラ待ち時間及び初期データ・アクセス待ち時間の合計が、前記ＤＬＬロック時間を超える、
方法。
前記ＤＬＬのロックが完了し、結果として、有効なデータがデータ・バス上にある場合、前記ＤＬＬはロック状態にあり、前記データ・バスは、前記メモリ・デバイスと前記メモリ・コントローラとの間に結合を提供するように構成される、請求項１０に記載の方法。
クロック信号（ｃｌｋ０）と、前記クロック信号（ｃｌｋ０）に対して９０度前の位相であるクロック９０（ｃｌｋ９０）とを出力することを更に含む、請求項１０に記載の方法。
前記ＤＬＬターン・オン・コマンドの受信に応答して前記ＤＬＬをロックすることは、リセット信号ポートを介して前記ＤＬＬターン・オン・コマンドを受信することを含む、請求項１０に記載の方法。
複数の同期クロック信号を出力することを更に含み、各クロック信号は他のクロック信号から位相シフトされ、前記複数の同期クロック信号は４、８、及び１６の同期クロック信号のうちの１つである、請求項１０に記載の方法。
前記ＤＬＬをロックすることが完了した後に、前記メモリ・デバイスにアクセスすることを更に含む、請求項１０に記載の方法。
前記メモリ・アクセス命令の完了後に前記ＤＬＬを電源オフ状態に戻すことを更に含む、請求項１０に記載の方法。
前記ＤＬＬロック時間に対する前記コントローラ待ち時間及び初期データ・アクセス待ち時間の合計の前記超過に基づいて、前記ＤＬＬのロックを遅延させることを更に含む、請求項１０に記載の方法。
前記遅延させることはカウンタを使用することを含む、請求項１７に記載の方法。
前記メモリ・アクセス命令を復号することを更に含む、請求項１０に記載の方法。
メモリ装置を備えるシステムであって、前記メモリ装置は、
ＤＬＬロック時間を有する遅延ロック・ループ（ＤＬＬ）と、
初期データ・アクセス待ち時間を有するメモリ・デバイスと、
コントローラ待ち時間を有し、メモリ・アクセス命令を受信するように構成された、メモリ・コントローラであって、前記メモリ・アクセス命令を受信すると、前記コントローラ待ち時間、前記初期データ・アクセス待ち時間、及び前記ＤＬＬロック時間に基づいて決定されたタイミングで、ＤＬＬターン・オン・コマンドをＤＬＬに提供する、メモリ・コントローラと、
を備え、
前記コントローラ待ち時間及び初期データ・アクセス待ち時間の合計が、前記ＤＬＬロック時間を超える、システム。