JP6192256B2

JP6192256B2 - 疑似ページモードのメモリアーキテクチャおよび方法

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Publication number: JP6192256B2
Application number: JP2011224001A
Authority: JP
Inventors: エイドリアン・イー・オング
Original assignee: サムスンセミコンダクター，インコーポレーテッド
Priority date: 2010-10-12
Filing date: 2011-10-11
Publication date: 2017-09-06
Anticipated expiration: 2031-10-11
Also published as: CN102446539A; CN102446539B; JP2016167333A; KR20120037890A; KR101847890B1; JP2012084218A

Description

関連出願の相互参照
本出願は、本発明の譲受人に譲渡され2010年7月12日に出願された「NON-VOLATILE STATIC RAM CELL CIRCUIT AND TIMING METHOD」という名称の出願第61/363,576号、本発明の譲受人に譲渡され2010年6月7日に出願された「MULTI-SUPPLY SYMMETRIC DRIVER CIRCUIT AND TIMING METHOD」という名称の出願第61/352,306号、本発明の譲受人に譲渡され2009年9月11日に出願された「DIFFERENTIAL READ AND WRITE ARCHITECTURE」という名称の出願第12/558,451号、および本発明の譲受人に譲渡され2009年8月19日に出願された「DYNAMIC MULTISTATE MEMORY WRITE DRIVER」という名称の出願第12/544,189号に関し、参照によりこれらすべての内容が完全に本明細書に組み込まれる。

本発明はメモリ集積回路に関し、より詳細には、不揮発性のスタティックランダムアクセスメモリに関する。

データを記憶するための電子システムに、半導体メモリデバイスが広く使用されている。一般に、半導体メモリには2つの種類があり、不揮発性メモリと揮発性メモリが含まれる。スタティックランダムアクセスメモリ(SRAM)デバイスやダイナミックランダムアクセスメモリ(DRAM)デバイスなどの揮発性メモリデバイスは、デバイスに加えられている電源を切ると、そのデータが失われる。これに対し、フラッシュ消去可能プログラマブル読み出し専用メモリ(フラッシュEPROM)や磁気ランダムアクセスメモリ(MRAM)などの不揮発性の半導体メモリデバイスは、デバイスに加えられている電源を切った後でもその電荷が保持される。したがって、電源の障害や停止によるデータの損失が容認できないところでは、データを記憶するには不揮発性メモリが使用される。

図1Aは、STT(spin transfer torque)MRAMセルを形成する際に使われる磁気トンネル接合(MTJ)の構造10の簡易化した断面図である。基準層12、トンネル層14および自由層16を一部分に含むものとして、MTJ10を示している。基準層12と自由層16は強磁性層である。トンネル層14は非磁性層である。基準層12の磁化の方向は固定されており、変化しない。しかしながら、十分に大きな電流をMTJ構造に流すことによって、自由層16の磁化の方向を変えることができる。図1Aでは、基準層12と自由層16の磁化の方向が同じ、すなわち、それらが平行な状態であるとする。図1Bでは、基準層12と自由層16の磁化の方向が反対、すなわち、それらが逆平行な状態であるとする。図1Cでは、自由層16とトンネル層14の界面によって画定される平面に垂直な同じ磁化の方向を、基準層12と自由層16がもつとする。図1Dでは、自由層16とトンネル層14の界面によって画定される平面に垂直な反対の磁化の方向を、基準層12と自由層16がもつとする。

図1Aに示すような平行な状態から図1Bに示すような逆平行な状態に切り替えるためには、自由層16の電位に対して基準層12の電位を上昇させる。この電位差により、スピン偏極電子が自由層16から基準層12に流れて、その角運動量が移動し、図1Bに示すように自由層16の磁化の方向が逆平行な状態に変化する。逆平行な状態から平行な状態に切り替えるためには、基準層12の電位に対して自由層16の電位を上昇させる。この電位差により、スピン偏極電子が基準層12から自由層16に流れて、その角運動量が移動し、図1Aに示すように自由層16の磁化の方向が平行な状態に変化する。

平行な状態から平行でない状態に、またはその逆に切り替えるためには、MTJ10に印加する電圧とMTJを流れる対応する電流とが、それぞれのしきい値の組より大きくなければならない。その切り替えが起こるために超えなければならないしきい電圧のことを、切り替え電圧V_cともいう。同様に、その切り替えが起こるために超えなければならないしきい電流のことを、切り替え電流I_cともいう。よく知られているように、自由層16と基準層12の磁化の方向が同じ(平行な状態)であると、MTJ10は比較的抵抗が低くなる。逆に、自由層16と基準層12の磁化の方向が反対(逆平行な状態)であると、MTJ10は比較的抵抗が高くなる。MTJの物性に起因して、MTJの状態を平行から逆平行に変化させるために必要な限界電流は、たいていの場合、MTJの状態を逆平行から平行な状態に変化させるために必要な限界電流より大きい。

図2Aは、STT-MRAMセル30をともに形成する、MTJ10と付随する選択トランジスタ20とを示す。元々、PMOSトランジスタと比べて駆動電流が高く、しきい電圧が低く、かつ面積が小さいことから、たいていの場合、トランジスタ20はNMOSトランジスタである。以下でさらに説明するように、MRAM30に「1」を書き込むために使用する電流は、「0」を書き込むために使用する電流とは異なる。トランジスタ20のゲート対ソースの電圧が非対称であることによって、これら2つの書き込み状態の間に電流フローの方向が非対称になる。したがって、「0」を書き込むために十分な電流を与えるようになされた書き込みドライバ回路は、「1」を書き込むために十分な電流を供給できないことがある。同様に、「1」を書き込むために十分な電流を与えるようになされた書き込みドライバ回路は、普通なら「0」を書き込むための条件にかなっている電流レベルより大きな電流を与えることがある。

以下の説明では、付随するMTJの自由層と基準層が平行な(P)状態にあるとき、すなわち、MTJの抵抗が低くなるときに、MRAMセルは論理「0」の状態にあると定義する。あるいは、この抵抗が低い状態を、R_low状態またはR_P状態と示すこともある。逆に、付随するMTJの自由層と基準層が逆平行な(AP)状態にあるとき、すなわち、MTJの抵抗が高くなるときに、MRAMセルは論理「1」の状態にあると定義する。あるいは、この抵抗が高い状態を、R_high状態またはR_AP状態と示すこともある。さらに、以下では、図2Aに示すように、MTJに付随する選択トランジスタにMTJの基準層が面するものと仮定する。したがって、上記の議論によると、矢印35の方向(上向き)に沿って流れる電流により、(i)P状態からAP状態への切り替えが引き起こされて「1」が書き込まれるか、または(ii)前もって確立された付随するMTJのAP状態が安定化する。同様に、矢印40の方向(下向き)に沿って流れる電流により、(i)AP状態からP状態への切り替えが引き起こされて「0」が書き込まれるか、または(ii)前もって確立された付随するMTJのP状態が安定化する。しかしながら、他の実施形態ではMTJに付随する選択トランジスタにMTJの自由層が面するようにこの向きを反転してもよいことが理解されよう。そうした実施形態(図示せず)では、矢印35の方向に沿って流れる電流により、(i)AP状態からP状態への切り替えが引き起こされるか、または(ii)前もって確立された付随するMTJのP状態が安定化する。同様に、そうした実施形態では、矢印40の方向に沿って流れる電流により、(i)P状態からAP状態への切り替えが引き起こされるか、または(ii)前もって確立されたP状態が安定化する。図2Bは図2AのMRAM30の概略図であり、内部に記憶されたデータに応じて抵抗が変わる記憶素子として、MTJ10を示している。MTJの状態は、(i)矢印35に沿って電流が流れるときにPからAPに変化し、(ii)矢印40に沿って電流が流れるときにAPからPに変化する。

上記のように、AP状態からP状態に、またはその逆にMTJを切り替えるために必要な電圧は、限界値V_cを超えなければならない。この電圧に対応する電流のことを、限界電流I_cという。図3は、様々な書き込みサイクル中のMTJ状態(またはその抵抗)の変動を示す。P状態(抵抗が低い状態)からAP状態(抵抗が高い状態)に遷移するためには、V_cの正電圧を印加する。一度AP状態になると、印加した電圧を取り除いても、MTJの状態には影響を及ぼさない。同様に、AP状態からP状態に遷移するためには、V_cの負電圧を印加する。一度P状態になると、印加した電圧を取り除いても、MTJの状態には影響を及ぼさない。AP状態にあり電圧がかからないかまたはごく小さな電圧がかかるときには、MTJの抵抗はR_highである。同様に、P状態にあり電圧がかからないかまたはごく小さな電圧がかかるときには、MTJの抵抗はR_lowである。

図4Aは、逆平行な状態(すなわち、抵抗が高い状態、または論理「1」の状態)から平行な状態に切り替わって「0」を記憶する(すなわち、抵抗が低い状態、または論理「0」の状態)ようにプログラムされているMTJ10を示す。MTJ10は、最初に論理「1」の状態、すなわちAP状態にあると仮定する。上記のように、「0」を記憶するためには、限界電流より大きい電流I_cが矢印40の方向にトランジスタ20を流れるようにする。このためには、抵抗がある経路(図示せず)を介してトランジスタ20のソースノード(SL)を接地電位に結合し、トランジスタ20のゲートノード(WL、すなわちワード線)に正電圧Vppを印加し、かつトランジスタ20のドレインノード(BL、すなわちビット線)に正電圧V_ccを印加する。

図5は、図4Aおよび図4Bに示したMTJ10などの従来のMTJに関する、ほぼ時刻25nsと35nsの間で起こる「0」を書き込む動作中およびほぼ時刻45nsと55nsの間で起こる「1」を書き込む動作中の、ノードWL、SL、SNおよびBLにおける電圧レベルの例示的なタイミング図である。供給電圧V_ccは1.8ボルトであるとする。信号WLおよび列選択信号である信号CSは、3.0ボルトのより高いVppプログラミング電圧に上昇していることが示されている。「0」を書き込む動作中のノードBL、SLおよびSNでの電圧は、それぞれほぼ1.43V、0.34Vおよび0.88Vに等しいことが示されている。「1」を書き込む動作中のノードBL、SLおよびSNでの電圧は、それぞれほぼ0.23V、1.43Vおよび0.84Vに等しいことが示されている。図示していないが、この例示的なコンピュータシミュレーションについては、「0」を書き込む動作中および「1」を書き込む動作中にMTJを流れる電流は、それぞれ121μAおよび99.2μAである。

図4Bは、平行な状態から逆平行な状態に切り替わって「1」を記憶するようにプログラムされているMTJを示す。MTJ10は、最初に論理「0」の状態、すなわちP状態にあると仮定する。「1」を記憶するためには、限界電流より大きい電流I_cが矢印35の方向にトランジスタ20を流れるようにする。このためには、抵抗がある経路(図示せず)を介してノードSLに電圧V_ccを供給し、ノードWLに電圧Vppを供給し、かつ抵抗がある経路(図示せず)を介してノードBLを接地電位に結合する。したがって、「1」を書き込む動作中に、トランジスタ20のゲート対ソースの電圧は(V_WL-V_SN)に設定され、トランジスタ20のドレイン対ソースの電圧は(V_SL-V_SN)に設定される。

従来のメモリデバイスは、広く使用されているが、様々な制約がある。例えば、DRAMにはコストメリットがあり、SRAMには速度優位性があるが、DRAMとSRAMは両方とも揮発性メモリであり、電源がなければデータを保持することができない。一方、フラッシュなどの従来の不揮発性メモリでは、プログラムミング時間が長くなり、試験コストがより高くなる。本発明のいくつかの実施形態によれば、STT-RAMメモリなどのMRAMメモリにより、DRAMのコストメリット、SRAMの高速の読み書き性能、およびフラッシュメモリの不揮発性を提供することができる。本発明のいくつかの実施形態では、埋め込まれたSRAM、フラッシュおよびDRAMの代わりに、MRAMを使用することができる。

本発明の実施形態によれば、メモリアレイのアーキテクチャおよび付随する方法が提供される。いくつかの実施形態では、不揮発性メモリアレイのメモリセルは、列をなして配置される。具体的な実施例では、メモリセルは、トランジスタに直列に結合される磁気トンネル接合を備える。1つの列内の各メモリセルは、2本の共通のデータ線に結合される2つの導電端子と、ワード線に結合される制御端子とを有する。その列はまた、I/O端子がその2本のデータ線に結合されている双安定再生回路を備える。双安定再生回路の電源端子と接地端子は、2本の制御信号線に結合されている。アクティブになると、双安定再生回路を使って、メモリセルに書き込むデータまたはメモリセルから読み取ったデータを保持することができる。用途によっては、例えば、ページモードやバーストモードのメモリ動作を実現するために、その列の双安定再生回路を使用することができる。単なる例として、いくつかの実施形態は、ダブルデータレート(DDR)のDRAMの動作をエミュレートするのに応用されている。しかし、本発明の実施形態の適用範囲は、それよりもはるかに広いことがわかるであろう。

具体的な実施形態では、不揮発性メモリアレイが、複数のワード線と複数の列を備える。その列のうちの少なくとも1つが、第1の信号線に結合される第1の端子と、第2の信号線に結合される第2の端子と、第3の信号線に結合される第3の端子と、第4の信号線に結合される第4の端子とを有する双安定再生回路をさらに備える。その列はまた、第1の信号線に結合される第1の導電端子と、第2の信号線に結合される第2の導電端子と、複数のワード線のうちの1つに結合される制御端子とを有する不揮発性メモリセルを備える。その列は、第1のトランジスタと第2のトランジスタをさらに備える。第1のトランジスタは、上記双安定再生回路の第1の端子に結合される第1の導電端子と、第5の信号線に結合される第2の導電端子とを有する。第2のトランジスタは、双安定再生回路の第2の端子に結合される第1の導電端子と、第6の信号線に結合される第2の導電端子とを有する。第1および第2のトランジスタのゲート端子は、第7の信号線に結合されている。

本発明の代替実施形態によれば、不揮発性メモリアレイを形成する方法と不揮発性メモリアレイを動作させる方法も提供される。

本発明の本質と効果は、本明細書と図面の残りの部分を参照することで、さらに理解することができるであろう。

先行技術で知られているような、磁化が平行な状態にあるときの磁気ランダムアクセスメモリセルの磁気トンネル接合構造の簡易化した断面図である。先行技術で知られているような、磁化が逆平行な状態にあるときの図1Aの磁気トンネル接合構造を示した図である。先行技術で知られているような、磁化が平行な状態にあるときの磁気ランダムアクセスメモリ(MRAM)セルの磁気トンネル接合構造の簡易化した断面図である。先行技術で知られているような、磁化が逆平行な状態にあるときの図1Cの磁気トンネル接合構造を示した図である。先行技術で知られているような、付随する選択トランジスタに結合された磁気トンネル接合構造のいくつかの層を示した図である。先行技術で知られているような、図2Aの磁気トンネル接合構造およびそれに付随する選択トランジスタの概略図である。先行技術で知られているような、図2Aの磁気トンネル接合構造の抵抗の、印加電圧に応答した変動を示した図である。先行技術で知られているような、逆平行な状態から平行な状態に切り替わるようにプログラムされている磁気トンネル接合構造を示した図である。先行技術で知られているような、平行な状態から逆平行な状態に切り替わるようにプログラムされている磁気トンネル接合構造を示した図である。先行技術で知られているような、「0」を書き込む動作中および「1」を書き込む動作中の磁気ランダムアクセスメモリに関連するいくつかの信号の例示的なタイミング図である。本発明の一実施形態によるMRAMおよび付随する読み書き回路機構のブロック図である。本発明の一実施形態による、付随する読み書き回路機構を示したMRAMの部分の概略図である。本発明の代替実施形態による、付随する読み書き回路機構を示したMRAMの部分の概略図である。本発明の一実施形態による、書き込み回路機構を示したMRAMの部分の概略図である。本発明の一実施形態による、図9の回路機構の書き込み動作を示したタイミング図である。本発明の一実施形態による、ページモードの書き込み回路機構を示したMRAMの部分の概略図である。本発明の一実施形態による書き込み動作を示したタイミング図である。本発明の一実施形態による、DDRの8ビットバーストモードの書き込み動作を示したタイミング図である。本発明の一実施形態による、DDRの4ビットバーストモードの書き込み動作を示したタイミング図である。本発明の一実施形態による、DDRの4ビット/8ビットバーストモードの読み取り動作を示したタイミング図である。

図6は、本発明の一実施形態によるMRAMアレイおよび付随する読み書き回路機構100(以後、代わりにMRAM100という)のブロック図である。MRAM100は、列選択ドライバによって選択される多数のアレイブロックと、多数のグローバル書き込み回路と、多数のグローバルセンスアンプ(SA)回路と、多数のグローバルワード線(GWL)回路と、制御回路とを備える。それぞれのブロックはMRAMセル(メモリアレイタイル、すなわちMAT)102のアレイを含んでもよく、それらのセルの行は1つまたは複数のサブワード線(SWL)回路によって選択され、それらのセルの列は1つまたは複数のローカル列選択回路(local column select circuit)(LCS)104によって選択される。それぞれのブロックの隅には、以下でさらに詳しく説明するアレイギャップ領域110が含まれる。いくつかの実施形態では、MRAM100は、読み取り動作および/または書き込み動作用のレジスタブロック107も備える。

図7は、本発明の一実施形態によるMRAM100の部分の概略図200である。概略図200は、MAT102、LCS104、アレイギャップ110、およびグローバルSAを含むものとして示している。

MAT102はいくつかのMRAMセルを含み、それらの選択トランジスタは、図6に関して上記で説明したサブワード線(SWL)回路とグローバルワード線(GWL)回路によって駆動されるワード線WL0〜WLnに結合されている。MRAMセルは、ソース線(SL)210とビット線(BL)212の組にも結合されている。MATは、LCS104によって選択可能な多数のSLとBLの組を含む。LCSはnチャネルの選択トランジスタの組を含み、それらのトランジスタは、列選択(CS)信号215、プリチャージ(PRE)信号235、アイソレーショントップ(ISOT)信号、およびアイソレーションボトム(ISOB)信号による制御の下で、MAT102内で選択されたSLとBLの組をMSL線220とMBL線230の組に結合する。LCSは、ISOT信号かISOB信号のうちの1つをイネーブルにすることによって、それぞれそのLCSの上か下に隣接するMAT102を結合するかどうかを決定する。図7に示した例では、ISOTをイネーブルにしてISOBをディスエーブルにすることによって、上端のMATが選択される。列選択ドライバにより駆動されたCS信号によって、多数のSLとBLの組のうちの1つが選択されて、その選択されたSLとBLの組がそれぞれMSL線とMBL線に結合される。SL/BL線およびそれぞれのMSL/MBL線は、PREがディスエーブルになると、書き込みまたは読み取りの動作モードを実行できる状態になる。MSL220とMBL230は、LCS104からアレイギャップ110に結合されている。

アレイギャップ110は、ローカル書き込み回路250と、ローカル読み取り回路255を備える。図示したように、ローカル書き込み回路250は、イネーブル書き込み信号(ENW)260とグローバル書き込み線(GWRL)280に結合されている。本実施形態では、ローカル書き込み回路250は2つの書き込みドライバ回路251および252を備え、それらはそれぞれ、直列に接続された2つのPMOSトランジスタと2つのNMOSトランジスタとを備える。ENW260およびGWRL280ならびにそれらの相補信号は、書き込みドライバ251および252に結合される。書き込みモード動作中に、ローカル書き込み回路250は、ENWやGWRLなどを含むいくつかのイネーブル書き込み線による制御の下で、MSL線とMBL線(およびそれぞれのSL線とBL線の組)を駆動する。

図7では、ローカル読み取り回路255は、電源に結合されたトランジスタM5と、アースに結合されたトランジスタM3とを備える。M5とM3は、それぞれイネーブル読み取り(ENR)信号240とその補数に結合される。図7に示すように、トランジスタM3はMBL230を接地電圧に結合するが、トランジスタM5はMSL220を電源に結合する。MBL線はGWRLにも結合され、電流ID1がMBL内で電流ミラーのトランジスタM1に向けてトランジスタM4を流れる。図7はグローバルセンスアンプ(SA)も示しており、そのアンプは信号GREFと電流ID2に結合され、その電流は電流ミラーのM2を流れる。

図8は、本発明の代替実施形態による、付随する読み書き回路機構を示したMRAMの部分の概略図である。図8は、図7に関して上記で説明した回路と同様の、MAT102、LCS104、アレイギャップ110、およびグローバルSAを示す。本実施形態では、読み書き回路機構はグローバル読み/書きブロックに含まれ、そのブロックはGBLとGSLの信号線に結合される。次いでGBLとGSLは、アレイギャップブロック内の信号ENIOによる制御の下で、1組のパストランジスタを通してそれぞれMBLとMSLに結合される。

図9は、本発明の一実施形態による、読み/書き回路機構を示したMRAMの部分の概略図である。図9は、MAT102およびLCS304を含む複数の列のうちの1つを示し、それらは図7および図8のMAT102およびLCS104と同様である。しかしながら、図9のLCS304は、第1の信号線(BLn)に結合される第1の端子311と、第2の信号線(SLn)に結合される第2の端子312と、第3の信号線(WPU)に結合される第3の端子と、第4の信号線(WPDB)に結合される第4の端子とを有する双安定再生回路310を備える。この具体的な実施形態では、双安定再生回路310は、ラッチを形成するたすきがけのCMOSトランジスタを備える。しかしながら、他の双安定再生回路も使用できることが理解されよう。

図9では、MAT102は、図7および図8のメモリセルと同様の不揮発性メモリセルを備える。これらの実施形態では、不揮発性メモリセルはSST-RAMセルである。メモリの状態がセルの抵抗特性の変化によって決まるメモリセルを使用する実施形態を本明細書で説明していても、他のメモリセルも使用できることが理解されよう。そうしたメモリセルは、例えば、EEPROMや、フラッシュ、FeRAM、PRAM、MRAM、抵抗型RAM(RRAM（登録商標）)などを含むことができる。さらに、SPI(シリアルポートインターフェイス)や、XDR(extreme data rate)、LVDS(低電圧差動信号)、SPMT(シリアルポートメモリテクノロジー)などを用いるメモリにも、本発明の実施形態を適用することができる。加えて、例えばSRAMやDRAMなどの他のメモリ構造にも、本発明の実施形態を適用することができる。図7および図8に示すように、MAT102内のそれぞれの不揮発性メモリセルは、上記第1の信号線(BLn)に結合される第1の導電端子と、上記第2の信号線(SLn)に結合される第2の導電端子と、上記複数のワード線(WL)のうちの1本に結合される制御端子とを有する。

図9のLCS304は、双安定再生回路310の第1の端子311に結合される第1の導電端子と、第5の信号線(MBL)に結合される第2の導電端子とを有する第1のトランジスタ321も備える。LCS304は、双安定再生回路310の第2の端子312に結合される第1の導電端子と、第6の信号線(MSL)に結合される第2の導電端子とを有する第2のトランジスタ322も備える。トランジスタ321および322のゲート端子はn番目の信号線(CSn)に結合され、本実施例ではその信号は列選択信号である。

具体的な実施形態では、双安定再生回路310の端子311および312が、互いに論理補数である電圧信号を伝達する。さらに、信号線BLnおよびSLnが、互いに論理補数である電圧信号を伝達する。信号線WPUおよびWPDBが、互いに論理補数である電圧信号を伝達する。その上、信号線MBLおよびMSLが、互いに論理補数である電圧信号を伝達する。もちろん、他の信号線の配置を使用することもできる。

本実施形態では、不揮発性メモリセルは、直列に結合された磁気トンネル接合とトランジスタを備えるSTT-RAM(Spin Transfer Torque RAM)セルである。STT-RAMセルは、2本の信号線BLおよびSLに結合される。その磁気トンネル接合はその信号線のうちの一方に結合される第1の端子を有し、そのトランジスタは、上記不揮発性メモリセルの第1の導電端子に結合される第1の導電端子と、不揮発性メモリセルの制御端子に結合されるゲート端子と、磁気トンネル接合の第2の端子に結合される第2の導電端子とを有する。

図9では、信号線WPU、WPDB、MBLおよびMSLが複数の列に対応する。ある実施形態では、信号線WPUおよびWPDBが制御論理回路に結合され、信号線MBLおよびMSLが書き込みドライバ回路と検知回路に結合される。CSn信号線は、複数の列のうちの1つに対応し、列選択回路に結合される。

本発明の一実施形態によれば、上記で説明したメモリアレイは、
不揮発性メモリセルからデータを読み取り、
双安定再生回路内の不揮発性メモリセルからデータをラッチし、
双安定再生回路内にラッチされたデータを使って不揮発性メモリセルをプログラムする
動作を実行するための回路機構も備える。例えば、不揮発性メモリセルから読み取ったデータは、図6に描いたレジスタブロック107に保持することができ、次いで図9のLCS304における双安定再生回路310の中にラッチすることができる。

本発明の別の実施形態によれば、上記で説明したメモリアレイは、
複数の列のうちの上記1つに第1のデータを供給し、
複数の列のうちの他の1つから第2のデータを読み取り、
複数の列のうちの1つにおける双安定再生回路と複数の列のうちの他の1つにおける双安定再生回路にそれぞれ第1のデータと第2のデータをラッチし、
双安定再生回路内にラッチされたデータを使ってその列内の不揮発性メモリセルをプログラムする
動作を実行するための回路機構も備える。本実施形態では、不揮発性メモリセルの読み取りおよびプログラミング(書き込み)は、上記で説明した読み/書き回路機構と信号線の様々な組み合わせとを使って実現することができ、より詳しいことは以下で示す。

図10は、本発明の一実施形態による、図9の回路機構の書き込み動作を示したタイミング図である。より詳細には、メモリアレイの双安定再生回路310の4つを使用する書き込み動作について説明する。書き込みサイクル中に、(例えば、図7や図8に示すような)書き込みドライバは、上記で説明した様々な信号線による制御の下で、選択された列のBLとSLに向けてMBLとMSLを駆動する。ある実施形態では、列選択(CS)信号がアクティブでなくなった後でも、双安定再生回路310はBLとSLを駆動し続ける。

読み/書き動作の実施形態では、それぞれ選択された行および列のアドレスであるWLおよびCSがオンになり、図7に示す電流ミラーのプリアンプ回路を使って選択ビット上のデータが読み取られる。グローバルセンスアンプ(SA)(ここでは図示せず)からのデータが、(グローバルSAの隣の)グローバル書き込みドライバを介して同時に書き戻され、図7に示すローカル書き込みドライバを介して繰り返される。このとき、WPUはアクティブにされてhighになり、WPDBはアクティブにされてlowになる。この仕組みにより、列アドレスが変化した後でもデータがラッチされ、WLがインアクティブになるまで書き込み動作が持続されることになる。選択されたビットに反対のデータを書き込むためには、新しいデータを書き込みドライバ上に転送し、再度列アドレスをオンにする。ローカル書き込みドライバ、例えば図7の書き込み回路250により、たすきがけの書き込みを持続するラッチを打ち破って、BLとSLの極性を反転することになる。

図10のタイミング図は、クロック信号CKおよびCKBと、データ信号DQn(4つのDINを示す)、MBL/MSL、CS、WPDB、WPUおよびWLとを示す。一実施形態では、バッファリング時間中に入力データが利用可能になる。図10は、ダブルデータレート(DDR)による、バースト長が4のバースト書き込みサイクルを示す。メモリクロックの立ち上がりエッジおよび立ち下がりエッジのときに、データインが記録される。データインバーストの終わりまで、データインは記録され、保持される。一度4ビットすべてが記録されると、それらは同時に転送される。各ビットは、それぞれの列アドレス(本実施例ではCS0、CS1、CS2およびCS3)によって選択された対応するラッチ310内に書き込まれる。このアーキテクチャでは、MSL0、MSL1、MSL2、MSL3およびMBL0、MBL1、MBL2、MBL3によって、4ビットを一度に転送することができる。転送時間中に、4つのデータビットはMBL[0:3]線およびMSL[0:3]線上に与えられ、それらの線は互いに論理補数である電圧信号を伝達する。複数の列はCS[0:3]信号によって選択される。WPUとWPDBがアクティブな状態で、4つのデータビットすべてがそれぞれの図9の双安定再生回路310にラッチされる。WPUとWPDBがメモリアレイタイル全体で共通であるから、アクティブになっていない列には、310内に任意のデータがラッチされていることになる。このアーキテクチャでは、一度有効なデータが310内に書き込まれると、WPUとWPDUが共通である行全体が書き込まれることになる。列アドレスカウンタを使用して、ページ全体(行全体)についての列アドレスを生成することができる。ユーザは、単にどのメモリアレイタイルに書き込むかを指定するだけでよい。開始アドレスはページの最下位ビット(LSB)とすることができ、ページの最後の列アドレスまで自動的にインクリメントすることができる。全ページ内のラッチ(310)に有効なデータが入ると、そのページのWLがアクティブになって、それぞれのメモリセル内にページ全体のデータを転送する。書き込み時間は、ワード線がアクティブである時間の長さに依存する。したがって、書き込み時間は、図10に記した「延長時間」となる。上記の実施形態は、ページサイズが4のものを示す。理論的には、ページサイズには限度はない。しかしながら、メモリのページサイズは、例えば8から8192まで変わり得る。MAT内部のMSL線およびMBL線の本数は、例えば4〜8組の線に制限してもよい。ページサイズが8より大きい場合は、4本または8本のMSL線およびMBL線を使って、同じ4または8のバーストを順次行うことができる。例えば、MSL線/MBL線が4組でページサイズが1024の場合は、ページ全体を書き込むために、256個連続した4ビットの列のバーストが必要である。

図11は、本発明の一実施形態による、読み/書き回路機構を示したMRAMの部分の概略図である。図11は、MAT102およびLCS404を含む複数の列のうちの1つを示しており、それらは図9のMAT102およびLCS304と同様であって双安定再生回路310を備える。図11のLCS404もトランジスタ331および332を備えることに留意されたい。トランジスタ331は、双安定再生回路310の端子311と信号線BLnの間に結合されている。トランジスタ332は、双安定再生回路310の端子312と信号線SLnの間に結合されている。トランジスタ331および332のゲート端子は、信号線CSnに結合されている。上記のように、信号線CSnは、列選択機能に関する。図11の実施形態では、列選択信号CSnによる制御の下で、上端のMATと下端のMATの両方から双安定再生回路310が絶縁される。トランジスタ331および332によって選択的な書き込みが可能になり、その結果、ページ全体を書き込む必要がなくなる。別の実施形態では、多重のWPU線とWPDB線を使用して列をデコードする。図11に示した実施形態では、最初のバーストが完了した後でデータを書き込むことができる(図14を参照)。他の実施形態では、バーストを繰り返して、多数のバーストにてページを実装することができる。ある実施形態では、異なる列内の双安定再生回路310にデータをラッチするために、カウンタを使って書き込みアドレスを自動的にインクリメントする。

本発明の一実施形態によれば、メモリデバイス内にデータを書き込むための方法が提供される。不揮発性メモリのいくつかの実施例を上記で説明した。しかし、複数のワード線と複数の列に配置されたメモリセルとを備え、その列のそれぞれが双安定再生回路と双安定再生回路をその列内のメモリセルの少なくとも一部から絶縁する絶縁トランジスタとを備える揮発性または不揮発性メモリデバイスにも、その方法は適用可能である。その方法は、
開始列アドレスをもつ第1の複数のデータを受信するステップと、
その開始列アドレスに基づいて、対応する第1の複数の列における双安定再生回路の中に、その第1の複数のデータをラッチするステップと、
ラッチされたデータを、対応する第1の複数の列におけるメモリセルの中に同時に書き込むステップと
を含む。

上記の方法の具体的な実施形態では、データのラッチは、延長された書き込み時間内で順次行われる。別の実施形態では、第1の複数のデータがNデータビットを含み、ここでNはバースト長である。別の実施形態では、書き込みサイクル内にNデータビットをラッチするようにメモリが構成され、延長された書き込み時間内に、対応するN列にNデータビットのすべてがラッチされるまで、上記で説明したラッチするステップが繰り返される。

例えば、1GHzの動作では、列サイクル時間は典型的には1Ghz(1ns)である。8ビットのバースト書き込み動作では、8ビットのデータが順次メモリに差し出される。例えばプロセッサによって開始アドレスがメモリに与えられた状態で、後続する7個の列アドレスを開始アドレスから生成することができる。8ビットのすべてが記録または記憶された後で、8本のデコードした列選択線をアクティブにし、8個のMSL-MBLの組を介してデータを駆動することによって、それらの8ビットを一度にローカル列双安定再生回路(310)内に転送する。このとき、WPUとWPDBを駆動して、双安定再生回路(310)をアクティブにする。MSLとMBLはCS線を介してSLとBLを直接駆動することができるが、双安定再生回路(310)はデータをラッチし、SLとBLを駆動し続けることになる。次いで、ラッチから8つの列に8ビットのデータを同時に書き込むことができる。本実施形態では、ランダムな列アドレスを与えて次のバーストサイクルを開始することができ、それにより、ランダムで連続的なバースト書き込みが可能になる。ここでは、双安定再生回路310は、必要ならより多くの駆動電流を与えるための、リピータまたはドライバとしての役割を果たすこともできる。したがって、双安定再生回路310のことを、書き込みドライバラッチ310ともいう。

ある実施形態では、ページモードのスキームを、図9に関して上記で説明した。例えば、一度にNビットのデータが、ある動作速度(例えば、1Ghzのサイクル)ですべての書き込みラッチドライバ(310)にラッチされる。次いで、延長された書き込み時間の間(例えば、WLがhighである15ns間)ページをアクティブにする(行をオンにする)ことによって、ページ全体が書き込まれる。このスキームでは、1ビットだけを変更する必要がある場合であってもページ全体が書き込まれるが、その場合、変更しないデータは書き込み前に読み取ってラッチすることができる。このスキームには、書き込み延長時間に限度がないという利点がある。

別の実施形態では、図11に描いた回路を使って、ランダムなバースト書き込みを実現することができる。ここでは、上記で説明したのと同様のステップを使って、データインとアドレスをラッチし生成する。しかしながら、WLおよびWPU/WPDBは、(図13および図14に示し、以下でさらに議論するように)書き込みサイクルの開始時にオンにすることができる。この場合、バースト長の時間だけ書き込み時間は延長される。このスキームは、ランダムで連続的なバースト書き込みアクセスに使用することができる。本実施形態を使ってページ書き込みも実現できることに留意されたい。

図12は、本発明の一実施形態による書き込み動作を示したタイミング図である。本発明の実施形態では、その不揮発性メモリアレイと方法を使って、従来のDRAMをエミュレートすることができる。図12のタイミング信号は、従来のDRAM用の、クロック信号CKおよびCKBと、コマンド信号CMDと、アドレス信号ADDRと、データ信号DQSおよびDQSBとを含む。図12は、上記で説明した不揮発性メモリアレイを動作させるための、データ信号DQnならびに偶数および奇数の列アドレス信号CS_evおよびCS_odも示す。時刻T4での書き込み動作の後に、次のプリチャージサイクルの前の遅延時間tWPREが続くことに留意されたい。

図13は、本発明の一実施形態による不揮発性メモリを使った、DDRの8ビットバーストモードの書き込み動作を示したタイミング図である。図13は、図12を参照して上記で説明したような、従来のDRAMの動作用の信号CK、CKB、CMD、ADDRおよびDQSを含む。図13は、図10に関して上記で説明したような、本発明の実施形態による不揮発性メモリの動作用の信号WL、DQn、MBL/MSL、CS、WPDBおよびWPUも含む。

上記で説明した、8ビットのDDRバーストアクセスでの不揮発性メモリを使った実施形態では、CS信号の前またはCS信号と同時に、デコードしたWLをアクティブにすることができる。開始バーストアドレスとバーストシーケンス(リニアやインターリーブなど)を知ることによって、8ビットの列アドレスを予め定めることができる。偶数および奇数の列アドレス(CS_ev、CS_od)は、立ち上がりエッジで同時にクロック制御される。開始アドレスによって、偶数のアドレスと奇数のアドレスのどちらが最初に処理されるかが決まることになる。8ビットの読み取りバーストアクセスの場合には、8個のグローバルセンスアンプ(SA)が8ビットのデータを同時に読み取ることになる。8ビットの先読みしたデータをデータアウトレジスタに送り、データアウトバッファから順次クロック制御で出力する。より高いクロック速度では、読み取りに待ち時間が要求される。8ビットを書き込むアクセスの場合には、読み取りサイクルと同じやり方で、WL信号とCS信号をデコードしアクティブにする。ある実施形態では、データインレジスタまたはFIFOを使用して、入力データをバッファすることができる。

図14は、本発明の別の実施形態による、バーストモード書き込み動作を示したタイミング図である。8ビットのDQnが今度は2つの4ビットの群に分かれていることを除いて、図14は図13と同様であることがわかる。

図15は、本発明のさらに別の実施形態による、DDRの4ビット/8ビットバーストモードの読み取り動作を示したタイミング図である。ここでは、それぞれバースト長(BL)が4の場合とBLが8の場合について、データを示している。

上記の本発明の実施形態は例示となるものであり、限定的なものではない。様々な代替物や均等物が考えられる。本発明の実施形態は、メモリアレイに使用した磁気ランダムアクセスメモリセルの種類や個数によって限定されるものではない。本発明の実施形態は、磁気トンネル接合を形成するのに使用した層の個数によって限定されるものではない。本発明の実施形態は、磁気メモリセルに印加した電圧レベルによって限定されるものではない。選択された同じメモリセルの揮発性の記憶素子でリストア動作中に見られる相補データを読み取り記憶するのに使用しているNVM回路によっても、本発明の実施形態は限定されない。本発明の実施形態は、磁気トンネル接合デバイスを選択するのに使用するトランジスタの種類がPMOSやNMOSであるかどうかによって限定されるものではない。本発明の実施形態は、本発明を内部に配することができる集積回路の種類によって限定されるものではない。磁気ランダムアクセスメモリを製造するのに使用することができる、CMOSや、バイポーラ、BICMOSなどの、いかなる種類の処理技術によっても、本発明の実施形態は限定されない。本明細書に記載した実施形態はMRAMメモリの読み書き回路を対象としていたが、それに限定されるものではない。不揮発性の形式で同じセルの中に揮発性データを記憶することが有用であるならばどのような場合にも、本明細書に記載した実施形態を使用することができる。

100 MRAM
102 メモリアレイタイル(MAT)
104 ローカル列選択回路(LCS)
107 レジスタブロック
110 アレイギャップ
210 ソース線(SL)
212 ビット線(BL)
215 列選択(CS)信号
220 MSL線
230 MBL線
235 プリチャージ(PRE)信号
240 イネーブル読み取り(ENR)信号
250 ローカル書き込み回路
251 書き込みドライバ回路
252 書き込みドライバ回路
255 ローカル読み取り回路
260 イネーブル書き込み信号(ENW)
280 グローバル書き込み線(GWRL)
304 LCS
310 双安定再生回路
311 第1の端子
312 第2の端子
321 第1のトランジスタ
322 第2のトランジスタ
331 トランジスタ
332 トランジスタ
404 LCS

Claims

複数のメモリアレイタイルを含む不揮発性メモリアレイであって、
複数のワード線と、
複数の列と
を備え、
前記複数の列のうちの1つが、
第1の信号線に結合される第1の端子、第2の信号線に結合される第2の端子、メモリアレイタイル全体で共通である第3の信号線に直接結合される第3の端子、およびメモリアレイタイル全体で共通である第4の信号線に直接結合される第4の端子を有する双安定再生回路と、
前記第1の信号線に結合される第1の導電端子、前記第2の信号線に結合される第2の導電端子、および前記複数のワード線のうちの1つに結合される制御端子を有する不揮発性メモリセルと、
前記双安定再生回路の前記第1の端子に結合される第1の導電端子、および第5の信号線に結合される第2の導電端子を有する第1のトランジスタと、
前記双安定再生回路の前記第2の端子に結合される第1の導電端子、および第6の信号線に結合される第2の導電端子を有する第2のトランジスタと
をさらに備え、
前記第1および第2のトランジスタのゲート端子が第7の信号線に結合されており、前記第7の信号線が前記複数の列のうちの1つに対応し、列選択回路に結合されており、
前記第5の信号線はメインビット線であり、前記第6の信号線はメインソース線である、不揮発性メモリアレイ。
前記双安定再生回路の前記第1および第2の端子が、互いに論理補数である電圧信号を伝達し、
前記第1および第2の信号線が、互いに論理補数である電圧信号を伝達し、
前記第3および第4の信号線が、互いに論理補数である電圧信号を伝達し、かつ
前記第5および第6の信号線が、互いに論理補数である電圧信号を伝達する、請求項1に記載の不揮発性メモリアレイ。
前記双安定再生回路がラッチを備える、請求項1に記載の不揮発性メモリアレイ。
前記不揮発性メモリセルが、EEPROM、フラッシュ、FeRAM、PRAM、MRAM、RRAM（登録商標）、またはSTT-MRAMのセルである、請求項1に記載の不揮発性メモリアレイ。
前記第1の信号線に結合される第1の端子を有する磁気トンネル接合と、
前記不揮発性メモリセルの前記第2の導電端子に結合される第1の導電端子、前記不揮発性メモリセルの前記制御端子に結合されるゲート端子、および前記磁気トンネル接合の第2の端子に結合される第2の導電端子を有する第3のトランジスタと
を前記不揮発性メモリセルがさらに備える、請求項1に記載の不揮発性メモリアレイ。
前記双安定再生回路の前記第1の端子と前記第1の信号線の間に結合される第3のトランジスタと、
前記双安定再生回路の前記第2の端子と前記第2の信号線の間に結合される第4のトランジスタと
をさらに備え、
前記第3および第4のトランジスタのゲート端子が前記第7の信号線に結合されている、請求項1に記載の不揮発性メモリアレイ。
前記第3、第4、第5および第6の信号線が前記複数の列に対応し、
前記第3および第4の信号線が制御論理回路に結合され、
前記第5および第6の信号線が書き込みドライバ回路および検知回路に結合されている、請求項1に記載の不揮発性メモリアレイ。
前記不揮発性メモリセルからのデータを読み取り、
前記双安定再生回路内に前記不揮発性メモリセルからの前記データをラッチし、
前記双安定再生回路内にラッチされた前記データを使って前記不揮発性メモリセルをプログラムする
ための回路をさらに備える、請求項1に記載の不揮発性メモリアレイ。
前記複数の列のうちの前記1つに第1のデータを供給し、
前記複数の列のうちの他の1つから第2のデータを読み取り、
前記複数の列のうちの前記1つにおける双安定再生回路と前記複数の列のうちの前記他の1つにおける双安定再生回路にそれぞれ前記第1のデータと前記第2のデータをラッチし、かつ
前記双安定再生回路内でラッチされた前記データを使って前記列内の不揮発性メモリセルをプログラムする
ための回路をさらに備える、請求項1に記載の不揮発性メモリアレイ。
複数のデータビットを受信し、
対応する複数の列を選択し、
前記対応する複数の列のうちの1つにおける双安定再生回路内に前記複数のデータビットのそれぞれをラッチし、かつ
前記対応する複数の列での前記双安定再生回路内の前記データビットを使って前記複数の列内の不揮発性メモリセルを同時にプログラムする
ための回路をさらに備える、請求項1に記載の不揮発性メモリアレイ。
複数のメモリアレイタイルを含む不揮発性メモリアレイを形成する方法であって、
複数のワード線を設けるステップと、
複数の列を設けるステップと
を含み、
前記複数の列のうちの1つで、
双安定再生回路の第1の端子を第1の信号線に接続するステップと、
前記双安定再生回路の第2の端子を第2の信号線に接続するステップと、
前記双安定再生回路の第3の端子をメモリアレイタイル全体で共通である第3の信号線に直接接続するステップと、
前記双安定再生回路の第4の端子をメモリアレイタイル全体で共通である第4の信号線に直接接続するステップと、
不揮発性メモリセルの第1の導電端子を前記第1の信号線に接続するステップと、
前記不揮発性メモリセルの第2の導電端子を前記第2の信号線に接続するステップと、
前記不揮発性メモリセルの制御端子を前記複数のワード線のうちの1つに接続するステップと、
第1のトランジスタの第1の導電端子を前記双安定再生回路の前記第1の端子に接続するステップと、
前記第1のトランジスタの第2の導電端子を第5の信号線に接続するステップと、
第2のトランジスタの第1の導電端子を前記双安定再生回路の前記第2の端子に接続するステップと、
前記第2のトランジスタの第2の導電端子を第6の信号線に接続するステップと、
前記第1および第2のトランジスタのゲート端子を第7の信号線に接続するステップと、
前記第7の信号線を列選択回路に接続するステップと
を含み、
前記第5の信号線はメインビット線であり、前記第6の信号線はメインソース線である、方法。
磁気トンネル接合の第1の端子を前記第2の信号線に接続するステップと、
第3のトランジスタの第1の導電端子を前記不揮発性メモリセルの前記第1の導電端子に接続するステップと、
前記第3のトランジスタのゲート端子を前記不揮発性メモリセルの前記制御端子に接続するステップと、
前記第3のトランジスタの第2の導電端子を前記磁気トンネル接合の第2の端子に接続するステップと
をさらに含む、請求項11に記載の方法。
前記第3および第4の信号線を制御論理回路に接続するステップと、
前記第5および第6の信号線を書き込みドライバ回路と検知回路に接続するステップと
をさらに含む、請求項11に記載の方法。
前記第5または第6の信号線のいずれかに第1の電圧を印加するステップと、
前記第6または第5の信号線のいずれかと前記第3の信号線とに第2の電圧を印加するステップであって、前記第2の電圧が前記第1の電圧より低く、互いに論理補数である電圧信号を前記第5および第6の信号線が伝達するステップと、
前記第7の信号線に第3の電圧を印加するステップであって、前記第3の電圧が両端を含めて制御電圧とVpp電圧の間であり、前記Vpp電圧が前記第1の電圧より高く、かつ前記制御電圧が前記第1および第2のトランジスタでの電流フローをイネーブルにするステップと、
両端を含めて前記第1の電圧と前記Vpp電圧の間である第4の電圧を前記第3の信号線に印加するステップと、
前記不揮発性メモリセルの前記制御端子に前記Vpp電圧を印加するステップと
をさらに含む、請求項11に記載の方法。
互いに論理補数である電圧信号を伝達する前記第5および第6の信号線上に第1のデータビットを供給するステップと、
複数の列のうちの前記1つを選択するステップと、
前記双安定再生回路内に前記第1のデータビットをラッチするステップと、
前記双安定再生回路内の前記第1のデータビットを使って前記不揮発性メモリセルをプログラムするステップと
をさらに含む、請求項11に記載の方法。
前記不揮発性メモリセルが、EEPROM、フラッシュ、FeRAM、PRAM、MRAM、RRAM（登録商標）、またはSTT-MRAMのセルである、請求項11に記載の方法。
前記不揮発性メモリセルから第1のデータを読み取るステップと、
前記双安定再生回路内に前記第1のデータをラッチするステップと、
前記不揮発性メモリセル内に前記第1のデータをプログラムするステップと
をさらに含む、請求項11に記載の方法。
複数のデータビットを受信するステップと、
対応する複数の列を選択するステップと、
前記対応する複数の列のうちの1つにおける双安定再生回路内に前記複数のデータビットのそれぞれをラッチするステップと、
前記対応する複数の列における前記双安定再生回路内にラッチされた前記データビットを使って前記複数の列内の不揮発性メモリセルを同時にプログラムするステップと
をさらに含む、請求項11に記載の方法。
前記複数のデータビットが8データビットを含む、請求項11に記載の方法。
前記複数のデータビットが4データビットを含む、請求項11に記載の方法。
前記不揮発性メモリアレイの第1の列に第1のデータを供給するステップと、
前記不揮発性メモリアレイの第2の列から第2のデータを読み取るステップと、
対応する前記列における双安定再生回路内に前記第1のデータおよび前記第2のデータをラッチするステップと、
対応する前記双安定再生回路内のデータビットを使って前記第1の列および前記第2の列の不揮発性メモリセルを同時にプログラムするステップと
をさらに含む、請求項11に記載の方法。