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JP5443420B2 - 半導体記憶装置 - Google Patents

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Description

本発明の実施形態は、半導体記憶装置に関する。
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。また、磁場書込み方式では、磁場の広がりによる非選択メモリセルへの誤った書込みが発生するおそれがあるが、スピン注入書込み方式では、そのような非選択メモリセルへの誤った書込みは発生しない。
しかし、スピン注入書込み方式では、読出し電流が微小である。このような微小な電流差を高速にセンスするためには、センスアンプを構成するトランジスタのサイズ（電流駆動能力）を大きくして、センスアンプの差動増幅の性能ばらつきを抑える必要がある。トランジスタのサイズを大きくすると、センスアンプ自体のサイズが大きくなる。このため、ＭＲＡＭの微細化が進むと、センスアンプは、ビット線対ごとに配置することが困難となる。従って、ＭＲＡＭの微細化が進むと、センスアンプは、複数のビット線対に共有され得る。センスアンプが複数のビット線ごとに配置されると、１度のアクセスで書込みまたは読出し可能なデータ数（ページサイズ）が小さくなる。従って、従来のスピン注入書込み方式を用いたＭＲＡＭは、例えば、ＤＲＡＭと比較すると、書込みおよび読出し速度が遅いという問題があった。
また、ＭＲＡＭは、低確率かつ偶発的ではあるが、データの保持中にメモリセルに記憶されたデータが反転することがある（リテンション不良）。このような、リテンション不良に対処するために、ＭＲＡＭは、ＥＣＣ（Error Correction Code）を備えている。ＥＣＣを搭載するＭＲＡＭでは、書込み動作時にデータを一旦読み出し、書込み対象のカラムのデータについては書込みデータで更新され、それ以外のカラムのデータについてはエラー訂正を行ってからデータをメモリセルへ書き込む（ライトマスク仕様）。このため、ＥＣＣを搭載するＭＲＡＭは、ページサイズが小さいことによる動作速度の低下に加え、ＥＣＣによる読出しおよびエラー訂正動作によって更に速度低下が生じてしまう。
特開２０１０−９６５９号公報
センスアンプが複数のビット線に共有されていても、書込みまたは読出し可能なページサイズを大きくし、動作速度を向上させた半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、複数のビット線と、複数のワード線と、ビット線とワード線との交点に対応して設けられ、データを記憶可能な磁気トンネル接合素子を含む複数のメモリセルとを備える。複数のセンスアンプは、それぞれ複数のビット線に対応して設けられており、該複数のビット線から選択されたビット線を介してメモリセルに格納されたデータを検出する。複数の読出しラッチ部は、センスアンプに対応して設けられており、該センスアンプによって検出されたデータをラッチする。読出しグローバルデータバスは、複数の読出しラッチ部に接続され、データ読出し時に該複数の読出しラッチ部にラッチされたデータを連続して伝達する。複数のメモリセルはセルアレイユニットを構成する。ワード線を共有する複数のセルアレイユニットはメモリセルマクロを構成する。読出しグローバルデータバスを共有する複数のメモリセルマクロがマクロブロックを構成する。メモリセルマクロ内の複数のセンスアンプおよび複数のラッチ部は、それぞれ異なる読出しグローバルデータバスに接続されている。データ読出し時に、マクロブロックにおける複数のメモリセルマクロが連続して読出しグローバルデータバスにデータを伝達する。
第１の実施形態に従ったＭＲＡＭのメモリセルアレイおよびその周辺回路のブロック図。 単一のメモリセルＭＣの構成および動作を示す説明図。 読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢとメモリセルマクロＭＣＭとの間の接続関係を示す図。 本実施形態によるメモリの読出し動作を示すタイミング図。 本実施形態によるメモリの書込み動作を示すタイミング図。 第１の実施形態の変形例１による半導体記憶装置をブロック図。 第２の実施形態に従ったＭＲＡＭの構成を示す概略図。 第３の実施形態に従ったＭＲＡＭの構成を示す概略図。 第３の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、第１の実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリセルアレイおよびその周辺回路のブロック図である。本実施形態によるＭＲＡＭは、複数のメモリセルアレイＭＣＡを含むセルアレイユニットＣＡＵと、複数のメインワード線ＭＷＬと、複数のローカルワード線ＬＷＬと、複数の読出しグローバルデータバスＲＧＤＢと、複数の書込みグローバルデータバスＷＧＤＢと、第１のセンスアンプＳ／Ａ１と、第２のセンスアンプＳ／Ａ２と、ライトドライバＷ／Ｄと、書込みバッファＷＢと、ロウコントローラＲＣと、メインロウデコーダＭＲＤと、カラムデコーダＣＤと、入出力ゲート回路ＩＯＧと、リード・ライトデータ線ＲＷＤとを備えている。尚、図１に示す各構成要素の数は限定されず、図１に示す構成は多数設けられていてよい。また、ソース線は設けられているが、ここでは省略されている。
各メモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルＭＣを含む。各メモリセルＭＣは、図３に示すようにビット線ＢＬとローカルワード線ＬＷＬとの交点に対応して配置されている。ビット線ＢＬは、カラム方向に延伸しており、ローカルワード線ＬＷＬは、カラム方向に対して直交するロウ方向に延伸している。
メインワード線ＭＷＬは、ローカルロウデコーダＬＲＤに接続されており、さらにローカルロウデコーダＬＲＤはローカルワード線ＬＷＬを介してメモリセルＭＣに接続される。メモリセルマクロＭＣＭ内の各セルアレイユニットＣＡＵにおいて、メインワード線ＭＷＬは、ローカルワード線ＬＷＬと１対１に対応している。従って、本実施形態において、メインワード線ＭＷＬとローカルワード線ＬＷＬとを区別する必要がなく、特許請求の範囲における「ワード線」は、いずれの意味に解しても構わない。
複数のメモリセルアレイＭＣＡがセルアレイユニットＣＡＵを構成している。図１では、４つのメモリセルアレイＭＣＡがセルアレイユニットＣＡＵを構成している。しかし、各セルアレイユニットＣＡＵに含まれるメモリセルアレイＭＣＡの個数は、特に限定しない。
メインワード線ＭＷＬを共有する複数のセルアレイユニットＣＡＵはメモリセルマクロＭＣＭを構成する。メモリセルマクロＭＣＭは、１つのリードコマンドでデータを同時に読み出し、または、１つのライトコマンドでデータを同時に書き込む活性化単位である。読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢを共有する複数のメモリセルマクロＭＣＭがマクロブロックＭＢを構成する。各メモリセルマクロＭＣＭに含まれるセルアレイユニットＣＡＵの数も特に限定しない。
第１のセンスアンプＳ／Ａ１は、複数のビット線ＢＬに対応して設けられており、複数のビット線ＢＬのうちいずれかを介して伝達されたデータを検出する。ライトドライバＷ／Ｄは、複数のビット線ＢＬに対応して設けられており、複数のビット線ＢＬのうちいずれかを介してメモリセルＭＣへデータを書き込む。
各セルアレイユニットＣＡＵは、単数または複数の第１のセンスアンプＳ／Ａ１と、単数または複数のライトドライバＷ／Ｄとを備えている。１つのメモリセルマクロＭＣＭ内の複数の第１のセンスアンプＳ／Ａ１は、それぞれ異なる読出しグローバルデータバスＲＧＤＢに接続されている。１つのメモリセルマクロＭＣＭ内の複数のライトドライバＷ／Ｄは、それぞれ異なる書込みグローバルデータバスＷＧＤＢに接続されている。つまり、読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢは、それぞれ第１のセンスアンプＳ／Ａ１およびライトドライバＷ／Ｄに対して１対１に対応して設けられている。従って、読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢは、それぞれ第１のセンスアンプＳ／Ａ１およびライトドライバＷ／Ｄに対応する複数のビット線ＢＬに対応して設けられていることになる。
読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢは、カラム方向に延伸している。メインワード線ＭＷＬは、カラム方向に対して直交するロウ方向に延伸している。
読出しグローバルデータバスＲＧＤＢは、カラムデコーダＣＤを介して第２のセンスアンプＳ／Ａ２に接続されている。書込みグローバルデータバスＷＧＤＢは、カラムデコーダＣＤを介してライトバッファＷＢに接続されている。カラムデコーダＣＤは、カラムアドレスに従ってビット線ＢＬを選択するように構成されている。このとき、カラムデコーダＣＤは、１つの第１のセンスアンプＳ／Ａ１に対して１本のビット線ＢＬを選択して駆動する。
第２のセンスアンプＳ／Ａ２およびライトバッファＷＢは、入出力ゲート回路ＩＯＧを介してリード・ライトデータ線ＲＷＤに接続される。第２のセンスアンプＳ／Ａ２は、対応する読出しグローバルデータバスＲＧＤＢから得たデータを増幅し、リード・ライトデータ線ＲＷＤを介してその読出しデータを外部へ送信する。ライトバッファＷＢは、リード・ライトデータ線ＲＷＤから得た書込みデータを増幅し、書込みグローバルデータバスＷＧＤＢを介してその書込みデータをライトドライバＷＤへ送信する。
リード・ライトデータ線ＲＷＤは、第２のセンスアンプＳ／Ａ２およびライトバッファＷＢのペア数と同数設けられており、１つのメモリセルマクロＭＣＭから第２のセンスアンプＳ／Ａ２へ同時に読み出されたデータを並行してメモリチップの外部へ読み出すことができる。また、リード・ライトデータ線ＲＷＤは、１つのメモリセルマクロＭＣＭに同時に書き込むデータを並行してメモリチップの外部からライトバッファＷＢへ取り込むことができる。例えば、１つのマクロブロックＭＢＡ内に第２のセンスアンプＳ／Ａ２およびライトバッファＷＢのペアが６４個ある場合、リード・ライトデータ線ＲＷＤは各ペアに対応するように６４本設けられる。これにより、メモリは、６４ビットデータを同時に読み出し、あるいは、書き込むことができる。
メインワード線ＭＷＬは、ロウコントローラＲＣに接続されており、ロウコントローラＲＣは、メインロウデコーダＭＲＤに接続されている。メインロウデコーダＭＲＤは、ロウアドレスをデコードする。ロウコントローラＲＣは、ロウアドレスに従ってマクロブロックＭＢ内の複数のメモリセルマクロＭＣＭのそれぞれにおいてメインワード線ＭＷＬを１本ずつ選択する。メインワード線ＭＷＬを選択すると、そのメインワード線ＭＷＬに対応するローカルワード線ＬＷＬが各セルアレイユニットＣＡＵにおいて１本ずつ選択される。これにより、該メモリセルマクロＭＣＭにおいて、各第１のセンスアンプＳ／Ａ１が、カラムアドレスによって選択されたビット線ＢＬとロウアドレスによって選択されたメインワード線ＭＷＬ（またはローカルワード線ＬＷＬ）との交点に対応するメモリセルＭＣ（以下、選択メモリセルＭＣ）のデータを検出することができる。また、該メモリセルマクロＭＣＭにおいて、各ライトドライバＷ／Ｄが、選択メモリセルＭＣへデータを書き込むことができる。
本実施形態では、データ読出しまたはデータ書込み時に、マクロブロックＭＢにおいて各メモリセルマクロＭＣＭごとにメインワード線ＭＷＬが１本ずつ連続的に駆動される。これにより、データ読出し時に、マクロブロックＭＢにおける複数のメモリセルマクロＭＣＭが連続して読出しグローバルデータバスＲＧＤＢにデータを伝達する。あるいは、データ書込み時に、マクロブロックＭＢにおける複数のメモリセルマクロＭＣＭが連続して書込みグローバルデータバスＷＧＤＢからデータを取り込む。換言すると、本実施形態は、マクロブロックＭＢ内の各メモリセルマクロＭＣＭ間でインターリーブ動作を行うことによって、バーストリード動作およびバーストライト動作を実現することができる。
図２は、単一のメモリセルＭＣの構成および動作を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）１０と、セルトランジスタ２０とを含む。ＭＴＪ素子１０およびセルトランジスタ２０は、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタ２０がビット線ＢＬ側に配置され、ＭＴＪ素子１０がソース線側に配置されている。セルトランジスタ２０のゲートは、ワード線ＷＬ（メインワード線ＭＷＬまたはローカルワード線ＬＷＬ）に接続されている。
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Ｐおよび記録層Ｆは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
書込み時に矢印Ａ１の向きに電界を印加すると、固定層Ｐの磁化の向きに対して記録層Ｆのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電界を印加すると、固定層Ｐと記録層Ｆとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電界の印加方向によって異なるデータを書き込むことができる。
図３は、読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢとメモリセルマクロＭＣＭとの間の接続関係を示す図である。図３では、一例として、メモリセルマクロＭＣＭのそれぞれにおいて２つのメモリセルアレイＭＣＡを示している。図３では、第１のセンスアンプＳ／Ａ１とライトドライバＷ／Ｄのペア、および、読出しグローバルデータバスＲＧＤＢと書込みグローバルデータバスＷＧＤＢのペアは、１つずつ図示されている。しかし、実際には、これらのペアは複数設けられている。
メモリセルマクロＭＣＭ内においてメモリセルアレイＭＣＡ間にローカルロウデコーダＬＲＤが設けられている。ローカルロウデコーダＬＲＤは、ローカルワード線ＬＷＬを駆動するためのバッファとして機能する。従って、実際には、ロウコントローラＲＣは、メインワード線ＭＷＬおよびローカルロウデコーダＬＲＤを介してワード線ＷＬを駆動する。尚、図３では、メインワード線ＭＷＬは省略されている。
同一のマクロブロックＭＢ内の複数のメモリセルマクロＭＣＭは、読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢを共有している。
一方、メモリセルマクロＭＣＭ内の複数の第１のセンスアンプＳ／Ａ１は、それぞれ複数の読出しラッチ部ＲＬＣＨを介して異なる読出しグローバルデータバスＲＧＤＢに接続されている。読出しラッチ部ＲＬＣＨは、第１のセンスアンプＳ／Ａ１に対応して設けられており、第１のセンスアンプＳ／Ａ１と読出しグローバルデータバスＲＧＤＢとの間に接続されている。読出しラッチ部ＲＬＣＨは、第１のセンスアンプＳ／Ａ１によって検出されたデータをラッチするように構成されている。読出しラッチ部ＲＬＣＨは、ラッチされたデータを、出力イネーブル信号ＳＯＥ＿Ｃｉ（ｉは整数）によって決定されるタイミングで出力するゲーテッドインバータＩｎ１を含む。
メモリセルマクロＭＣＭ内の複数のライトドライバＷ／Ｄは、それぞれ複数の書込みラッチ部ＷＬＣＨを介して異なる書込みグローバルデータバスＷＧＤＢに接続されている。書込みラッチ部ＷＬＣＨは、ライトドライバＷ／Ｄに対応して設けられており、ライトドライバＷ／Ｄと書込みグローバルデータバスＷＧＤＢとの間に接続されている。書込みラッチ部ＷＬＣＨは、入力イネーブル信号ＷＩＥ＿Ｃｉによって決定されるタイミングで書込みグローバルデータバスＷＧＤＢから書込みデータを受け取るゲーテッドインバータＩｎ２を含む。これにより、書込みラッチ部ＷＬＣＨは、ライトドライバＷ／Ｄに送るためのデータをラッチするように構成されている。
第１のセンスアンプＳ／Ａ１およびライトドライバＷ／Ｄは、カラム選択線ＣＳＬによって選択されたビット線ＢＬに接続される。尚、図３では、一方のメモリセルアレイＭＣＡが第１のセンスアンプＳ／Ａ１に接続され、他方のメモリセルアレイＭＣＡがライトドライバＷ／Ｄに接続されているように見える。しかし、各メモリセルアレイＭＣＡは、それぞれカラム選択線ＣＳＬを介して第１のセンスアンプＳ／Ａ１およびライトドライバＷ／Ｄの両方に接続され得る。カラム選択線ＣＳＬの電圧は、カラムデコーダＣＤによって制御される。
本実施形態では、データ読出し時に出力イネーブル信号ＳＯＥ＿Ｃ１〜ＳＯＥ＿Ｃ４を異なるタイミングで順番に連続して活性化し、各メモリセルマクロＭＣＭの読出しラッチ部ＲＬＣＨから読出しグローバルデータバスＲＧＤＢへ連続的にデータを出力する。このとき、１つのメモリセルマクロＭＣＭ内の複数の読出しラッチ部ＲＬＣＨは、それぞれに接続された複数の読出しグローバルデータバスＲＧＤＢに同時にデータを伝送してよい。即ち、１つのメモリセルマクロＭＣＭにおいて１本のメインワード線ＭＷＬが選択され、選択された該メインワード線ＭＷＬに接続された複数のメモリセルＭＣからのデータは第１のセンスアンプＳ／Ａ１に同時に読み出される。これにより、マクロブロックＭＢ内の全ての読出しグローバルデータバスＲＧＤＢを無駄なく用いてデータを伝送することができる。一方、１つのマクロブロックＭＢにおける異なるメモリセルマクロＭＣＭ内の読出しラッチ部ＲＬＣＨは、互いに異なるタイミングでデータを読出しグローバルデータバスＲＧＤＢへ伝達する。これにより、複数のデータが読出しグローバルデータバスＲＧＤＢでコリジョンすることなく連続的に伝送され得る。
また、データ書込み時に入力イネーブル信号ＷＩＥ＿Ｃ１〜ＷＩＥ＿Ｃ４を異なるタイミングで順番に連続して活性化し、書込みグローバルデータバスＷＧＤＢからのデータを各メモリセルマクロＭＣＭの読出しラッチ部書込みＷＬＣＨへ連続的に取り込む。このとき、１つのメモリセルマクロＭＣＭ内の複数の書込みラッチ部ＷＬＣＨは、それぞれに接続された複数の書込みグローバルデータバスＷＧＤＢから同時にデータを取り込んでよい。
これにより、マクロブロックＭＢ内の全ての書込みグローバルデータバスＷＧＤＢを無駄なく用いてデータを伝送することができる。一方、１つのマクロブロックＭＢにおける異なるメモリセルマクロＭＣＭの書込みラッチ部ＷＬＣＨは、互いに異なるタイミングでデータを書込みグローバルデータバスＷＧＤＢから受け取る。これにより、複数のデータが書込みグローバルデータバスＷＧＤＢでコリジョンすることなく連続的に書込みラッチ部ＷＬＣＨへ伝送され得る。
図４は、本実施形態によるメモリの読出し動作を示すタイミング図である。ここでは、例えば、各マクロブロックＭＢが４つのメモリセルマクロＭＣＭを含むものと仮定する。また、各メモリセルマクロＭＣＭが８つのセルアレイユニットＣＡＵを含み、各セルアレイユニットＣＡＵが８つの第１のセンスアンプＳ／Ａ１とライトドライバＷ／Ｄを含むものと仮定する。
従って、４つのリードコマンドＲによって各メモリセルマクロＭＣＭが互いに異なるタイミングで連続的に活性化される。そして、１つのリードコマンドＲによって活性化されるメモリセルマクロＭＣＭは、６４ビットデータ（８個のＣＡＵ×８個のＳ／Ａ１）をリード・ライトデータ線ＲＷＤへ出力する。
以下、より詳細に読出し動作を説明する。
クロックＣＫ＿ｔに従って、アドレス（カラムアドレスＣＡ、ロウアドレス等）および各種コマンドＣｍｄ（アクティブコマンドＡ、リードコマンドＲｉ等）がメモリへ送信される。尚、ロウアドレスによって、１つのメモリセルマクロＭＣＭにおいて１本のメインワード線ＭＷＬが選択され、選択メインワード線ＭＷＬに接続された各セルアレイユニットＣＡＵ内のローカルワード線ＬＷＬも選択される。また、カラムアドレスによって、メモリセルマクロＭＣＭ内の第１のセンスアンプＳ／Ａ１のそれぞれに接続されるビット線ＢＬが選択される。メモリセルマクロＭＣＭ内の複数の第１のセンスアンプＳ／Ａ１は、選択ビット線ＢＬおよび選択ローカルワード線ＬＷＬに接続された選択メモリセルＭＣからデータを同時に読み出す。
ｔ０において、メモリがアクティブコマンドＡを受け取ると、ロウアドレスが選択される。その後、メモリがリードコマンドＲ１〜Ｒ４を受け取ると、カラムアドレスが選択される。
ワードイネーブル信号ｂＭＷＬがロウレベルに活性化されると、ロウアドレスに従ってワード線ＷＬ＿Ｃ１〜ＷＬ＿Ｃ４の駆動が可能になる。カラム選択線ＣＳＬがハイレベルに活性化されると、図３を参照して説明したように、カラムアドレスによって選択されたビット線ＢＬが第１のセンスアンプＳ／Ａ１に接続される。
例えば、メモリは、アクティブコマンドＡを受けた後、リードコマンドＲ１〜Ｒ４を異なるタイミングで連続的に受ける。そして、カラム選択線ＣＳＬの活性化後、カラムデコーダＣＤは、リードコマンドＲ１によるカラムアドレスに従ってビット線ＢＬ＿Ｃ１を選択的に活性化する（ｔ１）。カラムデコーダＣＤは、リードコマンドＲ２によるカラムアドレスに従ってビット線ＢＬ＿Ｃ２を選択的に活性化する（ｔ２）。カラムデコーダＣＤは、リードコマンドＲ３によるカラムアドレスに従ってビット線ＢＬ＿Ｃ３を選択的に活性化する（ｔ３）。カラムデコーダＣＤは、リードコマンドＲ４によるカラムアドレスに従ってビット線ＢＬ＿Ｃ４を選択的に活性化する（ｔ４）。
また、ワードイネーブル信号ｂＭＷＬの活性化後、ロウコントローラＲＣおよびロウデコーダＲＤは、ロウアドレスに従ってローカルワード線ＬＷＬ＿Ｃ１〜ＬＷＬ＿Ｃ４を異なるタイミングで活性化させる。例えば、ビット線ＢＬ＿Ｃ１の活性化後、ローカルワード線ＬＷＬ＿Ｃ１を活性化すること（ｔ１１）によって、ビット線ＢＬ＿Ｃ１およびローカルワード線ＬＷＬ＿Ｃ１に接続された選択メモリセルＭＣのデータが、ビット線ＢＬ＿Ｃ１に接続された第１のセンスアンプＳ／Ａ１で検出される。同様に、ビット線ＢＬ＿Ｃ２の活性化後、ローカルワード線ＬＷＬ＿Ｃ２を活性化すること（ｔ２１）によって、ビット線ＢＬ＿Ｃ２およびローカルワード線ＬＷＬ＿Ｃ２に接続された選択メモリセルＭＣのデータが、ビット線ＢＬ＿Ｃ２に接続された第１のセンスアンプＳ／Ａ１で検出される。ビット線ＢＬ＿Ｃ３の活性化後、ローカルワード線ＬＷＬ＿Ｃ３を活性化すること（ｔ３１）によって、ビット線ＢＬ＿Ｃ３およびローカルワード線ＬＷＬ＿Ｃ３に接続された選択メモリセルＭＣのデータが、ビット線ＢＬ＿Ｃ３に接続された第１のセンスアンプＳ／Ａ１で検出される。ビット線ＢＬ＿Ｃ４の活性化後、ローカルワード線ＬＷＬ＿Ｃ４を活性化すること（ｔ４１）によって、ビット線ＢＬ＿Ｃ４およびローカルワード線ＬＷＬ＿Ｃ４に接続された選択メモリセルＭＣのデータが、ビット線ＢＬ＿Ｃ４に接続された第１のセンスアンプＳ／Ａ１で検出される。
第１のセンスアンプＳ／Ａ１に検出されたデータは、各第１のセンスアンプＳ／Ａ１に対応する読出しラッチ部ＲＬＣＨにおいてラッチされる（プリフェッチ）。
そして、時点ｔ１２において、出力イネーブル信号ＳＯＥ＿Ｃ１が活性化される。これにより、図３に示すメモリセルマクロＭＣＭ１内の読出しラッチ部ＲＬＣＨが読出しグローバルデータバスＲＧＤＢへデータを送る。同様に、時点ｔ２２において、出力イネーブル信号ＳＯＥ＿Ｃ２が活性化される。これにより、メモリセルマクロＭＣＭ２内の読出しラッチ部ＲＬＣＨが読出しグローバルデータバスＲＧＤＢへデータを送る。時点ｔ３２において、出力イネーブル信号ＳＯＥ＿Ｃ３が活性化される。これにより、メモリセルマクロＭＣＭ３内の読出しラッチ部ＲＬＣＨが読出しグローバルデータバスＲＧＤＢへデータを送る。時点ｔ４２において、出力イネーブル信号ＳＯＥ＿Ｃ４が活性化される。これにより、メモリセルマクロＭＣＭ４内の読出しラッチ部ＲＬＣＨが読出しグローバルデータバスＲＧＤＢへデータを送る。
これらの読出しデータは、第２のセンスアンプＳ／Ａ２によって増幅され、入出力ゲート回路ＩＯＧを介してリード・ライトデータ線ＲＷＤへ送られる。リード・ライトデータ線ＲＷＤは、ＤＱバッファ（図示せず）を介してメモリチップの外部へデータを出力する。
ここで、ｔ５〜ｔ６において、メモリセルマクロＭＣＭ１の６４ビットデータが出力される。それに続いて、ｔ６〜ｔ７において、メモリセルマクロＭＣＭ２の６４ビットデータが出力される。それに続いて、ｔ７〜ｔ８において、メモリセルマクロＭＣＭ３の６４ビットデータが出力される。それに続いて、ｔ８〜ｔ９において、メモリセルマクロＭＣＭ４の６４ビットデータが出力される。このように、マクロブロックＭＢ内の複数のメモリセルマクロＭＣＭのデータが連続的に読み出され得る。
出力イネーブル信号ＳＯＥ＿Ｃ１〜ＳＯＥ＿Ｃ４の活性化のタイミングｔ１２、ｔ２２、ｔ３２、ｔ４２は、複数のメモリセルマクロＭＣＭ間の読出しデータが連続して出力されるように設定される。
その後、プリチャージコマンドＰによってビット線ＢＬの電圧がリセットされる。
以上のように、本実施形態では、データ読出し時に、マクロブロックＭＢ内の複数のメモリセルマクロＭＣＭ１〜ＭＣＭ４は、それぞれ読出しラッチ部ＲＬＣＨにプリフェッチされたデータを異なるタイミングで連続して読出しグローバルデータバスＲＧＤＢへ伝達する。その結果、本実施形態によるＭＲＡＭは、第１のセンスアンプＳ／Ａ１および第２のセンスアンプＳ／Ａ２が複数のビット線ＢＬに対応して設けられているものの、ＤＲＡＭと同様にバーストリード動作をすることができる。
図５は、本実施形態によるメモリの書込み動作を示すタイミング図である。
ｔ０において、メモリがアクティブコマンドＡを受け取ると、ロウアドレスが選択される。その後、メモリがライトコマンドＷ１〜Ｗ４を受け取ると、カラムアドレスが選択される。尚、ロウアドレスによって、１つのメモリセルマクロＭＣＭにおいて１本のメインワード線ＭＷＬが選択され、選択メインワード線ＭＷＬに接続された各セルアレイユニットＣＡＵ内のローカルワード線ＬＷＬも選択される。カラムアドレスによって、メモリセルマクロＭＣＭ内の各第１のセンスアンプＳ／Ａ１に接続されるビット線ＢＬが選択される。メモリセルマクロＭＣＭ内の複数の第１のセンスアンプＳ／Ａ１は、選択ビット線ＢＬおよび選択ローカルワード線ＬＷＬに接続された選択メモリセルＭＣにデータを同時に書き込む。
ワードイネーブル信号ｂＭＷＬがロウレベルに活性化されると、ロウアドレスに従ってローカルワード線ＬＷＬ＿Ｃ１〜ＬＷＬ＿Ｃ４の駆動が可能になる。カラム選択線ＣＳＬがハイレベルに活性化されると、図３を参照して説明したように、カラムアドレスによって選択されたビット線ＢＬが第１のセンスアンプＳ／Ａ１に接続される。
例えば、メモリは、アクティブコマンドＡを受けた後、ライトコマンドＷ１〜Ｗ４を異なるタイミングで連続的に受ける。ライトコマンドＷ１を受け取ると、メモリは、ＤＱバッファからリード・ライトデータ線ＲＷＤを介して書込みデータを受け取る（ｔ１〜ｔ２）。書込みデータは、入出力ゲート回路ＩＯＧを介してライトバッファＷＢに伝達されて増幅される。増幅後、書込みデータは、書込みグローバルデータバスＷＧＤＢへ伝達される。
そして、ライトコマンドＷ１を受けた後、時点ｔ４において、入力イネーブル信号ＷＩＥ＿Ｃ１が活性化され、図３に示すメモリセルマクロＭＣＭ１内の書込みラッチ部ＷＬＣＨが書込みグローバルデータバスＷＧＤＢからのデータをラッチする（プリフェッチ）。
同様に、ライトコマンドＷ２を受け取ると、メモリは、ＤＱバッファからリード・ライトデータ線ＲＷＤを介して書込みデータを受け取る（ｔ２〜ｔ３）。書込みデータは、書込みグローバルデータバスＷＧＤＢへ伝達される。
そして、ライトコマンドＷ２を受けた後、時点ｔ５において、入力イネーブル信号ＷＩＥ＿Ｃ２が活性化され、メモリセルマクロＭＣＭ２内の書込みラッチ部ＷＬＣＨが書込みグローバルデータバスＷＧＤＢからのデータをラッチする。
ライトコマンドＷ３を受け取ると、メモリは、ＤＱバッファからリード・ライトデータ線ＲＷＤを介して書込みデータを受け取る（ｔ３〜ｔ４）。書込みデータは、書込みグローバルデータバスＷＧＤＢへ伝達される。
そして、ライトコマンドＷ３を受けた後、時点ｔ６において、入力イネーブル信号ＷＩＥ＿Ｃ３が活性化され、メモリセルマクロＭＣＭ３内の書込みラッチ部ＷＬＣＨが書込みグローバルデータバスＷＧＤＢからのデータをラッチする。
ライトコマンドＷ４を受け取ると、メモリは、ＤＱバッファからリード・ライトデータ線ＲＷＤを介して書込みデータを受け取る（ｔ４〜ｔ５）。書込みデータは、書込みグローバルデータバスＷＧＤＢへ伝達される。
そして、ライトコマンドＷ４を受けた後、時点ｔ７において、入力イネーブル信号ＷＩＥ＿Ｃ４が活性化され、メモリセルマクロＭＣＭ４内の書込みラッチ部ＷＬＣＨが書込みグローバルデータバスＷＧＤＢからのデータをラッチする。
次に、ロウコントローラＲＣおよびロウデコーダＲＤは、ロウアドレスに従ってローカルワード線ＬＷＬ＿Ｃ１〜ＬＷＬ＿Ｃ４を異なるタイミングで活性化させる。このとき、各書込みラッチ部ＷＬＣＨに対応する第１のセンスアンプＳ／Ａ１が、カラムアドレスに従って選択されたビット線ＢＬ＿Ｃｉを介して選択メモリセルＭＣへデータを書き込む。
例えば、ｔ６において、ローカルワード線ＬＷＬ＿Ｃ１が活性化されると、メモリセルマクロＭＣＭ１内の第１のセンスアンプＳ／Ａ１は、それに対応する書込みラッチ部ＷＬＣＨにラッチされたデータを、ビット線ＢＬ＿Ｃ１を介して選択メモリセルＭＣへデータを書き込む。このとき、メモリセルマクロＭＣＭ１内の全ての第１のセンスアンプＳ／Ａ１がそれぞれに対応する書込みラッチ部ＷＬＣＨにラッチされたデータを同時に選択メモリセルＭＣに書き込む。
同様に、ｔ７において、ローカルワード線ＬＷＬ＿Ｃ２が活性化されると、メモリセルマクロＭＣＭ２内の第１のセンスアンプＳ／Ａ１は、それに対応する書込みラッチ部ＷＬＣＨにラッチされたデータを、ビット線ＢＬ＿Ｃ２を介して選択メモリセルＭＣへデータを書き込む。このとき、メモリセルマクロＭＣＭ２内の全ての第１のセンスアンプＳ／Ａ１がそれぞれに対応する書込みラッチ部ＷＬＣＨにラッチされたデータを同時に選択メモリセルＭＣに書き込む。
ｔ８において、ローカルワード線ＬＷＬ＿Ｃ３が活性化されると、メモリセルマクロＭＣＭ３内の第１のセンスアンプＳ／Ａ１は、それに対応する書込みラッチ部ＷＬＣＨにラッチされたデータを、ビット線ＢＬ＿Ｃ３を介して選択メモリセルＭＣへデータを書き込む。このとき、メモリセルマクロＭＣＭ３内の全ての第１のセンスアンプＳ／Ａ１がそれぞれに対応する書込みラッチ部ＷＬＣＨにラッチされたデータを同時に選択メモリセルＭＣに書き込む。
ｔ９において、ローカルワード線ＬＷＬ＿Ｃ４が活性化されると、メモリセルマクロＭＣＭ４内の第１のセンスアンプＳ／Ａ１は、それに対応する書込みラッチ部ＷＬＣＨにラッチされたデータを、ビット線ＢＬ＿Ｃ４を介して選択メモリセルＭＣへデータを書き込む。このとき、メモリセルマクロＭＣＭ４内の全ての第１のセンスアンプＳ／Ａ１がそれぞれに対応する書込みラッチ部ＷＬＣＨにラッチされたデータを同時に選択メモリセルＭＣに書き込む。
ここで、ｔ１〜ｔ２において、メモリセルマクロＭＣＭ１に書き込まれる６４ビットデータが入力される。それに続いて、ｔ２〜ｔ３において、メモリセルマクロＭＣＭ２に書き込まれる６４ビットデータが入力される。それに続いて、ｔ３〜ｔ４において、メモリセルマクロＭＣＭ３に書き込まれる６４ビットデータが入力される。それに続いて、ｔ４〜ｔ５において、メモリセルマクロＭＣＭ４に書き込まれる６４ビットデータが入力される。このように、マクロブロックＭＢ内の複数のメモリセルマクロＭＣＭへ書き込まれるデータが連続的に取り込まれ得る。
入力イネーブル信号ＷＩＥ＿Ｃ１〜ＷＩＥ＿Ｃ４の活性化のタイミングｔ４〜ｔ７は、複数のメモリセルマクロＭＣＭ間へ書込みデータが連続して取り込まれるように設定される。
以上のように、本実施形態では、データ書込み時にマクロブロックＭＢ内の複数のメモリセルマクロＭＣＭ１〜ＭＣＭ４は、それぞれ書込みグローバルデータバスＷＧＤＢから書込みデータを異なるタイミングで連続して取り込み、書込みラッチ部ＷＬＣＨにそのデータをプリフェッチすることができる。その結果、本実施形態によるＭＲＡＭは、第１のセンスアンプＳ／Ａ１および第２のセンスアンプＳ／Ａ２が複数のビット線ＢＬに対応して設けられているものの、ＤＲＡＭと同様にバーストライト動作をすることができる。
このように、複数のメモリセルマクロＭＣＭｉにわたってバーストリード動作およびバーストライト動作を実行することができるので、本実施形態は、書込みまたは読出し可能なページサイズを実質的に大きくすることができる。これにより、動作速度が向上する。
通常、ＤＲＡＭは、揮発性メモリであり、かつ、ビット線とセンスアンプとが１対１に対応している。このため、ＤＲＡＭでは、一度の読出し動作で、全カラムのデータが読み出される。さらに、その後、データをメモリセルへ書き戻す必要がある。しかし、本実施形態によるＭＲＡＭは、不揮発性メモリであり、かつ、第１のセンスアンプＳ／Ａ１は、カラム選択線ＣＳＬを介してそれぞれ複数のビット線ＢＬに対して設けられている。従って、本実施形態によるメモリは、アクセスで要求されるデータのみを読み出すことができ、書き戻しの必要がない。その結果、不要なデータの読出しを防ぐことができる。
さらに、本実施形態では、データ読出し動作およびデータ書込み動作においてグローバルデータバスＲＧＤＢ、ＷＧＤＢが別々に設けられている。このため、本実施形態は、読出しラッチ部ＲＬＣＨからデータを読み出す動作および書込みラッチ部ＷＬＣＨへデータを伝送する動作を同時並行に実行することができる。従って、読出し動作および書込み動作の両方を連続的に実行するときに動作を高速化することができる。
（第１の実施形態の変形例１）
図６は、第１の実施形態の変形例１による半導体記憶装置をブロック図である。本変形例では、読出しグローバルデータバスＲＧＤＢ、書込みグローバルデータバスＷＧＤＢの延伸方向とメインワード線ＭＷＬの延伸方向との関係が、第１の実施形態におけるそれらの関係と逆になっている点で異なる。便宜上、図１に示すロウ方向およびカラム方向をそのまま使用すると、本変形例では、読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢはロウ方向に延伸しており、メインワード線ＭＷＬはカラム方向に延伸している。
これに伴い、ロウコントローラＲＣ、入出力ゲート回路ＩＯＧ、第２のセンスアンプＳ／Ａ２、ライトバッファＷＢの配置が図１に示すそれらの配置と異なる。
セルアレイユニットＣＡＵの配置は、第１の実施形態のそれと同じである。
本変形例では、メインワード線ＭＷＬがカラム方向に延伸しているので、メモリセルマクロＭＣＭは、カラム方向に配列された複数のセルアレイユニットＣＡＵによって構成される。即ち、メインワード線ＭＷＬを共有し、メモリセルマクロＭＣＭを構成する複数のセルアレイユニットＣＡＵは、カラム方向に配列されている。
本変形例の読出し動作および書込み動作は、第１の実施形態のそれらと同様である。従って、本変形例も、データ読出しまたはデータ書込み時に、マクロブロックＭＢにおいて各メモリセルマクロＭＣＭごとにメインワード線ＭＷＬが１本ずつ連続的に駆動される。これにより、データ読出し時に、マクロブロックＭＢにおける複数のメモリセルマクロＭＣＭが連続して読出しグローバルデータバスＲＧＤＢにデータを伝達する。あるいは、データ書込み時に、マクロブロックＭＢにおける複数のメモリセルマクロＭＣＭが連続して書込みグローバルデータバスＷＧＤＢからデータを取り込む。これにより、バーストリード動作およびバーストライト動作を実現することができる。
このように、本変形例は、データを同時に読み出しあるいはデータを同時に書き込む単位としてのメモリセルマクロＭＣＭの設定が第１の実施形態のそれと異なるが、第１の実施形態と同様の効果を得ることができる。
（第２の実施形態）
図７は、第２の実施形態に従ったＭＲＡＭの構成を示す概略図である。第２の実施形態では、読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢは同一の配線（グローバルデータバスＧＤＢ）として構成されている。よって、第２のセンスアンプＳ／Ａ２およびライトバッファＷＢの各ペアは、１本のグローバルデータバスＧＤＢを共有する。
この場合、データ読出し動作およびデータ書込み動作は同時に実行することができない。しかし、データ読出し動作およびデータ書込み動作を異なるタイミングで実行する場合には、第２の実施形態のように読出しおよび書込みのグローバルデータバスを共有化しても差し支えない。
例えば、読出しラッチ部ＲＬＣＨおよび書込みラッチ部ＷＬＣＨは、ゲーテッドインバータＩｎ１，Ｉｎ２を含むので、所望のタイミングでデータをグローバルデータバスＧＤＢへ伝送し、あるいは、グローバルデータバスＧＤＢからデータを取り込むことができる。これにより、読出しデータおよび書込みデータをグローバルデータバスＧＤＢに重複すること無く伝送することができる。従って、データを読出しおよび書込みのグローバルデータバスを共有化しても差し支えない。
第２の実施形態では、データ読出し動作およびデータ書込み動作においてグローバルデータバスＧＤＢが共有されているので、ＭＲＡＭの設計上、配線のレイアウトが容易になる。
（第３の実施形態）
図８は、第３の実施形態に従ったＭＲＡＭの構成を示す概略図である。第３の実施形態では、ＥＣＣ回路を搭載しており、データ読出し時にエラーを訂正するように構成されている。
より詳細には、第３の実施形態では、第２のセンスアンプＳ／Ａ２とリード・ライトデータ線ＲＷＤとの間にＥＣＣデコーダＥＣＣＤＥＣおよびページバッファＰＢが接続されている。ライトバッファＷＢとリード・ライトデータ線ＲＷＤとの間にＥＣＣエンコーダＥＣＣＥＮＣおよびページバッファＰＢが接続されている。ページバッファＰＢは、ＥＣＣデコーダＥＣＣＤＥＣおよびＥＣＣエンコーダＥＣＣＥＮＣに共有されている。第３の実施形態のマクロブロックＭＢの内部構成は、第１の実施形態のマクロブロックＭＢのそれと同様でよい。
ＥＣＣデコーダＥＣＣＤＥＣおよびＥＣＣエンコーダＥＣＣＥＮＣを搭載する場合、ライトマスクに対応するためにデータ書込み時にデータ読出し動作を実行する必要がある。
図９は、第３の実施形態によるＭＲＡＭのデータ書込み動作を示すタイミング図である。尚、ｔ０において、メモリがアクティブコマンドＡを受け取ると、ロウアドレスが選択される。その後、メモリがライトコマンドＷ１〜Ｗ４を受け取ると、カラムアドレスが選択される。そして、書込みデータがリード・ライトデータ線ＲＷＤを介して入力される。外部から受け取るこれらのコマンドおよび書込みデータ入力のタイミングは、第１の実施形態における書込み動作（図５）と同様である。
第３の実施形態では、ロウアドレスおよびカラムアドレスが選択されると、第１のセンスアンプＳ／Ａ１が、各メモリセルマクロＭＣＭ１〜ＭＣＭ４において書込み対象のメインワード線ＷＬに接続された全カラムのメモリセルＭＣからデータを一旦読み出す。ＥＣＣデコーダＥＣＣＤＥＣは、メモリセルマクロＭＣＭ１から読み出されたデータのエラーを訂正する。エラー訂正後のデータは、ページバッファＰＢに一時的に格納される（ｔ３〜ｔ４）。
一方、ページバッファＰＢは、リード・ライトデータ線ＲＷＤから書込みデータを取り込む（ｔ３〜ｔ４）。書込みデータは、全カラムに対応するデータとは限らず、一部のカラムに対応するデータである場合がある。
ページバッファＰＢは、読出しデータの少なくとも一部を書込みデータで上書きする。
このとき書込みデータに対応するカラムのデータのみが上書きされ、その他のカラムのデータは変更されない。ＥＣＣエンコーダＥＣＣＥＮＣが上書きされたデータのパリティを計算し（ｔ４〜ｔ５）、その後、ページバッファＰＢ内のデータは、書込みグローバルデータバスＷＧＤＢを介してメモリセルマクロＭＣＭ１へ伝送される（ｔ５〜ｔ６）。そして、ライトドライバＷＤが、書込み対象のメインワード線ＷＬに接続された全カラムのメモリセルＭＣへデータを書き込む（ｔ６以降）。
これらの読出し動作および上書き動作は、各メモリセルマクロＭＣＭ１〜ＭＣＭ４において実行される。メモリセルマクロＭＣＭ１のデータが書込みデータで上書きされた直後、メモリセルマクロＭＣＭ２のデータが読み出される。同様に、メモリセルマクロＭＣＭ２のデータが書込みデータで上書きされた直後、メモリセルマクロＭＣＭ３のデータが読み出される。メモリセルマクロＭＣＭ３のデータが書込みデータで上書きされた直後、メモリセルマクロＭＣＭ４のデータが読み出される。これにより、メモリセルマクロＭＣＭ１〜ＭＣＭ４のデータは連続してページバッファＰＢへ読み出される。さらに、メモリセルマクロＭＣＭ１〜ＭＣＭ４のデータは、それぞれに対応する書込みデータによって連続して更新され、そして、連続して書き戻される。
読出し動作と書込み動作とが同一期間に重複する場合がある。例えば、ｔ５〜ｔ６において、メモリセルマクロＭＣＭ１にデータが書き込まれ、メモリセルマクロＭＣＭ３からデータが読み出されている。しかし、第３の実施形態では、読出しグローバルデータバスＲＧＤＢおよび書込みグローバルデータバスＷＧＤＢは、個々分離されているので、読出しデータと書込みデータとがグローバルデータバス上でコリジョンすることはない。
以上のように、本実施形態は、ＥＣＣ回路を有していても、読出し動作および書込み動作を並行して実行することができる。このため、本実施形態は、高周波ＤＤＲ（Double Data Rate）動作を実行することができる。
ＭＣＡ・・・メモリセルアレイ、ＣＡＵ・・・セルアレイユニット、ＭＣＭ・・・メモリセルマクロ、ＭＷＬ・・・メインワード線、ＬＷＬ・・・ローカルワード線、ＢＬ・・・ビット線、ＲＧＤＢ・・・読出しグローバルデータバス、ＷＧＤＢ・・・書込みグローバルデータバス、Ｓ／Ａ１・・・第１のセンスアンプ、Ｓ／Ａ２・・・第２のセンスアンプ、Ｗ／Ｄ・・・ライトドライバ、ＷＢ・・・書込みバッファ、ＲＣ・・・ロウコントローラ、ＭＲＤ・・・メインロウデコーダ、ＬＲＤ・・・ローカルロウデコーダ、ＣＤ・・・カラムデコーダ、ＩＯＧ・・・入出力ゲート回路、ＲＷＤ・・・リード・ライトデータ線、ＲＬＣＨ・・・読出しラッチ部、ＷＬＣＨ・・・書込みラッチ部、ＥＣＣＤＥＣ・・・ＥＣＣデコーダ、ＥＣＣＥＮＣ・・・ＥＣＣエンコーダ、ＰＢ・・・ページバッファ

Claims (6)

  1. 複数のビット線と、
    複数のワード線と、
    前記ビット線と前記ワード線との交点に対応して設けられ、データを記憶可能な磁気トンネル接合素子を含む複数のメモリセルと、
    それぞれが複数の前記ビット線に対応して設けられており、該複数のビット線から選択されたビット線を介して前記メモリセルに格納されたデータを検出する複数のセンスアンプと、
    前記センスアンプに対応して設けられており、該センスアンプによって検出されたデータをラッチする複数の読出しラッチ部と、
    複数の前記読出しラッチ部に接続され、データ読出し時に該複数の読出しラッチ部にラッチされたデータを連続して伝達する読出しグローバルデータバスとを備え、
    複数の前記メモリセルがセルアレイユニットを構成し、
    前記ワード線を共有する複数の前記セルアレイユニットがメモリセルマクロを構成し、
    前記読出しグローバルデータバスを共有する複数の前記メモリセルマクロがマクロブロックを構成し、
    前記メモリセルマクロ内の複数の前記センスアンプおよび複数の前記ラッチ部は、それぞれ異なる前記読出しグローバルデータバスに接続されており、
    データ読出し時に、前記マクロブロックにおける複数の前記メモリセルマクロが連続して前記読出しグローバルデータバスにデータを伝達することを特徴とする半導体記憶装置。
  2. データ読出し時に、前記マクロブロックにおける１つの前記メモリセルマクロ内の複数の前記読出しラッチ部がそれぞれに接続された複数の前記読出しグローバルデータバスに同時にデータを伝達することを特徴とする請求項１に記載の半導体記憶装置。
  3. それぞれが複数の前記ビット線に対応して設けられており、該複数のビット線から選択されたビット線を介して前記メモリセルにデータを書き込む複数のライトドライバと、
    前記ライトドライバに対応して設けられており、前記メモリセルに書き込むデータをラッチする複数の書込みラッチ部と、
    複数の前記書込みラッチ部に接続され、データ書込み時に該複数の書込みラッチ部にデータを連続して伝達する書込みグローバルデータバスとをさらに備えたことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
  4. 前記マクロブロック内の複数の前記メモリセルマクロは、前記書込みグローバルデータバスを共有し、
    前記メモリセルマクロ内の複数の前記ライトドライバおよび複数の前記書込みラッチ部は、それぞれ異なる前記書込みグローバルデータバスに接続されており、
    データ書込み時に、データは、前記書込みクローバデータバスから前記マクロブロックにおける複数の前記メモリセルマクロへ連続して伝達されることを特徴とする請求項３に記載の半導体記憶装置。
  5. 複数のビット線と、
    複数のワード線と、
    前記ビット線と前記ワード線との交点に対応して設けられ、データを記憶可能な磁気トンネル接合素子を含む複数のメモリセルと、
    それぞれが複数の前記ビット線に対応して設けられており、該複数のビット線から選択されたビット線を介して前記メモリセルに格納されたデータを検出する複数のセンスアンプと、
    前記センスアンプに対応して設けられており、該センスアンプによって検出されたデータをラッチする複数の読出しラッチ部と、
    複数の前記読出しラッチ部に接続され、データ読出し時に該複数の読出しラッチ部にラッチされたデータを連続して伝達する読出しグローバルデータバスと、
    それぞれが複数の前記ビット線に対応して設けられており、該複数のビット線から選択されたビット線を介して前記メモリセルにデータを書き込む複数のライトドライバと、
    前記ライトドライバに対応して設けられており、前記メモリセルに書き込むデータをラッチする複数の書込みラッチ部と、
    複数の前記書込みラッチ部に接続され、データ書込み時に該複数の書込みラッチ部にデータを連続して伝達する書込みグローバルデータバスとを備え、
    複数の前記メモリセルがセルアレイユニットを構成し、
    前記ワード線を共有する複数の前記セルアレイユニットがメモリセルマクロを構成し、
    前記読出しグローバルデータバスを共有する複数の前記メモリセルマクロがマクロブロックを構成し、
    前記マクロブロック内の複数の前記メモリセルマクロは、前記書込みグローバルデータバスを共有し、
    前記メモリセルマクロ内の複数の前記ライトドライバおよび複数の前記書込みラッチ部は、それぞれ異なる前記書込みグローバルデータバスに接続されており、
    データ書込み時に、データは、前記書込みグローバルデータバスから前記マクロブロックにおける複数の前記メモリセルマクロへ連続して伝達されることを特徴とする半導体記憶装置。
  6. データ書込み時に、前記マクロブロックにおける１つの前記メモリセルマクロ内の複数の前記書込みラッチ部がそれぞれに接続された前記書込みグローバルデータバスから同時にデータを受け取ることを特徴とする請求項５に記載の半導体記憶装置。
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