[go: up one dir, main page]

JP6103453B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6103453B2
JP6103453B2 JP2015170672A JP2015170672A JP6103453B2 JP 6103453 B2 JP6103453 B2 JP 6103453B2 JP 2015170672 A JP2015170672 A JP 2015170672A JP 2015170672 A JP2015170672 A JP 2015170672A JP 6103453 B2 JP6103453 B2 JP 6103453B2
Authority
JP
Japan
Prior art keywords
gate electrode
layer
insulating layer
semiconductor device
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015170672A
Other languages
English (en)
Other versions
JP2016058726A (ja
Inventor
千秋 工藤
千秋 工藤
空田　晴之
晴之 空田
恒一郎 佐野
恒一郎 佐野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JP2016058726A publication Critical patent/JP2016058726A/ja
Application granted granted Critical
Publication of JP6103453B2 publication Critical patent/JP6103453B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Optics & Photonics (AREA)

Description

本願は、半導体装置およびその製造方法に関する。
ワイドバンドギャップ半導体は、パワーデバイス、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子および整流素子などのパワーデバイスへの応用が注目されている。
ワイドバンドギャップ半導体のなかでも炭化珪素（シリコンカーバイド：ＳｉＣ）は、基板の製造が比較的容易であり、また、良質のゲート絶縁層である酸化珪素（ＳｉＯ2）
層を熱酸化により形成することが可能な半導体材料である。このことから、ＳｉＣを用いたパワーデバイスの開発が盛んに行われている（例えば、特許文献１参照）。
ＳｉＣを用いたパワーデバイスのスイッチング素子として、金属−絶縁体−半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor
、以下「ＭＩＳＦＥＴ」）、金属−半導体電界効果トランジスタ（Metal Semiconductor Field Effect Transistor、以下「ＭＥＳＦＥＴ」）などがある。
ＳｉＣは、Ｓｉよりも高い絶縁破壊電界および熱伝導度を有する。このため、ＳｉＣを用いたＳｉＣパワーデバイスでは、Ｓｉパワーデバイスよりも高耐圧化、低損失化が容易である。Ｓｉパワーデバイスと同一性能を実現させる場合には、Ｓｉパワーデバイスよりもデバイスの面積および厚さを大幅に縮小することが可能となる。
デバイスの面積および厚さの縮小に伴い、基板に対するゲート電極の寄生容量が減少する。また、ＳｉＣはＳｉと比較して高い電子飽和速度を有する。これらの利点を利用することにより、ＳｉＣパワーデバイスは、Ｓｉパワーデバイスよりも大幅に高速なスイッチング動作を実現することができる。
上述の特徴を生かし、高速動作が可能なＳｉＣパワーデバイスを実現するために、特許文献１は、リンを添加した酸化層およびリンの拡散を抑制する絶縁層を含む２層構造のゲート絶縁層を備えたＳｉＣパワーデバイスを開示している。特許文献１によれば、この構造により、炭化珪素半導体層と絶縁層との界面における界面準位が低減され、電子移動度が向上する、とされている。
特開２０１２−１５１４００号公報
従来の半導体装置では、ゲート抵抗の増加を抑制しつつゲート電極とソース電極間の容量、およびゲート電極と配線間の容量を低減することが求められていた。本願の限定的ではない例示的なある実施形態は、ゲート抵抗の増加を抑制しつつゲート電極とソース電極間の容量、およびゲート電極と配線間の容量を低減することが可能な半導体装置を提供する。
本願に開示された一態様に係る半導体装置は、半導体層と、前記半導体層内に位置する第1導電型の不純物領域と、少なくとも一部が前記半導体層上に位置するゲート絶縁層と、前記ゲート絶縁層の前記少なくとも一部と接する第１表面と、前記第１表面と反対側の第２表面とを含み、前記ゲート絶縁層上に位置するゲート電極と、前記ゲート電極を覆う層間絶縁層と、前記不純物領域と接する電極と、前記層間絶縁層上に位置し、前記電極と電気的に接続された配線とを備え、前記ゲート電極と前記電極との間に前記層間絶縁層の一部が位置しており、前記半導体層の表面に垂直な前記ゲート電極の断面において、前記ゲート電極は、前記ゲート電極の前記第２表面と接する角部に凹部を有し、前記ゲート電極と、前記層間絶縁層の前記一部を含む前記層間絶縁層とに囲まれた空洞が、前記凹部の少なくとも一部を含む領域に位置しており、前記ゲート電極の前記断面において、前記空洞および前記ゲート電極は、それぞれ複数の端を含み、前記空洞の前記複数の端のうち、前記層間絶縁層の前記一部と接する端と前記ゲート電極の仮想的な中心軸との距離は、前記ゲート電極の前記複数の端のうち、前記ゲート電極の前記第１表面での端と前記ゲート電極の前記仮想的な中心軸との距離と同じか、より長い。
本願に開示された半導体装置によると、ゲート抵抗の増加を抑制しつつゲート電極とソース電極間の容量、およびゲート電極と配線間の容量を低減することができる。
実施形態に係る半導体装置の模式的な断面図である。 実施形態に係る半導体装置におけるゲート電極の形状を示す平面図である。 実施形態に係る半導体装置のゲート電極端を拡大した模式的な断面図である。 実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 本実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な断面図である。 本実施形態の変形例に係る半導体装置の模式的な断面図である。 実施形態の他の変形例に係る半導体装置を示す断面図である。 従来のＭＩＳＦＥＴの模式的な断面図である。 従来のＭＩＳＦＥＴの拡大図を示す模式的な断面図である。
本願発明者は、従来のＳｉＣを用いた半導体装置において、より優れた高周波数動作特性を実現する構造を検討した。以下、まず、ＳｉＣを用いたスイッチング素子の１つであるプレナー構造を有する従来の縦型ＭＩＳＦＥＴの断面構造を、図面を参照しながら説明する。縦型ＭＩＳＦＥＴは、一般に、二次元に配列された複数のユニットセルを備えている。各ユニットセルは、基板の主面に設けられたゲート電極を備える。
図１４はプレナー構造を有する従来の縦型ＭＩＳＦＥＴの構造を示す断面図であり、１つのユニットセル１１０を示している。図１４の縦型ＭＩＳＦＥＴは、炭化珪素により構成された基板１と、基板１の主面側に配置された半導体層３０とを有している。半導体層３０は、基板１の主面上に配置されたｎ型のドリフト領域２と、ドリフト領域２の上に配置されたｐ型のボディ領域３ａおよび３ｂとを有している。また、ボディ領域３ａおよび３ｂの一部に位置するソース領域４ａおよび４ｂを有している。ゲート絶縁層５は、ボディ領域３ａ、３ｂの間から露出したドリフト層２上、ボディ領域３ａ、３ｂ上、さらにはソース領域４ａ、４ｂ上の一部と重なるように配置される。ゲート絶縁層５の上部にはゲート電極６が配置されている。ゲート電極６は層間絶縁層７で覆われている。また、半導体層３０の上には、ソース領域４ａ、４ｂに接するようにソース電極８が設けられている。さらにソース電極８を接続するように層間絶縁層７の上部に配線９が配置されている。基板１の裏面にはドレイン電極１０が設けられている。
このような構造を有する半導体装置に特許文献1に開示された構造を採用すれば、ゲート絶縁層とＳｉＣ層との界面における界面準位を低減することができる。しかし、特許文献１に開示された構造では、ゲート電極とソース電極との間、及びゲート電極と配線との間の寄生容量に起因する高周波数動作特性を改善することはできない。ゲート電極がもつ寄生容量としてはゲート−ソース間容量（Ｃｇｓ）とゲート−ドレイン間容量（Ｃｇｄ）がある。これらの成分を図１４の拡大図である図１５を用いて説明する。
Ｃｇｓは、ゲート電極６とソース領域４ｂとの間の容量Ｃｇｓ１、ゲート電極６とボディ領域３ｂとの間の容量Ｃｇｓ２、ゲート電極６とソース電極８との間の容量Ｃｇｓ３およびゲート電極６と配線９との間の容量Ｃｇｓ４の合計で表される。
一方、Ｃｇｄはゲート電極６とドリフト領域２との間の容量である。
まずＣｇｓ１はゲート絶縁層５の厚さＴoxと、ゲート電極６とソース領域４ｂとが重なる領域の長さＬｓで計算され、真空の誘電率をε０、ゲート絶縁層の誘電率をε１とすると
Ｃｇｓ１＝ε０×ε１×（Ｌｓ／Ｔox）
となる。
同じようにＣｇｓ２はゲート絶縁層５の厚さＴoxと、ゲート電極６とボディ領域３ｂとが重なる領域の長さＬｗで計算され
Ｃｇｓ２＝ε０×εｇ×（Ｌｗ／Ｔox）
となる。
一方、Ｃｇｓ３はゲート電極６とソース電極８間の距離Ｗｃと、ゲート電極６の高さＴｇと、層間絶縁層７の誘電率ε２、Ｃｇｓ４はゲート電極６と配線９間の距離Ｄｇと、ゲート電極６の幅Ｌｇと、層間絶縁層７の誘電率ε２とで計算され、それぞれ
Ｃｇｓ３＝ε０×ε２×（Ｔｇ／Ｗｃ）
Ｃｇｓ４＝ε０×ε２×（Ｌｇ／Ｄｇ）
となる。
例えば、ゲート絶縁層５および層間絶縁層７がシリコン酸化層であり、ε１およびε２を３．９、Ｔox＝７０ｎｍ、Ｌｓ＝５００ｎｍ、Ｌｗ＝５００ｎｍ、Ｗｃ＝７００ｎｍ、Ｔｇ＝５００ｎｍ、Ｄｇ＝１０００ｎｍ、Ｌｇ＝１５００ｎｍとすると、Ｃｇｓに占めるＣｇｓ３およびＣｇｓ４の割合はそれぞれ４％と９％であり、合計では１３％である。また、寄生容量全体であるＣｇｓおよびＣｇｄの合計に対するＣｇｓ３およびＣｇｓ４の割合はそれぞれ３％と６％であり、合計では９％である。
この値を小さくするには、例えば、上式より、ゲート電極６の高さＴｇを小さくすることが考えられる。しかしこの場合、ゲート抵抗が上昇するためにゲート抵抗とゲート容量との積で計算される遅延速度に対しては改善効果が見られなくなる。また、層間絶縁層７の厚さＤｇを増加することも考えられるが、層間絶縁層７を形成する工程時間が長くなったり、製造過程が困難となるなどの不具合がある。
このような、ゲート電極とソース電極との間、及びゲート電極と配線との間の寄生容量に起因する高周波動作特性の悪化は炭化珪素ＭＩＳＦＥＴに限られない。炭化珪素以外の他の半導体（ＧａＮ、ＡｌＮ、ダイヤモンド等のワイドバンドギャップ半導体、Ｓｉ半導体など）を用いた半導体装置も同様の課題を有する。また、パワーデバイス以外、例えばＳｉを用いたＣＭＯＳデバイスにおいても同様の課題を有する。
本願発明者はこのような課題に鑑み、新規な構造を有する半導体装置を想到した。本願に開示された半導体装置の一態様の概要は以下の通りである。
本願に開示された一態様に係る半導体装置は、半導体層と、前記半導体層内に位置する第1導電型の不純物領域と、少なくとも一部が前記半導体層上に位置するゲート絶縁層と、前記ゲート絶縁層の前記少なくとも一部と接する第１表面と、前記第１表面と反対側の第２表面とを含み、前記ゲート絶縁層上に位置するゲート電極と、前記ゲート電極を覆う層間絶縁層と、前記不純物領域と接する電極と、前記層間絶縁層上に位置し、前記電極と電気的に接続された配線とを備え、前記ゲート電極と前記電極との間に前記層間絶縁層の一部が位置しており、前記半導体層の表面に垂直な前記ゲート電極の断面において、前記ゲート電極は、前記ゲート電極の前記第２表面と接する角部に凹部を有し、前記ゲート電極と、前記層間絶縁層の前記一部を含む前記層間絶縁層とに囲まれた空洞が、前記凹部の少なくとも一部を含む領域に位置しており、前記ゲート電極の前記断面において、前記空洞および前記ゲート電極は、それぞれ複数の端を含み、前記空洞の前記複数の端のうち、前記層間絶縁層の前記一部と接する端と前記ゲート電極の仮想的な中心軸との距離は、前記ゲート電極の前記複数の端のうち、前記ゲート電極の前記第１表面での端と前記ゲート電極の前記仮想的な中心軸との距離と同じか、より長い。この構成によれば、ゲート電極の端かつ上部に、酸化膜等の絶縁層よりも誘電率が小さい空洞が位置する。このため、ゲート電極とゲート電極の上端近傍に隣接する電極との間の電気的距離、及びゲート電極と配線との間の電気的距離が増大し、ゲート電極の寄生容量を低減することができる。また、半導体層の表面に垂直なゲート電極の断面における半導体層の表面と平行な方向において、空洞と電極との間に位置する層間絶縁層の一部と接する空洞の端とゲート電極の仮想的な中心軸との距離が、ゲート電極の第１表面でのゲート電極の端とゲート電極の仮想的な中心軸との距離よりも短い構造に比べて、ゲート電極の寄生容量を低減することができる。
前記半導体装置は、前記ゲート電極の上に位置する絶縁マスク層をさらに備えていてもよい。絶縁マスク層を備えるため、簡単な製造工程の追加により、ゲート電極の端かつ上部に凹部を形成することができる。
前記空洞は前記ゲート絶縁層と接していなくてもよい。この構成により、ゲート電極がゲート絶縁層を介して対向する基板との面積が小さくなることが抑制され、ゲート電極の特性を低下させることなく、ゲート電極の寄生容量を低減することができる。
前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域の上方に位置する第２導電型のボディ領域とをさらに含み、前記不純物領域と前記ボディ領域とが接していてもよい。この構成により、ゲート電極の寄生容量が低減された、高周波特性に優れたＭＩＳＦＥＴを実現できる。
前記ゲート電極の前記断面において、前記ゲート電極と前記不純物領域とが重なる領域の長さは、前記空洞の前記半導体層の前記表面と平行な方向の幅よりも長くてもよい。この構成により、ゲート電極のうち、チャネルとして機能する部分の上方に位置する部分には空洞が位置しないため、その部分でのゲート電極の厚さを確保することができ、ゲート抵抗を低減することができる。
本願に開示された一態様に係る半導体装置の製造方法は、第1導電型の不純物領域を有する半導体層を準備する工程と、前記半導体層上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上に導電層を形成する工程と、前記導電層上に絶縁マスク層を形成する工程と、前記絶縁マスク層をゲート電極の寸法に加工する工程と、前記絶縁マスク層をマスクとした等方性エッチングにより、前記導電層のうち、前記絶縁マスク層に覆われていない第１部分の少なくとも一部および前記絶縁マスク層に覆われている第２部分の一部を除去する工程と、前記絶縁マスク層をマスクとした異方性エッチングにより、前記導電層の前記第１部分の他の部分を除去して、前記導電層の前記第２部分の前記一部の位置に凹部を有する前記ゲート電極を形成する工程と、前記絶縁マスク層上および前記半導体層上に層間絶縁層を形成して、前記絶縁マスク層と前記ゲート電極と前記層間絶縁層とに囲まれ、前記凹部の少なくとも一部を含む空洞を形成する工程と、前記不純物領域につながるコンタクト穴を形成する工程と、前記コンタクト穴に電極を形成する工程と、前記層間絶縁層および前記電極上に配線を形成する工程とを備え、前記ゲート電極と前記電極との間に前記層間絶縁層の一部が位置しており、前記半導体層の表面に垂直な前記ゲート電極の断面において、前記空洞および前記ゲート電極は、それぞれ複数の端を含み、前記空洞の前記複数の端のうち、前記層間絶縁層の前記一部と接する端と前記ゲート電極の仮想的な中心軸との距離は、前記ゲート電極の前記複数の端のうち、前記ゲート電極の前記ゲート絶縁層と接する端と前記ゲート電極の前記仮想的な中心軸との距離と同じか、より長い。この方法によれば、従来の半導体装置の製造方法に、絶縁マスク層を形成する工程と、導電層をエッチング工程とを追加し、層間絶縁層の形成方法を変更することによって、ゲート電極の寄生容量を低減し得る空洞をゲート電極の端かつ上部に形成することが可能となる。
物理気相成長法により前記層間絶縁層を形成してもよい。物理気相成長法を用いることにより、絶縁マスク層の庇の下方に空洞を有する層間絶縁層を形成することができる。
高密度プラズマ化学気相成長法と物理気相成長法とにより前記層間絶縁層を形成してもよい。２つの方法を用いることにより、実用的な時間で空洞を有する層間絶縁層を形成することができる。
等方性エッチングにより除去された、前記導電層の前記第１部分の前記少なくとも一部および前記第２部分の前記一部の厚さは、前記導電層の厚さよりも小さくてもよい。これにより、空洞がゲート絶縁層と接することが抑制される。
前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域の上方に位置し、前記不純物領域と接する第２導電型のボディ領域とを含んでおり、前記ゲート電極の前記断面において、前記ゲート電極と前記不純物領域とが重なる領域の長さは、前記空洞の前記半導体層の前記表面と平行な方向の幅よりも長くてもよい。これにより、ゲート電極のうち、チャネルとして機能する部分の上方に位置する部分には空洞が位置しないため、その部分でのゲート電極の厚さを確保することができ、ゲート抵抗を低減することができる。
以下、本開示の実施形態について、図面を参照しながら説明する。本実施形態に係る半導体装置は、プレナー構造を有する炭化珪素ＭＩＳＦＥＴである。なお、本実施形態は、炭化珪素ＭＩＳＦＥＴに限定されず、炭化珪素ＭＥＳＦＥＴなどの他の炭化珪素半導体装置、及び例えばシリコンなどの炭化珪素以外の半導体を用いた半導体装置にも適用され得る。また、本実施形態は、プレナー構造に限定されずトレンチ構造の半導体装置にも適用され得る。
本実施形態の半導体装置は、二次元に配列された複数のユニットセルを備えている。図１Ａは半導体装置におけるユニットセル１００の断面図であり、図２は図１Ａの部分拡大図である。
半導体装置のユニットセル１００は、炭化珪素を含む基板１と、基板１の主面１ａ側に位置する炭化珪素により構成される半導体層３０とを有している。半導体層３０は、基板１の主面１ａ上に位置する第１導電型のドリフト領域２と、ドリフト領域２の上に位置する第２導電型のボディ領域３ａおよび３ｂとを有している。本実施の形態においては、第１導電型がｎ型、第２導電型がｐ型の例を示す。また、ボディ領域３ａおよび３ｂの表面領域の一部には、第１導電型の不純物領域に相当するソース領域４ａおよび４ｂがそれぞれ配置されている。図示した例では、ソース領域４ａおよび４ｂは、半導体層３０の表面においてボディ領域３ａおよび３ｂにそれぞれ包囲されている。
ユニットセル１００は、基板１の主面１ａ側でかつ半導体層３０の表面２ａ上に、ゲート絶縁層５とゲート絶縁層５上に位置するゲート電極６とを備える。本実施形態では、半導体層３０の表面２ａに、ゲート絶縁層５を介してゲート電極６が位置している。ゲート電極６およびゲート絶縁層５は、ボディ領域３ａ、３ｂの間から露出したドリフト層２上、ボディ領域３ａ、３ｂ上の一部、さらにはソース領域４ａ、４ｂ上の一部と重なるように位置している。ゲート電極６は、例えば１×１０20ｃｍ-3以上の濃度でリンを含むポリシリコン層である。
図１Ａに示すように、ゲート電極６は、ゲート絶縁層と接する第１表面６０２と、第１表面６０２と反対側の第２表面６０４とを含む。ゲート電極６は、半導体層３０の表面２ａに垂直な断面において、ゲート電極６の端かつ上部に凹部６ｒを有している。言い換えると、ゲート電極６は、半導体層３０の表面２ａに垂直な断面において、ゲート電極６の第２表面６０４と接する角部に凹部６ｒを有している。ゲート電極６上には、絶縁マスク層２０が位置している。絶縁マスク層２０は、ゲート電極６の凹部６ｒに張り出し、かつ、凹部６ｒを覆う庇２０ｃを有している。ゲート電極６は、隣接するユニットセル１００のゲート電極６と接続されており、１つの層を形成する。図１Ｂは、基板１の主面１ａに垂直な方向からみたゲート電極６の形状を示している。図１ＢのＩＡ−ＩＡ線における断面が図１Ａに示されている。
ユニットセル１００は基板１の主面１ａ側に位置し、ゲート絶縁層５、ゲート電極６および絶縁マスク層２０を覆う層間絶縁層７と、ソース領域４ａ、４ｂと接するソース電極８とを備える。
層間絶縁層７は、ゲート電極６の凹部６ｒ内には位置しておらず、凹部６ｒは空洞２１になっている。つまり、空洞２１は、ゲート電極６と層間絶縁層７と絶縁マスク層２０とに囲まれている。空洞２１の厚さＤｖはゲート電極６の高さＴｇよりも小さい。空洞２１の幅Ｗｖは、ゲート電極６とソース領域４とが重なる領域の長さＬｓよりも小さくてもよい。言い換えれば、空洞２１のゲート電極６の第２表面６０４と接する端６ｅは、ソース領域４ｂの上方に位置している。図１Ａに示すように、本実施の形態において、空洞２１とソース電極８との間に位置する層間絶縁層７の一部と接する空洞２１の端２１２または端２１４とゲート電極６の仮想的な中心軸Ｘとの距離は、ゲート電極６の第１表面６０２でのゲート電極６の端６０６とゲート電極６の仮想的な中心軸Ｘとの距離と同じである。
空洞２１は、層間絶縁層７など固体が充填されていない領域である。空洞２１は、半導体装置の製造中の雰囲気である窒素またはアルゴンなどの気体で満たされていてもよいし、空気で満たされていてもよい。また、空洞２１内の圧力は、大気圧と同程度であってもよく、大気圧より低い圧力であってもよい。
ソース電極８は、半導体層３０の表面２ａにおいて、ソース領域４ａ、４ｂおよびボディ領域３ａ、３ｂに接し、これらと電気的に接続されている。ソース電極８は層間絶縁層７の一部を介して、ゲート電極６に隣接している。
また、各々のソース電極８を接続するように層間絶縁層７の上部に配線９が配置されている。基板１の裏面にはドレイン電極１０が設けられている。
図１Ａに示すように、本実施形態に係る半導体装置では、ゲート電極６の端における上部に空洞２１が形成されている。空洞２１の誘電率は約１であり、絶縁層、例えば熱酸化層の誘電率である約３．９と比較すると約４分の１である。すなわち、空洞の電気的厚さは熱酸化層の約４倍になる。よって、絶縁層の一部を空洞にすることにより、ゲート電極６と半導体層３０との間の電界強度を約４分の１に低減することができる。したがって、絶縁層の一部を空洞にすることにより、ゲート電極６の寄生容量を低減することができる。
ゲート電極６がもつ寄生容量としてはゲート−ソース間容量Ｃｇｓとゲート−ドレイン間容量Ｃｇｄとがある。これらの成分を図１Ａの拡大図である図２を用いて説明する。
上述したように、ゲート−ソース間容量Ｃｇｓは、ゲート電極６とソース領域４ｂとの間の容量Ｃｇｓ１、ゲート電極６とボディ領域３ｂとの間の容量Ｃｇｓ２、ゲート電極６とソース電極８との間の容量Ｃｇｓ３およびゲート電極６と配線９との間の容量Ｃｇｓ４の合計で表される。
一方、ゲート−ドレイン間容量Ｃｇｄはゲート電極６とドリフト領域２との間の容量である。
まずＣｇｓ１はゲート絶縁層５の厚さＴoxとゲート電極６とソース領域４ｂとが重なる領域の長さＬｓで計算され、真空の誘電率をε０、ゲート絶縁層５の誘電率をε１とすると
Ｃｇｓ１＝ε０×ε１×（Ｌｓ／Ｔox）
となる。
同様に、Ｃｇｓ２はゲート絶縁層５の厚さＴoxとゲート電極６とボディ領域３ｂが重なる領域の長さＬｗで計算され
Ｃｇｓ２＝ε０×ε１×（Ｌｗ／Ｔox）
となる。
一方、Ｃｇｓ３は、ゲート電極６の下部すなわち空洞２１が無い部分とソース電極８との間の容量Ｃｇｓ５と、ゲート電極６の上部すなわち空洞２１が存在する部分とソース電極８との間の容量Ｃｇｓ６とに分けることができる。Ｃｇｓ５は、ゲート電極６とソース電極８との間の距離Ｗｃと、ゲート電極６の高さＴｇから空洞２１の高さＤｖを引いた高さとで計算される。Ｃｇｓ６は、ソース電極８からゲート電極６下部の端２１４までの領域に対応する容量Ｃｇｓ６ａと、空洞２１に対応する容量Ｃｇｓ６ｂとの直列で表される。
同様にＣｇｓ４は、ゲート電極６の中央部分すなわち空洞２１が無い部分と配線９との間の容量Ｃｇｓ７と、ゲート電極６の端すなわち空洞２１が存在する部分と配線９との間の容量Ｃｇｓ８に分けることができる。Ｃｇｓ７は、ゲート電極６と配線９との間の距離Ｄｇと、ゲート電極６の幅Ｌｇから空洞２１の幅Ｗｖを引いた幅とで計算される。Ｃｇｓ８は、配線９からゲート電極６の上部までの領域に対応する容量Ｃｇｓ８ａと、空洞２１に対応する容量Ｃｇｓ８ｂとの直列で表される。
したがって
Ｃｇｓ３＝Ｃｇｓ５＋Ｃｇｓ６
Ｃｇｓ６＝（Ｃｇｓ６ａ×Ｃｇｓ６ｂ）／（Ｃｇｓ６ａ＋Ｃｇｓ６ｂ）
Ｃｇｓ５＝ε０×ε２×（（Ｔｇ−Ｄｖ）／Ｗｃ）
Ｃｇｓ６ａ＝ε０×ε２×（Ｄｖ／Ｗｃ）
Ｃｇｓ６ｂ＝ε０×１×（Ｄｖ／Ｗｖ）
Ｃｇｓ４＝Ｃｇｓ７＋Ｃｇｓ８
Ｃｇｓ８＝（Ｃｇｓ８ａ×Ｃｇｓ８ｂ）／（Ｃｇｓ８ａ＋Ｃｇｓ８ｂ）
Ｃｇｓ７＝ε０×ε２×（（Ｌｇ−Ｗｖ）／Ｄｇ）
Ｃｇｓ８ａ＝ε０×ε２×（Ｗｖ／Ｗｃ）
Ｃｇｓ８ｂ＝ε０×１×（Ｗｖ／Ｄｖ）
となる。
例えば、ゲート絶縁層５と層間絶縁層７とがシリコン酸化層であり、ε１およびε２を３．９、Ｔox＝７０ｎｍ、Ｌｓ＝５００ｎｍ、Ｌｗ＝５００ｎｍ、Ｗｃ＝７００ｎｍ、Ｔｇ＝５００ｎｍ、Ｄｇ＝１０００ｎｍ、Ｌｇ＝１５００ｎｍ、Ｄｖ＝３００ｎｍ、Ｗ＿ｇａ＝３００ｎｍとすると、Ｃｇｓに占めるＣｇｓ３およびＣｇｓ４の割合はそれぞれ３％と８％であり、合計では１１％である。寄生容量全体であるＣｇｓおよびＣｇｄの合計に対するＣｇｓ３およびＣｇｓ４の割合はそれぞれ２％と６％であり、合計では８％である。
本実施形態の半導体装置によれば、上述した従来の半導体装置と比べて、Ｃｇｓは２．６％減少し、ＣｇｓおよびＣｇｄの合計は１．８％減少する。
また、図１Ａに示すように、ゲート電極６とソース領域４ａ、４ｂとが重なる領域の長さは、空洞２１の幅Ｗｖよりも長い。したがって、チャネルとして機能する領域である、ゲート電極６とボディ領域３ａ、３ｂとが重なる領域の上方には空洞２１が位置していない。よって、この部分のゲート電極６は、従来の半導体装置と同様の高さＴｇを有するので、ゲート電極の抵抗を低く維持することができる。つまり、本実施形態の半導体装置によれば、従来の半導体装置と比べて、チャネル近傍のゲート電極に関する特性を低下させることなく、ゲート容量を低減することができる。
さらに、後述するように、空洞２１は、半導体装置を製造する従来の製造工程に、絶縁マスク層２０の形成とウェットエッチング工程の追加のみで形成可能である。このため、製造工程の大きな増加、及びタクトタイムの大きな増加を抑制することが可能である。
なお、本実施形態では、ゲート電極６とボディ領域３ａ、３ｂとが重なる領域の上方には空洞２１が位置していない例について示した。しかし、空洞２１が、ソース領域４ａ、４ｂの上方からボディ領域３ａ、３ｂの上方にまで延伸していてもよい。つまり、空洞２１の幅Ｗｖが、ゲート電極６とソース領域４とが重なる領域の長さＬｓより大きくてもよい。
次に、図面を参照しながら、本実施形態に係る半導体装置の製造方法の一例について説明する。
図３から図１０は、それぞれ、本実施形態に係る半導体装置の製造方法を説明するための断面図である。
まず、図３に示すように、基板１の主面１ａ上に、例えば、炭化珪素をエピタキシャル成長により堆積させることによって、例えばｎ型の炭化珪素の半導体層３０を形成する。その後、マスク層１０１とフォトレジスト（図示せず）とを形成し、リソグラフィー工程によりフォトレジストをパターニングする。このフォトレジストをマスクとしてドライエッチングによりマスク層１０１を加工した後に、フォトレジストを除去する。加工されたマスク層１０１をマスクとして、例えばｐ型の不純物２０１として、例えばアルミニウムイオンを注入することにより、半導体層３０の表面領域にｐ型のボディ領域３ａ、３ｂを形成する。これにより、半導体層３０のボディ領域３ａ、３ｂ以外の部分に、ｎ型のドリフト領域２が形成される。ボディ領域３ａ、３ｂは、ドリフト領域２の上方に位置している。また、ボディ領域３ａ、３ｂは、アイランド状に形成されているため、ボディ領域３ａおよびボディ領域３ｂの間で、ドリフト領域２の一部は、半導体層３０の表面２ａに露出している。
基板１として、例えば３×１０18ｃｍ-3の濃度で窒素を含む低抵抗のｎ型ＳｉＣ基板を用いてもよい。基板１としては、例えば、主面が（０００１）シリコン面である４Ｈ−ＳｉＣ基板を用いてもよい。基板１として、主面が（０００１）面から［１１＿２０］方向に８度程度のオフ角度がついた４Ｈ−ＳｉＣ基板を用いてもよい。半導体層３０には、例えば８×１０15ｃｍ-3の濃度で窒素がドープされている。半導体層３０の厚さは例えば１２μｍである。なお、半導体層３０の厚さおよび濃度は、半導体装置の所望される耐圧によって決定されるものであり、上記に例示した厚さおよび濃度に限定されない。
ボディ領域３ａ、３ｂには、例えば２×１０18ｃｍ-3の濃度でアルミニウムがドープされている。ボディ領域３ａ、３ｂの厚さは例えば１μｍである。
次に、図４に示すように、マスク層１０１を除去した後に、図３と同様の工程によりマスク層１０２を形成する。この後、ボディ領域３ａ、３ｂ内に、例えばｎ型の不純物２０２として、例えば窒素イオンを注入することによりソース領域４ａ、４ｂを形成する。ここでは、例えば、加速エネルギーを１００ｋｅＶ、ドーズ量を５×１０15ｃｍ-2とする。マスク層１０２を除去した後、不活性ガス雰囲気中で、例えば１７００℃の温度で３０分程度のアニール処理を行う。これにより、注入された不純物イオンが活性化され、ソース領域４ａ、４ｂが得られる。
次に、図５に示すように、半導体層３０の表面に、ゲート絶縁層５を形成する。ゲート絶縁層５の厚さは、例えば３０ｎｍ以上１００ｎｍ以下である。ここでは、例えば、ドライ酸化雰囲気中、１２００℃の温度で３時間の熱処理を行うことにより、半導体層３０の表面領域を酸化し、ゲート絶縁層５として厚さが例えば７０ｎｍの熱酸化層を形成する。続いて、ゲート絶縁層５の表面に導電層６ａを形成する。ここでは、導電層６ａとして、例えば減圧化学気相成長（ＬＰ−ＣＶＤ）法により、不純物がドープされたポリシリコン層をゲート絶縁層５上に堆積する。ポリシリコン層の厚さは、例えば５００ｎｍである。この後、絶縁マスク層２０を形成する。ここでは、絶縁マスク層２０として、例えばプラズマ化学気相成長（ＰＥ−ＣＶＤ）法により、シリコン酸化層を導電層６ａ上に堆積する。シリコン酸化層の厚さは、例えば１００ｎｍである。続いて、絶縁マスク層２０上に、レジスト１０３をリソグラフィー工程により形成する。
次に、図６に示すように、レジスト１０３をマスクとして、絶縁マスク層２０をエッチングする。ここでは、例えばＣＨＦ3ガスを用いた異方性ドライエッチングを行う。ここでは異方性ドライエッチングを用いたが、例えばＣＦ4ガスを用いた等方性ドライエッチング、または例えばフッ酸水溶液を用いたウェットエッチングを行ってもよい。ただし、異方性エッチングを行うことにより、レジスト１０３の寸法を忠実に絶縁マスク層２０へ転写することができる。続いて、絶縁マスク層２０をマスクとして導電層６ａを等方性エッチングによりエッチングする。ここでは、等方性エッチングとして、例えばフッ酸と硝酸の混合液を用いたウェットエッチングを用いる。レジスト１０３を除去した後にこれらの等方性エッチングを行ってもよい。ただし、レジスト１０３を残存させたほうが、等方性エッチング及び次に示す異方性エッチングの際に絶縁マスク層２０がエッチングされるのを防止できる。等方性エッチングの量Ｄは導電層６ａの厚さより小さくする。導電層６ａの等方性エッチング量Ｄが導電層６ａの厚さよりも大きくなると、絶縁マスク層２０で覆われていない領域の導電層６ａがすべて除去される。この場合は、導電層６ａの堆積厚さのばらつき及びエッチングレートのばらつきにより、ゲート電極６の寸法、すなわち図２における幅Ｌｇがばらつくこととなる。ゲート電極６の寸法が小さくなりすぎると、半導体層３０の表面において、ボディ領域３ａ、３ｂがゲート電極６に覆われなくなり、半導体装置のトランジスタ動作が行われない不良が発生し得る。
また、導電層の厚さ方向に垂直な方向において、等方性エッチングの量Ｄは、ソース領域４ａ、４ｂと絶縁マスク層２０とが重なっている部分の寸法よりも小さくなるように制御されてもよい。これにより、上述したように、ボディ領域３ａ、３ｂのチャネルとして機能する部分の上方に位置するゲート電極６は十分な厚さを有するようになる。
次に、図７に示すように、レジスト１０３および絶縁マスク層２０をマスクとして、残存している導電層６ａを異方性エッチングにより除去して、ゲート電極６を形成する。ここで、異方性エッチングは塩素、ＨＢｒおよび酸素の混合ガスを用いて行うことができる。また、先に記載したようにレジスト１０３を除去した後に絶縁マスク層２０のみをマスクとして、異方性エッチングを行うこともできる。絶縁マスク層２０をマスクとして、残存している導電層６ａを異方性エッチングにより除去しているため、絶縁マスク層２０の端とゲート電極の仮想的な中心軸Ｘとの距離は、ゲート電極の端とゲート電極の仮想的な中心軸Ｘとの距離と同じである。この工程により、ゲート電極６の端かつ上部、すなわち角部に凹部６ｒが形成される。また、絶縁マスク層２０は、凹部６ｒに張り出した庇２０ｃを有する。
次に、図８に示すように、レジスト１０３を除去した後に、高密度プラズマ化学気相成長（High Density Plasma Chemical Vapor Deposition：ＨＤＰ−ＣＶＤ）法を用いて第１の層間絶縁層７ａとして、例えばシリコン酸化層を７００ｎｍの厚さで形成する。ＨＤＰ−ＣＶＤ法は高密度プラズマを用いたＣＶＤ法である。通常の高周波プラズマＣＶＤよりもプラズマ密度を高くしており、低い温度においても良質な層が形成できる等の利点を有している。また、スパッタエッチングと堆積とを同時に行うため、下地層が約４５度よりも大きく傾斜している部分にはほとんど堆積されず、形成される層の端は約４５度の傾斜角度を有する傾斜面となるという特徴を有する。さらに、異方性が強いため、絶縁マスク層２０の庇２０ｃの下方に位置するゲート電極６の凹部６ｒ上には層間絶縁層７ａが堆積されない。さらには、ＨＤＰ−ＣＶＤ法を用いると、シリコン酸化層にフッ素を含有させることができる。フッ素を含有したシリコン酸化層は誘電率が３．７と小さくすることが可能である。したがって、フッ素含有シリコン酸化層を第１の層間絶縁層７ａに用いることにより、さらにゲート電極の寄生容量を低減することができる。
次に、図９に示すように、物理気相成長（Physical Vapor Deposition：ＰＶＤ）法で第２の層間絶縁層７ｂとして、例えばシリコン酸化層を４００ｎｍの厚さで形成する。第１の層間絶縁層７ａと第２の層間絶縁層７ｂとを合わせて、層間絶縁層７となる。ＰＶＤ法は異方性が強いため、絶縁マスク層２０の庇２０ｃの下方に位置するゲート電極６の凹部６ｒ上には、第２の層間絶縁層７ｂは堆積されない。また、ＨＤＰ−ＣＶＤ法と異なり、形成される層の端は傾斜を持たないため、ゲート電極６の凹部６ｒを除く、ＨＤＰ−ＣＶＤ法で形成された隙間を埋めることが可能である。これにより、絶縁マスク層２０とゲート電極６とに囲まれた領域に空洞２１が形成される。なお、ＨＤＰ−ＣＶＤ法による第１の層間絶縁層７ａを形成することなく、ＰＶＤ法による第２の層間絶縁層７ｂのみで層間絶縁層７を形成することも可能である。ただし、ＰＶＤ法では一般に絶縁層の堆積速度を大きくすることが難しい。このため、層間絶縁層７の形成を２段階に分け、ＰＶＤ法と、成長速度の速いＨＤＰ−ＣＶＤ法とを組み合わせることにより生産性の向上が実現できる。その後、層間絶縁層７の表面を例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により平坦化する。
次に、図１０に示すように、通常の方法により、ソース領域４ａ、４ｂ、ボディ領域３ａ、３ｂにつながるコンタクト穴を開口後、導電層を形成することによりソース電極８を形成する。さらに、各々のソース電極８を接続するように配線９を形成する。さらに、半導体基板１の裏面にドレイン電極１０を形成することにより、半導体装置のユニットセル１００が形成される。
以上のような製造方法によると、ゲート電極６の端かつ上部、すなわち角部に凹部６ｒが形成され、かつゲート電極６の凹部６ｒにおいて、ゲート電極６、絶縁マスク層２０および層間絶縁層７に囲まれた空洞２１が形成される。空洞２１は誘電率が小さいため、層間絶縁層７に比べて電気的厚さは厚い。このため、ゲート電極６とソース電極８との間の容量、およびゲート電極６と配線９との間の容量を小さくすることができる。
さらに、空洞２１の形成には、従来の半導体装置の製造方法に比べて、絶縁マスク層２０を形成する工程と、導電層６ａをエッチングする工程とを追加し、層間絶縁層７の形成方法を変更することのみで可能であり、工程増加を抑制することが可能である。
さらに、ＨＤＰ−ＣＶＤ法で形成するシリコン酸化層にフッ素を導入することで、シリコン酸化層の誘電率を低下させることができる。このため、ゲート電極６とソース電極８、およびゲート電極６と配線９との間の容量をさらに低減することができる。
なお、図１１に示すように、ゲート電極６の形成後、レジスト１０３を除去し、ゲート電極６を酸素雰囲気中で熱処理することにより、ゲート電極６の表面およびゲート電極６の内部の一部を酸化してもよい。これにより、ゲート電極６の表面上に、ゲート電極酸化膜１１が形成される。異方性エッチングによりゲート電極６を形成する際に、ゲート絶縁膜５に与えられたダメージが、電流のリークの原因になることがある。ゲート電極６を酸素雰囲気中で熱処理することにより、このダメージを回復することができる。図１１に示すように、ゲート電極６の表面およびゲート電極６の内部の一部が酸化されるため、絶縁マスク層２０の端とゲート電極の仮想的な中心軸Ｘとの距離は、ゲート電極の端とゲート電極の仮想的な中心軸Ｘとの距離よりも長くなる。
この後、図８から図１０を用いて説明した上記の工程を行うことにより、図１２に示す半導体装置のユニットセル１５０が得られる。図１２に示すように、ユニットセル１５０では、図１Ａに示すユニットセル１００と異なり、空洞２１とソース電極８との間に位置する層間絶縁層７の一部と接する空洞２１の端２１２または端２１４とゲート電極６の仮想的な中心軸Ｘとの距離は、ゲート電極６の第１表面６０２でのゲート電極６の端６０６とゲート電極６の仮想的な中心軸Ｘとの距離よりも長い。
なお、本実施形態は、トランジスタ領域がプレナー型である半導体装置のユニットセル１００について説明したが、図１３に示すようなトレンチ型の半導体装置のユニットセル２００であってもよい。トレンチ型の半導体装置は、トレンチ４０を有するゲート電極を備えている。トレンチ型の半導体装置のユニットセル２００についても、プレナー型の半導体装置のユニットセル１００とほぼ同様の工程により製造することができる。
なお、本開示の半導体装置の製造方法は、上述した方法に限定されない。例えば、ゲート電極６の材料として、ポリシリコン以外の導電材料を用いてもよく、層間絶縁層７の材料としてシリコン酸化層以外の絶縁材料を用いてもよい。
また、上述した方法では、ウェットエッチングにより導電層６ａをエッチングすることにより空洞を形成したが、これに限定されず、等方的なドライエッチングにより導電層６ａをエッチングしてもよい。例えば、ケミカルドライエッチング（Chemical Dry Etching：ＣＤＥ）法を用いることにより、導電層６ａを等方的にエッチングすることができる。この際、エッチングガスとしては例えばＣＦ4を用い、エッチング装置としては例えば誘電結合型プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を用いることができる。
また、上述した方法では、基板１として４Ｈ−ＳｉＣ基板を用いたが、他の結晶面または他のポリタイプのＳｉＣ基板を用いてもよい。また、４Ｈ−ＳｉＣ基板を用いる場合、そのＳｉ面に半導体層３０を形成し、Ｃ面にドレイン電極１０を形成してもよいし、Ｃ面に半導体層３０を形成し、Ｓｉ面にドレイン電極１０を形成してもよい。
また、上述した方法では、基板１としてＳｉＣ基板を用いたが、ＳｉＣ以外の他の半導体、例えばＧａＮ、ＡｌＮ、ダイヤモンド等のワイドバンドギャップ半導体、Ｓｉ半導体などを用いた半導体装置に適用しても同様の効果が得られる。
なお、上述の説明では、半導体装置としてｎチャネル型のＭＩＳＦＥＴを例にとって説明したが、本開示の半導体装置は、例えばｐチャネル型のＭＩＳＦＥＴであってもよい。ｐチャネル型のＭＩＳＦＥＴでは、ＳｉＣ基板１、ドリフト領域２およびソース領域４ａ、４ｂの導電型はｐ型であり、ボディ領域３ａ、３ｂの導電型はｎ型である。
なお、上述の説明では、半導体装置として縦型のＭＩＳＦＥＴを例にとって説明したが、横型のＭＩＳＦＥＴであってもよく、パワーデバイスに限定されず、ＣＭＯＳ等の他のデバイスに適用することも可能である。
本開示の半導体装置の構成は、図１Ａ、図１２、図１３に示した構成に限定されない。例えば、図１Ａ、図１２、図１３に示す半導体装置では、半導体層３０はボディ領域３ａ、３ｂ、ソース領域４ａ、４ｂ、およびドリフト領域２を有しているが、半導体層がさらに他の構成要素を有していてもよい。例えば、半導体層３０の表面とゲート絶縁層５との間に、ソース領域４ａとソース領域４ｂとを接続するように、第２導電型の炭化珪素層を配置していてもよい。
本開示の半導体装置は、ゲート電極を備えるＭＩＳＦＥＴなどの半導体装置、並びにそれを備えた種々の制御装置及び駆動装置に広く適用できる。例えば、炭化珪素などのワイドバンドギャップ半導体を用いた半導体装置に用いられ得る。
１ 基板
１ａ 主面
２ ドリフト領域
２ａ 表面
３ａ、３ｂ ボディ領域
４ａ、４ｂ ソース領域
５ ゲート絶縁層
６ ゲート電極
６ａ 導電層
６ｅ、２１２、２１４、６０６ 端
６ｒ 凹部
７ 層間絶縁層
７ａ 第１の層間絶縁層
７ｂ 第２の層間絶縁層
８ ソース電極
９ 配線
１０ ドレイン電極
１１ ゲート電極酸化膜
２０ 絶縁マスク層
２０ｃ 庇
２１ 空洞
３０ 半導体層
４０ トレンチ
１００、１１０、１５０、２００ ユニットセル
１０１、１０２ マスク層
１０３ レジスト
２０１、２０２ 不純物
６０２ 第１表面
６０４ 第２表面

Claims (10)

  1. 半導体層と、
    前記半導体層内に位置する第1導電型の不純物領域と、
    少なくとも一部が前記半導体層上に位置するゲート絶縁層と、
    前記ゲート絶縁層の前記少なくとも一部と接する第１表面と、前記第１表面と反対側の第２表面とを含み、前記ゲート絶縁層上に位置するゲート電極と、
    前記ゲート電極の上に位置し、前記第２表面と接する絶縁マスク層と、
    前記ゲート電極および前記絶縁マスク層を覆う層間絶縁層と、
    前記不純物領域と接する電極と、
    前記層間絶縁層上に位置し、前記電極と電気的に接続された配線と
    を備え、
    前記ゲート電極と前記電極との間に前記層間絶縁層の一部が位置しており、
    前記半導体層の表面に垂直な前記ゲート電極の断面において、前記ゲート電極は、前記ゲート電極の前記第２表面と接する角部に位置する凹部を有し、
    前記ゲート電極と、前記層間絶縁層の前記一部を含む前記層間絶縁層とに囲まれた空洞が、前記凹部の少なくとも一部を含む領域に位置しており、
    前記絶縁マスク層は、前記第２表面と接する位置から前記空洞を覆うように延びており、かつ前記空洞と接しており、
    前記ゲート電極の前記断面において、前記空洞および前記ゲート電極は、それぞれ複数の端を含み、
    前記空洞の前記複数の端のうち、前記層間絶縁層の前記一部と接する端と前記ゲート電極の仮想的な中心軸との距離は、前記ゲート電極の前記複数の端のうち、前記ゲート電極の前記第１表面での端と前記ゲート電極の前記仮想的な中心軸との距離と同じか、より長い、
    半導体装置。
  2. 前記空洞は前記ゲート絶縁層と接していない、
    請求項１に記載の半導体装置。
  3. 前記半導体層は、
    第１導電型のドリフト領域と、
    前記ドリフト領域の上方に位置する第２導電型のボディ領域と、をさらに含み、
    前記不純物領域と前記ボディ領域とが接している、
    請求項１または２に記載の半導体装置。
  4. 前記ゲート電極の前記断面において、前記ゲート電極と前記不純物領域とが重なる領域の長さは、前記空洞の前記半導体層の前記表面と平行な方向の幅よりも長い、
    請求項１に記載の半導体装置。
  5. 請求項１に記載の半導体装置の製造方法であって、
    第１導電型の不純物領域を有する半導体層を準備する工程と、
    前記半導体層上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上に導電層を形成する工程と、
    前記導電層上に絶縁マスク層を形成する工程と、
    前記絶縁マスク層をゲート電極の寸法に加工する工程と、
    前記絶縁マスク層をマスクとした等方性エッチングにより、前記導電層のうち、前記絶縁マスク層に覆われていない第１部分の少なくとも一部および前記絶縁マスク層に覆われている第２部分の一部を除去する工程と、
    前記絶縁マスク層をマスクとした異方性エッチングにより、前記導電層の前記第１部分の他の部分を除去して、前記導電層の前記第２部分の前記一部の位置に凹部を有する前記ゲート電極を形成する工程と、
    前記絶縁マスク層上および前記半導体層上に層間絶縁層を形成して、前記絶縁マスク層と前記ゲート電極と前記層間絶縁層とに囲まれ、前記凹部の少なくとも一部を含む空洞を形成する工程と、
    前記不純物領域につながるコンタクト穴を形成する工程と、
    前記コンタクト穴に電極を形成する工程と、
    前記層間絶縁層および前記電極上に配線を形成する工程とを備え、
    前記ゲート電極と前記電極との間に前記層間絶縁層の一部が位置しており、
    前記半導体層の表面に垂直な前記ゲート電極の断面において、前記空洞および前記ゲート電極は、それぞれ複数の端を含み、
    前記空洞の前記複数の端のうち、前記層間絶縁層の前記一部と接する端と前記ゲート電極の仮想的な中心軸との距離は、前記ゲート電極の前記複数の端のうち、前記ゲート電極の前記ゲート絶縁層と接する端と前記ゲート電極の前記仮想的な中心軸との距離と同じか、より長い、半導体装置の製造方法。
  6. 物理気相成長法により前記層間絶縁層を形成する、
    請求項５に記載の半導体装置の製造方法。
  7. 高密度プラズマ化学気相成長法と物理気相成長法とにより前記層間絶縁層を形成する、請求項５に記載の半導体装置の製造方法。
  8. 前記等方性エッチングにより除去された、前記導電層の前記第１部分の前記少なくとも一部および前記第２部分の前記一部の厚さは、前記導電層の厚さよりも小さい、
    請求項５から７のいずれかに記載の半導体装置の製造方法。
  9. 前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域の上方に位置し、前記不純物領域と接する第２導電型のボディ領域とを含んでおり、
    前記ゲート電極の前記断面において、前記ゲート電極と前記不純物領域とが重なる領域の長さは、前記空洞の前記半導体層の前記表面と平行な方向の幅よりも長い、
    請求項５から８のいずれかに記載の半導体装置の製造方法。
  10. 前記絶縁マスク層は、前記第２表面と接する位置から前記凹部上に水平方向に延在して張り出している、
    請求項１に記載の半導体装置。
JP2015170672A 2014-09-04 2015-08-31 半導体装置およびその製造方法 Expired - Fee Related JP6103453B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014180139 2014-09-04
JP2014180139 2014-09-04

Publications (2)

Publication Number Publication Date
JP2016058726A JP2016058726A (ja) 2016-04-21
JP6103453B2 true JP6103453B2 (ja) 2017-03-29

Family

ID=55438291

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015170672A Expired - Fee Related JP6103453B2 (ja) 2014-09-04 2015-08-31 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US9543427B2 (ja)
JP (1) JP6103453B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6351874B2 (ja) 2015-12-02 2018-07-04 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
WO2024195461A1 (ja) * 2023-03-20 2024-09-26 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54143076A (en) 1978-04-28 1979-11-07 Fujitsu Ltd Semiconductor device and its manufacture
JPH0336736A (ja) 1989-07-04 1991-02-18 Fuji Electric Co Ltd 絶縁ゲート電界効果半導体装置
JP2548994B2 (ja) 1990-03-19 1996-10-30 富士通株式会社 電界効果型トランジスタ及びその製造方法
JPH04196439A (ja) 1990-11-28 1992-07-16 Seiko Epson Corp 半導体装置の製造方法
GB9127093D0 (en) 1991-02-26 1992-02-19 Samsung Electronics Co Ltd Field-effect transistor
JPH0595113A (ja) 1991-10-01 1993-04-16 Hitachi Ltd 半導体装置およびその製造方法
JPH05198589A (ja) 1992-01-23 1993-08-06 Seiko Epson Corp 半導体装置及び半導体装置の製造方法
US5869379A (en) * 1997-12-08 1999-02-09 Advanced Micro Devices, Inc. Method of forming air gap spacer for high performance MOSFETS'
US5972761A (en) 1997-12-29 1999-10-26 Texas Instruments - Acer Incorporated Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction
US5869374A (en) 1998-04-22 1999-02-09 Texas Instruments-Acer Incorporated Method to form mosfet with an inverse T-shaped air-gap gate structure
JP2001028436A (ja) 1999-07-14 2001-01-30 Telecommunication Advancement Organization Of Japan 半導体装置の製造方法
KR100297738B1 (ko) 1999-10-07 2001-11-02 윤종용 챔퍼가 형성된 금속 실리사이드층을 갖춘 반도체소자의 제조방법
JP2004095888A (ja) 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
US7026689B2 (en) 2004-08-27 2006-04-11 Taiwan Semiconductor Manufacturing Company Metal gate structure for MOS devices
JP2008198762A (ja) 2007-02-13 2008-08-28 Nec Corp 半導体装置及びその製造方法
JP2012151400A (ja) 2011-01-21 2012-08-09 Mitsubishi Electric Corp ＳｉＣ半導体装置、ＳｉＣ半導体装置の製造方法
CN103493208B (zh) * 2011-04-19 2017-03-22 日产自动车株式会社 半导体装置及其制造方法
WO2013076890A1 (ja) 2011-11-21 2013-05-30 パナソニック株式会社 半導体装置及びその製造方法
US9064948B2 (en) * 2012-10-22 2015-06-23 Globalfoundries Inc. Methods of forming a semiconductor device with low-k spacers and the resulting device
KR101701240B1 (ko) * 2013-09-20 2017-02-01 산켄덴키 가부시키가이샤 반도체 장치

Also Published As

Publication number Publication date
US9543427B2 (en) 2017-01-10
US20160071971A1 (en) 2016-03-10
JP2016058726A (ja) 2016-04-21

Similar Documents

Publication Publication Date Title
TWI570915B (zh) 半導體裝置以及製造鰭式場效電晶體裝置的方法
JP6106310B2 (ja) ハイブリッド能動フィールドギャップ拡張ドレインｍｏｓトランジスタ
US9153657B2 (en) Semiconductor devices comprising a fin
CN103258846B (zh) 双栅极横向mosfet
US8735999B2 (en) Semiconductor device
US20060223265A1 (en) Vertical transistor of semiconductor device and method for forming the same
JPWO2009050871A1 (ja) 半導体装置およびその製造方法
JP5145694B2 (ja) ＳｉＣ半導体縦型ＭＯＳＦＥＴの製造方法。
TWI599041B (zh) 具有底部閘極之金氧半場效電晶體功率元件及其製作方法
CN101442074A (zh) 沟槽金属氧化物场效应晶体管及其制造方法
KR20030004144A (ko) 반도체장치 및 그 제조방법
TW202030841A (zh) 斷閘極金氧半場效電晶體的閘極結構及其製造方法
CN101604705B (zh) 四周环绕栅极鳍栅晶体管及其制作方法
JP2008028263A (ja) 半導体装置
JP5556863B2 (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
CN102254948A (zh) 一种双围栅结构的隧穿场效应晶体管及其制备方法
WO2015155828A1 (ja) 半導体装置及びその製造方法
JP6103453B2 (ja) 半導体装置およびその製造方法
CN108074974B (zh) 半导体装置的形成方法
TWI458022B (zh) 低閘極電荷的溝槽式功率半導體製造方法
JP4627211B2 (ja) 炭化珪素半導体装置、及びその製造方法
CN114927575A (zh) 一种屏蔽栅器件结构及其制作方法
US8878287B1 (en) Split slot FET with embedded drain
JP5158197B2 (ja) 半導体装置及びその製造方法
TWI442511B (zh) 半導體裝置中之分層形成

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170217

R151 Written notification of patent or utility model registration

Ref document number: 6103453

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees