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CN101442074A - 沟槽金属氧化物场效应晶体管及其制造方法 - Google Patents

沟槽金属氧化物场效应晶体管及其制造方法 Download PDF

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CN101442074A CNA2008101770450A CN200810177045A CN101442074A CN 101442074 A CN101442074 A CN 101442074A CN A2008101770450 A CNA2008101770450 A CN A2008101770450A CN 200810177045 A CN200810177045 A CN 200810177045A CN 101442074 A CN101442074 A CN 101442074A
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Abstract

本发明涉及一种沟槽金属氧化物场效应晶体管，其能够减小寄生电容，从而增加开关速度，本发明还涉及一种制造所述沟槽金属氧化物场效应晶体管的方法。所述沟槽金属氧化物场效应晶体管包括：上面依次形成有外延层和主体层的基层；垂直形成在外延层和主体层的中央部分的沟槽；形成在沟槽两侧壁上的第一栅极氧化膜层；形成在沟槽下部表面和基层上部之间的外延层中的扩展氧化膜层，其厚度大于第一栅极氧化膜层的厚度，其宽度大于沟槽的宽度；形成在具有第一栅极氧化膜层的沟槽中的栅极；形成在栅极上的第二栅极氧化膜层；以及在栅极的上部两侧上形成的源极区，因此，本发明减少了对应于漏极区的外延层和栅极之间的寄生电容的生成，从而提高了开关速度。

Description

沟槽金属氧化物场效应晶体管及其制造方法
技术领域
本发明涉及一种Trench MOSFET(沟槽金属氧化物场效应晶体管)及其制造方法。具体地，本发明涉及一种Trench MOSFET，其中，选择性地增加了位于栅极的下部和外延层之间的扩散氧化膜层的厚度，因此减少了重叠区中的寄生电容，从而提高了开关速度，本发明还涉及一种制造所述Trench MOSFET的方法。
背景技术
一般地，Trench MOSFET是一种晶体管，其中，沟道在垂直方向上形成并且栅极形成在源极和漏极之间延伸的沟槽中。
这种Trench MOSFET镶有例如氧化层的薄绝缘层、填充有例如多晶硅的导体并且允许低电流的流动，从而提供一种低值的特定导通电阻。
下面将参照有关附图对常规的Trench MOSFET进行详细描述。
图1表示常规Trench MOSFET的截面图。
如图1所示，常规Trench MOSFET包括基层10、形成在基层10上的外延层20以及主体层30，所述主体层30形成在外延层20上并且掺有与外延层20类型相对的掺杂剂。同样，在主体层30的中央部分以及外延层20的上面部分中，形成具有预定厚度的沟槽41，所述沟槽41为栅极的形成区域。
在沟槽41的两侧部上形成有具有较薄厚度的第一栅极氧化膜层A，在所述第一栅极氧化膜层A上形成有栅极40，所述栅极40从主体层30连接到外延层20。另外，第二栅极氧化膜层70形成在栅极40上。另外，源极区50和接触区60形成在主体层30上，上部金属80形成在第二栅极氧化膜层70、源极区50和接触区60上部。
因此，常规Trench MOSFET通过根据栅极40的开/关在源极区50和对应于漏极区的外延层20之间建立或断开电连接而实现开关功能。
但是，常规Trench MOSFET具有以下问题。
常规Trench MOSFET包括一个重叠区，所述重叠区具有在栅极40和外延层20之间形成的薄的第一栅极氧化膜层A。所述薄的第一栅极氧化膜层A用作栅极40和对应于漏极区的外延层20之间的寄生电容，因此，在对Trench MOSFET进行开/关控制时，增加了延时并且降低了TrenchMOSFET的开关速度，从而导致Trench MOSFET的性能产生恶化。
还有并且，当由于所述薄膜的第一栅极氧化膜层A的存在而在沟槽41周围的外延层20和主体30之间出现泄漏电流时，电场增加，从而导致主体层30和外延层20之间的击穿电压的降低。
发明内容
本发明的目的在于解决现有技术中出现的上述问题。本发明提供一种Trench MOSFET及其制造方法，其中，选择性地增加了位于栅极的下部和外延层之间的扩散氧化膜层的厚度，因此减少了重叠区中生成的寄生电容，最终提高了开关速度。
为了实现上述发明目的，本发明提供一种Trench MOSFET包括：基层，具有依次形成在其上面的外延层和主体层；沟槽，垂直形成在所述外延层和所述主体层的中央部分中；第一栅极氧化膜层，形成在所述沟槽的两侧壁上；扩散氧化膜层，形成在所述沟槽的下部表面及所述基层的上部之间的外延层，所述扩散氧化膜层的厚度大于所述第一栅极氧化膜层的厚度，并且所述扩散氧化膜层的宽度大于所述沟槽的宽度；栅极，形成在具有所述第一栅极氧化膜层的所述沟槽中；第二栅极氧化膜层，形成在所述栅极上；以及源极区，形成在所述栅极的上部两侧上，从而减少了对应于漏极区的外延层和栅极之间生成的寄生电容，从而提高了开关速度。
与栅极下部接触的扩散氧化膜层的上部形成有空洞。所述扩散氧化膜层可以具有从1500
Figure A200810177045D0012171722QIETU
到4000
Figure A200810177045D0012171722QIETU
的厚度，优选地，从2000
Figure A200810177045D0012171722QIETU
到2500
Figure A200810177045D0012171722QIETU
的厚度。所述Trench MOSFET还可以包括上部金属，所述金属形成在所述上部暴露的第二栅极氧化膜层和源极区上，还可以包括形成在所述主体层不具有所述源极区的部分上的高浓度接触区。所述源极区可形成在主体层上，高浓度接触区可形成在所述主体层不具有所述源极区的上部表面上。
基层、外延层和源极区可掺有N型掺杂剂，主体层可掺有P型掺杂剂，接触区可掺有高浓度P+型掺杂剂。可选择地，基层、外延层和源极区可掺有P型掺杂剂，主体层可掺有N型掺杂剂，接触区可掺有高浓度N+型掺杂剂。
另外，根据本发明，一种制造Trench MOSFET的方法，包括：准备基层，所述基层具有依次形成在外延层和主体层的上面；形成第一硬质掩膜，用于在所述主体层上形成沟槽；使用所述第一硬质掩膜作为蚀刻掩膜对所述主体层的中央部分和所述外延层的上部表面进行蚀刻，从而形成所述沟槽；在所述沟槽的表面上形成第一栅极氧化膜层和第二硬质掩膜，对所述第二硬质掩膜的底部进行蚀刻，然后对位于经过蚀刻的第二硬质掩膜下面的所述第一栅极氧化膜层和所述外延层进行蚀刻；对经过蚀刻的所述外延层进行热氧化处理，从而形成扩散氧化膜层，所述扩散氧化膜层的厚度大于所述第一栅极氧化膜层的厚度，所述扩散氧化膜层的宽度大于所述沟槽的宽度；在所述沟槽中形成栅极，所述沟槽在其下部具有所述扩散氧化膜层；以及在所述栅极上形成源极区和第二栅极氧化膜层。
与栅极下部接触的扩散氧化膜层的上部中央处可形成空洞。扩散氧化膜层可具有从1500
Figure A200810177045D0012171722QIETU
到4000
Figure A200810177045D0012171722QIETU
的厚度，特别地，从2000到2500
Figure A200810177045D0012171722QIETU
的厚度。所述方法还包括在上部暴露的源极区和第二栅极氧化膜层上形成上部金属，还可以包括在所述主体层不具有所述源极区的上部形成高浓度的接触区。源极区可形成在主体层上，高浓度接触区可形成在所述主体层不具有源极区的上部表面上。
第一硬质掩膜和第二硬质掩膜可以是氮化膜层或氧化膜层，并可以通过LP-VCD(低压化学气相沉积)或PE-CVD(等离子增强化学气相沉积)形成。
在制造Trench MOSFET的方法中，对位于经过蚀刻的第二硬质掩膜下面的第一栅极氧化膜层和外延层的蚀刻，可以通过先蚀刻第一栅极氧化膜层然后再蚀刻外延层进行，对于经过刻蚀的第二硬质掩膜下面的第一栅极氧化膜层和外延层的蚀刻，也可以通过同时蚀刻第一栅极氧化膜层和外延层进行。
基层、外延层和源极区可掺有N型掺杂剂，主体层可掺有P型掺杂剂、接触区可掺有高浓度P+型掺杂剂。可选择地，基层、外延层和源极区可掺有P型掺杂剂，主体层可掺有N型掺杂剂，接触区可掺有高浓度N+型掺杂剂。
附图说明
从下面结合附图所作的详细描述中，本发明的特征和优点将可以更加清楚地被理解，其中：
图1表示常规Trench MOSFET的截面图；
图2表示根据本发明的第一实施例的N沟道Trench MOSFET的截面图；
图3A到3J依次表示根据本发明的第一实施例的N沟道TrenchMOSFET的制造工艺示意图；
图4表示根据本发明的第一实施例的N沟道Trench MOSFET的电容曲线图；
图5表示根据本发明的第一实施例的修改实施方式的P沟道TrenchMOSFET的截面图；
图6表示根据本发明的第二实施例的N沟道Trench MOSFET的截面图；
图7表示根据本发明的第二实施例的修改实施方式的P沟道TrenchMOSFET的截面图；以及
图8表示根据本发明的第三实施例的N沟道Trench MOSFET的截面图；
图9表示根据本发明的第三实施例的修改实施方式的P沟道TrenchMOSFET的截面图。
具体实施方式
下面将参照附图详细描述根据本发明的优选实施例的TrenchMOSFET的结构、制造方法及其效果。
第一实施例
下面将参照有关附图对根据本发明的第一实施例的Trench MOSFET的结构和制造方法进行具体描述。
图2表示根据本发明的第一实施例的N沟道Trench MOSFET的截面图，图3A到3J依次表示根据本发明的第一实施例的N沟道TrenchMOSFET的制造工艺示意图，图4表示根据本发明的第一实施例的N沟道Trench MOSFET的电容曲线图。
如图2所示，根据本发明的N沟道Trench MOSFET包括基层100、在所述基层100上形成的外延层110、掺有与外延层110类型相对的掺杂剂的主体层120、在外延层110和主体层120的中央部分中垂直形成的沟槽131、在沟槽131的下部和基层100的上部之间的外延层110上形成的扩散氧化膜层135、形成在沟槽131的两侧部上的薄的第一栅极氧化膜层132、在具有第一栅极氧化膜层132的沟槽131中形成的栅极130、在栅极130上形成的第二栅极氧化膜层160以及在栅极130的上面部分两侧形成的源极区。
基层100掺有高浓度N型掺杂剂以降低外延层的电阻元件值，所述外延层将会成为Trench MOSFET的漏极区，所述基层100位于TrenchMOSFET的最低位置上。
在基层100上形成的外延层110掺有低浓度的N型掺杂剂以增加Trench MOSFET的击穿电压，并且将成为漏极区。具有预定深度的沟槽131的下部设置在外延层110的中央。
主体层120形成在外延层110上并且具有垂直形成在外延层中央的沟槽131。在栅极130处开打开状态的情况下，主体层120面向栅极130的区域形成有沟道(Channel)，所述沟道用于建立源极区140和对应于漏极区的外延层110之间的电连接。
栅极130形成在第一栅极氧化膜层132上，第一栅极氧化膜层132提供在沟槽131的两侧部上，栅极130响应于从外部施加的栅极电压进行开/关控制，从而建立/断开源极区140和外延层110之间的电连接。
源极区140形成在主体层120上对应于栅极130上部两侧的位置上，并且掺有N型掺杂剂以建立与对应于漏极区的外延层110的电连接。在源极区140的侧面对应于主体120暴露的上部区域的位置上提供有接触区，所述接触区掺有高浓度P+型掺杂剂。
第二栅极氧化膜层160形成在栅极130和位于栅极130上部两侧上的源极区140上，上部金属170形成在第二栅极氧化膜层160的上部、源极区140和接触区150上部上，以便覆盖第二栅极氧化膜层160。
根据本发明的Trench MOSFET是有利的，因为具有预定厚度的扩散氧化膜层135形成在沟槽131的下部表面和基层100的上部表面互相面对的外延层110，从而减小了栅极130和对应于漏极区的外延层110之间的重叠区域，从而增加了栅极和漏极之间的驱动电压。
扩散氧化膜层135优选地构造为比沟槽131宽。另外，在与栅极130接触的扩散氧化膜层135的上面部分的中央位置中形成空洞，并且扩散氧化膜层135的空洞的深度设定为使得空洞的中心没有到达扩散氧化膜层135的下表面。
正如根据本发明的Trench MOSFET的栅极-漏极之间的电容值所示的图4中曲线“C”所示，根据本发明的Trench MOSFET由于使用了扩散氧化膜层135而减小了栅极130和对应于漏极区的外延层110之间的重叠区，因此降低了寄生电容。从而可以减小Trench MOSFET的开关延迟时间，最终提高开关速度。同样，在图4所示的曲线图中，“B”表示常规TrenchMOSFET的电容曲线。
所述扩散氧化膜层135的厚度优选地比形成在沟槽131侧壁上的第一栅极氧化膜层132的厚度更厚。那是由于，如果所述扩散氧化膜层135形成为与第一栅极氧化膜层132相同的厚度，那么扩散氧化膜层135的厚度是较薄的从而会在常规Trench MOSFET中出现增加寄生电容的问题。为了阻止这种寄生电容的产生，优选的是所形成的扩散氧化膜层132的厚度大于第一栅极氧化膜层132的厚度。
扩散氧化膜层135的厚度可优选地设定为1500
Figure A200810177045D0012171722QIETU
到4000
Figure A200810177045D0012171722QIETU
范围。那是由于，如果扩散氧化膜层135的厚度小于1500
Figure A200810177045D0012171722QIETU
，则其厚度较薄，从而与在常规Trench MOSFET相同会出现增加寄生电容的问题。相反，如果扩散氧化膜层135的厚度大于4000
Figure A200810177045D0012171722QIETU
，则其厚度太厚，从而会与基层100接触。因此，应当增加外延层110的厚度，从而整个Trench MOSFET的厚度可能会增加，最终导致Trench MOSFET的尺寸增加。因此，扩散氧化膜层135可优选地形成为具有从1500
Figure A200810177045D0012171722QIETU
到4000
Figure A200810177045D0012171722QIETU
范围的厚度，更优选地，具有从2000
Figure A200810177045D0012171722QIETU
到2500
Figure A200810177045D0012171722QIETU
范围的厚度。
与外延层110相接触的扩散氧化膜层135的侧表面并非朝着扩散氧化膜层135的内部倾斜，而是朝着外延层110方向，即向外倾斜。在这种方式中，当扩散氧化膜层135的宽度增加时，可以防止出现常规TrenchMOSFET中的问题，即可能由于使用薄的第一栅极氧化膜层A而导致第一栅极氧化膜层A、外延层10和主体层20之间的接触点处出现泄漏电流，从而增加击穿电压。
在制造如图3A所示结构的Trench MOSFET的方法中，准备基层100，在所述基层100上形成有外延层110和主体层120。
然后，对所准备的基层100进行热氧化处理，从而在主体层120上形成氧化层121，然后，放置第一硬质掩膜122。第一硬质掩膜122优选地通过CVD(化学气相沉积)形成，第一硬质掩膜122的例子优选地包括氮化膜层或氧化膜层。用于形成第一硬质掩膜122的CVD可通过从LP-CVD和PE-CVD中任选一个实现。
在形成第一硬质掩膜122之后，在第一硬质掩膜122上形成用于形成沟槽的光刻胶层图像123。
接着，如图3B所示，使用光刻胶层图像123作为蚀刻掩膜执行蚀刻处理，从而对第一硬质掩膜122进行蚀刻。作为蚀刻工艺，可以执行干式蚀刻工艺，从而形成第一硬质掩膜122并且去除保留在第一硬质掩膜122上的光刻胶层图像123。
另外，使用经过蚀刻的第一硬质掩膜122作为蚀刻掩膜，执行蚀刻处理，从而在蚀刻第一硬质掩膜122的区域的下面依次蚀刻主体层120和外延层110，从而形成沟槽131。作为蚀刻工艺，可以执行干式蚀刻。
然后，执行牺牲氧化，从而消除沟槽131的接触面在所述蚀刻工艺中所受到的等离子体损伤并降低粗糙度。在所述牺牲氧化工艺之后，执行湿法蚀刻工艺，从而去除在所述牺牲氧化工艺中形成的牺牲氧化膜层(图中未示出)。在去除了所述牺牲氧化膜层之后，如图3C所示，执行氧化处理从而在沟槽131的内两侧面形成第一栅极氧化膜层132。
然后，如图3D所示，在第一栅极氧化膜层132上放置第二硬质掩膜133，之后去除放置在沟槽131底部上的第二硬质掩膜133，如图3E所示。第二硬质掩膜133可以通过LP-CVD或PE-CVD形成，第二硬质掩膜133的例子可以包括氮化膜层或氧化膜层。
在去除第二硬质掩膜133之后，去除第二硬质掩膜133下面的第一栅极氧化膜层132。然后，如图3F所示，使用所去除的第二硬质掩膜133作为蚀刻掩膜，将外延层110蚀刻到预定的深度。
此时，如对沟槽131进行蚀刻和对外延层110进行蚀刻那样，在根据本发明的第一实施例的Trench MOSFET中，位于第一栅极氧化膜层132下面的外延层110可以通过两个蚀刻操作去除。从而，可以确保形成扩散氧化膜层135的区域，这将在下面进行描述，从而可以增加扩散氧化膜层135的宽度。
特别地，去除第一栅极氧化膜层132和沟槽131下面外延层110的方法如上所述地分别执行独立的蚀刻工艺来去除。或者可选择地，为了使工艺单一化，可以同时去除第一栅极氧化膜层132和外延层110。此时，第一栅极氧化膜层132和外延层110的去除工艺可以通过执行干式蚀刻来实现。
对经过蚀刻的外延层110执行热氧化工艺，从而形成具有较厚厚度的扩散氧化膜层135，如图3G所示。之后，去除第一硬质掩膜122和第二硬质掩膜133。
特别地，所述热氧化工艺最优地一直进行直至扩散氧化膜层135的厚度大于沟槽131的侧壁上形成的第一栅极氧化膜层132的厚度，并且其宽度大于沟槽131的宽度。那是由于，如上所述地，如果扩散氧化膜层135的厚度与第一栅极氧化膜层132的厚度相同，则其较薄从而与在常规Trench MOSFET中一样，会出现增加寄生电容的问题。为了防止这种问题，优选地，扩散氧化膜层135的厚度形成为比第一栅极氧化膜层132的厚度要大。
此时，扩散氧化膜层135的厚度可以设定为从1500
Figure A200810177045D0012171722QIETU
到4000
Figure A200810177045D0012171722QIETU
范围。那是由于，如果扩散氧化膜层135的厚度小于1500
Figure A200810177045D0012171722QIETU
，则其较薄从而与在常规Trench MOSFET中一样会出现增加寄生电容的问题。如果扩散氧化膜层135的厚度大于4000
Figure A200810177045D0012171722QIETU
，则扩散氧化层135太厚并会与基层100接触，因此必须增加外延层110的厚度，从而增加整个Trench MOSFET的厚度，最终导致Trench MOSFET的尺寸加大。因此，优选地，扩散氧化膜层135的厚度为1500
Figure A200810177045D0012171722QIETU
到4000
Figure A200810177045D0012171722QIETU
范围，更优选地，从2000
Figure A200810177045D0012171722QIETU
到2500
Figure A200810177045D0012171722QIETU
。
扩散氧化膜层135的上部优选地具有空洞。此时的空洞可形成为使得其中央不会与扩散氧化膜层135的下部表面接触。
与外延层110接触的扩散氧化膜层135的侧面并非朝着扩散氧化膜层135内部倾斜，而是朝着外延层110的方向，即向外倾斜。因此，由于扩散氧化膜层135的宽度可能会增加，所以可以防止现有技术中出现的问题，即第一栅极氧化膜层A的厚度形成得较薄而导致在第一栅极氧化膜层A、外延层10和主体层20的接触点上出现泄漏电流，从而增加击穿电压。
在形成扩散氧化膜层135之后，如图3H所示，向沟槽131掺杂例如多晶硅的材料，从而形成栅极130。然后，暴露在外部的主体层120，即栅极130的上部两侧，分别掺杂N型掺杂剂以及高浓度P+型掺杂剂，从而形成掺有N型掺杂剂的源极区140和掺有高浓度P+型掺杂剂的接触区150。
然后，形成第二栅极氧化膜层160以覆盖栅极130和源极区140的上部的一部分，然后形成上部金属170以覆盖第二栅极氧化膜层160的上部和接触区150的上部，从而形成根据本发明的Trench MOSFET。
另外，图5表示根据本发明的第一实施例的N沟道Trench MOSFET的修改实施方式的P沟道Trench MOSFET的截面图。在所述P沟道Trench MOSFET中，基层100、外延层110和源极区140掺有P型掺杂剂，主体层120掺有N型掺杂剂，接触区150掺有高浓度N+型掺杂剂。
第二实施例
特别地，以下将参照相关附图，对根据本发明的第二实施例的TrenchMOSFET的结构和制造方法进行描述。因此，仅描述第二实施例中不同于第一实施例的结构和制造方法，而省略相同内容的描述。
图6表示根据本发明的第二实施例的N沟道Trench MOSFET的截面图，图7表示根据本发明的第二实施例的P沟道Trench MOSFET的截面图
首先，如图6中所示，根据本发明第二实施例的N沟道TrenchMOSFET包括基层200、形成在基层200上的外延层210、掺有与外延层210类型相对的掺杂剂的主体层220、在外延层210和主体层220的中央部分垂直形成的沟槽231、在外延层210中位于沟槽231的下部表面和基层200的上部之间形成的扩散氧化膜层135、形成在沟槽231中的第一栅极氧化膜层232和栅极230、形成在栅极230和源极区240上的第二栅极氧化膜层260以及形成在主体层220不具有源极区240的上部表面上的接触区250。
上部金属270形成在第二栅极氧化膜层260和接触区250上，从而完成根据第二实施例的N沟道。同样，源极区240形成在主体层220上。
接触区250的形成方法是，通过对主体层220不具有源极区240的上部蚀刻为与源极区240相同的高度，然后在经过蚀刻的主体层220的上部掺杂高浓度P+型掺杂剂。
另外，图7中示出了根据本发明第二实施例的N沟道Trench MOSFET的修改实施方式的P沟道Trench MOSFET。这种P沟道Trench MOSFET通过以下过程制造：基层200、外延层210和源极区240掺杂P型掺杂剂，主体层220掺杂N型掺杂剂，接触区250掺杂高浓度N+型掺杂剂。
第三实施例
以下，参照有关附图，对根据本发明的第三实施例的Trench MOSFET的结构和制造方法进行描述。
图8表示根据第三实施例的N沟道Trench MOSFET的截面图，图9表示根据第三实施例的P沟道Trench MOSFET的截面图。
如图8中所示，根据第三实施例的N沟道Trench MOSFET包括基层300、形成在基层300上的外延层310、掺有与外延层310类型相对的掺杂剂的主体层320、在外延层310和主体层320的中央部分中垂直形成的沟槽331、在沟槽331的下部表面和基层300的上部之间的外延层310上形成的扩散氧化膜层135、形成在沟槽331中的第一栅极氧化膜层332和栅极330、形成在栅极330上的第二栅极氧化膜层350，以及形成在第二栅极氧化膜层350两侧上的源极区340。
并且，上部金属360形成在第二栅极氧化膜层350和源极区340上，从而完成根据本发明第三实施例的N沟道Trench MOSFET。
另外，图9中示出了根据第三实施例的N沟道Trench MOSFET的修改实施方式的P沟道Trench MOSFET。这种P沟道Trench MOSFET通过以下过程制造：基层300、外延层310和源极区340掺杂P型掺杂剂，主体层320掺杂N型掺杂剂。
如上所述，本发明提供一种Trench MOSFET及其制造方法。根据本发明，位于栅极下部和外延层之间的第一栅极氧化膜层的厚度可选择性地增加，从而形成具有比沟槽的厚度更厚的扩散氧化膜层。从而，可以减少对应于漏极区的外延层和栅极之间的寄生电容的生成，最终提高开关速度。
还有，根据本发明的Trench MOSFET及其制造方法中，由于栅极下部和外延层之间的扩散氧化膜层，增加了击穿电压，因此降低了外延层的电阻系统，从而减小了导通电阻。
虽然已经为示例目的披露了本发明的优选实施例，但是本领域技术人员会理解，各种修改实施方式、技术特征的添加以及替换都是可能的，这不会脱离所附权利要求书所公开的本发明的范围和精神。

Claims (24)

1.一种沟槽金属氧化物场效应晶体管，包括：
基层，具有依次形成在其上面的外延层和主体层；
沟槽，垂直形成在所述外延层和所述主体层的中央部分中；
第一栅极氧化膜层，形成在所述沟槽的两侧壁上；
扩散氧化膜层，形成在所述沟槽的下部及所述基层的上部之间的外延层上，所述扩散氧化膜层的厚度大于所述第一栅极氧化膜层的厚度，并且所述扩散氧化膜层的宽度大于所述沟槽的宽度；
栅极，形成在具有所述第一栅极氧化膜层的所述沟槽中；
第二栅极氧化膜层，形成在所述栅极上；以及
源极区，形成在所述栅极的上部两侧上。
2.根据权利要求1所述的沟槽金属氧化物场效应晶体管，其特征在于，与所述栅极的下部接触的扩散氧化膜层的上部的中央形成有空洞。
3.根据权利要求1所述的沟槽金属氧化物场效应晶体管，其特征在于，所述扩散氧化膜层具有到
Figure A200810177045C00022
范围的厚度。
4.根据权利要求1或3所述的沟槽金属氧化物场效应晶体管，其特征在于，所述扩散氧化膜层具有
Figure A200810177045C00023
到
Figure A200810177045C00024
范围的厚度。
5.根据权利要求1所述的沟槽金属氧化物场效应晶体管，还包括上部金属，所述金属形成在具有所述第二栅极氧化膜层和所述源极区的沟槽金属氧化物场效应晶体管上。
6.根据权利要求1所述的沟槽金属氧化物场效应晶体管，还包括形成在所述主体层不具有所述源极区的部分上的高浓度接触区。
7.根据权利要求1所述的沟槽金属氧化物场效应晶体管，其特征在于，所述源极区形成在所述主体层上，所述主体层不具有所述源极区的上部表面上形成有高浓度接触区。
8.根据权利要求6或7所述的沟槽金属氧化物场效应晶体管，还包括上部金属，所述金属形成在具有所述第二栅极氧化膜层、源极区和接触区的所述沟槽金属氧化物场效应晶体管上。
9.根据权利要求6-8中任一权利要求所述的沟槽金属氧化物场效应晶体管，其特征在于，所述基层、所述外延层和源极区掺有N型掺杂剂，所述主体层掺有P型掺杂剂，所述接触区掺有高浓度P+型掺杂剂。
10.根据权利要求6-8中任一权利要求所述的沟槽金属氧化物场效应晶体管，其特征在于，所述基层、所述外延层和所述源极区掺有P型掺杂剂、所述主体层掺有N型掺杂剂，所述接触区掺有高浓度N+型掺杂剂。
11.一种制造沟槽金属氧化物场效应晶体管的方法，包括：
准备基层，在所述基层上依次形成外延层和主体层；
形成第一硬质掩膜，用于在所述主体层上形成沟槽；
使用所述第一硬质掩膜作为蚀刻掩膜对所述主体层的中央部分和所述外延层的上部表面进行蚀刻，从而形成所述沟槽；
在所述沟槽的表面上形成第一栅极氧化膜层和第二硬质掩膜，对所述第二硬质掩膜的底部进行蚀刻，然后对位于经过蚀刻的第二硬质掩膜下面的第一栅极氧化膜层和外延层进行蚀刻；
对经过蚀刻的所述外延层进行热氧化处理，从而形成扩散氧化膜层，所述扩散氧化膜层的厚度大于所述第一栅极氧化膜层的厚度，所述扩散氧化膜层的宽度大于所述沟槽的宽度；
在所述沟槽中形成栅极，所述沟槽在其下部形成有所述扩散氧化膜层；以及
在所述栅极上形成第二栅极氧化膜层，然后在所述主体层上形成源极区。
12.根据权利要求11所述的方法，其特征在于，在与所述栅极的下部相接触的所述扩散氧化膜层的上部的中央形成空洞。
13.根据权利要求11所述的方法，其特征在于，所述扩散氧化膜层具有从1500
Figure A200810177045C0003092551QIETU
到4000
Figure A200810177045C0003092551QIETU
范围的厚度。
14.根据权利要求11或13所述的方法，其特征在于，所述扩散氧化膜层具有从2000
Figure A200810177045C0003092551QIETU
到2500
Figure A200810177045C0003092551QIETU
范围的厚度。
15.根据权利要求11所述的方法，还包括步骤：在具有所述源极区和所述第二栅极氧化膜层的沟槽金属氧化物场效应晶体管上形成上部金属。
16.根据权利要求11所述的方法，还包括在所述主体层不具有源极区的部分上形成高浓度接触区。
17.根据权利要求11所述的方法，其中，所述源极区形成在所述主体层上，所述方法还包括在所述主体层不具有源极区的上部表面上形成高浓度接触区。
18.根据权利要求16或17所述的方法，还包括在具有所述源极区、所述第二栅极氧化膜层以及所述接触区的所述沟槽金属氧化物场效应晶体管上形成上部金属。
19.根据权利要求11所述的方法，其中，所述第一硬质掩膜和所述第二硬质掩膜为氮化膜层或氧化膜层。
20.根据权利要求19所述的方法，其中，所述第一硬质掩膜和所述第二硬质掩膜通过低压化学气相沉积或等离子增强化学气相沉积形成。
21.根据权利要求11所述的方法，其中，通过先蚀刻所述第一栅极氧化膜层然后蚀刻所述外延层，所述对位于经过蚀刻的第二硬质掩膜下面的所述第一栅极氧化膜层和所述外延层进行蚀刻的步骤得以执行。
22.根据权利要求11所述的方法，其中，通过同时蚀刻所述第一栅极氧化膜层和所述外延层，所述对位于经过蚀刻的第二硬质掩膜下面的所述第一栅极氧化膜层和所述外延层进行蚀刻的步骤得以执行。
23.根据权利要求16-18中任一权利要求所述的方法，其中，所述基层、所述外延层和所述源极区掺有N型掺杂剂，所述主体层掺有P型掺杂剂，所述接触区掺有高浓度P+型掺杂剂。
24.根据权利要求16或18所述的方法，其中，所述基层、所述外延层和所述源极区掺有P型掺杂剂，所述主体层掺有N型掺杂剂，所述接触区掺有高浓度N+型掺杂剂。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610643A (zh) * 2011-12-20 2012-07-25 成都芯源系统有限公司 沟槽金属氧化物半导体场效应晶体管器件
CN102646707A (zh) * 2011-02-17 2012-08-22 茂达电子股份有限公司 具有厚底部介电层的沟槽式晶体管及其制作方法
CN106257649A (zh) * 2015-06-21 2016-12-28 华亚科技股份有限公司 半导体装置及其制造方法
WO2017161489A1 (zh) * 2016-03-22 2017-09-28 廖慧仪 坚固的功率半导体场效应晶体管结构
CN112802742A (zh) * 2021-03-24 2021-05-14 上海华虹宏力半导体制造有限公司 半导体器件的制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1396561B1 (it) * 2009-03-13 2012-12-14 St Microelectronics Srl Metodo per realizzare un dispositivo di potenza con struttura trench-gate e relativo dispositivo
KR101250649B1 (ko) * 2011-12-26 2013-04-03 삼성전기주식회사 반도체 소자 및 이의 제조 방법
KR102335328B1 (ko) * 2016-12-08 2021-12-03 현대자동차 주식회사 반도체 소자의 제조 방법
CN112490283A (zh) * 2019-09-11 2021-03-12 珠海格力电器股份有限公司 一种绝缘栅结构及其制造方法以及功率器件
EP3951885A1 (en) * 2020-08-05 2022-02-09 Nexperia B.V. A semiconductor device and a method of manufacture of a semiconductor device
US12295166B2 (en) * 2022-01-21 2025-05-06 Alpha And Omega Semiconductor International Lp High density shield gate transistor structure and method of making
CN114420639B (zh) * 2022-03-30 2022-07-01 合肥晶合集成电路股份有限公司 半导体结构及其制作方法
US20250142878A1 (en) * 2023-10-25 2025-05-01 Hon Young Semiconductor Corporation Semiconductor device and manufacturing method thereof

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914058A (en) * 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
US4992390A (en) * 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
JPH07122749A (ja) * 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
JPH09283535A (ja) * 1996-04-18 1997-10-31 Toyota Motor Corp 半導体装置の製造方法
JPH1074939A (ja) * 1996-08-30 1998-03-17 Matsushita Electric Works Ltd パワーｍｏｓｆｅｔ
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
JP2001230414A (ja) * 2000-02-16 2001-08-24 Toyota Central Res & Dev Lab Inc 縦型半導体装置およびその製造方法
UA70382C2 (uk) * 2000-05-09 2004-10-15 Конінклійке Філіпс Електронікс Н.В. Спосіб і пристрій для записування інформаційного сигналу на інформаційний шар носія запису
JP4073176B2 (ja) * 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
US20030073289A1 (en) * 2001-10-11 2003-04-17 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and their manufacture
US6674124B2 (en) * 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
US20040019542A1 (en) * 2002-07-26 2004-01-29 Ubs Painewebber Inc. Timesheet reporting and extraction system and method
JP3713498B2 (ja) * 2003-03-28 2005-11-09 株式会社東芝 半導体装置及びその製造方法
TW583748B (en) * 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7055110B2 (en) * 2003-07-28 2006-05-30 Sig G Kupka Common on-screen zone for menu activation and stroke input
JP4945055B2 (ja) * 2003-08-04 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100593734B1 (ko) * 2004-03-05 2006-06-28 삼성전자주식회사 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들
JP2005252203A (ja) * 2004-03-08 2005-09-15 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
US20060027338A1 (en) * 2004-08-05 2006-02-09 Kim John C Sealed window louver control mechanisms
JP2006344760A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
US7648877B2 (en) * 2005-06-24 2010-01-19 Fairchild Semiconductor Corporation Structure and method for forming laterally extending dielectric layer in a trench-gate FET
KR100824205B1 (ko) * 2006-12-26 2008-04-21 매그나칩 반도체 유한회사 Dmos 트랜지스터 및 그 제조방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102646707A (zh) * 2011-02-17 2012-08-22 茂达电子股份有限公司 具有厚底部介电层的沟槽式晶体管及其制作方法
CN102646707B (zh) * 2011-02-17 2015-04-15 茂达电子股份有限公司 具有厚底部介电层的沟槽式晶体管及其制作方法
CN102610643A (zh) * 2011-12-20 2012-07-25 成都芯源系统有限公司 沟槽金属氧化物半导体场效应晶体管器件
CN102610643B (zh) * 2011-12-20 2015-01-28 成都芯源系统有限公司 沟槽金属氧化物半导体场效应晶体管器件
CN106257649A (zh) * 2015-06-21 2016-12-28 华亚科技股份有限公司 半导体装置及其制造方法
WO2017161489A1 (zh) * 2016-03-22 2017-09-28 廖慧仪 坚固的功率半导体场效应晶体管结构
US11004935B2 (en) 2016-03-22 2021-05-11 Wai Yee LIU Solid power semiconductor field effect transistor structure
CN112802742A (zh) * 2021-03-24 2021-05-14 上海华虹宏力半导体制造有限公司 半导体器件的制造方法

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