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JP6061504B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に縦型トランジスタを有する半導体装置及び半導体装置の製造方法に関する。
半導体装置の一つに、縦型のトランジスタを有するものがある。縦型のトランジスタは、例えば大電流を制御する素子に用いられている。縦型のトランジスタには、トレンチゲート構造を有するものがある。トレンチゲート構造は、半導体基板に凹部を形成し、この凹部の側面にゲート絶縁膜を形成した後、この凹部内にゲート電極を埋め込んだものである。このようなトレンチゲート構造を有するトランジスタは、例えば特許文献１，２に示されている。
特に特許文献１には、凹部の底面及び側面の下部に、電界緩和のために厚い絶縁膜を形成することが記載されている。
特開２００６−３４４７６０号公報 特開２００３−３４７５４５号公報
本発明者が検討した結果、Ｐチャネル型のトレンチゲート構造の縦型トランジスタにおいて、凹部の底面及び側面の下部に厚い絶縁膜を形成した場合、凹部の周囲に位置する半導体層の抵抗が上昇することが判明した。半導体層の抵抗が上昇すると、縦型トランジスタのオン抵抗が上昇してしまう。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、Ｐ型のドレイン層、低濃度Ｐ型不純物層、及びＮ型のベース層を有している。Ｎ型のベース層には凹部が形成されている。凹部は、下端が低濃度Ｐ型不純物層内に位置している。凹部の側面には、ゲート絶縁膜及び底面絶縁膜が形成されている。底面絶縁膜は、凹部の側面の下部及び凹部の底面に形成されている。凹部には、ゲート電極が埋め込まれている。底面絶縁膜のうち凹部の底面に位置する部分の厚さをｔｂとしたとき、凹部の底面を含む厚さ方向の断面である第１断面において、低濃度Ｐ型不純物層のＰ型の不純物濃度のプロファイルは、底面絶縁膜からの距離が０．５ｔｂ以上３．０ｔｂ以下の範囲内において変動幅が１０％以下である。
また他の一実施の形態によれば、上記した第１断面において、低濃度Ｐ型不純物層のＰ型の不純物濃度のプロファイルである第１プロファイルは、底面絶縁膜からの距離が０．５ｔｂ以上３．０ｔｂ以下の範囲内に極大値を有している。
前記一実施の形態によれば、縦型トランジスタのオン抵抗が上昇することを抑制できる。
（ａ）は第１の実施形態に係る半導体装置の構成を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ´断面図である。 図１（ｂ）のうち底面絶縁膜を含む領域を拡大した断面図である。 （ａ）は図２のＢ−Ｂ´断面（第２断面）における低濃度Ｐ型不純物層のＰ型不純物濃度のプロファイルを示す図であり、（ｂ）は図２のＣ−Ｃ´断面（第１断面）における低濃度Ｐ型不純物層のＰ型不純物濃度のプロファイルを示す図である。 比較例に係る縦型トランジスタの断面図である。 （ａ）は図４のＢ−Ｂ´断面（第２断面）における低濃度Ｐ型不純物層のＰ型不純物濃度のプロファイルを示す図であり、（ｂ）は図４のＣ−Ｃ´断面（第１断面）における低濃度Ｐ型不純物層のＰ型不純物濃度のプロファイルを示す図である。 図２のＣ−Ｃ´断面（第１断面）におけるＰ型不純物の濃度プロファイルのシミュレーション結果を、図４の比較例における濃度プロファイルと共に示す図である。 図２のＢ−Ｂ´断面（第２断面）におけるＰ型不純物の濃度プロファイルのシミュレーション結果を、図４の比較例における濃度プロファイルと共に示す図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 実施形態に係る半導体装置の製造方法を示す断面図である。 低濃度Ｐ型不純物層の表面の法線に対するＰ型の不純物イオンの注入角度λと、低濃度領域Ａの幅ａの関係を示すグラフである。 縦型トランジスタのオン電流Ｉｏｎと、不純物イオンの注入角度λの関係を示すグラフである。 第２の実施形態に係る半導体装置における凹部の構造を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図である。 図１５の変形例を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１（ａ）は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ´断面図である。半導体装置ＳＤは、縦型トランジスタを有している。この縦型トランジスタは、Ｐ型のドレイン層ＤＲＮ、低濃度Ｐ型不純物層ＰＬ、ベース層ＢＳＥ、凹部ＴＲＮ、ゲート絶縁膜ＧＩ、底面絶縁膜ＢＩ、ゲート電極ＧＴ１、及びソース層ＳＯＵを有している。低濃度Ｐ型不純物層ＰＬは、ドレイン層ＤＲＮの上に位置しており、ドレイン層ＤＲＮよりも不純物濃度が低い。ベース層ＢＳＥはＮ型の不純物層であり、低濃度Ｐ型不純物層ＰＬの上に位置している。凹部ＴＲＮはベース層ＢＳＥに形成されており、下端が低濃度Ｐ型不純物層ＰＬ内に位置している。ゲート絶縁膜ＧＩは、凹部ＴＲＮの側面に形成されている。底面絶縁膜ＢＩは、凹部ＴＲＮの底面及び側面の下部に形成されており、ゲート絶縁膜ＧＩよりも厚い。ゲート電極ＧＴ１は、凹部ＴＲＮに埋め込まれている。ソース層ＳＯＵはＰ型の不純物層であり、ベース層ＢＳＥに形成されており、ベース層ＢＳＥよりも浅い。ソース層ＳＯＵは、平面視で凹部ＴＲＮの隣に位置している。
そして、底面絶縁膜ＢＩのうち凹部ＴＲＮの底面に位置する部分の厚さをｔｂとしたとき、凹部ＴＲＮの底面を含む厚さ方向の断面である第１断面において、低濃度Ｐ型不純物層ＰＬのＰ型の不純物濃度である第１プロファイルは、底面絶縁膜ＢＩからの距離が０．５ｔｂ以上３．０ｔｂ以下の範囲内で略一定であり、変動幅が１０％以下である。また第１プロファイルは、底面絶縁膜ＢＩからの距離が０．５ｔｂ以上３．０ｔｂ以下の範囲内に極大値を有している。以下、詳細に説明する。
本実施形態において、Ｐ型の不純物は、例えばＢ（ボロン）であり、Ｎ型の不純物は、例えばＰ（リン）である。ただし、Ｎ型の不純物は、他の第Ｖ族の元素であっても良い。
図１（ａ）は、縦型トランジスタの角部を示している。本図に示すように、縦型トランジスタは、複数のセルＳＬを有している。各セルＳＬは、ゲート電極ＧＴ１に囲まれており、ゲート電極ＧＴ１と面する部分がチャネルとして機能する。複数のセルＳＬは、平面視において２次元的に配列されている、本図の例ではセルＳＬは千鳥格子状に配置されているが、セルＳＬの配置はこの例に限定されない。例えばセルＳＬは、正方格子状に配置されていても良い。
また、複数のセルＳＬが設けられている領域は、ゲート配線ＧＴ２によって囲まれている。ゲート配線ＧＴ２は、ソース電極ＳＥと同一の材料で形成されており、ゲート電極ＧＴ１にゲート電圧を伝達する。ソース電極ＳＥ及びゲート配線ＧＴ２は、例えばアルミニウムまたはアルミニウム合金（例えばＣｕを含むアルミニウム合金）により形成されている。
図１（ｂ）に示すように、ドレイン層ＤＲＮ、低濃度Ｐ型不純物層ＰＬ、及びベース層ＢＳＥは、半導体基板を構成している。この半導体基板は、ドレイン層ＤＲＮ上に、低濃度Ｐ型不純物層ＰＬ及びベース層ＢＳＥとなる半導体層をエピタキシャル成長させたものである。例えばこの半導体基板は、ドレイン層ＤＲＮ上に低濃度Ｐ型不純物層ＰＬをエピタキシャル成長させ、低濃度Ｐ型不純物層ＰＬの表層にＮ型の不純物を注入することにより、ベース層ＢＳＥを形成したものである。ドレイン層ＤＲＮは、例えばバルクの半導体基板である。ドレイン層ＤＲＮ、低濃度Ｐ型不純物層ＰＬ、及びベース層ＢＳＥは、例えばシリコンである。なお、低濃度Ｐ型不純物層ＰＬのうちドレイン層ＤＲＮに接している側は、遷移領域ＭＰＬとなっている。遷移領域ＭＰＬは、ドレイン層ＤＲＮに近づくにつれてＰ型の不純物濃度が徐々に高くなっている。
凹部ＴＲＮは、ベース層ＢＳＥを貫いている。そして凹部ＴＲＮの下部は低濃度Ｐ型不純物層ＰＬに入り込んでいる。ゲート絶縁膜ＧＩは、凹部ＴＲＮの側壁のうちベース層ＢＳＥに面している部分と、低濃度Ｐ型不純物層ＰＬに面している部分の上部に形成されている。底面絶縁膜ＢＩは、凹部ＴＲＮの側壁のうちゲート絶縁膜ＧＩが形成されていない領域、すなわち低濃度Ｐ型不純物層ＰＬに面している部分の下部と、凹部ＴＲＮの底部に形成されている。底面絶縁膜ＢＩは、フィールド絶縁膜として機能する。すなわち底面絶縁膜ＢＩは、凹部ＴＲＮの底部において電界が集中して縦型トランジスタのドレイン耐圧が低下することを抑制している。ベース層ＢＳＥ及び低濃度Ｐ型不純物層ＰＬがシリコンにより形成されている場合、ゲート絶縁膜ＧＩ及び底面絶縁膜ＢＩは、酸化シリコン膜である。なお、ベース層ＢＳＥの表面に対する凹部ＴＲＮの側壁の角度αは、例えば８５°以上８７°以下である。
ドレイン層ＤＲＮの裏面には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウムまたはアルミニウム合金（例えばＣｕを含むアルミニウム合金）により形成されている。
ゲート電極ＧＴ１の上には、層間絶縁膜ＩＬが形成されている。本図に示す例では、層間絶縁膜ＩＬは、ゲート電極ＧＴ１及びソース層ＳＯＵを覆っている。ソース層ＳＯＵには、接続孔ＣＨが形成されている。接続孔ＣＨの下端は、ベース層ＢＳＥに入り込んでいる。接続孔ＣＨの側壁の一部は、ソース層ＳＯＵで構成されている。層間絶縁膜ＩＬの上にはソース電極ＳＥが形成されており、接続孔ＣＨの内部にはソースコンタクトＳＣが埋め込まれている。ソース電極ＳＥとソースコンタクトＳＣは、一体的に形成されている。そしてソースコンタクトＳＣの側面の一部は、ソース層ＳＯＵに接続している。すなわちソース層ＳＯＵは、ソースコンタクトＳＣを介してソース電極ＳＥに接続している。
また、ベース層ＢＳＥには、Ｎ型のベースコンタクト層ＢＳＣが設けられている。ベースコンタクト層ＢＳＣは、ソース層ＳＯＵよりも下に位置しており、ベース層ＢＳＥよりも不純物濃度が高い。ベース層ＢＳＥは、ソースコンタクトＳＣに接続している。すなわちベース層ＢＳＥは、ソースコンタクトＳＣを介してソース電極ＳＥに接続している。
図２は、図１（ｂ）のうち底面絶縁膜ＢＩを含む領域を拡大した断面図である。図３（ａ）は、図２のＢ−Ｂ´断面（第２断面）、すなわちベース層ＢＳＥの表面と平行な断面における低濃度Ｐ型不純物層ＰＬのＰ型不純物濃度のプロファイル（第２プロファイル）を示す図である。図３（ｂ）は、図２のＣ−Ｃ´断面（第１断面）、すなわち底面絶縁膜ＢＩのうち凹部ＴＲＮの底面に位置する絶縁膜の厚さ方向の断面における低濃度Ｐ型不純物層ＰＬのＰ型不純物濃度のプロファイル（第１プロファイル）を示す図である。
一般的に、Ｐ型の不純物は、底面絶縁膜ＢＩを構成する材料、例えば酸化シリコンに吸収されやすい。このため、底面絶縁膜ＢＩの周囲において、低濃度Ｐ型不純物層ＰＬの有するＰ型の不純物は、底面絶縁膜ＢＩに吸収される。このため、凹部ＴＲＮの周囲において、低濃度Ｐ型不純物層ＰＬには、さらに不純物濃度が低い低濃度領域Ａが形成される。低濃度領域Ａが形成されると、縦型トランジスタのオン抵抗は高くなる。
これに対して図２に示す本実施形態では、低濃度Ｐ型不純物層ＰＬのうち凹部ＴＲＮの底部に面する部分は、不純物濃度が他の部分と比べて高くなっている。このような不純物プロファイルは、例えば凹部ＴＲＮを形成した後、ゲート電極ＧＴ１を形成する前に、凹部ＴＲＮに対してＰ型の不純物をイオン注入することにより、形成される。そして、凹部ＴＲＮの底部に面する部分には、低濃度領域Ａは形成されていない。または、凹部ＴＲＮの底部に面する部分の低濃度領域Ａは、凹部ＴＲＮの側面に面する部分の低濃度領域Ａと比較して幅ａが狭い。このため、縦型トランジスタのオン抵抗が高くなることを抑制できる。
詳細には、図３（ａ）に示すように、図２のＢ−Ｂ´断面において、底面絶縁膜ＢＩの厚さをｔｓとして、低濃度Ｐ型不純物層ＰＬの不純物濃度をＣｓとする。また、低濃度Ｐ型不純物層ＰＬの本来の不純物濃度、すなわち底面絶縁膜ＢＩから十分離れた領域における低濃度Ｐ型不純物層ＰＬの不純物濃度をＣｅ（≒１０×１０１６／ｃｍ３）とする。底面絶縁膜ＢＩと低濃度Ｐ型不純物層ＰＬの界面から２×ｔｓ以内において、低濃度Ｐ型不純物層ＰＬの不純物濃度Ｃｓは、Ｃｅよりも小さい。例えば界面から０．６×ｔｓの位置では、不純物濃度Ｃｓは、Ｃｅの０．７倍程度（≒７×１０１６／ｃｍ３）となり、界面から０．４×ｔｓの位置では、不純物濃度Ｃｓは、Ｃｅの０．５倍程度（≒５×１０１６／ｃｍ３）となる。そして、底面絶縁膜ＢＩの近傍では、不純物濃度Ｃｓは、Ｃｅの０．２倍（≒２×１０１６／ｃｍ３）以下になる。
また、第２断面において底面絶縁膜ＢＩと低濃度Ｐ型不純物層ＰＬの界面から０．５×ｔｓに位置する低濃度Ｐ型不純物層ＰＬの不純物濃度Ｃｓ（≒６×１０１６／ｃｍ３）は、０．５×Ｃｅよりも大きい。
これに対して図３（ｂ）に示すように、図２のＣ−Ｃ´断面において、底面絶縁膜ＢＩのうち凹部ＴＲＮの底面に位置する部分の厚さをｔｂとして、低濃度Ｐ型不純物層ＰＬの不純物濃度をＣｂとする。この第１断面において、低濃度Ｐ型不純物層ＰＬの不純物濃度をＣｂは、ほぼ全ての領域で一定値Ｃｅ（≒１０×１０１６／ｃｍ３）となっている。すなわち、０．５ｔｂ以上３．０ｔｂ以下の範囲内において変動幅が１０％以下である
また、底面絶縁膜ＢＩと低濃度Ｐ型不純物層ＰＬの界面から十分離れた領域、例えば５×ｔｂより離れた部分において、低濃度Ｐ型不純物層ＰＬの不純物濃度ＣｂはＣｅ（≒１０×１０１６／ｃｍ３）である。このため図３（ａ）に示した第２断面において底面絶縁膜ＢＩと低濃度Ｐ型不純物層ＰＬの界面から２×ｔｓ以内において、低濃度Ｐ型不純物層ＰＬの不純物濃度Ｃｓは、第１断面において底面絶縁膜ＢＩと低濃度Ｐ型不純物層ＰＬの界面から５×ｔｂより離れた領域における低濃度Ｐ型不純物層ＰＬの不純物濃度Ｃｂ（≒１０×１０１６／ｃｍ３）よりも低い。
また、第２断面において底面絶縁膜ＢＩと低濃度Ｐ型不純物層ＰＬの界面から０．５×ｔｓに位置する低濃度Ｐ型不純物層ＰＬの不純物濃度Ｃｓは、第１断面において底面絶縁膜ＢＩと低濃度Ｐ型不純物層ＰＬの界面から０．５×ｔｂに位置する低濃度Ｐ型不純物層ＰＬの不純物濃度Ｃｂ（≒１０×１０１６／ｃｍ３）よりも低く、例えばＣｂ＞１．５×Ｃｓ（≒１．５×６×１０１６／ｃｍ３）になっている。
図４は、比較例に係る縦型トランジスタの断面図であり、第１の実施形態の図２に対応している。図５（ａ）は、図４のＢ−Ｂ´断面（第２断面）における低濃度Ｐ型不純物層ＰＬのＰ型不純物濃度のプロファイル（第２プロファイル）を示す図である。図５（ｂ）は、図４のＣ−Ｃ´断面（第１断面）における低濃度Ｐ型不純物層ＰＬのＰ型不純物濃度のプロファイル（第１プロファイル）を示す図である。
比較例では、底面絶縁膜ＢＩを形成する前において、低濃度Ｐ型不純物層ＰＬのうち凹部ＴＲＮの底部に面する部分の不純物濃度は、他の部分（例えば凹部ＴＲＮの側面近傍）と比べて同一である。このため、凹部ＴＲＮの底部に面する部分にも低濃度領域Ａが形成される。この場合、縦型トランジスタのオン抵抗は高くなる。
具体的には、図５（ｂ）に示すように、第１断面において、底面絶縁膜ＢＩと低濃度Ｐ型不純物層ＰＬの界面からｂ≒３×ｔｂ以内において、低濃度Ｐ型不純物層ＰＬの不純物濃度Ｃｂは、Ｃｅ（≒１０×１０１６／ｃｍ３）よりも小さい。
また図５（ａ）に示すように、第２断面においても、低濃度Ｐ型不純物層ＰＬの不純物濃度Ｃｓは、図３（ｂ）に示した実施形態の場合（図５（ａ）では点線で示す）と比較して、低くなっている。例えば界面から１×ｔｓの位置で、不純物濃度Ｃｓは、Ｃｅの０．７倍程度（≒７×１０１６／ｃｍ３）となり、界面から０．６×ｔｓの位置で、不純物濃度Ｃｓは、Ｃｅの０．５倍程度（≒５×１０１６／ｃｍ３）となる。
図６は、本実施形態における図２のＣ−Ｃ´断面（第１断面）におけるＰ型不純物の濃度プロファイル（第１プロファイル）のシミュレーション結果を、図４の比較例における濃度プロファイルと共に示す図である。本図に示す例において、実施形態における半導体装置ＳＤは、凹部ＴＲＮを形成した後、ゲート電極ＧＴ１を形成する前に、凹部ＴＲＮに対してＰ型の不純物をイオン注入されている。
実施形態において、低濃度Ｐ型不純物層ＰＬの第１プロファイルは、底面絶縁膜ＢＩからの距離が０．５ｔｂ以上３．０ｔｂ以下の範囲内に、極大値Ｐ１を有している。これは、凹部ＴＲＮに対してＰ型の不純物イオンが注入され、かつ、注入された不純物のうち底面絶縁膜ＢＩの近くに位置するものが底面絶縁膜ＢＩに吸収されたためである。また、凹部ＴＲＮの底部すなわち底面絶縁膜ＢＩから極大値Ｐ１までの距離ｄ１は、ドレイン層ＤＲＮから極大値Ｐ１までの距離ｄ２よりも小さい。
また、第１プロファイルは、さらに、極大値Ｐ１よりもドレイン層ＤＲＮ側に位置する極小値Ｐ２を有している。これは、底面絶縁膜ＢＩから離れた部分までは、注入された不純物イオンが拡散しないためである。
なお、極大値Ｐ１と極小値Ｐ２の差、すなわち第１プロファイルにおける不純物濃度の変動幅（最大値と最小値の差）は、最大値と最小値の平均値の１０％以下、例えば４％以下になっている。本図に示す例では、不純物濃度の最大値は上記した極大値Ｐ１であり、最小値は上記した最小値Ｐ２である。
一方、比較例にかかる低濃度Ｐ型不純物層ＰＬの第１プロファイルは、極大値や極小値を有しておらず、ドレイン層ＤＲＮに近づくにつれて高くなっている。
また、実施形態及び比較例の双方において、底面絶縁膜ＢＩのＰ型不純物の濃度は、低濃度Ｐ型不純物層ＰＬとの界面又はその近傍において最も高くなっており、ゲート電極ＧＴ１との界面に近づくにつれて低くなっている。ただし、実施形態においては、ゲート電極ＧＴ１との界面近傍において底面絶縁膜ＢＩのＰ型不純物の濃度は、極小値を取った後高くなっているが、比較例においては、ゲート電極ＧＴ１との界面に至るまで、徐々に低くなっている。実施形態においてこのようなプロファイルを有しているのは、不純物を追加で導入しているためである。
図７は、本実施形態における図２のＢ−Ｂ´断面（第２断面）におけるＰ型不純物の濃度プロファイル（第２プロファイル）のシミュレーション結果を、図４の比較例における濃度プロファイルと共に示す図である。
実施形態及び比較例の双方において、低濃度Ｐ型不純物層ＰＬの不純物濃度は、底面絶縁膜ＢＩに近づくにつれて低くなっている。また、底面絶縁膜ＢＩのＰ型不純物の濃度は、図６に示した第１プロファイルと同様の傾向を示している。なお、実施形態において、第２断面における底面絶縁膜ＢＩのＰ型不純物の濃度（９×１０１６／ｃｍ３〜２×１０１７／ｃｍ３）は、第１断面における底面絶縁膜ＢＩの型不純物の濃度（４×１０１７／ｃｍ３〜１×１０１８／ｃｍ３）よりも低くなっている。
図８〜図１１は、本実施形態に係る半導体装置の製造方法を示す断面図である。この半導体装置の製造方法の概略は、以下の通りである。まず、ドレイン層ＤＲＮ及び低濃度Ｐ型不純物層ＰＬを含む半導体基板を形成する。次いで、この半導体基板に凹部ＴＲＮを形成する。次いで、凹部ＴＲＮの側面にゲート絶縁膜ＧＩ及び底面絶縁膜ＢＩを形成する。次いで、凹部ＴＲＮにゲート電極ＧＴ１を埋め込む。次いで、半導体基板にソース層ＳＯＵを形成する。また、ソース層ＳＯＵを形成する工程よりも前に、半導体基板にベース層ＢＳＥを形成する工程を有している。さらに、凹部ＴＲＮにゲート電極ＧＴ１を埋め込む工程より前に、凹部ＴＲＮの底面の周囲に位置する低濃度Ｐ型不純物層ＰＬにＰ型の不純物を注入する工程を有している。以下、詳細に説明する。
まず、ドレイン層ＤＲＮとなる半導体基板を準備する。この半導体基板は、予め高濃度のＰ型不純物を含んでいる。次いで、図８（ａ）に示すように、ドレイン層ＤＲＮ上に、低濃度Ｐ型不純物層ＰＬをエピタキシャル成長させる。次いで、低濃度Ｐ型不純物層ＰＬ上に第１マスク膜ＭＬ１を形成する。第１マスク膜ＭＬ１は、凹部ＴＲＮが形成されるべき領域に、開口を有している。低濃度Ｐ型不純物層ＰＬがシリコン層である場合、第１マスク膜ＭＬ１は、例えば酸化シリコン膜の上に窒化シリコン膜を積層させた構成を有している。次いで、第１マスク膜ＭＬ１をマスクとして、低濃度Ｐ型不純物層ＰＬを異方性エッチング（例えば異方性のドライエッチング）する。これにより、低濃度Ｐ型不純物層ＰＬには第１凹部ＵＴが形成される。第１凹部ＵＴは、凹部ＴＲＮの上部となる部分であり、先端が、ベース層ＢＳＥとなる部分よりも下に位置している。
なおこの工程において、エッチングガスに炭素を含むガス、例えばＣＢｒＦ３を用いると、第１凹部ＵＴの側面を傾斜させることができる。詳細には、エッチングガスに含まれる炭素がプラズマ中で反応することにより、有機物が形成される。この有機物は、第１凹部ＵＴの側面に堆積し、マスク膜として機能する。このため、第１凹部ＵＴの側面は、下に行くにつれて第１凹部ＵＴの幅が細くなる方向に傾斜する。そして、このときのエッチング条件を調節することにより、第１凹部ＵＴの側面の傾斜角度αを制御できる。その後、第１凹部ＵＴの側壁に熱酸化膜（図示せず）を形成し、この熱酸化膜を除去する。これにより、エッチングによりダメージを受けた層が除去される。
次いで図８（ｂ）に示すように、第１凹部ＵＴの側面及び底面に第２マスク膜ＭＬ２を形成する。その後、異方性エッチングにより、第１凹部ＵＴの底面に位置する第２マスク膜ＭＬ２を除去する。第２マスク膜ＭＬ２は、例えば窒化シリコン膜である。
次いで図８（ｃ）に示すように、第１マスク膜ＭＬ１及び第２マスク膜ＭＬ２をマスクとして、低濃度Ｐ型不純物層ＰＬを異方性エッチングする。これにより、第１凹部ＵＴの底部がさらにエッチングされ、第２凹部ＢＴが形成される。このようにして、凹部ＴＲＮは形成される。
次いで図９に示すように、第１マスク膜ＭＬ１及び第２マスク膜ＭＬ２をマスクとして、凹部ＴＲＮの第２凹部ＢＴに対してＰ型の不純物、例えばＢ（ボロン）をイオン注入する。これにより、第２凹部ＢＴの周囲に位置する低濃度Ｐ型不純物層ＰＬには、Ｐ型の不純物が追加導入される。すなわち本実施形態では、低濃度Ｐ型不純物層ＰＬにＰ型の不純物を追加導入する工程は、凹部ＴＲＮを形成する工程の後、ゲート絶縁膜ＧＩ及び底面絶縁膜ＢＩを形成する工程の前に行われる。この方法によれば、低濃度Ｐ型不純物層ＰＬにＰ型の不純物を追加導入することによるコストの上昇を抑制できる。ここで、第１マスク膜ＭＬ１及び第２マスク膜ＭＬ２は、図８（ｃ）の工程ではエッチング用マスク、図９の工程ではイオン注入用マスクとして兼用できて好適である。
なお、本実施形態では、凹部ＴＲＮにＰ型の不純物をイオン注入するタイミングでは、第１凹部ＵＴの側面は第２マスク膜ＭＬ２によって覆われている。このため、第１凹部ＵＴの周囲に位置する低濃度Ｐ型不純物層ＰＬの不純物濃度は、上昇しにくい。従って、ベース層ＢＳＥにＰ型の不純物が導入されることを抑制できる。
また本実施形態において、低濃度Ｐ型不純物層ＰＬの表層の法線に対するＰ型の不純物イオンの注入角度λは、好ましくは６°以上１０°以下である。この理由については後述する。
また本実施形態において、低濃度Ｐ型不純物層ＰＬの表層の法線に対する第１凹部ＵＴ及び第２凹部ＢＴの側面の傾斜角度（９０°−α）は、好ましくは上記したＰ型の不純物を注入する角度よりも小さい。このようにすることで、図９の拡大図に示すように、第２凹部ＢＴの側壁において不純物の一部が吸収されるため、第２凹部ＢＴの底部に位置する低濃度Ｐ型不純物層ＰＬの不純物濃度が上昇しすぎることを抑制できる。その結果、凹部ＴＲＮの周囲において、低濃度Ｐ型不純物層ＰＬの不純物濃度は、第２凹部ＢＴの底部に位置する部分が最も高く、次いで第２凹部ＢＴの側壁に位置する部分が高くなる（Ｃｂ＞Ｃｓ＞Ｃｅ）。なお、この段階においてＣｅは、エピタキシャル成長させたときの低濃度Ｐ型不純物層ＰＬの不純物濃度にほぼ等しい。
次いで図１０に示すように、第１マスク膜ＭＬ１及び第２マスク膜ＭＬ２をマスクとして、低濃度Ｐ型不純物層ＰＬを熱酸化する。これにより、第２凹部ＢＴの側面及び底面には、底面絶縁膜ＢＩが形成される（第１の熱酸化）。このときの熱処理温度は、例えば９６０℃以上１０００℃以下である。この工程において、第２凹部ＢＴの側面の周囲及び底面の周囲において、低濃度Ｐ型不純物層ＰＬが有するＰ型の不純物の一部は、底面絶縁膜ＢＩに吸収される。これにより、低濃度領域Ａが形成される。ただし本実施形態では、図９に示したように、第２凹部ＢＴの側面の周囲及び底面の周囲に位置する低濃度Ｐ型不純物層ＰＬには、Ｐ型の不純物が追加導入されている。このため、低濃度領域Ａの幅は小さくなる。このため、縦型トランジスタのオン抵抗が上昇することを抑制できる。
次いで図１１（ａ）に示すように、第１マスク膜ＭＬ１及び第２マスク膜ＭＬ２を除去する。次いで、低濃度Ｐ型不純物層ＰＬを熱酸化する（第２の熱酸化）。これにより、第１凹部ＵＴの側面にはゲート絶縁膜ＧＩが形成される。この工程において、底面絶縁膜ＢＩも熱酸化により成長する。このため、底面絶縁膜ＢＩは、ゲート絶縁膜ＧＩよりも厚くなる。なお、第２の熱酸化における熱処理温度は、第１の熱酸化における熱処理温度よりも低いのが好ましい。第２の熱酸化における熱処理温度は、例えば８８０℃以上９２０℃以下である。このようにすると、低濃度Ｐ型不純物層ＰＬに加わる熱負荷が小さくなり、低濃度Ｐ型不純物層ＰＬの不純物濃度のプロファイルが変化することを抑制できる。
次いで図１１（ｂ）に示すように、凹部ＴＲＮの内部及び低濃度Ｐ型不純物層ＰＬの上に、ゲート電極ＧＴ１となる導電膜、例えばポリシリコン膜を形成する。次いで、この導電膜を選択的に除去する。これにより、ゲート電極ＧＴ１が形成される。この工程において、ゲート電極ＧＴ１の上面を、低濃度Ｐ型不純物層ＰＬの上面よりも低くするのが好ましい。
その後、図１１（ｃ）に示すように、低濃度Ｐ型不純物層ＰＬ及びゲート電極ＧＴ１の上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして、低濃度Ｐ型不純物層ＰＬにＮ型の不純物、例えばＰ（リン）をイオン注入する。これにより、低濃度Ｐ型不純物層ＰＬの表層にベース層ＢＳＥが形成される。その後、このマスクパターンを除去する。
次いでベース層ＢＳＥ及びゲート電極ＧＴ１の上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして、ベース層ＢＳＥにＮ型の不純物、例えばＰ（リン）をイオン注入する。これにより、ベース層ＢＳＥにベースコンタクト層ＢＳＣが形成される。その後、このマスクパターンを除去する。
次いでベース層ＢＳＥ、ゲート電極ＧＴ１、及びゲート配線ＧＴ２の上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして、ベース層ＢＳＥにＰ型の不純物、例えばＢ（ボロン）をイオン注入する。これにより、ベース層ＢＳＥの表層にソース層ＳＯＵが形成される。その後、このマスクパターンを除去する。その後、層間絶縁膜ＩＬを形成する。
次いで、図１に示す、ゲート配線ＧＴ２及びソース電極ＳＥを形成し、さらにドレイン電極ＤＥを形成する。
図１２は、低濃度Ｐ型不純物層ＰＬの表面の法線に対するＰ型の不純物イオンの注入角度λと、低濃度領域Ａの幅ａの関係を示すグラフである。本図に示す結果は、シミュレーションによって得られたものである。なお本図では、低濃度領域Ａの幅ａを示す指標として、（第２凹部ＢＴの側面における低濃度領域Ａの最大幅）／第２凹部ＢＴの側面における底面絶縁膜ＢＩの厚さｔｓ）を用いた。
この図から、凹部ＴＲＮの底面及び側壁に不純物イオンを注入することで、低濃度領域Ａの幅ａの最大値は、不純物イオンを注入しない場合と比較して小さくなることが分かる。例えば不純物イオンの注入角度が２°以上１４°以下の場合、低濃度領域Ａの幅ａの最大値は、第２凹部ＢＴの側面における底面絶縁膜ＢＩの厚さｔｓの２．５倍以下になる。特に、不純物イオンの注入角度が６°以上１０°以下の場合、低濃度領域Ａの幅ａの最大値は、第２凹部ＢＴの側面における底面絶縁膜ＢＩの厚さｔｓの２倍以下になる（例えば不純物イオンを注入しない場合の７０％以下）。
なお、不純物イオンの注入角度を５°以下にすると、凹部ＴＲＮの底部に位置する低濃度Ｐ型不純物層ＰＬの不純物濃度が高くなりすぎる。この場合、縦型トランジスタのドレイン耐圧が低下してしまう。この点からも、不純物イオンの注入角度が６°以上であるのが好ましい。
また、不純物イオンの注入角度の上限は、凹部ＴＲＮの深さによっても定まる。注入角度が大きすぎると、凹部ＴＲＮの底面まで不純物イオンが届かないためである。
図１３は、縦型トランジスタのオン電流Ｉｏｎと、不純物イオンの注入角度λの関係を示すグラフである。本図に示す結果は、シミュレーションによって得られたものである。このグラフから、凹部ＴＲＮの底面及び側壁に不純物イオンを注入することで、縦型トランジスタのオン電流は、不純物イオンを注入しない場合と比較して大きくなることが分かる。このシミュレーションの結果によれば、不純物イオンを注入しない場合と比較して、縦型トランジスタのオン電流は約８％大きくなる。
以上、本実施形態によれば、凹部ＴＲＮの底面及び側壁に位置する低濃度Ｐ型不純物層ＰＬに不純物イオンを導入している。その結果、凹部ＴＲＮの底部に面する部分には、低濃度領域Ａは形成されていないか、もしくは低濃度領域Ａは小さくなる。このため、縦型トランジスタのオン抵抗が高くなることを抑制して、縦型トランジスタのオン電流を大きくすることができる。なお、この不純物イオンの導入により、図２のＣ−Ｃ´断面における低濃度Ｐ型不純物層ＰＬのプロファイル（第１プロファイル）には、極大値Ｐ１と、極大値Ｐ１よりもドレイン層ＤＲＮ側に位置する極小値Ｐ２とが形成される。そしてこの極大値と極小値の差は、極大値と極小値の平均値の１０％以下であるため、第１プロファイルにおける不純物濃度は略一定といえる。
また、平面視において、低濃度Ｐ型不純物層ＰＬのうち、凹部ＴＲＮの周囲に位置する部分のみに、Ｐ型の不純物が追加で導入されている。このため、第２凹部ＢＴと同じ深さに位置する低濃度Ｐ型不純物層ＰＬの全体にＰ型の不純物濃度を高くする場合と比較して、縦型トランジスタのゲート耐圧が低下することを抑制できる。
（第２の実施形態）
図１４は、第２の実施形態に係る半導体装置ＳＤにおける凹部ＴＲＮの構造を示す断面図である。本図に示す例において、凹部ＴＲＮは、第１の実施形態と同様に第１凹部ＵＴ及び第２凹部ＢＴによって構成されている。そしてベース層ＢＳＥの表面に対する第１凹部ＵＴの側面の角度α１は、ベース層ＢＳＥの表面に対する第２凹部ＢＴの側面の角度α２よりも小さい。例えば角度α１は、８５°以上８７°以下であり、角度α２は、８７°以上８９°以下である。
本実施形態によれば、第１の実施形態と同様の効果を得ることができる。また、角度α１は角度α２より小さいため、第２凹部ＢＴの側面及び底面に不純物イオンを注入する際に第１凹部ＵＴの側面が不純物イオンの注入を妨げることを抑制できる。また、エッチング条件を制御することで角度α１と角度α２とを異ならせることができる。例えば、炭素を含む反応ガスＣＢｒＦ３を用いてエッチングする方法を用いる。この方法では、炭素がプラズマ中で有機物（通称、デポ）を合成してこれが凹部側面のエッチングマスクの役目をしてエッチングの進行に伴って側面に傾斜角が形成されていくものである。炭素が多いと傾斜角が大きくなる。
（第３の実施形態）
図１５の各図は、第３の実施形態に係る半導体装置ＳＤの製造方法を示す断面図である。本実施形態は、低濃度Ｐ型不純物層ＰＬにＰ型の不純物をイオン注入するタイミングを除いて、第１の実施形態にかかる半導体装置ＳＤの製造方法と同様である。
まず、図１５（ａ）に示すように、ドレイン層ＤＲＮの上に、低濃度Ｐ型不純物層ＰＬの下層となる低濃度Ｐ型不純物層ＰＬ１をエピタキシャル成長させる。
次いで図１５（ｂ）に示すように、低濃度Ｐ型不純物層ＰＬ１上に第３マスク膜ＭＬ３を形成する。第３マスク膜ＭＬ３は開口を有している。この開口は、平面視で凹部ＴＲＮとなる領域及びその周囲を内側に含んでいる。次いで、第３マスク膜ＭＬ３をマスクとして低濃度Ｐ型不純物層ＰＬ１にＰ型の不純物をイオン注入する。これにより、低濃度Ｐ型不純物層ＰＬ１には不純物追加領域ＰＬ３が形成される。不純物追加領域ＰＬ３は、第２凹部ＢＴが形成される領域及びその周囲に位置している。
次いで図１５（ｃ）に示すように、低濃度Ｐ型不純物層ＰＬ１上に低濃度Ｐ型不純物層ＰＬ２をエピタキシャル成長させる。低濃度Ｐ型不純物層ＰＬ１の厚さは、第１凹部ＵＴの深さとほぼ同じである。これにより、低濃度Ｐ型不純物層ＰＬが形成される。
その後の工程は、凹部ＴＲＮに不純物イオンを注入する工程（図９）がない点を除いて、第１又は第２の実施形態と同様である。
なお、図１６の各図に示すように、低濃度Ｐ型不純物層ＰＬ１を複数層に分けて形成し（低濃度Ｐ型不純物層ＰＬ１−１、低濃度Ｐ型不純物層ＰＬ１−２・・・）、各層を形成するたびに不純物追加領域ＰＬ３を形成しても良い。
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＩ 底面絶縁膜
ＢＳＣ ベースコンタクト層
ＢＳＥ ベース層
ＢＴ 第２凹部
ＣＨ 接続孔
ＤＥ ドレイン電極
ＤＲＮ ドレイン層
ＧＩ ゲート絶縁膜
ＧＴ１ ゲート電極
ＧＴ２ ゲート配線
ＩＬ 層間絶縁膜
ＭＬ１ 第１マスク膜
ＭＬ２ 第２マスク膜
ＭＬ３ 第３マスク膜
ＭＰＬ 遷移領域
ＰＬ 低濃度Ｐ型不純物層
ＰＬ１ 低濃度Ｐ型不純物層
ＰＬ２ 低濃度Ｐ型不純物層
ＰＬ３ 不純物追加領域
ＳＣ ソースコンタクト
ＳＤ 半導体装置
ＳＥ ソース電極
ＳＬ セル
ＳＯＵ ソース層
ＴＲＮ 凹部
ＵＴ 第１凹部

Claims (11)

  1. Ｐ型のドレイン層と、
    前記ドレイン層上に形成され、前記ドレイン層よりも不純物濃度が低い低濃度Ｐ型不純物層と、
    前記低濃度Ｐ型不純物層上に位置するＮ型のベース層と、
    前記ベース層に形成されていて下端が前記低濃度Ｐ型不純物層内に位置している凹部の側面に形成されたゲート絶縁膜と、
    前記凹部の底面及び前記側面の下部に形成され、前記ゲート絶縁膜よりも厚い底面絶縁膜と、
    前記凹部に埋め込まれたゲート電極と、
    前記ベース層に、前記ベース層よりも浅く形成され、平面視で前記凹部の隣に位置するＰ型のソース層と、
    を備え、
    前記底面絶縁膜のうち前記凹部の底面に位置する部分の厚さをｔｂとしたとき、前記凹部の底面を含む厚さ方向の断面である第１断面において、前記低濃度Ｐ型不純物層のＰ型の不純物濃度のプロファイルである第１プロファイルは、
    前記底面絶縁膜からの距離が０．５ｔｂ以上３．０ｔｂ以下の範囲内において変動幅が１０％以下であり、
    前記底面絶縁膜からの距離が０．５ｔｂ以上３．０ｔｂ以下の範囲内に極大値を有する半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１プロファイルは、前記極大値よりも前記ドレイン層側に極小値を有する半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記極大値と前記極小値の差は、前記極大値と前記極小値の平均値の１０％以下である半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記凹部の前記側面の前記下部を含み、前記ベース層の表面と水平な断面である第２断面における前記底面絶縁膜の厚さをｔｓとした場合、前記第２断面において前記底面絶縁膜と前記低濃度Ｐ型不純物層の界面から２×ｔｓ以内に位置する前記低濃度Ｐ型不純物層の不純物濃度Ｃｓは、前記第１断面において前記底面絶縁膜と前記低濃度Ｐ型不純物層の界面から５×ｔｂより前記ドレイン層側に位置する前記低濃度Ｐ型不純物層の不純物濃度Ｃｅよりも低い半導体装置。
  5. 請求項４に記載の半導体装置において、前記第２断面において前記底面絶縁膜と前記低濃度Ｐ型不純物層の界面から０．５×ｔｓに位置する前記低濃度Ｐ型不純物層の不純物濃度Ｃｓは、０．５×Ｃｅよりも大きい半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記凹部の前記側面の前記下部を含み、前記ベース層の表面と水平な断面である第２断面における前記底面絶縁膜の厚さをｔｓとして、前記第１断面における前記底面絶縁膜の厚さをｔｂとした場合、前記第２断面において前記底面絶縁膜と前記低濃度Ｐ型不純物層の界面から０．５×ｔｓに位置する前記低濃度Ｐ型不純物層の不純物濃度Ｃｓは、前記第１断面において前記底面絶縁膜と前記低濃度Ｐ型不純物層の界面から０．５×ｔｂに位置する前記低濃度Ｐ型不純物層の不純物濃度Ｃｂよりも低い半導体装置。
  7. 請求項６に記載の半導体装置において、
    Ｃｂ＞１．５×Ｃｓである半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記低濃度Ｐ型不純物層はシリコン層であり、かつＰ型の不純物としてＢ（ボロン）を有している半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記第１断面における前記底面絶縁膜内のＰ型の不純物の濃度は、前記ベース層の表面と水平な断面である第２断面における前記底面絶縁膜内のＰ型の不純物の濃度よりも大きい半導体装置。
  10. Ｐ型のドレイン層、及び前記ドレイン層上に位置していて前記ドレイン層よりも不純物濃度が低い低濃度Ｐ型不純物層を含む、半導体基板を形成する工程と、
    前記半導体基板に凹部を形成する工程と、
    前記凹部の側面にゲート絶縁膜を形成し、かつ、前記凹部の底面及び前記側面の下部に、前記ゲート絶縁膜よりも厚い底面絶縁膜を形成する工程と、
    前記凹部にゲート電極を埋め込む工程と、
    前記半導体基板に、平面視で前記凹部の隣に位置するＰ型のソース層を形成する工程と、
    を備え、
    前記ソース層を形成する工程より前に、前記半導体基板に前記低濃度Ｐ型不純物層上に位置するＮ型のベース層を形成する工程を備え、
    前記凹部の底面は、前記低濃度Ｐ型不純物層に位置しており、
    前記ゲート電極を埋め込む工程より前に、前記凹部の側面下部および底面の周囲に位置する前記低濃度Ｐ型不純物層にＰ型の不純物を注入する工程を有し、
    前記低濃度Ｐ型不純物層に前記不純物を注入する工程において、前記不純物は、前記低濃度Ｐ型不純物層の表面の法線に対して斜めに注入され、
    前記低濃度Ｐ型不純物層に前記不純物を注入する工程は、前記凹部を形成する工程の後、前記ゲート絶縁膜及び前記底面絶縁膜を形成する工程の前に行い、
    前記凹部を形成する工程は、
    前記ベース層となる層の上に開口を有する第１マスク膜を形成し、前記第１マスク膜をマスクとして前記ベース層となる層をエッチングすることにより、前記凹部の上部となる第１凹部を形成する工程と、
    前記第１凹部の側面を第２マスク膜で覆う工程と、
    前記第２マスク膜をマスクとして前記第１凹部の底面をエッチングすることにより、前記凹部の下部を形成する工程と、
    を備え、
    前記低濃度Ｐ型不純物層に前記不純物を注入する工程は、前記第１マスク膜および前記第２マスク膜を残したまま前記凹部に対して不純物を注入する工程である半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記低濃度Ｐ型不純物層に前記不純物を注入する工程において、前記低濃度Ｐ型不純物層の表面の法線に対する前記不純物の注入角度は６°以上１０°以下である半導体装置の製造方法。
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CN108604594B (zh) * 2016-08-12 2021-10-08 富士电机株式会社 半导体装置及半导体装置的制造方法
EP3675179B1 (en) * 2018-12-28 2024-11-13 Infineon Technologies AG Method of manufacturing a trench oxide in a trench for a gate structure in a semiconductor substrate
TWI739653B (zh) * 2020-11-06 2021-09-11 國立陽明交通大學 增加溝槽式閘極功率金氧半場效電晶體之溝槽轉角氧化層厚度的製造方法

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US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
JP4830285B2 (ja) * 2004-11-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2006344760A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP4735224B2 (ja) * 2005-12-08 2011-07-27 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP5479915B2 (ja) * 2007-01-09 2014-04-23 マックスパワー・セミコンダクター・インコーポレイテッド 半導体装置
JP5569162B2 (ja) * 2010-06-10 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法

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