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JP5951096B1 - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】従来に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに電圧変動による消費電力の増加を低減し得る不揮発性半導体記憶装置を提案する。【解決手段】不揮発性半導体記憶装置1では、製造不良の際、従来のように、異なる電圧値が印加される可能性が高い異種のドレイン側選択ゲート電極およびソース側選択ゲート電極が接続されて不揮発性半導体記憶装置全体で電圧変動が生じる場合に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに意図しない電圧変動による消費電力の増加を低減し得る。【選択図】図４

Description

本発明は不揮発性半導体記憶装置に関する。
従来、特開2011-129816号公報（特許文献1）には、2つの選択ゲート構造体の間にメモリゲート構造体が配置されたメモリセルが開示されている（特許文献1、図１５参照）。実際上、このメモリセルでは、ビット線が接続されたドレイン領域と、ソース線が接続されたソース領域とを備え、これらドレイン領域およびソース領域間のウエル上に、一の選択ゲート構造体、メモリゲート構造体および他の選択ゲート構造体が順に配置形成されている。かかる構成でなるメモリセルには、メモリゲート構造体に電荷蓄積層が設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去され得るようになされている。
ここで、図９は、従来における不揮発性半導体記憶装置100の回路構成の一例を示す概略図である。この場合、不揮発性半導体記憶装置100は、例えば複数のメモリセル102a,102b,102c,102d,102e,102f,102g,102hが行列状に配置されており、行方向に並ぶメモリセル102a,102b、102c,102d、102e,102f、102g,102h毎にメモリセル形成部101a,101b,101c,101dを構成している。
また、不揮発性半導体記憶装置100は、メモリセル102a,102b,102c,102d,102e,102f,102g,102hのうち、列方向に並ぶメモリセル102a,102c,102e,102g（102b,102d,102f,102h）で1本のビット線BL1（BL2）を共有しており、各ビット線BL1,BL2毎に所定のビット電圧が一律に印加され得る。さらに、この不揮発性半導体記憶装置100は、例えばメモリセル形成部101a,101b,101c,101d毎にメモリゲート線MGL1,MGL2,MGL3,MGL4およびドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4を共有しており、各メモリゲート線MGL1,MGL2,MGL3,MGL4および各ドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4毎にそれぞれ所定の電圧が印加され得る。
なお、この不揮発性半導体記憶装置100では、1本のソース側選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル102a,102b,102c,102d,102e,102f,102g,102hで共有しており、ソース側選択ゲート線SGLに所定のソースゲート電圧が印加され、ソース線SLに所定のソース電圧が印加され得る。
各メモリセル102a,102b,102c,102d,102e,102f,102g,102hは同一構成を有しており、例えばメモリセル102aには、メモリゲート線MGL1が接続されたメモリゲート電極MGと、ドレイン側選択ゲート線DGL1が接続されたドレイン側選択ゲート電極DGと、ソース側選択ゲート線SGLが接続されたソース側選択ゲート電極SGとを有している。そして、各メモリセル102a,102b,102c,102d,102e,102f,102g,102hには、メモリゲート電極MGおよびチャネル層間の電圧差により生じる量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
ここで、このような従来の不揮発性半導体記憶装置100では、例えば1行1列目のメモリセル102aに書き込まれたデータを読み出すデータ読み出し動作時、データを読み出すメモリセル（以下、データ読み出しセルとも呼ぶ）102aに接続されたビット線BL1に1.5[V]の読み出し電圧が印加され、データを読み出さないメモリセル102b,102d,102f,102hだけが接続されたビット線BL2に0[V]の読み出し禁止電圧が印加され得る。
また、この際、不揮発性半導体記憶装置100では、メモリゲート線MGL1,MGL2,MGL3,MLG4に0[V]が印加され、ソース側選択ゲート線SGLに1.5[V]が印加され、ソース線SLに0[V]が印加され得る。さらに、この際、不揮発性半導体記憶装置100では、データ読み出しセル102aに接続されたドレイン側選択ゲート線DGL1に1.5[V]の読み出しゲート電圧が印加され、データを読み出さないメモリセル102c,102d,102e,102f,102g,102hだけが接続されたドレイン側選択ゲート線DGL2,DGL3,DGL4に0[V]の読み出し禁止ゲート電圧が印加され得る。
これにより、データ読み出しセル102aでは、ビット線BL1と接続したドレイン側選択ゲート電極DG直下のウエルが導通状態になるものの、電荷蓄積層ECに電荷が蓄積されているとき（データが書き込まれているとき）、メモリゲート電極MG直下のウエルが非導通状態となり、ソース線SLとビット線BL1との電気的な接続が遮断され、ビット線BL1の1.5［V］の読み出し電圧がそのまま維持され得る。
一方、データ読み出しセル102aの電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート電極MG直下のウエルが導通状態となり、データ読み出しセル102aを介して0［V］のソース線SLと、1.5[V]のビット線BL1とが電気的に接続し、0［V］のソース線SLにより、ビット線BLに印加されている1.5［V］の読み出し電圧が低下する。
なお、この際、データ読み出しセル102aとビット線BL1を共有する他のメモリセル102c,102e,102gでは、ドレイン側選択ゲート線DGL2,DGL3,DGL4とビット線BL1との電圧差によりドレイン側選択ゲート電極DG直下のウエルが非導通状態となり、ビット線BL1の1.5［V］の読み出し電圧に対して影響を及ぼさない。かくして、不揮発性半導体記憶装置100では、ビット線BL1の読み出し電圧が変化したか否かを検知することにより、データ読み出しセル102aの電荷蓄積層ECに電荷が蓄積されているか否かを検知できる。
次に、このような不揮発性半導体記憶装置100に設けられたメモリセル形成部101a,101b,101c,101dのうち、例えばメモリセル形成部101bの平面レイアウトについて説明する。図１０Ａは、メモリセル形成部101bを半導体基板の上方から見たときの平面レイアウトの一例を示す概略図である。なお、ここでは、メモリセル形成部101bに3つのメモリセル102c,102d,102iが設けられた場合について説明する。
メモリセル形成部101bには、メモリセル102c,102d,102iが配置されたメモリセル領域ER3を有しており、このメモリセル領域ER3の一方の末端に一の選択ゲートコンタクト領域ER6が配置され、当該メモリセル領域ER3の他方の末端に他の選択ゲートコンタクト領域ER7が配置されている。また、選択ゲートコンタクト領域ER6（ER7）の末端には、選択ゲート電極非形成領域ER1（ER5）が配置されている。
この場合、メモリセル形成部101bは、一の選択ゲート電極非形成領域ER1から、一の選択ゲートコンタクト領域ER6、メモリセル領域ER3、他の選択ゲートコンタクト領域ER7、および他の選択ゲート電極非形成領域ER5に亘って、帯状のメモリゲート電極MGが延設されており、例えば選択ゲート電極非形成領域ER1,ER5のメモリゲート電極MGにメモリゲートコンタクトMGCが設けられている。
メモリセル領域ER3には、所定形状のウエルWが半導体基板表面に形成されており、例えばウエルWのうち帯状に形成されたメモリ配置領域W1,W2,W3に、メモリゲート電極MGが交差するように配置されている。ここで、メモリ配置領域W1,W2,W3は、メモリゲート電極MGを境に、ソース領域WS側とドレイン領域WD側とに区分けされている。メモリセル形成部101bでは、各メモリ配置領域W1,W2,W3のソース領域WSが互いに連接しており、ソース線SL（図９）が接続された柱状のソースコンタクトSCを介して各ソース領域WSに所定のソース電圧が一律に印加され得る。
また、メモリセル形成部101bでは、メモリ配置領域W1,W2,W3の各ドレイン領域WDが互いに分離されており、ドレイン領域WD毎にそれぞれ設けたビットコンタクトBCを介して異なるビット線BL1,BL2,…から各ドレイン領域WDに所定のビット電圧が個別に印加され得る。
メモリセル形成部101bのメモリセル領域ER3には、ウエルWのドレイン領域WD側に、メモリゲート電極MGの一の側壁112が配置され、当該側壁112に沿ってドレイン側選択ゲート電極DGが形成されている。一方、ウエルWのソース領域WS側には、メモリゲート電極MGの他の側壁111が配置されており、当該側壁111に沿ってソース側選択ゲート電極SGが形成されている。この場合、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGは、メモリゲート電極MGとともに、一方向に並ぶ複数のメモリセル102c,102d,102iで共有されている。なお、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGは、絶縁材料でなる側壁スペーサ（図示せず）によりメモリゲート電極MGと絶縁されている。
ドレイン側選択ゲート電極DGには、ドレイン側選択ゲートコンタクトDGCが設けられた幅広な選択ゲートコンタクト形成部Caが、一の選択ゲートコンタクト領域ER7に形成されており、ドレイン側選択ゲート線DGL2（図９）からの所定電圧が、ドレイン側選択ゲートコンタクトDGCおよび選択ゲートコンタクト形成部Caを介して印加され得る。
また、ソース側選択ゲート電極SGには、ソース側選択ゲートコンタクトSGCが設けられた幅広な選択ゲートコンタクト形成部Cbが、他の選択ゲートコンタクト領域ER6に形成されており、ソース側選択ゲート線SGL（図９）からの所定電圧が、ソース側選択ゲートコンタクトSGCおよび選択ゲートコンタクト形成部Cbを介して印加され得る。
これ加えて、選択ゲート電極非形成領域ER1,ER5には、メモリゲート電極MGの側壁111,112および末端壁113に沿って、半導体材料等による導通層が形成されておらず、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGを非接触状態とした物理的切断構造が形成されている。メモリセル形成部101bでは、選択ゲート電極非形成領域ER1,ER5の物的切断構造によって、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に非接続状態となっていることから、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとにそれぞれ個別に所定の電圧を印加し得る。
特開2011-129816号公報
ところで、このような従来のメモリセル形成部101bでは、図１０Ａとの対応部分に同一符号を付して示す図１０Ｂのように、選択ゲート電極非形成領域ER1,ER5に、製造過程で除去されるべきはずの半導体層Iが残存してしまうことも考えられる。この際、メモリセル形成部101bでは、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが、半導体層Iを介して電気的に接続されてしまうという問題が生じる。
ここで、例えば、図９に示すように、1行1列目のメモリセル102aのデータを読み出すデータ読み出し動作時、データを読み出さないメモリセル形成部101bにおいてドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に接続してショート不良が生じている場合には、メモリセル形成部101bで0[V]のドレイン側選択ゲート線DGL2と、1.5[V]のソース側選択ゲート線SGLとが電気的に接続されてしまうことになる（図９中、配線Lで示す）。
その結果、不揮発性半導体記憶装置100では、ドレイン側選択ゲート線DGL2の0[V]の電圧が上昇してしまったり、或いは、全モリセル102a,102b,…で共有しているソース側選択ゲート線SGLの1.5［V］の電圧が低下してしまい、ドレイン側選択ゲート線DGL2やソース側選択ゲート線SGLの電圧変動により読み出し誤動作が生じてしまう恐れがある。
また、不揮発性半導体記憶装置100では、メモリセル形成部101bにおいてドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に接続してショート不良が生じていると、ドレイン側選択ゲート線DGL2と、ソース側選択ゲート線SGLとの間でリーク電流が生じ、データ読み出し動作時の消費電力が増加してしまうという問題も生じる。
そこで、本発明は以上の点を考慮してなされたもので、従来に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに電圧変動による消費電力の増加を低減し得る不揮発性半導体記憶装置を提案することを目的とする。
かかる課題を解決するため本発明の不揮発性半導体記憶装置は、一方向に延設し、かつ長手方向に沿ってメモリゲート電極が延設した一のメモリセル形成部と、一方向に延設し、かつ長手方向に沿ってメモリゲート電極が延設した他のメモリセル形成部と、を少なくとも備え、前記一のメモリセル形成部と前記他のメモリセル形成部とが所定距離を設けて並走するように半導体基板上に配置されており、前記一のメモリセル形成部および前記他のメモリセル形成部は、前記半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、および前記メモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体とを備え、前記一のメモリセル形成部の長手方向末端と前記他のメモリセル形成部の長手方向末端との間には、前記第1選択ゲート電極および前記第2選択ゲート電極が形成されておらず、かつ前記一のメモリセル形成部の長手方向末端と前記他のメモリセル形成部の長手方向末端とをメモリゲート電極で連結している選択ゲート電極非形成領域を有し、前記一のメモリセル形成部および前記他のメモリセル形成部の前記メモリゲート電極には、前記一のメモリセル形成部と、前記他のメモリセル形成部と、前記選択ゲート電極非形成領域とで囲まれた領域で周回する内周壁となる第1側壁側に、前記第1選択ゲート電極が設けられていることを特徴とする。
本発明の不揮発性半導体記憶装置では、製造不良が生じても、データの読み出し動作時に同じ電圧が印加される可能性が高い同種の第1選択ゲート電極同士を電気的に接続させることができるので、従来のように、異なる電圧値が印加される可能性が高い異種の第1選択ゲート電極および第2選択ゲート電極が接続されて不揮発性半導体記憶装置全体で電圧変動が生じてしまう場合に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに電圧変動による消費電力の増加を低減し得る。
本発明の不揮発性半導体記憶装置に設けられるメモリセルの断面構成を示す概略図である。 本発明による不揮発性半導体記憶装置の回路構成を示す概略図である。 不揮発性半導体記憶装置の各種動作時における電圧値をまとめた表である。 本発明の不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 図４に示した不揮発性半導体記憶装置において所定のメモリセルアレイ部でショート不良が発生したときの平面レイアウトを示す概略図である。 所定のメモリセルアレイ部でショート不良が発生したときの不揮発性半導体記憶装置の回路構成を示す概略図である。 他の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 図７に示した不揮発性半導体記憶装置において所定のメモリセルアレイ部でショート不良が発生したときの平面レイアウトを示す概略図である。 従来の不揮発性半導体記憶装置の回路構成を示す概略図である。 図１０Ａは、従来のメモリセル形成部の平面レイアウトを示す概略図であり、図１０Ｂは、図１０Ａに示すメモリセル形成部でショート不良が生じたときの平面レイアウトを示す概略図である。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．第1の実施の形態＞
１−１．メモリセルの構成
１−２．本発明による不揮発性半導体記憶装置の回路構成
１−３．不揮発性半導体記憶装置における各種動作時における電圧について
１−４．不揮発性半導体記憶装置の平面レイアウト
１−５．ショート不良が発生したときの不揮発性半導体記憶装置
１−６．作用および効果
＜２．他の実施の形態による不揮発性半導体記憶装置＞
２−１．他の実施の形態による不揮発性半導体記憶装置の平面レイアウト
２−２．ショート不良が発生したときの他の実施の形態による不揮発性半導体記憶装置
＜３．その他の実施の形態＞
（１）第１の実施の形態
（１−１）メモリセルの構成
先ず始めに、本発明の不揮発性半導体記憶装置に行列状に配置されるメモリセルの構成について以下説明する。図１に示すように、メモリセル2aは、例えばP型Si等でなるウエルW上に、N型のトランジスタ構造を形成するメモリゲート構造体4aと、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を形成するドレイン側選択ゲート構造体5aと、同じくN型のMOSトランジスタ構造を形成するソース側選択ゲート構造体6aとが形成されている。
ウエルWの表面には、ドレイン側選択ゲート構造体5aの一端にあるドレイン領域WDと、ソース側選択ゲート構造体6aの一端にあるソース領域WSとが所定距離を空けて形成されており、ドレイン領域WDにビット線BL1が接続され、ソース領域WSにソース線SLが接続されている。なお、ウエルW表面には、低濃度ドレイン領域WDaがドレイン領域WDと隣接するように形成されており、ドレイン側選択ゲート構造体5aの側壁に沿って形成されたサイドウォールSWが、当該低濃度ドレイン領域WDa上に配置されている。また、ウエルW表面には、低濃度ソース領域WSaがソース領域WSと隣接するように形成されており、ソース側選択ゲート構造体6aの側壁に沿って形成されたサイドウォールSWが、当該低濃度ソース領域WSa上に配置されている。
メモリゲート構造体4aは、低濃度ドレイン領域WDaおよび低濃度ソース領域WSa間のウエルW上に、SiO2等の絶縁材料からなる下部ゲート絶縁膜24aを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、ハフニア(HfO2)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁材料でなる上部ゲート絶縁膜24bを介してメモリゲート電極MGを有している。これによりメモリゲート構造体4aは、下部ゲート絶縁膜24aおよび上部ゲート絶縁膜24bによって、電荷蓄積層ECがウエルWおよびメモリゲート電極MGから絶縁された構成を有する。
かかる構成に加えて、メモリゲート構造体4aには、絶縁材料により形成されたキャップ膜CPがメモリゲート電極MG上に形成されており、ドレイン側選択ゲート構造体5aの上面にあるシリサイド層S1と、ソース側選択ゲート構造体6aの上面にあるシリサイド層S2とが、当該キャップ膜CPの膜厚分だけメモリゲート電極MGの上面から遠ざかるように形成されている。このようにメモリセル2aの領域にあるメモリゲート電極MGは、上面にシリサイド層が形成されておらず、キャップ膜CPで覆われた構成となっている。
この場合、キャップ膜CPは、膜厚分だけ、ドレイン側選択ゲート構造体5aのシリサイド層S1と、ソース側選択ゲート構造体6aのシリサイド層S2とをそれぞれメモリゲート電極MGから遠ざけることができる。また、この実施の形態の場合、キャップ膜CPは、例えばSiO2等の絶縁材料からなる下部キャップ膜CPa上に、当該下部キャップ膜CPaとは異なるSiN等の絶縁材料でなる上部キャップ膜CPbが積層された積層構造を有している。
ここで、メモリゲート構造体4aのメモリゲート電極MGには、壁状の第1側壁11と、当該第1側壁11に対向配置された壁状の第2側壁12とが設けられている。メモリゲート構造体4aは、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24b、およびキャップ膜CPの各側壁が、メモリゲート電極MGの第1側壁11および第2側壁12に沿って形成され、これら下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24b、およびキャップ膜CPがメモリゲート電極MGの第1側壁11および第2側壁12間の領域に形成されている。
メモリゲート構造体4aには、メモリゲート電極MGの第2側壁12や、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24b、およびキャップ膜CPの各側壁に沿って、絶縁材料でなる側壁スペーサ28aが形成されており、当該側壁スペーサ28aを介してドレイン側選択ゲート構造体5aが隣接されている。メモリゲート構造体4aとドレイン側選択ゲート構造体5aとの間に形成された側壁スペーサ28aは、所定の膜厚により形成されており、メモリゲート構造体4aと、ドレイン側選択ゲート構造体5aとを絶縁し得るようになされている。なお、メモリゲート構造体4aおよびドレイン側選択ゲート構造体5a間の側壁スペーサ28aの膜厚は、側壁スペーサ28aの耐圧不良や、メモリゲート構造体4aおよびドレイン側選択ゲート構造体5a間での読み出し電流を考慮して、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
ドレイン側選択ゲート構造体5aは、側壁スペーサ28aとドレイン領域WD間のウエルW上に、膜厚が9［nm］以下、好ましくは3［nm］以下で絶縁材料でなるドレイン側選択ゲート絶縁膜30を有しており、当該ドレイン側選択ゲート絶縁膜30上にドレイン側選択ゲート電極DG1が形成された構成を有する。また、第2選択ゲート電極としてのドレイン側選択ゲート電極DG1には、上面にシリサイド層S1が形成されており、当該シリサイド層S1に第2選択ゲート線としてのドレイン側選択ゲート線DGL1が接続されている。
また、メモリゲート構造体4aには、メモリゲート電極MGの第1側壁11や、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24b、およびキャップ膜CPの各側壁に沿って、絶縁材料でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介してソース側選択ゲート構造体6aが隣接されている。このようなメモリゲート構造体4aと、ソース側選択ゲート構造体6aとの間に形成された側壁スペーサ28bも、一方の側壁スペーサ28aと同じ5[nm]以上40[nm]以下の膜厚に選定されており、メモリゲート構造体4aと、ソース側選択ゲート構造体6aとを絶縁し得るようになされている。
ソース側選択ゲート構造体6aは、側壁スペーサ28bとソース領域WS間のウエルW上に、膜厚が9［nm］以下、好ましくは3［nm］以下で絶縁材料でなるソース側選択ゲート絶縁膜33を有しており、当該ソース側選択ゲート絶縁膜33上にソース側選択ゲート電極SG1が形成された構成を有する。また、第1選択ゲート電極としてのソース側選択ゲート電極SG1には、上面にシリサイド層S2が形成されており、当該シリサイド層S2に第1選択ゲート線としてのソース側選択ゲート線SGLが接続されている。
これに加えて、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート電極MGの第1側壁11および第2側壁12に沿って形成されたソース側選択ゲート電極SG1およびドレイン側選択ゲート電極DG1は、それぞれメモリゲート電極MGから離れるに従って頂上部がウエルWに向けて下降してゆくようなサイドウォール状に形成されている。
メモリセル2aは、ソース側選択ゲート構造体6aおよびドレイン側選択ゲート構造体5aがそれぞれメモリゲート構造体4aの側壁（第1側壁11および第2側壁12）に沿ってサイドウォール状に形成され、これらソース側選択ゲート構造体6aおよびドレイン側選択ゲート構造体5aがそれぞれメモリゲート構造体4aと近接していても、メモリゲート電極MG上に形成されたキャップ膜CPにより、ドレイン側選択ゲート電極DG1上のシリサイド層S1と、ソース側選択ゲート電極SG1上のシリサイド層S2とが、それぞれメモリゲート電極MGから遠ざけられているので、その分、これらシリサイド層S1,S2とメモリゲート電極MGとのショートを防止し得るようになされている。
（１−２）本発明による不揮発性半導体記憶装置の回路構成
次に、本発明による不揮発性半導体記憶装置の回路構成について説明する。図２に示すように、不揮発性半導体記憶装置1は、例えば複数のメモリセル2a,2b,2d,2e,2g,2h,2i,2jが行列状に配置されている。なお、各メモリセル2a,2b,2d,2e,2g,2h,2i,2jは、図１にて説明したメモリセル2aと同一構成を有しており、メモリゲート線MGLが接続されたメモリゲート電極MGと、ドレイン側選択ゲート線DGL1（DGL2,DGL3,DGL4）が接続されたドレイン側選択ゲート電極DG1（DG2,…）と、ソース側選択ゲート線SGLが接続されたソース側選択ゲート電極SG1（SG2,…）とを有している。
不揮発性半導体記憶装置1は、行方向に並ぶメモリセル2a,2b、2d,2e、2g,2h、2i,2j毎にメモリセル形成部3a,3b,3c,3dを構成しており、このうち隣接する2つのメモリセル形成部3a,3b（3c,3d）を対として1つのメモリセルアレイ部1a（1c）を形成し、基板電圧線Backによりメモリセルアレイ部1a,1c毎に所定の基板電圧が印加され得る。
また、不揮発性半導体記憶装置1は、メモリセル2a,2b,2d,2e,2g,2h,2i,2jのうち、列方向に並ぶメモリセル2a,2d,2g,2i（2b,2e,2h,2j）で1本のビット線BL1（BL2）を共有しており、各ビット線BL1,BL2によって、列方向のメモリセル2a,2d,2g,2i、2b,2e,2h,2j毎に所定のビット電圧が一律に印加され得る。さらに、この不揮発性半導体記憶装置1は、例えばメモリセル形成部3a,3b,3c,3d毎にドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4を共有しており、各ドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4によってメモリセル形成部3a,3b,3c,3d毎にそれぞれ所定の電圧が印加され得る。
なお、この不揮発性半導体記憶装置100では、1本のメモリゲート線MGLと、1本のソース側選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル2a,2b,2d,2e,2g,2h,2i,2jで共有しており、メモリゲート線MGLに所定のメモリゲート電圧が印加され、ソース側選択ゲート線SGLに所定のソースゲート電圧が印加され、ソース線SLに所定のソース電圧が印加され得る。
（１−３）不揮発性半導体記憶装置における各種動作時における電圧について
次に、このような不揮発性半導体記憶装置1における各種動作について説明する。図３は、図２に示した不揮発性半導体記憶装置1において、例えばメモリセル2aの電荷蓄積層ECに電荷を注入するデータ書き込み動作時（「Prog」）と、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かを検知するデータ読み出し動作時（「Read」）と、メモリセル2a等の電荷蓄積層EC内の電荷を引き抜くデータ消去動作時（「Erase」）とにおける各部位での電圧値の一例を示す表である。
図３の「Prog」の欄では、メモリセル2aの電荷蓄積層ECに電荷を注入するときの電圧値（「選択列」および「選択行」）と、メモリセル2aの電荷蓄積層ECに電荷を注入しないときの電圧値（「非選択列」または「非選択行」）とを示す。
例えば、メモリセル2aの電荷蓄積層ECに電荷を注入する場合には、図３の「Prog」の欄に示すように、メモリゲート線MGLからメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され、ウエルW（図３中、「Back」と表記）に0[V]の基板電圧が印加され得る。また、この際、ソース側選択ゲート電極SG1には、ソース側選択ゲート線SGLから0[V]のゲートオフ電圧が印加され、ソース領域WSには、ソース線SLから0[V]のソースオフ電圧が印加され得る。これによりソース側選択ゲート構造体6aは、ソース領域WSと、メモリゲート構造体4aのチャネル層形成キャリア領域との電気的な接続を遮断し、ソース線SLからメモリゲート構造体4aのチャネル層形成キャリア領域への電圧印加を阻止し得る。
一方、ドレイン側選択ゲート電極DG1には、ドレイン側選択ゲート線DGL1から1.5[V]のドレイン側選択ゲート電圧が印加され、ドレイン領域WDには、ビット線BL1から0［V］の電荷蓄積ビット電圧が印加され得る。これによりドレイン側選択ゲート構造体5aは、ドレイン領域WDと、メモリゲート構造体4aのチャネル層形成キャリア領域とを電気的に接続させ得る。
メモリゲート構造体4aでは、チャネル層形成キャリア領域がドレイン領域WDと電気的に接続することで、チャネル層形成キャリア領域にキャリアが誘起され、電荷蓄積ビット電圧と同じ0[V]でなるチャネル層がキャリアによってウエルW表面に形成され得る。かくして、メモリゲート構造体4aでは、メモリゲート電極MGおよびチャネル層間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
なお、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリセル2aのメモリゲート電極MGに印加された際に、当該メモリセル2aで電荷蓄積層ECへの電荷の注入を阻止するときには、ソース側選択ゲート構造体6aによって、メモリゲート電極MGと対向した領域のウエルWと、ソース領域WSとの電気的な接続を遮断し、かつ、ドレイン側選択ゲート構造体5aによって、メモリゲート電極MGと対向した領域のウエルWと、ドレイン領域WDとの電気的な接続を遮断する。
これにより、データを書き込まないメモリセル2aでは、チャネル層形成キャリア領域に空乏層が形成された状態となり、電荷蓄積ゲート電圧に基づきウエルW表面の電位が上昇してゆき、メモリゲート電極MGおよびウエルW表面の電圧差が小さくなるため、電荷蓄積層EC内への電荷注入を阻止できる。
また、図３における「Read」の欄で示すデータの読み出し動作では、例えば読み出しの対象となるメモリセル2aに接続されたビット線BL1を例えば1.5[V]にプリチャージし、ソース線SLを0[V]にしてメモリセル2aに電流が流れるか否かによって変化するビット線BL1の電位を検知することにより、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かを判断し得る。具体的には、メモリセル2aのデータを読み出す際、メモリゲート構造体4aの電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）、メモリゲート構造体4a直下のウエルWで非導通状態となり、ドレイン領域WDとソース領域WSとの電気的な接続が遮断され得る。これにより、データを読み出すメモリセル2aでは、ドレイン領域WDに接続されたビット線BL1での1.5［V］の読み出し電圧がそのまま維持され得る。
一方、メモリセル2aのデータを読み出す際、メモリゲート構造体4aの電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体4a直下のウエルWが導通状態となり、ドレイン領域WDとソース領域WSとが電気的に接続され、その結果、メモリセル2aを介して0［V］のソース線SLと、1.5[V]のビット線BL1とが電気的に接続する。これにより、データを読み出すメモリセル2aでは、ビット線BL1の読み出し電圧が、0［V］のソース線SLに印加されることにより、ビット線BL1に印加されている1.5［V］の読み出し電圧が低下する。
かくして、不揮発性半導体記憶装置1では、ビット線BL1の読み出し電圧が変化したか否かを検知することにより、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータの読み出し動作を実行できる。なお、データを読み出さないメモリセル2b,2e,2h,2jのみが接続されたビット線BL2には0［V］の非読み出し電圧が印加され得る。
因みに、メモリセル2aの電荷蓄積層EC内の電荷を引き抜くデータの消去動作時（図３中、「Erase」）には、メモリゲート線MGLからメモリゲート電極MGに、-12［V］のメモリゲート電圧が印加されることで、0［V］のウエルWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
（１−４）不揮発性半導体記憶装置の平面レイアウト
次に上述した不揮発性半導体記憶装置1の平面レイアウトについて以下説明する。図４は、半導体基板上に複数のメモリセルアレイ部1a,1b,…が配置された本発明の不揮発性半導体記憶装置1を、半導体基板の上方から見た平面レイアウトを示す概略図である。図４では、これら複数のメモリセルアレイ部1a,1b,…のうち、一のメモリセルアレイ部1aの平面レイアウトと、当該メモリセルアレイ部1aと同一構成を有した他のメモリセルアレイ部1bの一部平面レイアウトとを示している。なお、メモリセルアレイ部1a,1b,…は全て同一構成を有しているため、ここでは一のメモリセルアレイ部1aに着目して以下説明する。
因みに、メモリセル2aの断面構成を示した図１は、図４のA-A´部分における断面構成を示すものである。また、図４では、図１に示したメモリゲート構造体4aの側壁に形成されている側壁スペーサ28a,28bの他、ドレイン側選択ゲート構造体5aおよびソース側選択ゲート構造体6aに形成されているサイドウォールSWやシリサイド層S1,S2等についても図示を省略している。
この実施の形態の場合、メモリセルアレイ部1aは、一のメモリセル形成部3aと、他のメモリセル形成部3bとを備えており、これら対となるメモリセル形成部3a,3bの長手方向末端に選択ゲート電極非形成領域ER1,ER5を有する。また、これら対となるメモリセル形成部3a,3bは、選択ゲート電極非形成領域ER1,ER5でメモリゲート電極MGにより連結された構成を有する。この場合、メモリセルアレイ部1aは、一方向（図４では行方向）に延設された一のメモリセル形成部3aと、同じく一方向に延設された他のメモリセル形成部3bとが所定距離を設けて並走するように半導体基板上に配置されている。
メモリセル形成部3a,3bには、長手方向に沿ってメモリゲート電極MGが延設されており、各メモリゲート電極MGの頂上部を覆うようにキャップ膜CPが形成され、当該メモリゲート電極MGが外部に非露出状態に設けられている。このため、半導体基板の上方から見た平面レイアウトを示す図４では、メモリセル形成部3a,3bにメモリゲート電極MGが表れておらず、キャップ膜CPが図示されている。
一のメモリセル形成部3a内に設けられたメモリゲート電極MGは、当該メモリセル形成部3aの末端から選択ゲート電極非形成領域ER1,ER5にも延設されており、当該選択ゲート電極非形成領域ER1,ER5で屈曲し、他のメモリセル形成部3bの末端に連設されている。ここで、選択ゲート電極非形成領域ER1,ER5に形成されたメモリゲート電極MGは、メモリセル形成部3a,3bに形成されているメモリゲート電極MGとは異なり、キャップ膜CPで覆われておらず、外部に露出されている。
なお、この実施の形態の場合、メモリセルアレイ部1aのメモリゲート電極MGは、半導体基板の上方から見て無端四角環状に形成されており、メモリセル形成部3a,3bの領域ではキャップ膜CPにより覆われていることから、当該キャップ膜CPに覆われていない選択ゲート電極非形成領域ER1,ER5ではコ字状に外部に露出した構成を有する。
ここで、メモリセル形成部3a（3b）は、長手方向に沿って複数のメモリセル2a,2b,2c（2d,2e,2f）が形成されたメモリセル領域ER3を有する。なお、図２に示したメモリセル形成部3a（3b）は、メモリセル2a,2b（2d,2e）だけを図示しているが、図４ではメモリセル2b（2e）に隣接したメモリセル2c（2f）についても図示している。
メモリセル形成部3a（3b）は、上述したメモリセル領域ER3の他、当該メモリセル領域ER3の一方の末端に設けられた一の選択ゲートコンタクト領域ER6と、当該メモリセル領域ER3の他方の末端に設けられた他の選択ゲートコンタクト領域ER7と、一の選択ゲートコンタクト領域ER6の末端に設けられた一の電気的切断領域ER2と、他の選択ゲートコンタクト領域ER7の末端に設けられた他の電気的切断領域ER4とを有している。なお、この実施の形態の場合では、メモリセル形成部3a（3b）の長手方向末端に位置する電気的切断領域ER2,ER4に、上述した選択ゲート電極非形成領域ER1,ER5が隣接されている。
ここで、メモリセル領域ER3には、半導体基板表面に所定形状のウエルWが形成されており、例えばウエルWのうち帯状に形成されたメモリ配置領域W1,W2,W3に、メモリセル形成部3a,3bが交差するように配置されている。一のメモリセル形成部3aのメモリセル領域ER3には、メモリゲート構造体4aと、ドレイン側選択ゲート構造体5aと、ソース側選択ゲート構造体6aとを有したメモリセル2a（2b,2c）が、メモリ配置領域W1（W2,W3）上に形成されている。また、他のメモリセル形成部3bのメモリセル領域ER3にも、一のメモリセル形成部3aと同様に、メモリゲート構造体4bと、ドレイン側選択ゲート構造体5bと、ソース側選択ゲート構造体6bとを有したメモリセル2d（2e,2f）が、メモリ配置領域W1（W2,W3）上に形成されている。なお、メモリセル領域ER3に配置されたメモリセル2b,2c,2d,2e,2fは、図１にて説明したメモリセル2aと同一構成を有していることから、ここではその説明は省略する。
ウエルWのメモリ配置領域W1,W2,W3は、メモリゲート構造体4a（4b）を境に、ソース領域WS側とドレイン領域WD側とに区分けされている。各メモリ配置領域W1,W2,W3のうち、メモリセル形成部3a,3b間にあるソース領域WSは、互いに連接しており、所定位置に設けられた柱状のソースコンタクトSCを共有している。ソースコンタクトSCは、ソース線SL（図２）が接続された構成を有し、当該ソース線SLから印加された所定のソース電圧を、各メモリ配置領域W1,W2,W3のソース領域WSに対し一律に印加し得る。
一方、メモリ配置領域W1,W2,W3の各ドレイン領域WDは、互いに分離されており、それぞれ個別に柱状のビットコンタクトBCが設けられた構成を有する。各ビットコンタクトBCには、それぞれ異なるビット線BL1,BL2,…（図２）が接続されており、対応するビット線BL1,BL2,…から所定のビット電圧が個別に印加され得る。これによりメモリセル形成部3aの各ドレイン領域WDには、それぞれ異なるビット線BL1,BL2,…からビットコンタクトBCを介して所定のビット電圧が印加され得る。
この実施の形態の場合、一のメモリセル形成部3aには、ウエルWのソース領域WS側に、メモリゲート構造体4aを構成するメモリゲート電極MGの第1側壁11が配置され、このメモリゲート電極MGの第1側壁11に沿ってソース側選択ゲート構造体6aが形成されている。また、この一のメモリセル形成部3aには、ウエルWのドレイン領域WD側に、メモリゲート構造体4aを構成するメモリゲート電極MGの第2側壁12が配置され、このメモリゲート電極MGの第2側壁12に沿ってドレイン側選択ゲート構造体5aが形成されている。
かかる構成に加えて、一のメモリセル形成部3aと対をなす他のメモリセル形成部3bでは、一のメモリセル形成部3aでソース側選択ゲート構造体6aが形成されているメモリゲート電極MGの第1側壁11（内周壁）に沿って、同じくソース側選択ゲート構造体6bが形成されている。これに加えて、他のメモリセル形成部3bでは、一のメモリセル形成部3aでドレイン側選択ゲート構造体5aが形成されているメモリゲート電極MGの第2側壁12（外周壁）に沿って、同じくドレイン側選択ゲート構造体5bが形成されている。
ソース側選択ゲート構造体6a（6b）には、メモリゲート構造体4a（4b）の第1側壁11に沿って、サイドウォール状に形成されたソース側選択ゲート電極SG1（SG2）が形成されているとともに、ソース側選択ゲート電極SG1（SG2）と一体形成された幅広な選択ゲートコンタクト形成部Caが一の選択ゲートコンタクト領域ER6に形成されている。
なお、この選択ゲートコンタクト形成部Caには、表面が平面状に形成された平面部15aが形成されており、ソース側選択ゲート線（図示せず）が接続された柱状のソース側選択ゲートコンタクトSGCが、当該平面部15aに設けられている。これにより、幅が狭く傾斜したサイドウォール状のソース側選択ゲート電極SG1（SG2）でも、ソース側選択ゲート線SGLからの所定電圧が、ソース側選択ゲートコンタクトSGCおよび選択ゲートコンタクト形成部Caを介して印加し得る。
また、ドレイン側選択ゲート構造体5a（5b）には、メモリゲート構造体4a（4b）にある第2側壁12に沿って、サイドウォール状に形成されたドレイン側選択ゲート電極DG1（DG2）が形成されているとともに、ドレイン側選択ゲート電極DG1（DG2）と一体形成された幅広な選択ゲートコンタクト形成部Cbが他の選択ゲートコンタクト領域ER7に形成されている。
この選択ゲートコンタクト形成部Cbにも、表面が平面状に形成された平面部15bが形成されており、ドレイン側選択ゲート線DGL1（DGL2）が接続された柱状のドレイン側選択ゲートコンタクトDGCが、当該平面部15bに設けられている。これにより、幅が狭く傾斜したサイドウォール状のドレイン側選択ゲート電極DG1（DG2）でも、ドレイン側選択ゲート線DGL1（DGL2）からの所定電圧が、ドレイン側選択ゲートコンタクトDGCおよび選択ゲートコンタクト形成部Cbを介して印加し得る。
因みに、選択ゲートコンタクト領域ER6,ER7に設けられた選択ゲートコンタクト形成部Ca,Cbについては、ソース側選択ゲート電極SG1またはドレイン側選択ゲート電極DG1と連設し、かつソース側選択ゲートコンタクトSGCまたはドレイン側選択ゲートコンタクトDGCが形成できれば、その他種々の形状としてもよい。
一方、選択ゲートコンタクト領域ER6,ER7の末端にある電気的切断領域ER2,ER4には、メモリセル領域ER3からメモリゲート構造体4a（4b）が延設されているものの、メモリセル領域ER3とは異なりソース側選択ゲート電極SG1（SG2）およびドレイン側選択ゲート電極DG1（DG2）が延設されておらず、これらソース側選択ゲート電極SG1（SG2）およびドレイン側選択ゲート電極DG1（DG2）に替えて、選択ゲート電極切断部103が形成されている。
ここで、選択ゲート電極切断部103は、i型でなるサイドウォール状の真性半導体層Iaと、サイドウォール状の逆導電型半導体層OCと、同じくサイドウォール状の真性半導体層Ibとで構成されており、メモリゲート電極MGの第1側壁11および第2側壁12に沿って、真性半導体層Ia、逆導電型半導体層OCおよび真性半導体層Ibの順に並んで配置された構成を有する。なお、逆導電型半導体層OCは、ソース側選択ゲート電極SG1（SG2）およびドレイン側選択ゲート電極DG1（DG2）とは異なる導電型（この場合、p型）により形成されている。
このように電気的切断領域ER2,ER4では、n型のソース側選択ゲート電極SG1（SG2）およびドレイン側選択ゲート電極DG1（DG2）を起点として、メモリゲート電極MGの第1側壁11および第2側壁12に沿って、i型の真性半導体層Ia、p型の逆導電型半導体層OC、およびi型の真性半導体層Ibの順に配置されている。これにより、メモリセルアレイ部1aでは、メモリセル形成部3a（3b）のn型のソース側選択ゲート電極SG1（SG2）を起点にメモリゲート電極MGの第1側壁11に沿ってpin接合を形成し得、同じ第1側壁11に沿って形成されたソース側選択ゲート電極SG1,SG2同士を電気的に切断し得るようになされている。また、同様にメモリゲート電極MGの第2側壁12でも、メモリセル形成部3a（3b）のn型のドレイン側選択ゲート電極DG1（DG2）を起点に当該第2側壁12に沿ってpin接合を形成し得、同じ第2側壁12に沿って形成されたドレイン側選択ゲート電極DG1,DG2同士を電気的に切断し得るようになされている。
ここで、メモリセル領域ER3、電気的切断領域ER2,ER4および選択ゲートコンタクト領域ER6,ER7では、上述したように、メモリゲート電極MG上にキャップ膜CPが形成されていることから、製造過程において、当該キャップ膜CPによりメモリゲート電極MGの上面がサリサイド化されることを防止し得るようになされている。
一方、選択ゲート電極非形成領域ER1,ER5では、メモリゲート電極MG上にキャップ膜CPが形成されておらず、当該メモリゲート電極MGが外部に露出しているため、上面がサリサイド化され、当該メモリゲート電極MG上に形成されたシリサイド層（図示せず）を介して柱状のメモリゲートコンタクトMGCが設けられている。メモリゲートコンタクトMGCには、メモリゲート線MGL（図２）が接続されており、当該メモリゲート線MGLからの所定電圧が印加され得る。これにより、メモリゲート電極MGには、メモリゲート線MGLの電圧がメモリゲートコンタクトMGCを介して印加され得る。
このように、不揮発性半導体記憶装置1では、メモリセル領域ER3や、選択ゲートコンタクト領域ER6,ER7、電気的切断領域ER2,ER4においてメモリゲート電極MGがキャップ膜CPで覆われているものの、選択ゲート電極非形成領域ER1,ER5にて露出しているメモリゲート電極MGからメモリゲートコンタクトMGCを介して所定の電圧を印加することで、当該メモリセル領域ER3でキャップ膜CPに覆われたメモリゲート電極MGにも所定の電圧を印加し得る。
因みに、このような不揮発性半導体記憶装置1は、一般的なＣＭＯＳ（Complementary MOS）の製造プロセスである成膜工程や、レジスト塗布工程、露光現像工程、エッチング工程、不純物注入工程、レジスト剥離工程等の各工程を行うことにより作製できるため、ここではその製造方法について省略する。
（１−５）ショート不良が発生したときの不揮発性半導体記憶装置
次に、製造不良等によって、ショート不良が発生したときの不揮発性半導体記憶装置1について説明する。図４との対応部分に同一符号を付して示す図５は、図４に示した不揮発性半導体記憶装置1を製造する際に、例えばエッチング処理により選択ゲート電極切断部103を電気的切断領域ER2,ER4に形成する製造工程で、当該選択ゲート電極切断部103の真性半導体層Ia,Ibとなる半導体材料が、選択ゲート電極非形成領域ER1,ER5にも残存してしまったときの不揮発性半導体記憶装置21の概略図を示す。
この場合、選択ゲート電極非形成領域ER1,ER5にも半導体材料が残存することで、当該選択ゲート電極非形成領域ER1,ER5には、例えばメモリゲート電極MGの第1側壁11に沿って半導体材料でなるサイドウォール状の真性半導体層Idが形成され、メモリゲート電極MGの第2側壁12に沿って半導体材料でなるサイドウォール状の真性半導体層Ieが形成されている。
これにより、メモリゲート電極MGの内周壁となる第1側壁11には、例えば一のメモリセル形成部3aの電気的切断領域ER2に真性半導体層Ia2、逆導電型半導体層OCb、および真性半導体層Idが順に並んで形成されるとともに、当該真性半導体層Idがそのまま選択ゲート電極非形成領域ER1（ER5）の第1側壁11にも形成され、当該真性半導体層Idが他のメモリセル形成部3bの逆導電型半導体層OCcまで延設される。なお、他のメモリセル形成部3bでは、電気的切断領域ER2でメモリゲート電極MGの第1側壁11に沿って真性半導体層Ia3、逆導電型半導体層OCc、および真性半導体層Idが順に並んで形成される。
この際、例えば、製造過程で発生した異物が逆導電型半導体層OCb,OCcに付着してしまったり、或いは、製造時に逆導電型半導体層OCb,OCcの形成不良が生じてしまうと、メモリゲート電極MGの第1側壁11に沿って形成された真性半導体層Ia2,Id,Ia3同士が電気的に接続された状態になってしまう。このとき、本発明の不揮発性半導体記憶装置21では、一のメモリセル形成部3aのソース側選択ゲート電極SG1と、他のメモリセル形成部3bのソース側選択ゲート電極SG2とが、いずれもメモリゲート電極MGの第1側壁11に沿って形成されていることから、メモリゲート電極MGの第1側壁11に沿って形成された真性半導体層Ia2,Id,Ia3同士が電気的に接続された状態になると、ソース側選択ゲート電極SG1,SG2同士が電気的に接続される。
ここで、図２との対応部分に同一符号を付して示す図６は、一のメモリセル形成部3aのソース側選択ゲート電極SG1と、他のメモリセル形成部3bのソース側選択ゲート電極SG2とが電気的に接続したときの不揮発性半導体記憶装置21の回路構成を示す概略図である。このとき、メモリセルアレイ部1aのメモリセル形成部3a,3bは、図６に示すように、メモリセル形成部3a,3bで共有しているソース側選択ゲート線SGLが配線Laで接続された構成と見なすことができる。
この場合、例えばメモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かを検知するデータの読み出し動作時、不揮発性半導体記憶装置21では、データを読み出すメモリセル2aと、それ以外のデータを読み出さないメモリセル2d等とで同じソース側選択ゲート線SGLを共有していることから、一のメモリセル形成部3aのソース側選択ゲート電極SG1と、他のメモリセル形成部3bのソース側選択ゲート電極SG2とが電気的に接続されてしまっても、1.5［V］のソース側選択ゲート線SGLに電圧変動が生じることがなく、従来のような読み出し誤動作を防止できる。
次に、図５に示すように、選択ゲート電極非形成領域ER1に露出したメモリゲート電極MGの第2側壁12に沿って半導体材料が残存してしまったときについても説明する。図５に示すように、メモリセルアレイ部1aでは、選択ゲート電極非形成領域ER1,ER5に半導体材料が残存してしまうと、当該選択ゲート電極非形成領域ER1,ER5においてメモリゲート電極MGの第2側壁12に沿って半導体材料でなるサイドウォール状の真性半導体層Ieが形成されることがある。
この場合、メモリゲート電極MGの外周壁となる第2側壁12は、例えば一のメモリセル形成部3aの電気的切断領域ER2にある逆導電型半導体層OCaと、他のメモリセル形成部3bの電気的切断領域ER2にある逆導電型半導体層OCdとが真性半導体層Ieによって連設された構成となる。
この際、例えば、製造過程で発生した異物が逆導電型半導体層OCa,OCdに付着してしまったり、或いは、製造時に逆導電型半導体層OCa,OCdの形成不良が生じてしまうと、メモリゲート電極MGの第2側壁12に沿って形成された真性半導体層Ia1,Ie,Ia4同士が電気的に接続された状態となってしまう。このとき、本発明の不揮発性半導体記憶装置21では、一のメモリセル形成部3aのドレイン側選択ゲート電極DG1と、他のメモリセル形成部3bのドレイン側選択ゲート電極DG2とが、メモリゲート電極MGの同じ第2側壁12に沿って形成されていることから、メモリゲート電極MGの第2側壁12に沿って形成された真性半導体層Ia1,Ie,Ia4同士が電気的に接続された状態になると、ドレイン側選択ゲート電極DG1,DG2同士が電気的に接続される。
このとき、図６に示したように、不揮発性半導体記憶装置21では、一のメモリセル形成部3aにおいてドレイン側選択ゲート電極DG1に接続された一のドレイン側選択ゲート線DGL1と、他のメモリセル形成部3bにおいてドレイン側選択ゲート電極DG2に接続された他のドレイン側選択ゲート線DGL2とが配線Lbで接続された構成と見なすことができる。
この場合、例えばメモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かを検知するデータの読み出し動作時、不揮発性半導体記憶装置21では、データを読み出すメモリセル2aが接続された一のドレイン側選択ゲート線DGL1に1.5[V]が印加され、一方、データを読み出さないメモリセル2d等が接続された他のドレイン側選択ゲート線DGL2に0［V］が印加されることから、一のメモリセル形成部3aのドレイン側選択ゲート電極DG1と、他のメモリセル形成部3bのドレイン側選択ゲート電極DG2とが電気的に接続されてしまうと、ドレイン側選択ゲート線DGL1,DGL2に電圧変動が生じてしまい、この点、従来のような読み出し誤動作が発生してしまう。
しかしながら、本発明の不揮発性半導体記憶装置21では、ドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4がそれぞれメモリセル形成部3a,3b,3c,3d単位で個別に設けられていることから、この際、一のメモリセル形成部3aのドレイン側選択ゲート線DGL1と、他のメモリセル形成部3bのドレイン側選択ゲート線DGL2とだけが、配線Lbによって接続された構成となる。そのため、不揮発性半導体記憶装置21では、メモリセル形成部3a,3bに接続されたドレイン側選択ゲート線DGL1,DGL2にだけ電圧変動が生じ、その他のドレイン側選択ゲート線DGL3,DGL4で電圧変動が生じることを防止できる。
かくして、この不揮発性半導体記憶装置21では、例えばメモリセル形成部3a,3bでドレイン側選択ゲート電極DG1,DG2同士が接続されてしまっても、ドレイン側選択ゲート線DGL1,DGL2の電圧変動による読み出し誤動作の発生をメモリセル形成部3a,3bにだけ留めることができるので、これらメモリセル形成部3a,3b間のショート不良が発生しても、その他のメモリセル形成部3c,3dでの読み出し誤動作の発生を防止できる。
因みに、データを読み出さないメモリセル形成部3c,3dでショート不良が生じ、ドレイン側選択ゲート線DGL3,DGL4同士が接続されてしまった場合には、ドレイン側選択ゲート線DGL3,DGL4のいずれにも0[V]が印加されていることから、ドレイン側選択ゲート線DGL3,DGL4で電圧変動が生じることがなく、従来のような読み出し誤動作を防止できる。
（１−６）作用および効果
以上の構成において、不揮発性半導体記憶装置1では、一のメモリセル形成部3aおよび他のメモリセル形成部3bで同じメモリゲート電極MGを共有し、選択ゲート電極非形成領域ER1,ER5で一のメモリセル形成部3aおよび他のメモリセル形成部3bをメモリゲート電極MGで連結するようにした。また、この不揮発性半導体記憶装置1では、一のメモリセル形成部3aのソース側選択ゲート電極SG1と、他のメモリセル形成部3bのソース側選択ゲート電極SG2とを、メモリゲート電極MGの第1側壁11に沿って設けるようにした。
これにより不揮発性半導体記憶装置1では、製造不良によりメモリゲート電極MGの第1側壁11に沿って、異物や導通材料等が残存してしまった場合でも、一のメモリセル形成部3aと他のメモリセル形成部3bとでデータの読み出し動作時に同じ電圧が印加される同種のソース側選択ゲート電極SG1,SG2同士を電気的に接続させることができるので、データの読み出し動作時にショート不良によるソース側選択ゲート電極SG1,SG2での電圧変動や、ドレイン側選択ゲート電極DG1,DG2での電圧変動を防止できる。
よって、不揮発性半導体記憶装置1では、製造不良の際、従来のように、異なる電圧値が印加される可能性が高い異種のドレイン側選択ゲート電極およびソース側選択ゲート電極が接続されて不揮発性半導体記憶装置全体で電圧変動が生じてしまう場合に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに意図しない電圧変動によって生じる消費電力の増加を低減し得る。
また、この不揮発性半導体記憶装置1では、一のメモリセル形成部3aのドレイン側選択ゲート電極DG1と、他のメモリセル形成部3bのドレイン側選択ゲート電極DG2とを、メモリゲート電極MGの第2側壁12に沿って設けるようにした。
これにより不揮発性半導体記憶装置1では、製造不良によりメモリゲート電極MGの第2側壁12に沿って、異物や導通材料等が残存してしまった場合でも、一のメモリセル形成部3aと他のメモリセル形成部3bとでデータの読み出し動作時に同じ電圧が印加される可能性が高い同種のドレイン側選択ゲート電極DG1,DG2同士を電気的に接続させることができるので、データの読み出し動作時にドレイン側選択ゲート電極DG1,SG2での電圧変動の発生確率を低減できる。
また、この不揮発性半導体記憶装置1では、仮にショート不良が生じているドレイン側選択ゲート電極DG1,DG2で異なる電圧が印加されていても、メモリセル形成部3a,3b,…毎に異なるドレイン側選択ゲート線DGL1,DGL2 ,…が接続されていることから、一のメモリセル形成部3aのドレイン側選択ゲート電極DG1と、他のメモリセル形成部3bのドレイン側選択ゲート電極DG2とだけが電気的に接続され、電圧変動をメモリセル形成部3a,3bだけに留めることができ、メモリセル形成部3a,3b以外で電圧変動が生じることを防止できる。
よって、不揮発性半導体記憶装置1では、製造不良の際、従来のように、異なる電圧値が印加される可能性が高い異種のドレイン側選択ゲート電極およびソース側選択ゲート電極が接続されて不揮発性半導体記憶装置全体で電圧変動が生じる場合に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに意図しない電圧変動による消費電力の増加を低減し得る。
（２）他の実施の形態による不揮発性半導体記憶装置
（２−１）他の実施の形態による不揮発性半導体記憶装置の平面レイアウト
上述した実施の形態においては、半導体基板の上方から見て無端四角環状にメモリゲート電極MGを形成し、1つのメモリセルアレイ部1aに2つのメモリセル形成部3a,3bを設けた不揮発性半導体記憶装置1について述べたが、本発明はこれに限らず、図４との対応部分に同一符号を付して示す図７のように、半導体基板の上方から見て無端梯子状にメモリゲート電極MG1を形成し、1つのメモリセルアレイ部41aに3つ以上のメモリセル形成部3b,3a,3e,…を設けた不揮発性半導体記憶装置41を適用してもよい。
この場合、メモリセルアレイ部41aは、複数のメモリセル形成部3b,3a,3e,…が所定距離を設けて並走して半導体基板上に配置された構成を有し、メモリセル形成部3b,3a,3e,…で同じメモリゲート電極MG1を共有している。実際上、メモリゲート電極MG1は、選択ゲート電極非形成領域ER1,ER5において複数のメモリセル形成部3b,3a,3e,…が並んだ方向に向けて延設されているとともに、各メモリセル形成部3b,3a,3e,…の末端に連設されている。
この実施の形態の場合、例えば、図７に示す2行目のメモリセル形成部3aには、3行目のメモリセル形成部3bとの間にあるウエルWのソース領域WS側に、メモリゲート電極MG1の第1側壁11が配置され、この第1側壁11に沿ってソース側選択ゲート電極SG1が形成されている。また、このメモリセル形成部3aには、1行目のメモリセル形成部3eとの間にあるウエルWのドレイン領域WD側に、メモリゲート電極MG1の第2側壁12が配置され、この第2側壁12に沿ってドレイン側選択ゲート電極DG1が形成されている。
ここで、2行目のメモリセル形成部3aに形成されたメモリゲート電極MG1の第1側壁11は、当該メモリセル形成部3aと一方で隣接する3行目のメモリセル形成部3bまで延設されており、そのまま当該3行目のメモリセル形成部3bにおけるメモリゲート電極MG1の第1側壁11となり得る。このように隣接するメモリセル形成部3a,3bには、メモリゲート電極MG1の第1側壁11が、切れ目なく周回するように形成されている。また、3行目のメモリセル形成部3bでは、メモリゲート電極MG1の第1側壁11側にあるウエルWにソース領域WSが形成されており、当該第1側壁11に沿ってソース側選択ゲート電極SG2が設けられ得る。
かくして、3行目のメモリセル形成部3bには、2行目のメモリセル形成部3aでソース側選択ゲート電極SG1が形成されたメモリゲート電極MG1の第1側壁11に沿って、同じくソース側選択ゲート電極SG2が形成され得る。なお、3行目のメモリセル形成部3bでは、メモリゲート電極MG1の第2側壁12側のウエルWにドレイン領域WDが形成されており、当該第2側壁12に沿ってドレイン側選択ゲート電極DG2が形成され得る。
因みに、この3行目のメモリセル形成部3bは、図７に示すように、メモリセルアレイ部41aの一方の末端に形成されていることから、メモリゲート電極MG1の第2側壁12がメモリセルアレイ部41aの外周壁となり、当該第2側壁12が選択ゲート電極非形成領域ER1,ER5を通ってメモリセルアレイ部41aの他方の末端に配置されたメモリセル形成部（図示せず）まで延設され得る。なお、メモリセルアレイ部41aの他方の末端に形成されたメモリセル形成部では、3行目のメモリセル形成部3bと同様に、メモリゲート電極MG1の第2側壁12に沿ってドレイン側選択ゲート電極が形成され得る。
一方、2行目のメモリセル形成部3aと、このメモリセル形成部3aと他方で隣接する1行目のメモリセル形成部3eとの間では、メモリゲート電極MG1の第2側壁12が周回するように形成されており、隣接するメモリセル形成部3a,3eでメモリゲート電極MG1の同じ第2側壁12を共有している。この場合、1行目のメモリセル形成部3eでは、メモリゲート電極MG1の第2側壁12側にあるウエルWにドレイン領域WDが形成されており、当該第2側壁12に沿ってドレイン側選択ゲート電極DG3が設けられ得る。
かくして、1行目のメモリセル形成部3eには、2行目のメモリセル形成部3aでドレイン側選択ゲート電極DG1が形成されたメモリゲート電極MG1の第2側壁12に沿って、同じくドレイン側選択ゲート電極DG3が形成され得る。また、1行目のメモリセル形成部3eには、メモリゲート電極MG1の第1側壁11側のウエルWにソース領域WSが形成されており、当該第1側壁11に沿ってソース側選択ゲート電極SG3が形成されている。
なお、この不揮発性半導体記憶装置41においても、データ書き込み動作時（Prog）や、データ読み出し動作時（Read）、データ消去動作時（Erase）における各部位の電圧値については、上述した「（１−３）不揮発性半導体記憶装置における各種動作時における電圧について」と同じであるため、ここではその説明を省略する。
（２−２）ショート不良が発生したときの他の実施の形態による不揮発性半導体記憶装置
次に、製造不良等によって、ショート不良が発生したときの不揮発性半導体記憶装置41について説明する。ここで、図７との対応部分に同一符号を付して示す図８は、図７に示した不揮発性半導体記憶装置41を製造する際に、例えば、エッチング処理により選択ゲート電極切断部103を電気的切断領域ER2,ER4に形成する製造工程で、当該選択ゲート電極切断部103の半導体材料が、選択ゲート電極非形成領域ER1,ER5にも残存してしまったときの不揮発性半導体記憶装置51の概略図を示す。
この場合、選択ゲート電極非形成領域ER1,ER5にも半導体材料が残存することで、当該選択ゲート電極非形成領域ER1,ER5には、メモリゲート電極MGの第1側壁11に沿って半導体材料でなるサイドウォール状の真性半導体層Idが形成され、メモリゲート電極MGの第2側壁12に沿って半導体材料でなるサイドウォール状の真性半導体層Ie,Ifが形成される。
ここで、例えば2行目のメモリセル形成部3aでは、電気的切断領域ER2にあるメモリゲート電極MGの第1側壁11に、真性半導体層Ia2、逆導電型半導体層OCb、および真性半導体層Idが順に並んで形成されるとともに、さらに当該真性半導体層Idがそのまま選択ゲート電極非形成領域ER1（ER5）にも形成され得る。これにより、メモリセル形成部3aは、メモリゲート電極MG1の第1側壁11を共有している3行目のメモリセル形成部3bの逆導電型半導体層OCcと、真性半導体層Idによって連設された構成となり得る。
この際、例えば、製造過程で発生した異物が逆導電型半導体層OCb,OCcに付着してしまったり、或いは、製造時に逆導電型半導体層OCb,OCcの形成不良が生じてしまうと、メモリゲート電極MG1の第1側壁11に沿って形成された真性半導体層Ia2,Id,Ia3同士が電気的に接続された状態となってしまう。このとき、本発明の不揮発性半導体記憶装置51では、2行目のメモリセル形成部3aのソース側選択ゲート電極SG1と、3行目のメモリセル形成部3bのソース側選択ゲート電極SG2とが、メモリゲート電極MG1の同じ第1側壁11に沿って形成されていることから、メモリゲート電極MG1の第1側壁11に沿って形成された真性半導体層Ia2,Id,Ia3同士が電気的に接続された状態になると、ソース側選択ゲート電極SG1,SG2同士が電気的に接続される。
このとき、不揮発性半導体記憶装置51では、上述した実施の形態と同様に、一のメモリセル形成部3aのソース側選択ゲート電極SG1に接続されたソース側選択ゲート線SGLと、他のメモリセル形成部3bのソース側選択ゲート電極SG2に接続されたソース側選択ゲート線SGLとが配線La（図６）で接続された構成と見なすことができる。
この場合、例えば2行目のメモリセル形成部3aに設けられたメモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かを検知するデータの読み出し動作時、不揮発性半導体記憶装置51では、データを読み出すメモリセル2aと、データを読み出さないメモリセル2d等とで同じソース側選択ゲート線SGLを共有していることから、2行目のメモリセル形成部3aのソース側選択ゲート電極SG1と、3行目のメモリセル形成部3bのソース側選択ゲート電極SG2とが電気的に接続されてしまっても、1.5［V］のソース側選択ゲート線SGLに電圧変動が生じることがなく、従来のような読み出し誤動作を防止できる。
次に、図８に示すように、1行目のメモリセル形成部3eおよび2行目のメモリセル形成部3a間の選択ゲート電極非形成領域ER1,ER5において、メモリゲート電極MG1の第2側壁12に沿って半導体材料が残存してしまったときについて説明する。図８に示すように、メモリセル形成部3a,3e間では、選択ゲート電極非形成領域ER1,ER5に半導体材料が残存してしまうと、メモリゲート電極MGの第2側壁12に沿って半導体材料でなるサイドウォール状の真性半導体層Ifが形成されることがある。
この場合、メモリセル形成部3a,3e間にあるメモリゲート電極MGの第2側壁12では、例えば2行目のメモリセル形成部3aの電気的切断領域ER2にある逆導電型半導体層OCaと、1行目のメモリセル形成部3eの電気的切断領域ER2にある逆導電型半導体層OCeとが真性半導体層Ifによって連設された構成となる。
この際、例えば、製造過程で発生した異物が逆導電型半導体層OCa,OCeに付着してしまったり、或いは、製造時に逆導電型半導体層OCa,OCeの形成不良が生じてしまうと、メモリゲート電極MGの第2側壁12に沿って形成された真性半導体層Ia1,If,Ia4同士が電気的に接続された状態となってしまう。
このとき、本発明の不揮発性半導体記憶装置51では、2行目のメモリセル形成部3aのドレイン側選択ゲート電極DG1と、1行目のメモリセル形成部3eのドレイン側選択ゲート電極DG3とが、メモリゲート電極MG1の同じ第2側壁12に沿って形成されていることから、メモリゲート電極MG1の第2側壁12に沿って形成された真性半導体層Ia1,If,Ia4同士が電気的に接続された状態になると、ドレイン側選択ゲート電極DG1,DG3同士が電気的に接続される。
この場合、例えば2行目のメモリセル形成部3aに配置されたメモリセル2aの電荷蓄積層に電荷が蓄積されているか否かを検知するデータの読み出し動作時、不揮発性半導体記憶装置51では、データを読み出すメモリセル形成部3aのドレイン側選択ゲート電極DG1に1.5[V]が印加され、一方、データを読み出さないメモリセル形成部3eに接続されたドレイン側選択ゲート電極DG3に0［V］が印加される。このため、不揮発性半導体記憶装置51でも、2行目のメモリセル形成部3aのドレイン側選択ゲート電極DG1と、1行目のメモリセル形成部3eのドレイン側選択ゲート電極DG3とが電気的に接続されてしまうと、ドレイン側選択ゲート電極DG1,DG3に電圧変動が生じてしまい、この点、従来のような読み出し誤動作が発生してしまう。
しかしながら、本発明の不揮発性半導体記憶装置51では、ドレイン側選択ゲート電極線がメモリセル形成部3b,3a,3e,…単位で個別に設けられていることから、この際、2行目のメモリセル形成部3aに接続されたドレイン側選択ゲート線と、1行目のメモリセル形成部3eに接続されたドレイン側選択ゲート線とだけが接続された構成となる。そのため、不揮発性半導体記憶装置51では、上述した実施の形態と同様に、メモリセル形成部3a,3eに接続された各ドレイン側選択ゲート線にだけ電圧変動が生じるものの、その他のメモリセル形成部3bに接続されたドレイン側選択ゲート線で電圧変動が生じることを防止できる。
以上の構成によれば、不揮発性半導体記憶装置41でも、上述した実施の形態と同様に、製造不良の際、従来のように、異なる電圧値が印加される可能性が高い異種のドレイン側選択ゲート電極およびソース側選択ゲート電極が接続されて不揮発性半導体記憶装置全体で電圧変動が生じる場合に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに意図しない電圧変動による消費電力の増加を低減し得る。
（３）その他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば各部位の電圧値について種々の電圧値を適用してもよい。また、上述した実施の形態においては、メモリゲート電極の第1側壁に形成される第1選択ゲート電極として、ソース側選択ゲート電極SG1,SG2とした場合について述べたが、本発明はこれに限らず、ドレイン側選択ゲート電極を第1選択ゲート電極としてメモリゲート電極の第1側壁に形成してもよい。なお、この場合、メモリゲート電極の第2側壁に形成される第2選択ゲート電極は、ソース側選択ゲート電極となる。
また、上述した実施の形態においては、ドレイン側選択ゲート電極DG1およびソース側選択ゲート電極SG1を起点としてpin接合を形成する選択ゲート電極切断部103を設けるようにした場合について述べたが、本発明はこれに限らず、ドレイン側選択ゲート電極DG1およびソース側選択ゲート電極SG1を起点としてnin接合構造、pip接合構造、npn接合構造、またはpnp接合構造を形成する選択ゲート電極切断部を設けるようにしてもよい。
さらに、上述した実施の形態においては、選択ゲートコンタクト領域ER6（ER7）の末端に電気的切断領域ER2（ER4）を配置した場合について述べたが、本発明はこれに限らず、電気的切断領域ER2（ER4）を設けずに、選択ゲートコンタクト領域ER6（ER7）の末端に選択ゲート電極非形成領域ER1（ER5）だけを配置するようにしてもよい。
さらに、電気的切断領域ER2,ER4の有無に係わらず、選択ゲート電極非形成領域ER1,
ER5には、pin接合、nin接合構造、pip接合構造、npn接合構造、またはpnp接合構造を形成する選択ゲート電極切断部を設けるようにしてもよい。
さらに、上述した実施の形態においては、半導体基板を上方から見て無端四角環状でなるメモリゲート電極MG（図４）や、無端梯子状のメモリゲート電極MG1（図７）を適用した場合について述べたが、本発明はこれに限らず、一のメモリセル形成部および他のメモリセル形成部で共有するメモリゲート電極の第1側壁側に、第1選択ゲート電極として、これらメモリセル形成部の各ソース側選択ゲート電極（または各ドレイン側選択ゲート電極）を設けることができれば種々の形状でなるメモリゲート電極を適用してもよい。
さらに、上述した実施の形態においては、P型のウエルWを用いて、N型のトランジスタ構造を形成するメモリゲート構造体4aと、N型のMOSトランジスタ構造を形成するドレイン側選択ゲート構造体5aと、同じくN型のMOSトランジスタ構造を形成するソース側選択ゲート構造体6aと設けるようにした場合について述べたが、本発明はこれに限らず、N型のウエルを用いて、P型のトランジスタ構造を形成するメモリゲート構造体と、P型のMOSトランジスタ構造を形成するドレイン側選択ゲート構造体と、同じくP型のMOSトランジスタ構造を形成するソース側選択ゲート構造体と設けるようにしてよい。この場合、上述した実施の形態にて説明したメモリセル2aはN型およびP型の極性が逆になることから、メモリゲート構造体や、ドレイン側選択ゲート構造体、ソース側選択ゲート構造体、ビット線、ソース線等に印加する各電圧もそれに応じて変化する。
さらに、上述した実施の形態においては、例えばメモリセル2aの電荷蓄積層ECに電荷を注入することでデータを書き込み、当該電荷蓄積層ECの電荷を引き抜くことでデータを消去する場合について述べたが、本発明はこれに限らず、これとは逆に、メモリセル2aの電荷蓄積層EC内の電荷を引き抜くことでデータを書き込み、当該電荷蓄積層EC内に電荷を注入することでデータを消去するようにしてもよい。
さらに、上述した実施の形態においては、メモリゲート電極MG,MG1の頂上部に形成されるキャップ膜として、下部キャップ膜CPa上に、当該下部キャップ膜CPaとは異なるSiN等の絶縁材料でなる上部キャップ膜CPbが積層された積層構造でなるキャップ膜CPについて述べたが、本発明はこれに限らず、単層のキャップ膜や、3層以上の積層構造でなるキャップ膜であってもよい。
1,21,41,51 不揮発性半導体記憶装置
2a,2b,2c,2d,2e,2f,2g,2h,2i,2j メモリセル
3a,3b,3c,3d,3e メモリセル形成部
4a,4b,4c メモリゲート構造体
5a,5b,5c ドレイン側選択ゲート構造体（第2選択ゲート構造体）
6a,6b,6c ソース側選択ゲート構造体（第1選択ゲート構造体）
11 第1側壁
12 第2側壁
CP キャップ膜
ER1,ER5 選択ゲート電極非形成領域
MG,MG1 メモリゲート電極
DG1,DG2,DG3 ドレイン側選択ゲート電極（第2選択ゲート電極）
SG1,SG2,SG3 ソース側選択ゲート電極（第1選択ゲート電極）

Claims (6)

  1. 一方向に延設し、かつ長手方向に沿ってメモリゲート電極が延設した一のメモリセル形成部と、一方向に延設し、かつ長手方向に沿ってメモリゲート電極が延設した他のメモリセル形成部と、を少なくとも備え、前記一のメモリセル形成部と前記他のメモリセル形成部とが所定距離を設けて並走するように半導体基板上に配置されており、
    前記一のメモリセル形成部および前記他のメモリセル形成部は、
    前記半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、
    前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、
    該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、および前記メモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体とを備え、
    前記一のメモリセル形成部の長手方向末端と前記他のメモリセル形成部の長手方向末端との間には、前記第1選択ゲート電極および前記第2選択ゲート電極が形成されておらず、かつ前記一のメモリセル形成部の長手方向末端と前記他のメモリセル形成部の長手方向末端とをメモリゲート電極で連結している選択ゲート電極非形成領域を有し、
    前記一のメモリセル形成部および前記他のメモリセル形成部の前記メモリゲート電極には、
    前記一のメモリセル形成部と、前記他のメモリセル形成部と、前記選択ゲート電極非形成領域とで囲まれた領域で周回する内周壁となる第1側壁側に、前記第1選択ゲート電極が設けられている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第1選択ゲート構造体は、
    前記メモリゲート構造体と、前記ウエルのソース領域との間の前記ウエル上に配置されたソース側選択ゲート構造体であり、
    前記第2選択ゲート構造体は、
    前記メモリゲート構造体と、前記ウエルのドレイン領域との間の前記ウエル上に配置されたドレイン側選択ゲート構造体であり、
    前記メモリゲート電極には、前記第1側壁に沿ってソース側選択ゲート電極が設けられている
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第1選択ゲート構造体は、
    前記メモリゲート構造体と、前記ウエルのドレイン領域との間の前記ウエル上に配置されたドレイン側選択ゲート構造体であり、
    前記第2選択ゲート構造体は、
    前記メモリゲート構造体と、前記ウエルのソース領域との間の前記ウエル上に配置されたソース側選択ゲート構造体であり、
    前記メモリゲート電極には、前記第1側壁に沿ってドレイン側選択ゲート電極が設けられている
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  4. 前記ドレイン側選択ゲート電極には、ドレイン側選択ゲート線が接続されており、
    前記ドレイン側選択ゲート線は、前記メモリセル形成部毎に設けられている
    ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記一のメモリセル形成部の第1選択ゲート電極と、前記他のメモリセル形成部の第1選択ゲート電極との間には、pin接合構造、nin接合構造、pip接合構造、npn接合構造、またはpnp接合構造を形成する選択ゲート電極切断部が設けられている
    ことを特徴とする請求項１〜４のいずれか１項に記載の不揮発性半導体記憶装置。
  6. 前記一のメモリセル形成部と前記他のメモリセル形成部には、前記メモリゲート電極上にキャップ膜が設けられており、
    前記選択ゲート電極非形成領域では、前記メモリゲート電極上に前記キャップ膜が形成されておらず該メモリゲート電極上にメモリゲートコンタクトが設けられている
    ことを特徴とする請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置。
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