JP6266688B2

JP6266688B2 - 不揮発性半導体記憶装置

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Publication number: JP6266688B2
Application number: JP2016087430A
Authority: JP
Inventors: 裕品川; 谷口　泰弘; 泰弘谷口; 秀男葛西; 櫻井　良多郎; 良多郎櫻井; 泰彦川嶋; 達郎戸谷; 奥山　幸祐; 幸祐奥山
Original assignee: Floadia Corp
Current assignee: Floadia Corp
Priority date: 2016-04-25
Filing date: 2016-04-25
Publication date: 2018-01-24
Anticipated expiration: 2034-10-15
Also published as: JP2016174166A

Description

本発明は、メモリセルおよび不揮発性半導体記憶装置に関する。

従来、特開2011-129816号公報（特許文献1）には、2つの選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが開示されている（特許文献1における図１６参照）。実際上、このメモリセルでは、ビット線が接続されたドレイン領域と、ソース線が接続されたソース領域とを備え、これらドレイン領域からソース領域に向けてメモリウェル上に、一の選択ゲート構造体、メモリゲート構造体および他の選択ゲート構造体が順に配置形成されている。かかる構成でなるメモリセルには、メモリゲート構造体に電荷蓄積層が設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去され得るようになされている。

実際上、このようなメモリセルでは、電荷蓄積層に電荷を注入する場合、ソース線に接続された他の選択ゲート構造体で電圧を遮断しつつ、ビット線からの低電圧のビット電圧を一の選択ゲート構造体を介してメモリゲート構造体のチャネル層に印加する。この際、メモリゲート構造体には、メモリゲート電極に高電圧のメモリゲート電圧が印加され、ビット電圧とメモリゲート電圧との電圧差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入し得る。

このような構成でなるメモリセルが行列状に配置された不揮発性半導体記憶装置では、高電圧のメモリゲート電圧が印加されるメモリゲート線を、複数のメモリセルにて共有している。そのため、一のメモリセルの電荷蓄積層に電荷を注入するために高電圧のメモリゲート電圧をメモリゲート線に印加すると、当該メモリゲート線を共有する他のメモリセルでは、電荷蓄積層に電荷を注入しないときでも、高電圧のメモリゲート電圧がメモリゲート電極に印加されてしまう。

そこで、この場合、電荷蓄積層に電荷を注入させないメモリセルでは、ソース線に接続された他の選択ゲート構造体にてチャネル層への電圧印加を遮断しつつ、一の選択ゲート構造体によって、ビット線からの高電圧のビット電圧をメモリゲート構造体のチャネル層に印加する。これにより、高電圧のメモリゲート電圧がメモリゲート電極に印加されたメモリゲート構造体では、高電圧のビット電圧がチャネル層に印加されることから、メモリゲート電極とチャネル層との電圧差が小さくなり、その結果、量子トンネル効果が生じることなく電荷蓄積層に電荷が注入され得ない。

特開2011-129816号公報

このように、従来、電荷蓄積層に電荷を注入しないメモリセルでは、電荷蓄積層への電荷注入を阻止するために、高電圧のメモリゲート電圧に合わせて、ビット線からチャネル層に高電圧のビット電圧を印加する必要があった。そのため、かかる構成でなるメモリセルでは、ビット線に接続された一の選択ゲート構造体の選択ゲート絶縁膜を、高電圧のビット電圧に耐えるように膜厚を厚くする必要があり、その分、高速動作を実現し難いという問題があった。

また、このように従来のメモリセルでは、電荷蓄積層への電荷注入を阻止する際、ビット線に高電圧のビット電圧を印加することもあるため、メモリセルを制御する周辺回路においても、高電圧のビット電圧に耐え得るように、電界効果トランジスタのゲート絶縁膜の膜厚を厚くする必要があり、その分、周辺回路の面積が大きくなってしまうという問題もあった。

そこで、本発明は以上の点を考慮してなされたもので、従来よりも高速動作を実現しつつ、周辺回路の面積も小さくし得るメモリセルおよび不揮発性半導体記憶装置を提案することを目的とする。

かかる課題を解決するため本発明のメモリセルは、メモリウェル表面に形成され、ビット線が接続されたドレイン領域と、前記メモリウェル表面に形成され、ソース線が接続されたソース領域と、前記ドレイン領域および前記ソース領域間に形成され、前記メモリウェル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、前記ドレイン領域および前記メモリゲート構造体間の前記メモリウェル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、前記ソース領域および前記メモリゲート構造体間の前記メモリウェル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備えており、量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート電極に印加され、前記メモリゲート電極が対向した前記メモリウェル表面にチャネル層が形成されても、前記第1選択ゲート構造体により前記ドレイン領域および前記チャネル層の電気的な接続を遮断し、かつ、前記第2選択ゲート構造体により前記ソース領域および前記チャネル層の電気的な接続も遮断することで、前記電荷蓄積ゲート電圧に基づいてチャネル電位が上昇した前記チャネル層を囲うように空乏層を形成し、前記メモリゲート電極および前記チャネル層間の電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止しつつ、前記空乏層によって前記チャネル層から前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へのチャネル電位の到達を阻止することを特徴とする。

また、本発明のメモリセルは、メモリウェル表面に形成され、ビット線が接続されたドレイン領域と、前記メモリウェル表面に形成され、ソース線が接続されたソース領域と、前記ドレイン領域および前記ソース領域間に形成され、前記メモリウェル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜およびメモリゲート電極の順で積層形成されたメモリゲート構造体と、前記ドレイン領域および前記メモリゲート構造体間の前記メモリウェル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、前記ソース領域および前記メモリゲート構造体間の前記メモリウェル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成された構成を有し、前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備えており、前記一の側壁スペーサおよび前記他の側壁スペーサの幅が5[nm]以上40[nm]以下であり、前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜の膜厚が3［nm］以下であることを特徴とする。

このようなメモリセルでは、量子トンネル効果によって電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリゲート電極に印加され、メモリゲート電極が対向したメモリウェル表面にチャネル層が形成されても、第1選択ゲート構造体によりドレイン領域およびチャネル層の電気的な接続を遮断し、かつ、第2選択ゲート構造体によりソース領域およびチャネル層の電気的な接続も遮断することで、電荷蓄積ゲート電圧に基づいてチャネル電位が上昇したチャネル層を囲うように空乏層を形成し得、その結果、メモリゲート電極およびチャネル層間の電圧差を小さくして電荷蓄積層内への電荷注入を阻止しつつ、空乏層によって前記チャネル層から第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へのチャネル電位の到達を阻止できる。

また、本発明の不揮発性半導体記憶装置は、第1選択トランジスタ、メモリトランジスタ、および第2選択トランジスタの順に直列に接続され、行列状に配置された複数のメモリセルと、メモリセル列で共有され、かつ前記第1選択トランジスタのドレイン領域に接続されたビット線と、メモリセル行で共有され、かつ前記第1選択トランジスタの第1選択ゲート電極に接続された第1選択ゲート線と、前記第2選択トランジスタの第2選択ゲート電極に接続された第2選択ゲート線と、前記第2選択トランジスタのソース領域に接続されたソース線と、前記行列状に配置された複数のメモリセルで共有され、かつ前記メモリトランジスタのメモリゲート電極に接続された1本のメモリゲート線とを備え、前記1本のメモリゲート線は、互いに電気的に接続された、一のメモリセル行で共有された一のメモリゲート線と、他のメモリセル行で共有された他のメモリゲート線とを含むことを特徴とする。

本発明によれば、量子トンネル効果によって電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧に拘束されることなく、第1選択ゲート構造体および第2選択ゲート構造体で、ビット線およびチャネル層の電気的な接続や、ソース線およびチャネル層の電気的な接続を遮断するのに必要な電圧値にまで、ビット線およびソース線の電圧値を下げることができるので、これらビット線およびソース線での電圧低減に合わせて、第1選択ゲート構造体の第1選択ゲート絶縁膜や、第2選択ゲート構造体の第2選択ゲート絶縁膜の各膜厚を薄くでき、その分、高速動作を実現し得る。

また、本発明によれば、ビット線やソース線に印加される電圧を低減できるため、メモリセルを制御する周辺回路においても電界効果トランジスタのゲート絶縁膜の膜厚を薄くでき、その分、周辺回路の面積を小さくできる。

本発明のメモリセルを備えた不揮発性半導体記憶装置の回路構成を示す回路図である。本発明によるメモリセルの側断面構成を示す断面図である。メモリゲート構造体におけるゲート絶縁膜容量と空乏層容量の説明に供する概略図である。データの書き込み動作時、データの読み出し動作時、およびデータの消去動作時における各部位における電圧値の一例を示す表である。図５Ａは、メモリゲート電極および第1選択ゲート電極間の側壁スペーサ内にも電荷蓄積層が形成された比較例1のメモリセルにおいて、電荷蓄積層に電荷を注入した直後の様子を示す概略図であり、図５Ｂは、図５Ａの電荷蓄積層に電荷を注入した後、時間経過に伴い、電荷蓄積層内の電荷が拡散していったときの様子を示す概略図である。本発明によるメモリセルにおいて電荷蓄積層に電荷を注入したときの様子を示す概略図である。図７Ａは、メモリゲート構造体および第1選択ゲート構造体間のメモリウェル表面と、メモリゲート構造体および第2選択ゲート構造体間のメモリウェル表面にそれぞれ不純物拡散領域が形成された比較例2のメモリセルを示し、図７Ｂは、本発明のメモリセルにおける空乏層の幅を示した概略図であり、図７Ｃは、メモリウェルの不純物濃度を変えたときの空乏層の幅を示す概略図である。

以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
１．不揮発性半導体記憶装置の全体構成
２．メモリセルの詳細構成
３．書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
４．高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
５．不揮発性半導体記憶装置における各種動作時における電圧について
６．本発明のメモリセルにおける電荷蓄積層の構成について
７．作用および効果
８．他の実施の形態

（１）不揮発性半導体記憶装置の全体構成
図１において、1は不揮発性半導体記憶装置を示し、本発明によるメモリセル2a,2b,2c,2dが行列状に配置された構成を有する。不揮発性半導体記憶装置1は、これらメモリセル2a,2b,2c,2dのうち、一方向（この場合、列方向）に並ぶメモリセル2a,2c（2b,2d）で1本のビット線BL1（BL2）を共有しており、ビット電圧印加回路10によって各ビット線BL1,BL2毎に所定のビット電圧が一律に印加され得る。また、不揮発性半導体記憶装置1は、一方向と直交する他方向（この場合、行方向）に配置されたメモリセル2a,2b（2c,2d）で1本の第1選択ゲート線DGL1（DGL2）を共有しており、第1選択ゲート電圧印加回路11によって各第1選択ゲート線DGL1,DGL2毎に所定の第1選択ゲート電圧が一律に印加され得る。

さらに、この実施の形態の場合、不揮発性半導体記憶装置1では、1本のメモリゲート線MGLと、1本の第2選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル2a,2b,2c,2dで共有しており、メモリゲート電圧印加回路13によりメモリゲート線MGLに所定のメモリゲート電圧が印加され、第2選択ゲート電圧印加回路14により第2選択ゲート線SGLに所定の第2選択ゲート電圧が印加され、ソース電圧印加回路15によりソース線SLに所定のソース電圧が印加され得る。

なお、この実施の形態においては、1本のメモリゲート線MGLと、1本の第2選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル2a,2b,2c,2dで共有するようにした場合について述べるが、本発明はこれに限らず、他方向（行方向）に配置されたメモリセル2a,2b（2c,2d）毎に、それぞれメモリゲート線と第2選択ゲート線とソース線とを共有させるようにしてもよい。

因みに、この不揮発性半導体記憶装置1では、例えばP型でなる1つのメモリウェルMPWに全てのメモリセル2a,2b,2c,2dが形成されており、基板電圧印加回路17によってメモリウェルMPWに所定の基板電圧が印加され得るようになされている。ここで、これらメモリセル2a,2b,2c,2dは全て同一構成を有していることから、1行1列目のメモリセル2aに着目して以下説明する。

この場合、メモリセル2aは、メモリウェルMPW表面に形成されたドレイン領域（図示せず）にビット線BL1が接続されているとともに、メモリウェルMPW表面に形成されたソース領域（図示せず）にソース線SLが接続されており、これらドレイン領域およびソース領域間のメモリウェルMPW上に、メモリゲート構造体4と、第1選択ゲート構造体5と、第2選択ゲート構造体6とが形成された構成を有する。

実際上、メモリセル2aは、ドレイン領域およびソース領域間のメモリウェルMPW上に形成されたメモリゲート構造体4の一の側壁に側壁スペーサ（図示せず）を介して第1選択ゲート構造体5が配置され、メモリゲート構造体4の他の側壁に側壁スペーサを介して第2選択ゲート構造体6が配置されており、ビット線BL1からソース線SLに向けてメモリウェルMPW上に、第1選択ゲート構造体5、メモリゲート構造体4および第2選択ゲート構造体6の順に配置されている。

ここで、第1選択ゲート構造体5には、側壁スペーサとドレイン領域間のメモリウェルMPW上に第1選択ゲート絶縁膜を介して第1選択ゲート電極DGが形成されており、第1選択ゲート電極DGに第1選択ゲート線DGL1が接続されている。第1選択ゲート構造体5は、ビット線BL1から一端のメモリウェルMPW表面のドレイン領域に印加されるビット電圧と、第1選択ゲート線DGL1から第1選択ゲート電極DGに印加される第1選択ゲート電圧との電圧差により、第1選択ゲート電極DGと対向したメモリウェルMPW表面にチャネル層を形成し得る。

この場合、第1選択ゲート構造体5は、第1選択ゲート電極DGと対向したメモリウェルMPW表面にチャネル層が形成されることで、ビット線BL1と、メモリゲート構造体4が配置されたメモリウェルMPW表面のチャネル層とが電気的に接続し、ビット線BL1からのビット電圧をメモリゲート構造体4のチャネル層に印加し得る。一方、第1選択ゲート構造体5は、第1選択ゲート電極DGと対向したメモリウェルMPW表面にチャネル層を非形成とすることで、ビット線BL1と、メモリゲート構造体4により形成されたチャネル層との電気的な接続を遮断し得、ビット線BL1からメモリゲート構造体4のチャネル層へのビット電圧の印加を阻止し得る。

第2選択ゲート構造体6は、側壁スペーサとソース領域間のメモリウェルMPW上に第2選択ゲート絶縁膜を介して第2選択ゲート電極SGが形成されており、第2選択ゲート電極SGに第2選択ゲート線SGLが接続されている。第2選択ゲート構造体6は、ソース線SLから一端のメモリウェルMPW表面のソース領域に印加されるソース電圧と、第2選択ゲート線SGLから第2選択ゲート電極SGに印加される第2選択ゲート電圧との電圧差により、第2選択ゲート電極SGと対向したメモリウェルMPW表面にチャネル層を形成し得る。

この場合、第2選択ゲート構造体6は、第2選択ゲート電極SGと対向したメモリウェルMPW表面にチャネル層が形成されることで、ソース線SLと、メモリゲート構造体4が配置されたメモリウェルMPW表面のチャネル層とが電気的に接続し得る。一方、第2選択ゲート構造体6は、第2選択ゲート電極SGと対向したメモリウェルMPW表面にチャネル層を非形成とすることで、ソース線SLと、メモリゲート構造体4のチャネル層との電気的な接続を遮断し得、ソース線SLからメモリゲート構造体4のチャネル層へのソース電圧の印加を阻止し得る。

第1選択ゲート構造体5および第2選択ゲート構造体6間のメモリウェルMPW上にあるメモリゲート構造体4は、メモリウェルMPW上に下部ゲート絶縁膜、電荷蓄積層EC、上部ゲート絶縁膜、およびメモリゲート電極MGの順で積層形成された構成を有し、当該メモリゲート電極MGにメモリゲート線MGLが接続されている。かかる構成でなるメモリゲート構造体4は、メモリゲート電極MGとメモリウェルMPWとの電圧差によって量子トンネル効果を発生させ、電荷蓄積層ECに電荷を注入したり、或いは、当該電荷蓄積層EC内から電荷を引き抜くようになされている。

（２）メモリセルの詳細構成
ここで、図２はメモリセル2a（2b）の側断面構成を示す断面図である。実際上、図２に示すように、例えばメモリセル2aは、SiO_２等の絶縁基板20上にN型のディープウェル層DNWを介してP型のメモリウェルMPWが形成されており、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6とが当該メモリウェルMPWに形成されている。

実際上、メモリウェルMPWの表面には、第1選択ゲート構造体5の一端にあるドレイン領域31と、第2選択ゲート構造体6の一端にあるソース領域34とが所定距離を空けて形成されており、ドレイン領域31にビット線BL1が接続されているとともに、ソース領域34にソース線SLが接続されている。なお、この実施の形態の場合、ドレイン領域31およびソース領域34は、不純物濃度が1.0E21/cm³以上に選定されており、一方、メモリウェルMPWは、チャネル層CHが形成される表面領域（例えば、表面から50［nm］までの領域）の不純物濃度が1.0E19/cm³以下、好ましくは3.0E18/cm³以下に選定されている。

メモリゲート構造体4は、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、SiO₂等の絶縁部材からなる下部ゲート絶縁膜24aを介して、例えば窒化シリコン（Si₃N₄）や、酸窒化シリコン(SiON)、アルミナ(Al₂O₃)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁部材でなる上部ゲート絶縁膜24bを介してメモリゲート電極MGを有している。これによりメモリゲート構造体4は、下部ゲート絶縁膜24aおよび上部ゲート絶縁膜24bによって、電荷蓄積層ECがメモリウェルMPWおよびメモリゲート電極MGから絶縁された構成を有する。

メモリゲート構造体4には、絶縁部材でなる側壁スペーサ28aが一の側壁に沿って形成されており、当該側壁スペーサ28aを介して第1選択ゲート構造体5が隣接されている。このようなメモリゲート構造体4と第1選択ゲート構造体5との間に形成された側壁スペーサ28aは、所定の膜厚により形成されており、メモリゲート構造体4と、第1選択ゲート構造体5とを絶縁し得るようになされている。

また、第1選択ゲート構造体5は、側壁スペーサ28aとドレイン領域31間のメモリウェルMPW上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第1選択ゲート絶縁膜30が形成されており、当該第1選択ゲート絶縁膜30上に、第1選択ゲート線DGL1が接続された第1選択ゲート電極DGが形成されている。

ここで、メモリゲート構造体4および第1選択ゲート構造体5間が5[nm]未満のときには、メモリゲート電極MGや、第1選択ゲート電極DGに所定電圧が印加された際に側壁スペーサ28aに耐圧不良が生じる虞があり、一方、メモリゲート構造体4および第1選択ゲート構造体5間が40[nm]を超えたときには、メモリゲート電極MGおよび第1選択ゲート電極DG間でメモリウェルMPWでの抵抗が上がり、後述するデータ読み出し時に、メモリゲート構造体4および第1選択ゲート構造体5間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体4および第1選択ゲート構造体5間の側壁スペーサ28aは、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。

また、メモリゲート構造体4の他の側壁にも、絶縁部材でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介して第2選択ゲート構造体6が隣接されている。このようなメモリゲート構造体4と、第2選択ゲート構造体6との間に形成された側壁スペーサ28bも、一方の側壁スペーサ28aと同じ膜厚に形成されており、メモリゲート構造体4と、第2選択ゲート構造体6とを絶縁し得るようになされている。

また、第2選択ゲート構造体6は、側壁スペーサ28bとソース領域34間のメモリウェルMPW上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第2選択ゲート絶縁膜33が形成されており、当該第2選択ゲート絶縁膜33上に、第2選択ゲート線SGLが接続された第2選択ゲート電極SGが形成されている。

ここで、メモリゲート構造体4と第2選択ゲート構造体6との間が5[nm]未満のときには、メモリゲート電極MGや、第2選択ゲート電極SGに所定電圧が印加された際に側壁スペーサ28bに耐圧不良が生じる虞があり、一方、メモリゲート構造体4と第2選択ゲート構造体6間が40[nm]を超えたときには、メモリゲート電極MGおよび第2選択ゲート電極SG間でメモリウェルMPWでの抵抗が上がり、後述するデータ読み出し時に、メモリゲート構造体4および第2選択ゲート構造体6間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体4および第2選択ゲート構造体6間の側壁スペーサ28aも、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。

因みに、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート電極MGの側壁に沿って形成された第1選択ゲート電極DGおよび第2選択ゲート電極SGは、それぞれメモリゲート電極MGから離れるに従って頂上部がメモリウェルMPWに向けて下降してゆくようなサイドウォール状に形成されている。

このような構成を有するメモリセル2a,2b,2c,2dは、フォトリソグラフィ技術、酸化やCVD等の成膜技術、エッチング技術およびイオン注入法等を利用した一般的な半導体製造プロセスにより形成できるため、ここではその説明は省略する。

因みに、上述したサイドウォール状の第1選択ゲート電極DGおよび第2選択ゲート電極SGは、初めに側壁スペーサ28a,28bで覆われたメモリゲート電極MGをメモリウェルMPW上に形成した後、当該メモリゲート電極MG周辺の側壁スペーサ28a,28bを覆うようにメモリウェルMPW上に導電層を形成し、その後、当該導電層をエッチバックすることにより、メモリゲート電極MGの側壁の側壁スペーサ28a,28bに沿ってサイドウォール状に形成できる。

このように、メモリゲート電極MGは、第1選択ゲート電極DGおよび第2選択ゲート電極SGよりも先に形成されている。また、第1選択ゲート電極DGおよび第2選択ゲート電極SGは、メモリゲート電極MGを形成する半導体製造プロセスよりも後の工程によって、メモリゲート電極MGとは別の導電層を用いて形成されている。

（３）書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について
次に、例えばメモリセル2aの電荷蓄積層ECに電荷を注入し、当該メモリセル2aにデータを書き込む場合について以下説明する。この場合、図２に示すように、電荷蓄積層ECに電荷を注入させるメモリセル（書き込み選択メモリセルとも呼ぶ）2aは、メモリゲート線MGLからメモリゲート構造体4のメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され、当該メモリゲート電極MGと対向するメモリウェルMPWの表面に沿ってチャネル層CHが形成され得る。この際、第2選択ゲート構造体6には、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域34に0[V]のソースオフ電圧が印加され得る。これにより第2選択ゲート構造体6は、第2選択ゲート電極SGに対向したメモリウェルMPW表面にチャネル層が形成されることなく、ソース線SLが接続されたソース領域34と、メモリゲート構造体4のチャネル層CHとの電気的な接続を遮断し、ソース線SLからメモリゲート構造体4のチャネル層CHへの電圧印加を阻止し得る。

一方、第1選択ゲート構造体5には、第1選択ゲート線DGL1から第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BL1からドレイン領域31に0［V］の電荷蓄積ビット電圧が印加され得る。これにより第1選択ゲート構造体5は、第1選択ゲート電極DGと対向したメモリウェルMPWで導通状態となり、ビット線BL1が接続されたドレイン領域31と、メモリゲート構造体4のチャネル層CHとが電気的に接続して、メモリゲート構造体4のチャネル層CHを、電荷蓄積ビット電圧である0[V]にし得る。なお、この際、メモリウェルMPWには、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加され得る。

かくして、メモリゲート構造体4では、メモリゲート電極MGが12[V]となり、チャネル層CHが0[V]になることから、メモリゲート電極MGおよびチャネル層CH間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。

（４）高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入されない動作原理について
ここで、図１に示す不揮発性半導体記憶装置1では、メモリゲート線MGLを全てのメモリセル2a,2b,2c,2cで共有していることから、例えば1行1列目にあるメモリセル2aの電荷蓄積層ECにのみ電荷を注入するため、メモリゲート線MGLに高電圧の電荷蓄積ゲート電圧を印加すると、電荷蓄積層ECに電荷を注入しない他のメモリセル（書き込み非選択メモリセルとも呼ぶ）2b,2c,2dにもメモリゲート線MGLを介して各メモリゲート電極MGに高電圧の電荷蓄積ゲート電圧が印加され得る。

ここで、この際、電荷蓄積層ECに電荷を注入させない他のメモリセル2b,2c,2dでは、メモリゲート線MGLからメモリゲート電極MGに高電圧の電荷蓄積ゲート電圧が印加されても、従来のように、高電圧の電荷蓄積ゲート電圧に合わせてビット線BL1,BL2に高電圧のビット電圧を印加する必要がなく、第1選択ゲート構造体5によってビット線BL1とメモリゲート構造体4のチャネル層CHとの電気的な接続を遮断し、かつ第2選択ゲート構造体6によってソース線SLとメモリゲート構造体4のチャネル層CHとの電気的な接続を遮断するだけで、メモリゲート構造体4の電荷蓄積層ECへの電荷注入を阻止し得るようになされている。

ここで、メモリセル2b,2c,2dのうち、1行2列目のメモリセル2bに着目すると、図２に示すように、この際、他のメモリセル2bのメモリゲート構造体4にも、メモリゲート線MGLからメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されることから、電荷蓄積ゲート電圧がメモリウェルMPWまで伝わり、当該メモリゲート電極MGと対向するメモリウェルMPWの表面に沿ってチャネル層CHが形成され得る。

このメモリセル2bの第2選択ゲート構造体6には、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域34に0[V]のソースオフ電圧が印加され得る。これによりメモリセル2bの第2選択ゲート構造体6は、第2選択ゲート電極SGに対向したメモリウェルMPWで非導通状態となり、ソース線SLが接続されたソース領域34と、メモリゲート構造体4のチャネル層CHとの電気的な接続を遮断し得る。

また、これに加えて、このメモリセル2bの第1選択ゲート構造体5には、第1選択ゲート線DGL1から第1選択ゲート電極に1.5[V]の第1選択ゲート電圧が印加され、ビット線BL2からドレイン領域31に1.5[V]のオフ電圧が印加され得る。これにより、この第1選択ゲート構造体5は、第1選択ゲート電極DGに対向したメモリウェルMPWが非導通状態となり、ビット線BL2が接続されたドレイン領域31と、メモリゲート構造体4のチャネル層CHとの電気的な接続を遮断し得る。

このように、メモリセル2bのメモリゲート構造体4では、両側の第1選択ゲート構造体5および第2選択ゲート構造体6の下部でメモリウェルMPWが非導通状態となることから、メモリゲート電極MGによってメモリウェルMPW表面に形成されたチャネル層CHが、ドレイン領域31およびソース領域34との電気的な接続が遮断された状態となり、当該チャネル層CHの周辺に空乏層Dが形成され得る。

ここで、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層の構成により得られる容量（以下、ゲート絶縁膜容量と呼ぶ）C2と、メモリウェルMPW内に形成され、かつチャネル層CHを囲う空乏層Dの容量（以下、空乏層容量と呼ぶ）C1とについては、図３に示すように、ゲート絶縁膜容量C2と、空乏層容量C1とが直列接続された構成と見なすことができ、例えばゲート絶縁膜容量C2が空乏層容量C1の3倍の容量であると仮定すると、チャネル層CHのチャネル電位Vchは、下記の式から求めることができる。

従って、この実施の形態の場合、メモリウェルMPWの基板電圧CVが0[V]であり、メモリゲート電極MGのメモリゲート電圧MVが12[V]であることから、下記の式のようにチャネル電位Vchは9[V]となる。

これにより、メモリゲート構造体4では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリウェルMPWで空乏層Dに囲まれたチャネル層CHのチャネル電位Vchが9[V]となることから、メモリゲート電極MGおよびチャネル層CH間の電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。

これに加えて、このメモリセル2bでは、メモリゲート構造体4と、第1選択ゲート構造体5との間のメモリウェルMPWの領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウェルMPW表面周辺に形成されたチャネル層CHの周辺に空乏層Dを確実に形成し得、当該空乏層Dによってチャネル層CHから第1選択ゲート絶縁膜30へのチャネル電位Vchの到達を阻止し得る。

これにより、第1選択ゲート構造体5では、ビット線BL2からドレイン領域31に印加される低電圧のビット電圧に合せて、第1選択ゲート絶縁膜30の膜厚を薄く形成しても、チャネル層CHのチャネル電位Vchが空乏層Dで遮断されることから、チャネル電位Vchによる第1選択ゲート絶縁膜30の絶縁破壊を防止し得る。

また、これに加えて、メモリゲート構造体4と第2選択ゲート構造体6との間のメモリウェルMPWの領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリウェルMPW表面周辺に形成されたチャネル層CHの周辺に空乏層Dを確実に形成し得、当該空乏層Dによってチャネル層CHから第2選択ゲート絶縁膜33へのチャネル電位Vchの到達を阻止し得る。

これにより、第2選択ゲート構造体6でも、ソース線SLからソース領域34に印加される低電圧のソース電圧に合せて、第2選択ゲート絶縁膜33の膜厚を薄くしても、チャネル層CHのチャネル電位Vchが空乏層Dで遮断されることから、チャネル電位Vchによる第2選択ゲート絶縁膜33の絶縁破壊を防止し得る。

なお、書き込み選択メモリセル2aや、書き込み非選択メモリセル2bにおいて上記動作を実行する際には、動作が開始される時点でのチャネル電位が、メモリセル2a,2bでの電荷の蓄積状態によって変化する虞がある。そのため、書き込み動作の前にビット線BL1,BL2またはソース線SLの電位を例えば0[V]とし、第1選択ゲート電極DGまたは第2選択ゲート電極SGを例えば1.5［V］とし、さらにメモリゲート電極MGを例えば1.5［V］として、メモリセル2a,2b,2c,2dのチャネル電位をビット線BL1,BL2またはソース線SLの電位に揃える動作を加えることがより望ましい。その場合はチャネル電位を揃えた後、第1選択ゲート電極DGまたは第2選択ゲート電極SGを0［V］のゲートオフ電圧に戻してから書き込み動作に移れば良い。

（５）不揮発性半導体記憶装置における各種動作時における電圧について
ここで、図４は、本発明の不揮発性半導体記憶装置1において、例えばメモリセル2aの電荷蓄積層ECに電荷を注入するデータ書き込み動作時（「Prog」）、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータ読み出し動作時（「Read」）、およびメモリセル2a,2cの電荷蓄積層EC内の電荷を引き抜くデータ消去動作時（「Erase」）における各部位の電圧値について纏めた表である。

ここで、図４中の「Read」の欄は、データ読み出し動作時における電圧値を示しており、この場合、例えばデータを読み出すメモリセル2aが配置された選択列では、第2選択ゲート線SGLに1.5［V］の第2選択ゲート電圧が印加され、ソース線SLに0［V］のソース電圧が印加されることにより、当該メモリセル2aの第2選択ゲート構造体6を設けた領域のメモリウェルMPWが導通状態となり、ソース線SLと、メモリゲート構造体4のチャネル層CHとが電気的に接続した状態となり得る。また、この際、データを読み出すメモリセル2aの第1選択ゲート構造体5に接続された第1選択ゲート線DGL1には1.5［V］の第1選択ゲート電圧が印加され、当該第1選択ゲート構造体5に隣接するドレイン領域31に接続されたビット線BL1には、1.5［V］の読み出し電圧が印加され得る。

さらに、データを読み出すメモリセル2aのメモリゲート構造体4には、メモリゲート線MGLからメモリゲート電極MGに0[V]が印加され得る。この際、データを読み出すメモリセル2aにおいて、メモリゲート構造体4の電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）には、メモリゲート構造体4下部のメモリウェルMPWにて非導通状態となり、当該メモリゲート構造体4によって、第1選択ゲート構造体5と、第2選択ゲート構造体6との電気的な接続が遮断され得る。これにより、データを読み出すメモリセル2aでは、第1選択ゲート構造体5と隣接するドレイン領域に接続されたビット線BL1での1.5［V］の読み出し電圧がそのまま維持され得る。

一方、データを読み出すメモリセル2aにおいて、メモリゲート構造体4の電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体4下部のメモリウェルMPWが導通状態となり、メモリゲート構造体4を介して第1選択ゲート構造体5と第2選択ゲート構造体6とが電気的に接続され、その結果、メモリセル2aを介して0［V］のソース線SLと、1.5[V]のビット線BL1とが電気的に接続する。これにより、データを読み出すメモリセル2aでは、ビット線BL1の読み出し電圧が、0［V］のソース線SLに印加されることにより、ビット線BL1に印加されている1.5［V］の読み出し電圧が低下する。かくして、不揮発性半導体記憶装置1では、ビット線BL1の読み出し電圧が変化したか否かを検知することにより、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータを読み出すことができる。

なお、1.5［V］の読み出し電圧が印加されたビット線BL1に接続され、かつデータを読み出さないメモリセル2c（図１）では、図４の「非選択行」のように、第1選択ゲート線DGL1に0［V］が印加され、第1選択ゲート構造体5下部のメモリウェルMPWが非導通状態となることにより、電荷蓄積層ECにおける電荷の蓄積状態がビット線BL1の読み出し電圧に影響を与えることを防止し得る。

因みに、図４の「Erase」の欄は、不揮発性半導体記憶装置1におけるメモリセル2a,2cの電荷蓄積層EC内の電荷を引き抜くデータの消去動作時の電圧値を示す。この場合、各メモリセル2a,2cのメモリゲート構造体4には、メモリゲート線MGLからメモリゲート電極MGに、-12［V］のメモリゲート電圧が印加されることで、0［V］のメモリウェルMPWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。

なお、図４の「Prog」の欄は、メモリセル2aの電荷蓄積層ECに電荷を注入するときの電圧値（「選択列」および「選択行」）と、メモリセル2aの電荷蓄積層ECに電荷を注入しないときの電圧値（「非選択列」または「非選択行」）とを示し、上述した「（３）書き込み選択メモリセルにおいて電荷蓄積層に電荷を注入させる動作原理について」および「（４）高電圧の電荷蓄積ゲート電圧がメモリゲート電極に印加された書き込み非選択メモリセルにおいて、電荷蓄積層に電荷が注入しない動作原理について」と説明が重複する部分があるためここではその説明は省略する。

（６）本発明のメモリセルにおける電荷蓄積層の構成について
ここで、図２との対応部分に同一符号を付して示す図５Ａは、比較例1であるメモリセル100を示し、メモリゲート電極MGおよび第1選択ゲート電極DG間にある側壁スペーサ102内にも電荷蓄積層EC1が形成されている点で、図２に示した本発明のメモリセル2aとは相違している。なお、図５Ａは、メモリゲート電極MGおよび第1選択ゲート電極DG間の電荷蓄積層EC1だけを図示しているが、メモリゲート電極MGおよび第2選択ゲート電極SG（図５Ａでは図示せず）間の側壁スペーサ内にも同様に電荷蓄積層が形成されている。

実際上、比較例に示す電荷蓄積層EC1は、メモリゲート電極MGの下部の領域ER1に設けられた電荷蓄積層ECの末端から、メモリゲート電極MGおよび第1選択ゲート電極DG間の領域にまで延びた後、直角に屈折してメモリゲート電極MGおよび第1選択ゲート電極DG間の側壁スペーサ102内でメモリゲート電極MGの側壁に沿って延びた構成を有する。

このような電荷蓄積層EC,EC1を有した比較例1のメモリセル100では、メモリゲート電極MGと、メモリウェルMPW表面のチャネル層（図示せず）との電圧差によって生じる量子トンネル効果により、メモリウェルMPWから電荷蓄積層EC内に電荷が注入され得る。しかしながら、図５Ａとの対応部分に同一符号を付して示す図５Ｂのように、比較例1のメモリセル100では、時間経過に伴い、電荷蓄積層EC内の電荷が、メモリゲート電極MGおよび第1選択ゲート電極DG間にある電荷蓄積層EC1内にまで次第に拡散してゆき、電荷蓄積層ECだけでなく、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2直上の電荷蓄積層EC1内にまで電荷が蓄積された状態となる虞がある。

このように、比較例1のメモリセル100では、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2直上の電荷蓄積層EC1内にまで電荷が蓄積された状態になってしまうと、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2での抵抗が上がってしまうことから、読み出し動作においてメモリ電流が低下してしまい、読み出し性能が向上し難く高速動作させ難いという問題があった。

これに対して、本発明のメモリセル2aでは、図６に示すように、メモリゲート電極MGがメモリウェルMPWと対向している領域ER1にだけ電荷蓄積層ECを設けており、メモリゲート電極MGおよび第1選択ゲート電極DG間の側壁スペーサ28a内や、メモリゲート電極MGおよび第2選択ゲート電極SG（図６において図示せず）間の側壁スペーサ28b内にも電荷蓄積層を設けないように構成されている。

これにより、メモリセル2aは、電荷蓄積層EC内に電荷が注入されたとき、側壁スペーサ28a,28bによって、電荷蓄積層EC内の電荷が第1選択ゲート電極DGや第2選択ゲート電極SGの近傍にまで到達することなく、メモリゲート電極MGの下部の領域ER1に留めることができ、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2直上での電荷蓄積を防止できる。かくして、メモリセル2aでは、メモリゲート電極MGおよび第1選択ゲート電極DG間におけるメモリウェルMPWの領域ER2における抵抗値を低抵抗状態に維持し得、読み出し性能を向上させ高速動作させることができる。

（７）作用および効果
以上の構成において、メモリセル2aでは、ドレイン領域31およびソース領域34間のメモリウェルMPW上に、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24bおよびメモリゲート電極MGの順で積層形成されたメモリゲート構造体4を備え、メモリゲート構造体4の一の側壁に側壁スペーサ28aを介して第1選択ゲート構造体5を形成し、当該メモリゲート構造体4の他の側壁に側壁スペーサ28bを介して第2選択ゲート構造体6を形成するようにした。

第1選択ゲート構造体5は、ビット線BL1が接続されたドレイン領域31と、メモリゲート構造体4の側壁に設けた一の側壁スペーサ28aとの間のメモリウェルMPW上に、第1選択ゲート絶縁膜30を介して第1選択ゲート電極DGを形成するようにした。一方、第2選択ゲート構造体6は、ソース線SLが接続されたソース領域34と、メモリゲート構造体4の側壁に設けた他の側壁スペーサ28bとの間のメモリウェルMPW上に、第2選択ゲート絶縁膜33を介して第2選択ゲート電極SGを形成するようにした。

これに加えてメモリセル2aでは、電荷蓄積層ECに電荷を注入させないとき、電荷蓄積層ECへの電荷注入に必要な電荷蓄積ゲート電圧がメモリゲート電極MGに印加され、メモリゲート電極MGが対向したメモリウェルMPW表面にチャネル層CHが形成されても、第1選択ゲート構造体5によりドレイン領域31およびチャネル層CHの電気的な接続を遮断し、かつ、第2選択ゲート構造体6によりソース領域34およびチャネル層CHの電気的な接続も遮断するようにした。

これにより、メモリセル2aでは、チャネル層CH周辺に空乏層Dが形成されるとともに、電荷蓄積ゲート電圧に基づいてチャネル層CHのチャネル電位Vchが上昇し、メモリゲート電極MGおよびチャネル層CH間の電圧差が小さくなり、電荷蓄積層EC内への電荷注入を阻止しつつ、空乏層Dによってチャネル層CHから第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33への電圧印加を遮断できる。

従って、メモリセル2aでは、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、第1選択ゲート構造体5および第2選択ゲート構造体6で、ビット線BL1およびチャネル層CHの電気的な接続や、ソース線SLおよびチャネル層CHの電気的な接続を遮断するのに必要な電圧値にまで、ビット線BL1およびソース線SLの電圧値を下げることができる。かくして、メモリセル2aでは、これらビット線BL1およびソース線SLでの電圧低減に合せて、第1選択ゲート構造体5の第1選択ゲート絶縁膜30の膜厚や、第2選択ゲート構造体6の第2選択ゲート絶縁膜33の膜厚を薄くでき、その分、高速動作を実現し得る。

また、本発明のメモリセル2aでは、ビット線BL1やソース線SLに印加される電圧を低減できるため、メモリセル2aを制御する周辺回路においても電界効果トランジスタのゲート絶縁膜の膜厚も薄くでき、その分、周辺回路の面積を小さくできる。

なお、メモリセル2a,2b,2c,2dが行列状に設けられた不揮発性半導体記憶装置1は、図１に示すように、ビット電圧印加回路10、第1選択ゲート電圧印加回路11、メモリゲート電圧印加回路13、第2選択ゲート電圧印加回路14、ソース電圧印加回路15、および基板電圧印加回路17が設けられているが、例えばメモリセル2aの電荷蓄積層ECに電荷を注入する際や、メモリセル2a,2b,2c,2dの各電荷蓄積層ECから電荷を引き抜く際等の全ての動作時で、ビット線BL1,BL2や、第1選択ゲート線DGL1,DGL2、ソース線SL、第2選択ゲート線SGLに印加する電圧値を1.5［V］以下に留めることができる。

従って、本発明の不揮発性半導体記憶装置1は、ビット電圧印加回路10や、第1選択ゲート電圧印加回路11、第2選択ゲート電圧印加回路14、メモリゲート電圧印加回路13、ソース電圧印加回路15、基板電圧印加回路17の各周辺回路の他、例えば動作電圧の最大値が1.5[V]に設定されたCPU（Central Processing Unit）やASIC（Application-Specific Integrated Circuit）、ロジック回路、入出力回路等その他種々の周辺回路を、メモリセル2a,2b,2c,2dやビット電圧印加回路10等とともに、1つの半導体基板上に混載させることができる。

この場合、本発明の不揮発性半導体記憶装置1では、例えばメモリセル2a,2b,2c,2dに形成される第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33の膜厚が、これら周辺回路を構成する電界効果トランジスタのゲート絶縁膜の膜厚のうち、最も薄い膜厚以下に選定されており、かつ第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33の膜厚が、ビット線BL1,BL2に接続されたビット電圧印加回路10を構成する電界効果トランジスタのゲート絶縁膜と、ソース線SLに接続されたソース電圧印加回路15を構成する電界効果トランジスタのゲート絶縁膜との膜厚と同じ膜厚に形成されていることが望ましい。

これにより、本発明の不揮発性半導体記憶装置1では、周辺回路を混載させた半導体基板上で第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33の各膜厚を薄くした分、高速動作を実現し得、さらにメモリセル2a,2b,2c,2dの周辺に配置される周辺回路の面積も小さくできる。

ここで、図２に示した本発明のメモリセル2aについて、図２との対応部分に同一符号を付して示す図７Ａのようなメモリセル201を用いて説明する。図７Ａに示すメモリセル201は、比較例2であり、メモリゲート構造体204および第1選択ゲート構造体205間にあるメモリウェルMPWの表面に不純物拡散領域207aが形成され、同じくメモリゲート構造体4および第2選択ゲート構造体206間にあるメモリウェルMPWの表面にも不純物拡散領域207bが形成されている点で、上述した図２に示すメモリセル2aとは相違している。

この場合、比較例2のメモリセル201では、電荷蓄積層ECに電荷を注入しないとき、上述した実施の形態と同様に、メモリゲート電極MGに12［V］の電荷蓄積ゲート電圧が印加されると、メモリゲート電極MGと対向したメモリウェルMPW表面に、電荷蓄積ゲート電圧に基づいて電位が上昇したチャネル層CHが形成される。

しかしながら、比較例2のメモリセル201では、チャネル層CHが形成されるメモリウェルMPWよりも不純物濃度が高い不純物拡散領域207a,207bが、メモリゲート構造体204両側のメモリウェルMPW表面に形成されていることから、チャネル層CHのチャネル電位が、不純物拡散領域207a,207bを介して第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にまで印加されてしまう。

そのため、比較例2のメモリセル201では、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を薄くすると、不純物拡散領域207a,207bから印加されたチャネル電位によって、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33が絶縁破壊されてしまう虞があるという問題がある。

これに対して、本発明のメモリセル2aでは、図２と同様の構成を示す図７Ｂのように、メモリゲート構造体4および第1選択ゲート構造体5間にあるメモリウェルMPW表面や、メモリゲート構造体4および第2選択ゲート構造体6間にあるメモリウェルMPW表面に、不純物拡散領域が形成されておらず、チャネル層CHが形成されるメモリウェルと同じ不純物拡散濃度になっていることから、チャネル層CH周辺に形成された幅DW1の空乏層によって、チャネル層CHのチャネル電位Vchが電界緩和され、チャネル層CHから第1選択ゲート絶縁膜30や第1選択ゲート絶縁膜33へのチャネル電位Vchの印加を遮断し得る。

かくして、本発明のメモリセル2aでは、チャネル層CHから第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33へのチャネル電位Vchの印加を確実に遮断できることから、ビット線BL1やソース線SLから印加する低電圧の電圧に合わせて、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を薄くしても、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33における絶縁破壊を防止し得る。

因みに、この際、空乏層の幅DW1は、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚よりも厚く形成することで、図７Ａに示した比較例2のメモリセル201の場合に比して、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にかかる電界を約半分以下にまで抑制し得る。なお、この場合、例えば、図４に示すように各動作時におけるビット線BL1およびソース線SLに印加される電圧の最大電圧値を1.5［V］以下に抑えることでるので、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を9［nm］以下に形成できる。

（８）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、メモリウェルにおいて、チャネル層CHが形成される表面領域の不純物濃度を3E18/cm³以下としてもよい。ここで、図７Ｂとの対応部分に同一符号を付して示す図７Ｃは、チャネル層CHが形成される表面領域の不純物濃度が3E18/cm³以下でなるメモリウェルMPW1により形成された本発明のメモリセル41を示す。

この場合でも、上述した実施の形態と同様に、メモリセル41では、メモリゲート電極MGに高電圧の電荷蓄積ゲート電圧が印加され、メモリゲート電極MGと対向したメモリウェルMPW1表面にチャネル層CHが形成されても、第1選択ゲート構造体5および第2選択ゲート構造体6が対向したメモリウェルMPW1を非導通状態にさせることにより、メモリゲート構造体4が対向したメモリウェルMPW1表面に形成されたチャネル層CH周辺に空乏層（図示せず）を形成し得、電荷蓄積層ECへの電荷注入を阻止し得る。

この際、不純物濃度が3E18/cm³以下でなるメモリウェルMPW1を用いたメモリセル41では、チャネル層CH周辺に形成される空乏層の幅DW2が延び、空乏層の幅DW2が延びた分だけ第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にかかる電界を緩和でき、かくして、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を一段と薄く形成し得る。例えば、不純物濃度が3E18/cm³以下でなるメモリウェルMPW1に形成したメモリセル41では、チャネル層CH周辺に空乏層を形成させた際に第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にかかる電界を、不純物濃度が1.0E19/cm³でなるメモリウェルMPWを用いたメモリセル2a（図２）の場合に比して、1/4程度にまで低減できるので、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を3［nm］以下に形成できる。

因みに、第1選択ゲート電極DGと第2選択ゲート電極SGとの間のメモリウェルMPW1は、表面から50［nm］までの領域の不純物濃度が3E18/cm³以下であればよく、これにより、空乏層の形成によってチャネル層CHから第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33にかかる電界を緩和でき、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33の膜厚を3［nm］以下に形成できる。

なお、上述した実施の形態においては、P型のメモリウェルMPWを用いて、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOSトランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第1選択ゲート構造体6と設けるようにした場合について述べたが、本発明はこれに限らず、N型のメモリウェルを用いて、P型のトランジスタ構造を形成するメモリゲート構造体と、P型のMOSトランジスタ構造を形成する第1選択ゲート構造体と、同じくP型のMOSトランジスタ構造を形成する第2選択ゲート構造体と設けるようにしてよい。

この場合、上述した実施の形態にて説明したメモリセル2aとはN型およびP型の極性が逆になることから、メモリゲート構造体や、第1選択ゲート構造体、第2選択ゲート構造体、ビット線、ソース線に印加する各電圧もそれに応じて変化する。しかしながら、この場合でも、上述した実施の形態と同様に、メモリゲート電極に印加される電荷蓄積ゲート電圧に拘束されることなく、ビット線およびソース線に印加する電圧を、第1選択ゲート構造体および第2選択ゲート構造体の領域でメモリウェルを非導通状態とさせるのに必要な電圧値にまで下げることができる。よって、この場合でも、これらビット線およびソース線の電圧値を低減できるので、第1選択ゲート構造体の第1選択ゲート絶縁膜や、第2選択ゲート構造体の第2選択ゲート絶縁膜の膜厚を薄くでき、その分、高速動作を実現し得、また、周辺回路の面積も小さくできる。

さらに、上述した実施の形態においては、メモリセル2aの電荷蓄積層ECに電荷を注入することでデータを書き込み、当該電荷蓄積層ECの電荷を引き抜くことでデータを消去する場合について述べたが、本発明はこれに限らず、これとは逆に、メモリセル2aの電荷蓄積層EC内の電荷を引き抜くことでデータを書き込み、当該電荷蓄積層EC内に電荷を注入することでデータを消去するようにしてもよい。

さらに、本発明の不揮発性半導体記憶装置1は、上述した図４に示す電圧値に限定されるものではなく、メモリゲート構造体4にて量子トンネル効果により電荷蓄積層ECに電荷を注入したり、或いは、第1選択ゲート構造体5および第2選択ゲート構造体6の領域でメモリウェルMPWを非導通状態にして、メモリゲート構造体4を設けたメモリウェルMPWでチャネル層CH周辺に空乏層Dを形成し、かつ電荷蓄積層ECへの電荷注入を阻止できれば、その他種々の電圧値を用いてもよい。また、データ読み出し動作時における各部位の電圧値についても、メモリセル2a,2b,2c,2dの電荷蓄積層ECに電荷が蓄積されているか否かの情報を読み出すことができれば、その他種々の電圧値を用いてもよい。

1 不揮発性半導体記憶装置
2a,2b,2c,2d メモリセル
4 メモリゲート構造体
5 第1選択ゲート構造体
6 第2選択ゲート構造体
30 第1選択ゲート絶縁膜
31 ドレイン領域
33 第2選択ゲート絶縁膜
34 ソース領域
CH チャネル層
D 空乏層
BL1,BL2 ビット線
SL ソース線
MGL メモリゲート線
DGL1,DGL2 第1選択ゲート線
SGL 第2選択ゲート線
MPW,MPW1 メモリウェル
MG メモリゲート電極
DG 第1選択ゲート電極
SG 第2選択ゲート電極
EC 電荷蓄積層

Claims

第1選択トランジスタ、メモリトランジスタ、および第2選択トランジスタの順に直列に接続され、行列状に配置された複数のメモリセルと、
メモリセル列で共有され、かつ前記第1選択トランジスタのドレイン領域に接続されたビット線と、
メモリセル行で共有され、かつ前記第1選択トランジスタの第1選択ゲート電極に接続された第1選択ゲート線と、
前記第2選択トランジスタの第2選択ゲート電極に接続された第2選択ゲート線と、
前記第2選択トランジスタのソース領域に接続されたソース線と、
前記行列状に配置された複数のメモリセルで共有され、かつ前記メモリトランジスタのメモリゲート電極に接続された1本のメモリゲート線とを備え、
前記1本のメモリゲート線は、互いに電気的に接続された、一のメモリセル行で共有された一のメモリゲート線と、他のメモリセル行で共有された他のメモリゲート線とを含み、
前記メモリトランジスタの電荷蓄積層に電荷を注入させない書き込み非選択メモリセルでは、
量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート電極に印加され、前記メモリゲート電極が対向したメモリウェル表面にチャネル層が形成され、
前記第1選択ゲート電極に1.5[V]以下の第1選択ゲート電圧が印加され、前記ドレイン領域に1.5[V]以下のオフ電圧が印加されることで、前記ドレイン領域および前記チャネル層の電気的な接続が遮断され、かつ、前記第2選択ゲート電極に0[V]のゲートオフ電圧が印加され、前記ソース領域に0[V]のソースオフ電圧が印加されることで、前記ソース領域および前記チャネル層の電気的な接続が遮断され、前記電荷蓄積ゲート電圧に基づいてチャネル電位が上昇した前記チャネル層を囲うように空乏層が形成され、前記メモリゲート電極および前記チャネル層間の電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止する
ことを特徴とする不揮発性半導体記憶装置。
第1選択トランジスタ、メモリトランジスタ、および第2選択トランジスタの順に直列に接続され、行列状に配置された複数のメモリセルと、
メモリセル列で共有され、かつ前記第1選択トランジスタのドレイン領域に接続されたビット線と、
メモリセル行で共有され、かつ前記第1選択トランジスタの第1選択ゲート電極に接続された第1選択ゲート線と、
前記第2選択トランジスタの第2選択ゲート電極に接続された第2選択ゲート線と、
前記第2選択トランジスタのソース領域に接続されたソース線と、
前記行列状に配置された複数のメモリセルで共有され、かつ前記メモリトランジスタのメモリゲート電極に接続された1本のメモリゲート線とを備え、
前記1本のメモリゲート線は、互いに電気的に接続された、一のメモリセル行で共有された一のメモリゲート線と、他のメモリセル行で共有された他のメモリゲート線とを含み、
前記メモリトランジスタの電荷蓄積層に電荷を注入させる書き込み選択メモリセルでは、
量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メモリゲート電極に印加され、前記メモリゲート電極が対向したメモリウェル表面にチャネル層が形成され、
前記第1選択ゲート電極に1.5[V]以下の第1選択ゲート電圧が印加され、前記ドレイン領域に0[V]の電荷蓄積ビット電圧が印加されることで、前記ドレイン領域および前記チャネル層が電気的に接続され、かつ、前記第2選択ゲート電極に0[V]のゲートオフ電圧が印加され、前記ソース領域に0[V]のソースオフ電圧が印加されることで、前記ソース領域および前記チャネル層の電気的な接続が遮断され、前記電荷蓄積ゲート電圧と前記電荷蓄積ビット電圧との電圧差により前記電荷蓄積層に電荷を注入する
ことを特徴とする不揮発性半導体記憶装置。