JP5923061B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関する。

特許文献１には、複数の撮像ブロックを配列して１つの撮像領域を構成する固体撮像装置における光電変換素子および読出回路の相対配置が記載されている。特許文献１の図２には、奇数列の画素と偶数列の画素とが、奇数列と偶数列との間の対称軸に関して線対称なレイアウトを有する構成が記載されている。このようなレイアウトによれば、光電変換素子と光電変換素子との間に読出回路が存在しない領域が生まれ、その領域に垂直走査回路など他の回路を配置することが可能である。

特開２０１２−０１９０５７号公報

図１は、隣り合う２つの画素を列方向に沿った線を対称軸として線対称に配置した例を示しており、各画素は、特許文献１の図６に記載された１つの画素のレイアウトに従っている。光電変換素子２０２とノードＣＶＣを介して接続されたトランジスタ３０３と、ＥＮ信号が接続されたトランジスタ３０４には、ノードｎ１からＧＮＤに向かって電流が流れる。この電流は、左側の画素では左から右に向かって流れ、右側の画素では右から左に向かって流れる。

ここで、一般的に、トランジスタを形成する工程は、イオン注入工程を含む。例えば、ウェルを形成するためのイオン注入、ソース・ドレイン領域を形成するためのイオン注入、閾値を調整するためのイオン注入などがある。その際、チャネリング現象を防止するため、半導体基板の表面の法線に平行にイオンを注入せず、法線に対して７°程度の傾斜を有する方向で、イオン注入（以下、斜めイオン注入）がなされうる。

図１に示すようなレイアウトにおいて斜めイオン注入が行われると、左側の画素と右側の画素とでは流れる電流の方向が異なるため、イオン注入の角度と電流の方向との関係も左側の画素と右側の画素とで異なることになる。そうすると、トランジスタの電圧−電流特性が左側の画素と右側の画素とで僅かにずれ、画素出力が奇数列と偶数列との間でずれてしまう。これにより固定パターンノイズが発生する。

本発明は、上記の課題認識を契機としてなされたものであり、固定パターンノイズの低減に有利な技術を提供することを目的とする。

本発明の１つの側面は、第１方向に沿った複数のラインおよび前記第１方向に交差する第２方向に沿った複数のラインが構成されるように複数の画素が配列された画素アレイを有する固体撮像装置に係り、各画素は、光電変換素子と、前記光電変換素子で発生した電荷に応じた信号を信号線に出力する読出回路とを含み、前記読出回路は、電流源とともに電流経路を構成するように配置された複数のトランジスタを含み、前記複数のトランジスタのうちの１つのトランジスタは、前記光電変換素子からの信号をゲートで受ける増幅トランジスタであり、前記第１方向に沿った複数のラインは、互いに隣り合う第１ライン、および、第２ラインを含み、前記第１ラインの画素の前記光電変換素子と前記第２ラインの画素の前記光電変換素子との間に前記第１ラインの画素の前記読出回路および前記第２ラインの画素の前記読出回路が配置され、前記第１ラインの画素の前記読出回路の前記複数のトランジスタおよび前記第２ラインの画素の前記読出回路の前記複数のトランジスタをそれぞれ流れる電流の方向が同じである。

本発明によれば、固定パターンノイズの低減に有利な技術が提供される。

技術的課題を説明するためのレイアウト図。 固体撮像装置の構成例を示す図。 撮像ブロックの構成例を説明する図。 画素の構成例を説明する図。 固体撮像装置の動作例を示すタイミングチャート。 画素のレイアウト例を示す図。

図２を参照しながら本発明の１つの実施形態としての固体撮像装置１００の概略構成を説明する。固体撮像装置１００は、例えば、複数の撮像ブロック１０１を配列して構成されうる。この場合、複数の撮像ブロック１０１の配列によって１つの撮像領域を有するセンサパネルＳＰが形成されうる。複数の撮像ブロック１０１は、支持基板１０２の上に配置されうる。固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、当該１つの撮像ブロック１０１によってセンサパネルＳＰが形成される。複数の撮像ブロック１０１の各々は、例えば、半導体基板に回路素子を形成したものであってもよいし、ガラス基板等の上に半導体層を形成し、その半導体層に回路素子を形成したものであってもよい。複数の撮像ブロック１０１の各々は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する。

固体撮像装置１００は、例えば、Ｘ線等の放射線の像を撮像する装置として構成されてもよいし、可視光の像を撮像する装置として構成されてもよい。固体撮像装置１００が放射線の像を撮像する装置として構成される場合は、典型的には、放射線を可視光に変換するシンチレータ１０３がセンサパネルＳＰの上に設けられうる。シンチレータ１０３は、放射線を可視光に変換し、この可視光がセンサパネルＳＰに入射し、センサパネルＳＰ（撮像ブロック１０１）の各光電変換素子によって光電変換される。

次に、図３を参照しながら各撮像ブロック１０１の構成例を説明する。なお、固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、１つの撮像ブロック１０１を固体撮像装置として考えることができる。撮像ブロック１０１は、複数の行および複数の列を構成するように複数の画素２０１が配列され、複数の列信号線２０８ａが配置された画素アレイＧＡを有する。ここで、行および列をともに「ライン」として定義すると、撮像ブロック１０１は、第１方向に沿った複数のラインおよび前記第１方向に交差する第２方向に沿った複数のラインが構成されるように複数の画素が配列された画素アレイを有する。互いに隣り合う２つのラインは、それらを相互に区別するために、便宜的に第１ラインおよび第２ラインと呼ばれうる。例えば、第１方向に沿った複数のラインは、互いに隣り合う第１ライン、および、第２ラインを含む。

複数の画素２０１の各々は、光電変換素子（例えば、フォトダイオード）２０２と、光電変換素子２０２で発生した電荷に応じた信号（光信号）を列信号線２０８ａに出力する読出回路２０３とを含む。画素アレイＧＡには、複数の列信号線２０８ｂが更に配置されてもよく、読出回路２０３は、読出回路２０３のノイズを列信号線２０８ｂに出力するように構成されうる。行方向に沿って隣接する２つの画素２０１のそれぞれにおける読出回路２０３は、少なくともその一部が、当該隣接する２つの画素２０１の２つの光電変換素子２０２に挟まれる領域に配される。行方向に沿って隣接する２つの画素２０１のそれぞれにおける読出回路２０３は、例えば、当該２つの画素２０１の境界線を対称軸として線対称に配置されうる。行方向に沿って隣接する２つの画素２０１は、それぞれ、奇数列と偶数列に含まれる。垂直走査回路２０４は、例えば、第１クロックに従ってシフト動作する垂直シフトレジスタを含み、垂直シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の行を走査する。垂直シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第１クロックに従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する行が、選択されるべき行である。

水平走査回路２０５は、例えば、画素アレイＧＡにおける最も外側の行の光電変換素子２０２の外側に配置されうるが、隣接する２つの行の光電変換素子２０２の間に配置されてもよい。水平走査回路２０５は、例えば、第２クロックに従ってシフト動作する水平シフトレジスタを含み、水平シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の列を走査する。水平シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第２クロックに従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する列が、選択されるべき列である。

垂直走査回路２０４は、垂直シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位垂直走査回路ＶＳＲを垂直方向に配列して構成されうる。各単位垂直走査回路ＶＳＲは、ある列（図３では、左側からの２列目（即ち、第２列）。）に属する画素の光電変換素子２０２とその列に隣接する列（図３では、左側から３番目の列（即ち、第３列）。）に属する画素の光電変換素子２０２とによって挟まれる領域に配置されうる。このような位置に配置が可能になる理由は、隣り合う２つの画素２０１の読み出し回路２０３を、いずれも、当該隣り合う２つの画素２０１の光電変換素子２０２に挟まれた領域に配置したためである。つまり、第２列と第３列の間に読出回路２０３が存在しない領域を生み出せたからである。また、このような配置を採用することで、最も左側の列に属する光電変換素子２０２を撮像ブロック１０１の左端に近い位置に配置でき、最も右側の列に属する光電変換素子２０２を撮像ブロック１０１の右端に近い位置に配置できる。これによって、撮像ブロック１０１を複数配列して固体撮像装置１００を構成した時に、隣接する撮像ブロック１０１の光電変換素子２０２との距離を小さくすることができる。これは解像度の向上に寄与する。あるいは、このようなレイアウトにより、撮像ブロック１０１を複数配列した場合であっても、光電変換素子２０２を等間隔で配置することができる。これは画質の向上に寄与する。

各単位垂直走査回路ＶＳＲは、垂直シフトレジスタを通してパルスが転送されてくると、それが属する行の画素２０１が選択されるように、行選択信号ＶＳＴをアクティブレベルに駆動する。選択された行の画素２０１の光信号、ノイズは、それぞれ列信号線２０８ａ、２０８ｂに出力される。

水平走査回路２０５は、水平シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位水平走査回路ＨＳＲを水平方向に配列して構成されうる。単位水平走査回路ＨＳＲは、水平シフトレジスタを通してパルスが転送されてくると、それが属する列が選択されるように、即ち、当該列の列信号線２０８ａ、２０８ｂが水平信号線２０９ａ、２０９ｂに接続されるようにスイッチ２０７を制御する。即ち、選択された行の画素２０１の光信号、ノイズが列信号線２０８ａ、２０８ｂに出力され、選択された列（即ち、選択された列信号線２０８ａ、２０８ｂ）の信号が水平信号線２０９ａ、２０９ｂに出力される。これによりＸＹアドレッシングが実現される。水平信号線２０９ａ、２０９ｂは、出力アンプ２１０ａ、２１０ｂの入力に接続されていて、水平信号線２０９ａ、２０９ｂに出力された信号は、出力アンプ２１０ａ、２１０ｂによって増幅されてパッド２１１ａ、２１１ｂを通して出力される。

画素アレイＧＡは、それぞれ画素２０１を含む複数の単位セル２００が複数の行および複数の列を構成するように配列されたものとして考えることができる。単位セル２００は、いくつかの種類を含みうる。ある単位セル２００は、単位垂直走査回路ＶＳＲの少なくとも一部分を含む。図３に示す例では、２つの単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでいるが、１つの単位セル２００が１つの単位垂直走査回路ＶＳＲを含んでもよいし、３以上の複数の単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでもよい。

図４を参照しながら各画素２０１の構成例を説明する。前述のとおり、画素２０１は、光電変換素子２０２と、読出回路２０３とを含む。光電変換素子２０２は、典型的にはフォトダイオードでありうる。読出回路２０３は、例えば、第１増幅回路３１０、クランプ回路３２０、光信号サンプルホールド回路３４０、ノイズサンプルホールド回路３６０、第２増幅回路のＮＭＯＳトランジスタ３４３、３６３、行選択トランジスタ３４４、３６４を含みうる。

光電変換素子２０２は、電荷蓄積部を含み、該電荷蓄積部は、第１増幅回路３１０のＮＭＯＳトランジスタ（増幅トランジスタ）３０３のゲートに接続されている。ＮＭＯＳトランジスタ３０３のソースは、ＮＭＯＳトランジスタ３０４を介してＮＭＯＳトランジスタ３０５に接続されている。ＮＭＯＳトランジスタ３０５にはゲート電圧Ｖｂが供給されており、定電流源として動作している。ＮＭＯＳトランジスタ３０３とＮＭＯＳトランジスタ３０５とによって第１ソースフォロア回路が構成されている。ＮＭＯＳトランジスタ３０４は、そのゲートに供給される制御電圧Ｖｇがアクティブレベルになると第１ソースフォロア回路を動作させ、制御電圧Ｖｇが非アクティブレベルになると第１ソースフォロア回路の電流を遮断し省電力状態にするイネーブルスイッチである。第１ソースフォロア回路が動作した状態では、ＮＭＯＳトランジスタ３０３、３０４、３０５によって電源ノードと接地ノードとの間に電流経路が形成される。制御電圧Ｖｇは、画素アレイＧＡの全ての画素２０１に対して共通に供給されうる。

制御電圧Ｖｇを適切な値に設定することによって、ＮＭＯＳトランジスタ３０４をゲート接地回路として動作させてもよい。その場合、ＮＭＯＳトランジスタ３０４は、ＮＭＯＳトランジスタ３０４とＮＭＯＳトランジスタ３０５によるカスコード構成の定電流源として動作する。第１増幅回路３１０は、電荷電圧変換部ＣＶＣの電位に応じた信号を中間ノードｎ１に出力する。

図４に示す例では、光電変換素子２０２の電荷蓄積部およびＮＭＯＳトランジスタ３０３のゲートが共通のノードを構成していて、このノードは、該電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧変換部ＣＶＣとして機能する。即ち、電荷電圧変換部ＣＶＣには、該電荷蓄積部に蓄積された電荷Ｑと電荷電圧変換部ＣＶＣが有する容量値Ｃとによって定まる電圧Ｖ（＝Ｑ／Ｃ）が現れる。電荷電圧変換部ＣＶＣは、リセットスイッチとしてのＰＭＯＳトランジスタ３０２を介してリセット電位Ｖｒｅｓに接続されている。リセット信号ＰＲＥＳがアクティブレベルになると、ＰＭＯＳトランジスタ３０２がオンして、電荷電圧変換部ＣＶＣの電位がリセット電位Ｖｒｅｓにリセットされる。

クランプ回路３２０は、リセットした電荷電圧変換部ＣＶＣの電位に応じて第１増幅回路３１０によって中間ノードｎ１に出力されるノイズをクランプ容量３２１によってクランプする。つまり、クランプ回路３２０は、光電変換素子２０２で光電変換により発生した電荷に応じて第１ソースフォロア回路から中間ノードｎ１に出力された信号から、このノイズをキャンセルするための回路である。この中間ノードｎ１に出力されるノイズはリセット時のｋＴＣノイズを含む。クランプは、ＰＭＯＳトランジスタ３０６をオン状態にしたまま、ＰＭＯＳトランジスタ３２３をオン状態にした後にＰＭＯＳトランジスタ３２３をオフ状態にすることによってなされる。ここで、イネーブル信号ＥＮをアクティブレベルにすることによってＰＭＯＳトランジスタ３０６をオン状態にすることができる。また、クランプ信号ＰＣＬをアクティブレベルにすることによってＰＭＯＳトランジスタ３２３をオン状態にすることができる。クランプ容量３２１の出力側は、ＮＭＯＳトランジスタ（増幅トランジスタ）３２２のゲートに接続されている。ＮＭＯＳトランジスタ３２２のソースは、ＮＭＯＳトランジスタ３２４を介してＮＭＯＳトランジスタ３２５に接続されている。ＮＭＯＳトランジスタ３２５にはゲート電圧Ｖｂが供給されており、定電流源として動作している。ＮＭＯＳトランジスタ３２２とＮＭＯＳトランジスタ３２５とによって第２ソースフォロア回路が構成されている。ＮＭＯＳトランジスタ３２４は、そのゲートに供給される電圧Ｖｇがアクティブレベルになると第２ソースフォロア回路を動作させ、非アクティブレベルになると第２ソースフォロア回路の電流を遮断し省電力状態にするイネーブルスイッチである。第２ソースフォロア回路が動作した状態では、ＮＭＯＳトランジスタ３２２、３２４、３２５によって電源ノードと接地ノードとの間に電流経路が形成される。前述のように、制御電圧Ｖｇは、画素アレイＧＡの全ての画素２０１に対して共通に供給されうる。

前述のように、制御電圧Ｖｇを適切な値に設定することによって、ＮＭＯＳトランジスタ３２４をゲート接地回路として動作させてもよい。その場合、ＮＭＯＳトランジスタ３２４は、ＮＭＯＳトランジスタ３２４とＮＭＯＳトランジスタ３２５によるカスコード構成の定電流源として動作する。

光電変換素子２０２で光電変換により発生した電荷に応じて第２ソースフォロア回路から出力される信号は、光信号として、光信号サンプリング信号ＴＳがアクティブレベルになることによってスイッチ３４１を介して容量３４２に書き込まれる。電荷電圧変換部ＣＶＣの電位をリセットした直後にＰＭＯＳトランジスタ３２３をオン状態とした際に第２ソースフォロア回路から出力される信号は、ノイズである。このノイズは、ノイズサンプリング信号ＴＮがアクティブレベルになることによってスイッチ３６１を介して容量３６２に書き込まれる。このノイズには、第２ソースフォロア回路のオフセット成分が含まれる。

垂直走査回路２０４の単位垂直走査回路ＶＳＲが行選択信号ＶＳＴをアクティブレベルに駆動すると、容量３４２に保持された信号（光信号）が第２増幅回路のＮＭＯＳトランジスタ３４３および行選択トランジスタ３４４を介して列信号線２０８ａに出力される。また、同時に、容量３６２に保持された信号（ノイズ）が第２増幅回路のＮＭＯＳトランジスタ３６３および行選択トランジスタ３６４を介して列信号線２０８ｂに出力される。第２増幅回路のＮＭＯＳトランジスタ３４３は、列信号線２０８ａに接続された定電流源３０１ａとともにソースフォロア回路を構成する。同様に、第２増幅回路のＮＭＯＳトランジスタ３６３は列信号線２０８ｂに接続された定電流源３０１ｂとともにソースフォロア回路を構成する。

画素２０１は、隣接する複数の画素２０１の光信号を加算する加算スイッチ３４６を有してもよい。加算モード時には、加算モード信号ＡＤＤがアクティブレベルになり、加算スイッチ３４６がオン状態になる。これにより、隣接する画素２０１の容量３４２が加算スイッチ３４６によって相互に接続されて、光信号が平均化される。同様に、画素２０１は、隣接する複数の画素２０１のノイズを加算する加算スイッチ３６６を有してもよい。加算スイッチ３６６がオン状態になると、隣接する画素２０１の容量３６２が加算スイッチ３６６によって相互に接続されて、ノイズが平均化される。

画素２０１は、感度を変更するための機能を有してもよい。画素２０１は、例えば、第１感度変更スイッチ３８０および第２感度変更スイッチ３８２、並びにそれらに付随する回路素子を含みうる。第１変更信号ＷＩＤＥ１がアクティブレベルになると、第１感度変更スイッチ３８０がオンして、電荷電圧変換部ＣＶＣの容量値に第１付加容量３８１の容量値が追加される。これによって画素２０１の感度が低下する。第２変更信号ＷＩＤＥ２がアクティブレベルになると、第２感度変更スイッチ３８２がオンして、電荷電圧変換部ＣＶＣの容量値に第２付加容量３８３の容量値が追加される。これによって画素２０１の感度が更に低下する。このように画素２０１の感度を低下させる機能を追加することによって、より大きな光量を受光することが可能となり、ダイナミックレンジを広げることができる。

ここで、ＮＭＯＳトランジスタ３０３、３０４は、定電流源を構成するＮＭＯＳトランジスタ３０５とともに電流経路を構成するトランジスタの例である。ＮＭＯＳトランジスタ３２２、３２４は、定電流源を構成するＮＭＯＳトランジスタ３２５とともに電流経路を構成するトランジスタの例である。ＮＭＯＳトランジスタ３４３および行選択トランジスタ３４４は、定電流源３０１ａとともに電流経路を構成するトランジスタの例である。ＮＭＯＳトランジスタ３６３および行選択トランジスタ３６４は、定電流源３０１ｂとともに電流経路を構成するトランジスタの例である。電流経路は、図４に示す例では、電源ノード（電源ライン）と接地ノード（接地ライン）との間に形成されるが、互いに異なる電位ノードの間に形成されてもよい。

図５を参照しながら各画素２０１に供給される主な信号について説明する。リセット信号ＰＲＥＳ、イネーブル信号ＥＮ、クランプ信号ＰＣＬ、光信号サンプリング信号ＴＳ、ノイズサンプリング信号ＴＮは、ローアクティブの信号である。リセット信号ＰＲＥＳ、イネーブル信号ＥＮ、クランプ信号ＰＣＬ、光信号サンプリング信号ＴＳ、ノイズサンプリング信号ＴＮは、画素アレイＧＡの全ての行に対して共通に供給され、これによってグローバル電子シャッタが実現される。

まず、時刻ｔ１においてイネーブル信号ＥＮがアクティブになり、次いで、時刻ｔ２〜ｔ３の期間において光信号サンプリング信号ＴＳがパルス状にアクティブレベルになって、光信号が容量３４２に書き込まれる。次いで、時刻ｔ４〜ｔ５の期間にリセット信号ＰＲＥＳがパルス状にアクティブレベルになって、電荷電圧変換部ＣＶＣの電位がリセットされる。次いで、時刻ｔ６においてクランプ信号ＰＣＬがアクティブレベルになる。クランプ信号ＰＣＬがアクティブレベルである状態で、時刻ｔ７〜ｔ８の期間にノイズサンプリング信号ＴＮがパルス状にアクティブレベルになって、ノイズが容量３６２に書き込まれる。

その後、垂直走査回路２０４の第１行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ０）をアクティブレベルにする。これは、垂直走査回路２０４が画素アレイＧＡの第１行を選択することを意味する。この状態で、水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。これは、水平走査回路２０５が画素アレイＧＡの第１列から最終列までを順に選択することを意味する。これにより、出力アンプ２１０ａ、２１０ｂから画素アレイＧＡの第１行における第１列から最終列までの画素の光信号、ノイズが出力される。その後、垂直走査回路２０４の第２行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ１）をアクティブレベルにする。水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。このような動作を最終行まで行うことによって１つの画像が画素アレイＧＡから出力される。

図６を参照しながら画素２０１のレイアウトを説明する。図６には、奇数ライン（奇数列）の画素２０１ａと偶数ライン（偶数列）の画素２０１ｂとが示されている。奇数ラインの画素２０１ａと偶数ラインの画素２０１ｂとは、奇数ラインと偶数ラインとの間の対称軸ＳＡに関して線対称なレイアウトを有する。また、画素２０１ａの光電変換素子２０２と画素２０１ｂの光電変換素子２０２との間に画素２０１ａの読出回路２０３および画素２０１ｂの読出回路２０３が配置されている。

第１増幅回路３１０内の第１ソースフォロアの動作中は、該第１ソースフォロアを構成するＮＭＯＳトランジスタ３０３、３０５と、ＮＭＯＳトランジスタ３０４を通して電流が流れる。その電流の方向は、画素２０１ａと画素２０１ｂとの間の境界線である対称軸ＳＡに平行である。したがって、画素２０１ａのＮＭＯＳトランジスタ３０３、３０５、３０４を流れる電流の方向と画素２０１ｂのＮＭＯＳトランジスタ３０３、３０５、３０４を流れる電流の方向は同じである。なお、２つのトンらジスタの電流の方向が同じであれば、それぞれのトランジスタの電流の方向が対称軸ＳＡに平行でなくてもよい。

また、クランプ回路３２０内の第２ソースフォロアの動作中は、該第２ソースフォロアを構成するＮＭＯＳトランジスタ３２２、３２５と、ＮＭＯＳトランジスタ３２４を通して電流が流れる。その電流の方向は、画素２０１ａと画素２０１ｂとの間の境界線である対称軸ＳＡに平行である。したがって、画素２０１ａのＮＭＯＳトランジスタ３２２、３２５、３２４を流れる電流の方向と画素２０１ｂのＮＭＯＳトランジスタ３２２、３２５、３２４を流れる電流の方向は同じである。なお、２つのトンらジスタの電流の方向が同じであれば、それぞれのトランジスタの電流の方向が対称軸ＳＡに平行でなくてもよい。

行選択信号ＶＳＴ（ＶＳＴ０、ＶＳＴ１・・・）がアクティブレベルのときは、第２増幅回路のＮＭＯＳトランジスタ３４３と、行選択トランジスタ３４４を通して電流が流れる。また、行選択信号ＶＳＴ（ＶＳＴ０、ＶＳＴ１・・・）がアクティブレベルのときは、第２増幅回路のＮＭＯＳトランジスタ３６３と行選択トランジスタ３６４を通して電流が流れる。それらの電流の方向は、画素２０１ａと画素２０１ｂとの間の境界線である対称軸ＳＡに平行である。したがって、画素２０１ａのトランジスタ３４３、３４４、３６３、３６４を流れる電流の方向と画素２０１ｂのトランジスタ３４３、３４４、３６３、３６４を流れる電流の方向は同じである。なお、２つのトンらジスタの電流の方向が同じであれば、それぞれのトランジスタの電流の方向が対称軸ＳＡに平行でなくてもよい。

以上のように、この実施形態では、読出動作中に電流源とともに電流経路を構成するトランジスタを通して流れる電流の方向が、隣り合う２つの画素２０１ａ、２０１ｂにおいて同じである。したがって、これらのトランジスタの形成において、どのような傾斜角度で斜めイオン注入が行われたとしても、電流の方向と斜めイオン注入の角度の関係は、画素２０１ａと画素２０１ｂとで同一である。そのため、画素２０１ａと画素２０１ｂとの間におけるトランジスタの特性（例えば、電圧−電流特性）の差を低減することができ、これにより固定パターンノイズを低減することができる。なお、斜めイオン注入における傾斜角度は、イオンが注入される半導体基板の表面の法線に対する角度として定義されうる。

加算スイッチ３４６、３６６に関しては、信号を加算するべき複数の画素の出力レベルの違いによって電流が流れる方向が変化する。そのため、加算スイッチ３４６、３６６に関しては、画素２０１ａと画素２０１ｂとで電流の方向を同じでなくてもよい。また、図６に示す例では、加算スイッチ３４６、３６６を通して流れる電流の方向は、対称軸ＳＡと交差する方向である。つまり、加算スイッチ３４６、３６６を流れる電流の方向と、電流源とともに電流経路を構成するトランジスタを流れる電流の方向とは、互いに異なっている。このようなレイアウトによれば、読出回路２０３に含まれる複数のトランジスタを効率的に配置することが可能である。

加算スイッチ３４６、３６６の他にも、第１および第２感度変更スイッチ３８０、３８２、リセットスイッチ３０２、ＰＭＯＳトランジスタ３０６、スイッチ３４１、３６１などは、必ずしも画素２０１ａと画素２０１ｂとで電流の方向を同じにする必要はない。ただし、図６に示す例では、第１および第２感度変更スイッチ３８０、３８２、リセットスイッチ３０２、ＰＭＯＳトランジスタ３０６、スイッチ３４１、３６１についても、それらを通して流れる電流の方向が画素２０１ａと画素２０１ｂとで同じにされている。これらのトランジスタの電流の方向を同じにすることで、固定パターンノイズをより低減することができる。

以上の例では、奇数列の画素と偶数列の画素とが、奇数列と偶数列との間の対称軸に関して線対称なレイアウトを有し、奇数列の画素の光電変換素子と偶数列の画素の光電変換素子との間に奇数列および偶数列の画素の読出回路が配置されている。この「列」を「行」で読み替えてもよい。即ち、奇数行の画素と偶数行の画素とが、奇数行と偶数行との間の対称軸に関して線対称なレイアウトを有し、奇数行の画素の光電変換素子と偶数行の画素の光電変換素子との間に奇数行および偶数行の画素の読出回路が配置されてもよい。

Claims (14)

1. 第１方向に沿った複数のラインおよび前記第１方向に交差する第２方向に沿った複数のラインが構成されるように複数の画素が配列された画素アレイを有する固体撮像装置であって、
   各画素は、光電変換素子と、前記光電変換素子で発生した電荷に応じた信号を信号線に出力する読出回路とを含み、
   前記読出回路は、電流源とともに電流経路を構成するように配置された複数のトランジスタを含み、前記複数のトランジスタのうちの１つのトランジスタは、前記光電変換素子からの信号をゲートで受ける増幅トランジスタであり、
   前記第１方向に沿った複数のラインは、互いに隣り合う第１ライン、および、第２ラインを含み、
   前記第１ラインの画素の前記光電変換素子と前記第２ラインの画素の前記光電変換素子との間に前記第１ラインの画素の前記読出回路および前記第２ラインの画素の前記読出回路が配置され、
   前記第１ラインの画素の前記読出回路の前記複数のトランジスタおよび前記第２ラインの画素の前記読出回路の前記複数のトランジスタをそれぞれ流れる電流の方向が同じである、
   ことを特徴とする固体撮像装置。
2. 前記読出回路が前記電流源を含む、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記トランジスタは、画素を選択するための選択トランジスタを含み、
   前記選択トランジスタは、前記信号線に信号を出力するように構成され、
   前記電流源は、前記信号線に接続されている、
   ことを特徴とする請求項１に記載の固体撮像装置。
4. 第１方向に沿った複数のラインおよび前記第１方向に交差する第２方向に沿った複数のラインが構成されるように複数の画素が配列された画素アレイを有する固体撮像装置であって、
   各画素は、光電変換素子と、前記光電変換素子で発生した電荷に応じた信号を信号線に出力する読出回路とを含み、
   前記読出回路は、電流源とともに電流経路を構成するように配置された複数のトランジスタを含み、
   前記第１方向に沿った複数のラインは、互いに隣り合う第１ライン、および、第２ラインを含み、
   前記第１ラインの画素の前記光電変換素子と前記第２ラインの画素の前記光電変換素子との間に前記第１ラインの画素の前記読出回路および前記第２ラインの画素の前記読出回路が配置され、
   前記第１ラインの画素の前記読出回路の前記複数のトランジスタおよび前記第２ラインの画素の前記読出回路の前記複数のトランジスタをそれぞれ流れる電流の方向が同じであり、
   前記固体撮像装置は、複数個の画素の信号を加算するための加算スイッチを更に含み、
   前記第１ラインの画素および前記第２ラインの画素の前記複数のトランジスタを流れる電流の方向と、前記加算スイッチを流れる電流の方向とが互いに異なる、
   ことを特徴とする固体撮像装置。
5. 前記第１ラインおよび前記第２ラインは、それぞれ前記画素アレイにおける奇数列および偶数列である、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
6. 前記第１ラインおよび前記第２ラインは、それぞれ前記画素アレイにおける奇数行および偶数行である、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
7. 前記第１ラインの画素と前記第２ラインの画素とは、前記第１ラインと前記第２ラインとの間の対称軸に対して線対称なレイアウトを有することを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
8. 前記光電変換素子は、電荷蓄積部を含み、前記増幅トランジスタの前記ゲートは、前記電荷蓄積部に接続され、前記電荷蓄積部および前記ゲートが電荷電圧変換部としての共通のノードを構成している、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
9. 各画素は、前記電荷電圧変換部の電位をリセットするリセットスイッチを更に含み、前記リセットスイッチは、前記電荷電圧変換部に対して直接に接続されている、
   ことを特徴とする請求項８に記載の固体撮像装置。
10. 各画素において、前記読出回路の前記複数のトランジスタを流れる電流の方向と前記リセットスイッチを流れる電流の方向とが互いに異なる、
    ことを特徴とする請求項９に記載の固体撮像装置。
11. 各画素において、前記読出回路の前記複数のトランジスタを流れる電流の方向と前記リセットスイッチを流れる電流の方向とが同じである、
    ことを特徴とする請求項１０に記載の固体撮像装置。
12. 第１方向に沿った複数のラインおよび前記第１方向に交差する第２方向に沿った複数のラインが構成されるように複数の画素が配列された画素アレイを有する固体撮像装置であって、
    各画素は、光電変換素子と、前記光電変換素子で発生した電荷に応じた信号を信号線に出力する読出回路とを含み、
    前記読出回路は、電流源を構成する第１トランジスタ、および、前記電流源とともに電流経路を構成するように配置された複数の第２トランジスタを含み、前記複数の第２トランジスタのうちの１つの第２トランジスタは、前記光電変換素子からの信号をゲートで受ける増幅トランジスタであり、
    前記第１方向に沿った複数のラインは、互いに隣り合う第１ライン、および、第２ラインを含み、
    前記第１ラインの画素の前記光電変換素子と前記第２ラインの画素の前記光電変換素子との間に前記第１ラインの画素の前記読出回路および前記第２ラインの画素の前記読出回路が配置され、
    前記第１ラインの画素の前記第１トランジスタおよび前記複数の第２トランジスタ、ならびに、前記第２ラインの画素の前記第１トランジスタおよび前記複数の第２トランジスタをそれぞれ流れる電流の方向が同じである、
    ことを特徴とする固体撮像装置。
13. 前記光電変換素子は、電荷蓄積部を含み、前記増幅トランジスタの前記ゲートは、前記電荷蓄積部に接続され、前記電荷蓄積部および前記ゲートが電荷電圧変換部としての共通のノードを構成している、
    ことを特徴とする請求項１２に記載の固体撮像装置。
14. 固体撮像装置の製造方法であって、
    前記固体撮像装置は、
    第１方向に沿った複数のラインおよび前記第１方向に交差する第２方向に沿った複数のラインが構成されるように複数の画素が配列された画素アレイを有する固体撮像装置であって、
    各画素は、光電変換素子と、前記光電変換素子で発生した電荷に応じた信号を信号線に出力する読出回路とを含み、
    前記読出回路は、電流源とともに電流経路を構成するように配置された複数のトランジスタを含み、前記複数のトランジスタのうちの１つのトランジスタは、前記光電変換素子からの信号をゲートで受ける増幅トランジスタであり、
    前記第１方向に沿った複数のラインは、互いに隣り合う第１ライン、および、第２ラインを含み、
    前記第１ラインの画素の前記光電変換素子と前記第２ラインの画素の前記光電変換素子との間に前記第１ラインの画素の前記読出回路および前記第２ラインの画素の前記読出回路が配置され、
    前記第１ラインの画素の前記読出回路の前記複数のトランジスタおよび前記第２ラインの画素の前記読出回路の前記複数のトランジスタをそれぞれ流れる電流の方向が同じであり、
    前記製造方法は、
    前記第１ラインの画素および前記第２ラインの画素の前記複数のトランジスタに含まれる領域を形成するときに、半導体基板の表面の法線に対して傾斜した角度でイオンを注入する工程を含む、
    ことを特徴とする固体撮像装置の製造方法。