JP5877074B2

JP5877074B2 - コンパレータ、それを用いたオシレータ、ｄｃ／ｄｃコンバータの制御回路、ｄｃ／ｄｃコンバータ、電子機器

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Publication number: JP5877074B2
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Description

本発明は、コンパレータに関する。

２つの電圧を比較し、大小関係を判定するために、電圧コンパレータ（以下、単にコンパレータという）が用いられる。図１は、コンパレータを用いたオシレータの構成を示す回路図である。オシレータ１０は、キャパシタＣ１、放電スイッチＳＷ１、コンパレータ１００ｒ、ロジック回路１２、カレントミラー回路ＣＭ１、定電流源ＣＳ１を備える。

キャパシタＣ１の一端は接地される。定電流源ＣＳ１は所定の基準電流Ｉ_ＲＥＦを生成する。カレントミラー回路ＣＭ１は、基準電流Ｉ_ＲＥＦを所定係数倍した充電電流Ｉ_ＣＨＧを生成し、キャパシタＣ１に供給する。放電スイッチＳＷ１はキャパシタＣ１と並列に設けられる。

コンパレータ１００ｒは、キャパシタＣ１に生ずるランプ電圧Ｖ_ＲＡＭＰと所定のピーク電圧Ｖ_ＰＥＡＫを比較し、Ｖ_ＲＡＭＰ＞Ｖ_ＰＥＡＫのときアサート（ローレベル）される比較出力ＣＭＰ＿ＯＵＴを生成する。ロジック回路１２は、比較出力ＣＭＰ＿ＯＵＴがアサートされると、それから所定の放電期間Ｔ_ＤＩＳの間、アサート（ハイレベル）される放電信号Ｃ_ＤＩＳを生成し、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である放電スイッチＳＷ１の制御端子（ゲート）に出力する。

図２は、図１のオシレータ１０の動作を示す波形図である。時刻ｔ０より前に、放電信号ＣＤＩＳがアサートされており、放電スイッチＳＷ１がオンしている。この間、ランプ電圧Ｖ_ＲＡＭＰは０Ｖとなる。時刻ｔ０に放電信号ＣＤＩＳがネゲートされると、放電スイッチＳＷ１がオフし、ランプ電圧Ｖ_ＲＡＭＰが、式（１）にしたがい、時間とともに一定の傾きで増大する。
Ｖ_ＲＡＭＰ＝ｔ×Ｉ_ＣＨＧ／Ｃ１ …（１）

時刻ｔ１に、ランプ電圧Ｖ_ＲＡＭＰがピーク電圧Ｖ_ＰＥＡＫに達すると、それから放電期間Ｔ_ＤＩＳの間、放電信号ＣＤＩＳがアサートされ、時刻ｔ２に再びネゲートされる。オシレータ１０は、時刻ｔ０〜ｔ２の動作を繰り返す。

コンパレータ１００ｒが無限の応答速度を有する場合、つまり遅延がゼロである場合、オシレータ１０の周期Ｔ_ＯＳＣは、式（２）、（３）で示すように、スロープ期間Ｔ_{ＳＬＯＰＥ}と放電期間Ｔ_ＤＩＳの和で与えられる。
Ｔ_ＯＳＣ＝Ｔ_{ＳＬＯＰＥ}＋Ｔ_ＤＩＳ …（２）
Ｔ_{ＳＬＯＰＥ}＝Ｃ１×Ｖ_ＰＥＡＫ／Ｉ_ＣＨＧ …（３）

しかしながら、現実のコンパレータ１００ｒの応答速度は有限であり、Ｖ_ＲＡＭＰがＶ_ＰＥＡＫに達してから、比較出力ＣＭＰ＿ＯＵＴがアサートされるまでには遅延τが生ずる。図２には、遅延τが存在するときの波形が破線で示される。この遅延τは、オシレータ１０の周期に影響を及ぼすため、極力短いことが望ましい。

一般的に、コンパレータ１００ｒの応答速度を速めるためには、その動作電流（バイアス電流）を増大させる必要がある。具体的には、コンパレータ１００ｒの初段に設けられる差動増幅器のテイル電流、あるいは出力段のバイアス電流を大きくすることで、遅延時間τを小さくすることができる。しかしながら、近年の電子機器に対する省エネ化の要求から、コンパレータ１００ｒの動作電流を定常的に増大させることは好ましくない。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、動作電流の増大を抑制しつつ、高速な電圧比較が可能なコンパレータの提供にある。

本発明のある態様は、第１入力電圧と第２入力電圧を比較し、比較結果に応じた比較出力を生成するコンパレータに関する。コンパレータは、第１、第２入力電圧をそれぞれ受ける第１、第２入力端子と、それぞれの制御端子が、第１、第２入力端子と接続される第１、第２入力トランジスタを含む差動対と、差動対にテイル電流を供給するテイル電流源と、第１、第２入力トランジスタと接続される負荷回路と、を備える。テイル電流源は、第１入力電圧に応じて、第１入力電圧が第２入力電圧に近づくにしたがい、テイル電流を増大させる。

この態様によると、第１入力電圧と第２入力電圧が近接するにしたがい、テイル電流が大きくなり、応答速度が高められる。反対に２つの入力電圧の差が大きいときには、テイル電流が小さくなり、消費電力が低減される。したがってこの態様によれば、定常的な動作電流の増大を抑制しつつ、高速な電圧比較が可能となる。

テイル電流は、第１、第２入力トランジスタの共通接続点である第１ノードと固定電圧端子の間に設けられた第１抵抗と、第１抵抗と並列に設けられ、第１入力電圧に応じて、第１入力電圧が第２入力電圧に近づくにしたがい大きな電流を生成する第１可変電流源と、を含んでもよい。
この態様によれば、第１入力電圧に応じてテイル電流を制御できる。

第１可変電流源は、第１ノードと固定電圧端子の間に順に直列に設けられた第１電流制御トランジスタと第２抵抗と、を含み、第１電流制御トランジスタの制御端子には、第１入力電圧に応じた電圧が印加されてもよい。
この態様によれば、テイル電流を、第１入力電圧に対して線形に変化させることができる。

第１入力電圧は時間とともに変化する電圧であり、第２入力電圧は一定の電圧であってもよい。

ある態様のコンパレータは、第１、第２入力トランジスタの一方と、負荷回路の接続点である第２ノードに生ずる信号に応じて、比較出力を生成する出力段をさらに備えてもよい。

出力段は、その制御端子に、第２ノードに生ずる信号が入力される出力トランジスタと、出力トランジスタと直列に設けられ、出力トランジスタにバイアス電流を供給するバイアス電流源と、を含み、出力トランジスタとバイアス電流源の接続点である第３ノードに生ずる信号を、比較出力としてもよい。

バイアス電流源は、第３ノードと固定電圧端子の間に設けられた第３抵抗と、第３抵抗と並列に設けられ、第１入力電圧に応じて、第１入力電圧が第２入力電圧に近づくにしたがい大きな電流を生成する第２可変電流源と、を含んでもよい。
この態様によれば、第１入力電圧に応じてテイル電流を制御できる。

第２可変電流源は、第３ノードと固定電圧端子の間に順に直列に設けられた第２電流制御トランジスタと第４抵抗と、を含み、第２電流制御トランジスタの制御端子には、第１入力電圧に応じた電圧が印加されてもよい。
この態様によれば、バイアス電流を、第１入力電圧に対して線形に変化させることができる。

負荷回路はカレントミラー回路であってもよい。負荷回路は、第１入力トランジスタと直列に設けられた第１負荷抵抗と、第２入力トランジスタと直列に設けられた第２負荷抵抗と、を含んでもよい。

本発明の別の態様もまた、コンパレータである。このコンパレータは、第１、第２入力電圧をそれぞれ受ける第１、第２入力端子と、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのゲートが第１入力端子と接続された第１入力トランジスタと、ＮチャンネルＭＯＳＦＥＴであり、そのゲートが第２入力端子と接続され、そのソースが第１入力トランジスタのソースと接続された第２入力トランジスタと、ＰチャンネルＭＯＳＦＥＴであり、そのソースが電源端子と接続され、そのドレインおよびそのゲートが第１入力トランジスタのドレインと接続された第１負荷トランジスタと、ＰチャンネルＭＯＳＦＥＴであり、そのソースが電源端子と接続され、そのドレインが第２入力トランジスタのドレインと接続され、そのゲートが第１負荷トランジスタのゲートと接続された第２負荷トランジスタと、第１、第２入力トランジスタのソースと、接地端子の間に設けられた第１抵抗と、ＮチャンネルＭＯＳＦＥＴであり、そのドレインが第１、第２入力トランジスタのソースと接続され、そのゲートが第１入力端子と接続された第１電流制御トランジスタと、第１電流制御トランジスタのソースと接地端子の間に設けられた第２抵抗と、を備える。第２入力トランジスタのドレインに生ずる信号に応じた比較出力を生成する。

この態様によれば、動作電流の増大を抑制しつつ、高速な電圧比較が可能となる。

コンパレータは、ＰチャンネルＭＯＳＦＥＴであり、そのソースが電源端子と接続され、そのゲートが第２入力トランジスタのドレインと接続された出力トランジスタと、出力トランジスタのドレインと接地端子の間に設けられた第３抵抗と、ＮチャンネルＭＯＳＦＥＴであり、そのドレインが出力トランジスタのドレインと接続され、そのゲートが第１入力端子と接続された第２電流制御トランジスタと、第２電流制御トランジスタのソースと接地端子の間に設けられた第４抵抗と、をさらに備えてもよい。

本発明のさらに別の態様もまた、コンパレータである。このコンパレータは、第１、第２入力電圧をそれぞれ受ける第１、第２入力端子と、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのゲートが第１入力端子と接続された第１入力トランジスタと、ＰチャンネルＭＯＳＦＥＴであり、そのゲートが第２入力端子と接続され、そのソースが第１入力トランジスタのソースと接続された第２入力トランジスタと、ＮチャンネルＭＯＳＦＥＴであり、そのソースが接地端子と接続され、そのドレインおよびそのゲートが第１入力トランジスタのドレインと接続された第１負荷トランジスタと、ＮチャンネルＭＯＳＦＥＴであり、そのソースが接地端子と接続され、そのドレインが第２入力トランジスタのドレインと接続され、そのゲートが第１負荷トランジスタのゲートと接続された第２負荷トランジスタと、第１、第２入力トランジスタのソースと、電源端子の間に設けられた第１抵抗と、ＰチャンネルＭＯＳＦＥＴであり、そのドレインが第１、第２入力トランジスタのソースと接続され、そのゲートが第１入力端子と接続された第１電流制御トランジスタと、第１電流制御トランジスタのソースと電源端子の間に設けられた第２抵抗と、を備える。第２入力トランジスタのドレインに生ずる信号に応じた比較出力を生成する。

コンパレータは、ＮチャンネルＭＯＳＦＥＴであり、そのソースが接地端子と接続され、そのゲートが第２入力トランジスタのドレインと接続された出力トランジスタと、出力トランジスタのドレインと電源端子の間に設けられた第３抵抗と、ＰチャンネルＭＯＳＦＥＴであり、そのドレインが出力トランジスタのドレインと接続され、そのゲートが第１入力端子と接続された第２電流制御トランジスタと、第２電流制御トランジスタのソースと接地端子の間に設けられた第４抵抗と、をさらに備えてもよい。

本発明の別の態様は、オシレータに関する。オシレータは、第１端子の電位が固定されたキャパシタと、キャパシタと並列に設けられた放電スイッチと、キャパシタの第２端子に、所定の電流を供給する電流源と、その第１入力端子にキャパシタに生ずる電圧を受け、その第２端子に所定のピーク電圧を受け、キャパシタに生ずる電圧とピーク電圧の比較結果に応じた比較出力を生成する、コンパレータと、比較出力が、キャパシタに生ずる電圧がピーク電圧に達したことを示すと、それから所定の放電期間、放電スイッチをオンするロジック回路と、を備えてもよい。
この態様によれば、コンパレータの応答速度を速めることができるため、周期の安定性を高めることができる。

本発明の別の態様は、ＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、上述のオシレータと、オシレータにより生成される周期信号と同期して、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧が所定の目標レベルに近づくようにデューティ比が調節されるパルス信号を生成するパルス変調器と、パルス信号にもとづいてＤＣ／ＤＣコンバータのスイッチングトランジスタをスイッチングするドライバと、を備える。

パルス変調器は、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧と、所定の基準電圧との誤差を比較し、誤差電圧を生成する誤差増幅器と、ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた検出電圧を、誤差電圧と比較し、検出電圧が誤差電圧に達するとアサートされるオフ信号を生成する電流検出コンパレータと、上述のオシレータにおいて放電スイッチがオフされるタイミングにおいてアサートされるオン信号を生成するオン信号生成部と、オン信号がアサートされるたびに、スイッチングトランジスタのオンに対応するオンレベルに遷移し、オフ信号がアサートされるたびに、スイッチングトランジスタのオフに対応するオフレベルに遷移するパルス信号を生成するフリップフロップと、を含む。

制御回路は、ひとつの半導体基板上に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、ＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、上述の制御回路を備えてもよい。この態様によれば、スイッチングトランジスタのスイッチング周期を安定化できる。

本発明の別の態様は、電子機器に関する。電子機器は、上述のＤＣ／ＤＣコンバータを備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、動作電流の増大を抑制しつつ、高速な電圧比較が可能なコンパレータを提供できる。

コンパレータを用いたオシレータの構成を示す回路図である。図１のオシレータの動作を示す波形図である。実施の形態に係るコンパレータの構成を示す回路図である。図３のコンパレータの具体的な回路図である。実施の形態に係るコンパレータを用いた図１のオシレータの動作波形図である。オシレータを備えるＤＣ／ＤＣコンバータの構成を示す回路図である。図６の電子機器の一例を示す図である。変形例に係るコンパレータの構成を示す回路図である。図８のコンパレータの具体的な回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

図３は、実施の形態に係るコンパレータ１００の構成を示す回路図である。コンパレータ１００は、第１入力電圧Ｖｉ１と第２入力電圧Ｖｉ２を比較し、比較結果に応じた比較出力ＣＭＰ＿ＯＵＴを生成する。

コンパレータ１００は、第１入力端子Ｐ１、第２入力端子Ｐ２、出力端子Ｐ３、差動対１０２、テイル電流源１０４、負荷回路１０６、出力段１１０を備える。第１入力端子Ｐ１、第２入力端子Ｐ２には、それぞれ第１入力電圧Ｖｉ１、第２入力電圧Ｖｉ２が入力される。

差動対１０２は、その制御端子（ゲート）が第１入力端子Ｐ１と接続される第１入力トランジスタＭｉ１と、その制御端子が第２入力端子Ｐ２と接続される第２入力トランジスタＭｉ２と、を備える。第１入力トランジスタＭｉ１と第２入力トランジスタＭｉ２の接続点を第１ノードＮ１という。テイル電流源１０４は第１ノードＮ１と接続され、差動対１０２にテイル電流Ｉｔを供給する。負荷回路１０６は、差動対１０２の第１入力トランジスタＭｉ１、第２入力トランジスタＭｉ２のドレインと接続される。

図３において負荷回路１０６は、いわゆるカレントミラー回路であり、第１入力トランジスタＭｉ１と直列に設けられた第１負荷トランジスタＭＬ１と、第２入力トランジスタＭｉ２と直列に設けられた第２負荷トランジスタＭＬ２を含む。第１負荷トランジスタＭＬ１および第２負荷トランジスタＭＬ２は、カレントミラー回路を形成するように、それぞれの制御端子（ゲート）が共通に接続される。

負荷回路１０６に代えて抵抗負荷を設けてもよい。この場合、第１負荷トランジスタＭＬ１が第１負荷抵抗に置換され、第２負荷トランジスタＭＬ２が第２負荷抵抗に置換される。

テイル電流源１０４は、第１入力電圧Ｖｉ１に応じて、第１入力電圧Ｖｉ１が第２入力電圧Ｖｉ２に近づくにしたがい、テイル電流Ｉｔを増大させる。たとえばコンパレータ１００が、主としてＶｉ１＜Ｖｉ２が成り立つ状況で利用される場合、テイル電流源１０４は、第１入力電圧Ｖｉ１が高いほどテイル電流Ｉｔが増大するよう設計される。コンパレータ１００が、主としてＶｉ１＞Ｖｉ２が成り立つ状況で利用される場合、テイル電流源１０４は、第１入力電圧Ｖｉ１が低いほど、テイル電流Ｉｔが増大するように設計される。

出力段１１０は、第２入力トランジスタＭｉ２と負荷回路１０６の接続点である第２ノードＮ２に生ずる信号Ｓ１に応じて、比較出力ＣＭＰ＿ＯＵＴを生成する。たとえば出力段１１０は、出力トランジスタＭｏ１とバイアス電流源１１２を含む。

出力トランジスタＭｏ１およびバイアス電流源１１２は、ソース接地増幅器を形成する。出力トランジスタＭｏ１はＰチャンネルＭＯＳＦＥＴであり、その制御端子（ゲート）には、第２ノードＮ２に生ずる信号Ｓ１が入力される。バイアス電流源１１２は出力トランジスタＭｏ１と直列に設けられ、出力トランジスタＭｏ１にバイアス電流Ｉｂを供給する。出力トランジスタＭｏ１とバイアス電流源１１２の接続点である第３ノードＮ３に生ずる信号が比較出力ＣＭＰ＿ＯＵＴである。

出力段１１０のバイアス電流Ｉｂは、第１入力電圧Ｖｉ１に応じて、第１入力電圧Ｖｉ１が第２入力電圧Ｖｉ２に近づくにしたがい、増大させることが望ましい。たとえばコンパレータ１００が、主としてＶｉ１＜Ｖｉ２が成り立つ状況で利用される場合、出力段１１０は、第１入力電圧Ｖｉ１が高いほどバイアス電流Ｉｂが増大するよう構成される。
コンパレータ１００が、主としてＶｉ１＞Ｖｉ２が成り立つ別の状況で動作する場合、出力段１１０は、第１入力電圧Ｖｉ１が低いほどバイアス電流Ｉｂが増大するように構成される。

図４は、図３のコンパレータ１００の具体的な回路図である。以下では、コンパレータ１００は、主としてＶｉ１＜Ｖｉ２が成り立つ状況で利用されるものとする。たとえば、図１に示したオシレータ１０ではこの関係が成り立つ。

テイル電流源１０４は、第１抵抗Ｒ１および第１可変電流源１０８を備える。第１抵抗Ｒ１は、第１ノードＮ１と固定電圧端子（接地端子）の間に設けられる。第１可変電流源１０８は第１抵抗Ｒ１と並列に設けられる。第１可変電流源１０８は、第１入力電圧Ｖｉ１に応じて、第１入力電圧Ｖｉ１が第２入力電圧Ｖｉ２に近づくにしたがい大きな電流Ｉｖ１を生成する。テイル電流Ｉｔは、第１抵抗Ｒ１に流れる電流Ｉ_Ｒ１と、第１可変電流源１０８が生成する電流Ｉｖ１の和となる。

第１可変電流源１０８は、第１電流制御トランジスタＭ１１および第２抵抗Ｒ２を含む。第１電流制御トランジスタＭ１１および第２抵抗Ｒ２は、第１ノードＮ１と固定電圧端子（接地端子）の間に順に直列に設けられる。第１電流制御トランジスタＭ１１はＮチャンネルＭＯＳＦＥＴであり、その制御端子（ゲート）には、第１入力電圧Ｖｉ１に応じた電圧が印加される。

そのゲートソース間しきい値電圧をＶ_ＴＨとするとき、第１電流制御トランジスタＭ１１のソース電圧は、Ｖｉ１−Ｖ_ＴＨで与えられる。その結果、第１可変電流Ｉｖ１は、
Ｉｖ１＝（Ｖｉ１−Ｖ_ＴＨ）／Ｒ２
となり、第１入力電圧Ｖｉ１に応じて線形に変化させることができる。

バイアス電流源１１２は、第３抵抗Ｒ３と、第２可変電流源１１４を含み、テイル電流源１０４と同様に構成される。バイアス電流Ｉｂは、第３抵抗Ｒ３に流れる電流Ｉ_Ｒ３と、第２可変電流源１１４が生成する電流Ｉｖ２の和となる。
第２可変電流源１１４は、第２電流制御トランジスタＭ１２と第４抵抗Ｒ４を含み、可変電流源１０８と同様に構成される。第２可変電流源１１４によれば、電流Ｉｖ２を、入力電圧Ｖｉ１に応じて線形に変化させることができる。
Ｉｖ２＝（Ｖｉ１−Ｖ_ＴＨ）／Ｒ４

第２抵抗Ｒ２と第４抵抗Ｒ４は、ポリ抵抗で形成することが望ましい。これにより、電流Ｉｖ１、Ｉｖ２の温度依存性をキャンセルすることができる。
テイル電流源１０４とバイアス電流源１１２とで、互いに対応する素子同士、具体的には、第１抵抗Ｒ１と第３抵抗Ｒ３同士、第２抵抗Ｒ２と第４抵抗Ｒ４同士、第１電流制御トランジスタＭ１１と第２電流制御トランジスタＭ１２同士を近接配置することが望ましい（ペアリング）。これにより、テイル電流Ｉｔとバイアス電流Ｉｂの相対誤差を低減できる。

コンパレータ１００には、コンパレータ１００の動作期間にハイレベル、シャットダウン期間にローレベルとなるスタート信号ＳＴＡＲＴが入力される。コンパレータ１００は、シャットダウン用スイッチＳＷ１１〜ＳＷ１４を備える。スイッチＳＷ１１、ＳＷ１２、ＳＷ１３は、スタート信号ＳＴＡＲＴがローレベルの期間、オンとなり、スイッチＳＷ１４は、スタート信号ＳＴＡＲＴがハイレベルの期間、オンとなる。

以上がコンパレータ１００の構成である。
このコンパレータ１００では、第１入力電圧Ｖｉ１と第２入力電圧Ｖｉ２が近接するにしたがい、テイル電流Ｉｔが大きくなり、応答速度が高められる。反対に２つの入力電圧Ｖｉ１とＶｉ２の差が大きいときには、テイル電流Ｉｔが小さくなり、消費電力を低減できる。

加えて、このコンパレータ１００では、第１入力電圧Ｖｉ１と第２入力電圧Ｖｉ２が近接するにしたがい、出力段１１０のバイアス電流Ｉｂが大きくなり、応答速度が高められる。反対に２つの入力電圧Ｖｉ１とＶｉ２の差が大きいときには、バイアス電流Ｉｂが小さくなり、消費電力を低減できる。

このように、実施の形態に係るコンパレータ１００によれば、定常的な動作電流の増大を抑制しつつ、高速な電圧比較が可能となる。

続いてコンパレータ１００の好適な用途を説明する。コンパレータ１００は、図１のオシレータ１０に好適に利用できる。この場合、第１入力端子Ｐ１は反転入力端子（−）と対応し、第２入力端子Ｐ２は非反転入力端子（＋）と対応する。また第１入力電圧Ｖｉ１は、スロープ部分を有するキャパシタＣ１の電圧Ｖ_ＲＡＭＰであり、第２入力電圧Ｖｉ２は、一定レベルを有するピーク電圧Ｖ_ＰＥＡＫとなる。この用途では、主としてＶｉ１＜Ｖｉ２の領域で動作する。比較信号ＣＭＰ＿ＯＵＴは、Ｖｉ１＜Ｖｉ２のときハイレベル（ネゲート）であり、Ｖｉ１＞Ｖｉ２のときローレベル（アサート）となる。

図５は、実施の形態に係るコンパレータ１００を用いた図１のオシレータ１０の動作波形図である。Ｉｄｄはコンパレータ１００の動作電流を示す。動作電流Ｉｄｄは、主としてテイル電流Ｉｔとバイアス電流Ｉｂの和である。

上述のように、テイル電流Ｉｔおよびバイアス電流Ｉｂは、第１入力電圧Ｖｉ１が低く、すなわち第１入力電圧Ｖｉ１と第２入力電圧Ｖｉ２の差が大きいときには、小さくなる。そして第１入力電圧Ｖｉ１が増大し、２つの入力電圧の差が小さくなるにしたがい、これらの電流Ｉｔ、Ｉｂが増大し、コンパレータ１００の応答速度が速められる。

第１入力電圧Ｖｉ１と第２入力電圧Ｖｉ２がクロスするタイミングにおいて、動作電流Ｉｄｄは４００μＡまで増加している。したがって、従来のコンパレータ１００ｒによって、同じ応答速度を得ようとすれば、定常的に４００μＡの動作電流を流す必要がある。これに対して、実施の形態に係るコンパレータ１００では、動作電流Ｉｄｄの平均値は１３０μＡ程度と低くなっており、動作電流の増大を抑制できる。

続いてオシレータ１０の用途を説明する。図６は、オシレータ１０を備えるＤＣ／ＤＣコンバータの構成を示す回路図である。ＤＣ／ＤＣコンバータ２は、電子機器１に搭載される。電子機器１は、ＤＣ／ＤＣコンバータ２に加えて、発光素子であるＬＥＤ（発光ダイオード）ストリング４と、電流ドライバ６を備える。

ＬＥＤストリング４は直列に接続された複数のＬＥＤを含む。ＬＥＤストリング４のアノードはＤＣ／ＤＣコンバータ２の出力端子Ｐ３２と接続される。ＤＣ／ＤＣコンバータ２は、入力端子Ｐ３１の入力電圧Ｖ_ＩＮを昇圧し、出力端子Ｐ３２に接続されるＬＥＤストリング４に出力電圧Ｖ_ＯＵＴを供給する。電流ドライバ６は、ＬＥＤストリング４のカソードに接続され、ＬＥＤストリング４に駆動電流Ｉ_ＬＥＤを供給する。

ＤＣ／ＤＣコンバータ２は、制御回路２００および出力回路２２０を含む。出力回路２２０は、インダクタＬ１、整流ダイオードＤ１、出力キャパシタＣｏ１、スイッチングトランジスタＭ１、カレントセンス抵抗Ｒｓを含む。出力回路２２０のトポロジーは一般的であるため説明を省略する。

制御回路２００は、実施の形態に係るオシレータ１０、パルス変調器２０２、ドライバ２０４を備え、ひとつの半導体基板上に集積化された機能ＩＣである。上述のように、オシレータ１０は所定の周波数で発振する。パルス変調器２０２は、オシレータ１０により生成される周期信号と同期して、ＤＣ／ＤＣコンバータ２の出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが所定の目標レベルＶ_ＲＥＦに近づくようにデューティ比が調節されるパルス信号Ｓ_ＰＷＭを生成する。図６では、フィードバック電圧Ｖ_ＦＢは、ＬＥＤストリング４のカソード電圧、言い換えれば電流ドライバ６の両端間の電圧である。

ドライバ２０４は、パルス信号Ｓ_ＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。

図６のパルス変調器２０２は、ピーク電流モードの変調器である。誤差増幅器２０６は、フィードバック電圧Ｖ_ＦＢと基準電圧Ｖ_ＲＥＦとの誤差を比較し、誤差電圧Ｖ_ＥＲＲを生成する。カレントセンス抵抗Ｒｓには、スイッチングトランジスタＭ１に流れる電流に比例した検出電圧Ｖｓが発生する。スロープ補償回路２０８は、検出電圧Ｖｓにスロープ信号Ｖ_{ＳＬＯＰＥ}を重畳する。カレントセンスコンパレータ２１０は、スロープ信号Ｖ_{ＳＬＯＰＥ}が重畳された検出電圧Ｖｓ’を、誤差電圧Ｖ_ＥＲＲと比較し、検出電圧Ｖｓ’が誤差電圧Ｖ_ＥＲＲに達するとアサート（ハイレベル）されるオフ信号Ｓ_ＯＦＦを生成する。

オシレータ１０は、その内部の放電スイッチＳＷ１がオフされるタイミング、つまり放電信号ＣＤＩＳのネガティブエッジにおいてアサート（ハイレベル）されるオン信号Ｓ_ＯＮを生成するオン信号生成部である。

フリップフロップ２１２は、オン信号Ｓ_ＯＮがアサートされるたびに、スイッチングトランジスタＭ１のオンに対応するオンレベルに遷移し、オフ信号Ｓ_ＯＦＦがアサートされるたびに、スイッチングトランジスタＭ１のオフに対応するオフレベルに遷移するパルス信号Ｓ_ＰＷＭを生成する。

以上がＤＣ／ＤＣコンバータ２および電子機器１の構成である。オシレータ１０の周期が安定しているため、スイッチングトランジスタのスイッチング周期を安定化できる。

図７（ａ）、（ｂ）は、図６の電子機器１の一例を示す図である。図７（ａ）の電子機器１は、テレビやディスプレイ装置であり、図７（ｂ）の電子機器１は、タブレットＰＣ、ＰＤＡ（Personal Digital Assistant）、携帯電話端末などである。電子機器１は、筐体７０２および液晶パネル７０４を備える。図６のＬＥＤストリング４は、液晶パネル７０４の背面にバックライトとして配置される。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、差動対１０２がＮチャンネルＭＯＳＦＥＴである場合を説明したが、それらをＰチャンネルＭＯＳＦＥＴであってもよい。図８は、変形例に係るコンパレータ１００ａの構成を示す回路図である。図９は、図８のコンパレータ１００ａの具体的な回路図である。図８、図９のコンパレータ１００ａは、図３、図４のコンパレータ１００のＮチャンネルとＰチャンネルを入れ替え、電源端子と接地端子を反転させたものである。なお図９においてシャットダウン用のスイッチは省略している。
この変形例によっても、図４のコンパレータ１００と同様の効果を得ることができる。

また、ＭＯＳＦＥＴを、バイポーラトランジスタに置換してもよい。

第１可変電流源１０８の構成は図４のそれには限定されない。たとえば第１電流制御トランジスタＭ１１と第２抵抗Ｒ２を入れ替えてもよい。あるいは別の公知の可変電流源を用いてもよい。

実施の形態では、テイル電流Ｉｔと、バイアス電流Ｉｂの双方を変化させる場合を説明したが、本発明はそれに限定されず、第１入力電圧Ｖｉ１に応じて、テイル電流Ｉｔのみを変化させてもよいし、バイアス電流Ｉｂのみを変化させてもよい。

実施の形態では、コンパレータ１００の用途としてオシレータ１０を例示したが、本発明はそれには限定されない。たとえばコンパレータ１００は、図６のカレントセンスコンパレータ２１０として用いることもできる。

ＤＣ／ＤＣコンバータ２の構成や負荷の種類は図６のそれには限定されない。ＤＣ／ＤＣコンバータ２は降圧型、あるいは昇降圧型であってもよい。またフィードバック電圧Ｖ_ＦＢは出力電圧Ｖ_ＯＵＴを分圧した電圧であってもよい。またパルス変調器２０２は、電圧モードや平均電流モードであってもよい。ＤＣ／ＤＣコンバータ２の負荷は、マイクロプロセッサや、液晶ドライバ、別の電源回路、その他アナログ回路、デジタル回路であってもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…電子機器、２…ＤＣ／ＤＣコンバータ、２００…制御回路、２０２…パルス変調器、２０４…ドライバ、２０６…誤差増幅器、２０８…スロープ補償回路、２１０…カレントセンスコンパレータ、２１２…フリップフロップ、２２０…出力回路、Ｌ１…インダクタ、Ｄ１…整流ダイオード、Ｃｏ１…出力キャパシタ、Ｍ１…スイッチングトランジスタ、Ｒｓ…カレントセンス抵抗、４…ＬＥＤストリング、６…電流ドライバ、１０…オシレータ、１００…コンパレータ、１０２…差動対、Ｍｉ１…第１入力トランジスタ、Ｍｉ２…第２入力トランジスタ、１０４…テイル電流源、Ｒ１…第１抵抗、１０８…可変電流源、Ｒ２…第２抵抗、Ｍ１１…第１電流制御トランジスタ、１０６…負荷回路、ＭＬ１…第１負荷トランジスタ、ＭＬ２…第２負荷トランジスタ、１１０…出力段、Ｍｏ１…出力トランジスタ、１１２…バイアス電流源、Ｒ３…第３抵抗、１１４…第２可変電流源、Ｍ１２…第２電流制御トランジスタ、Ｒ４…第４抵抗、Ｍ１３…シャットダウン用トランジスタ、Ｃ１…キャパシタ、ＳＷ１…放電スイッチ、ＣＳ１…定電流源、ＣＭ１…カレントミラー回路、１２…ロジック回路、Ｐ１…第１入力端子、Ｐ２…第２入力端子、Ｐ３…出力端子、Ｖｉ１…第１入力電圧、Ｖｉ２…第２入力電圧、７０２…筐体、７０４…液晶パネル。

Claims

第１入力電圧と第２入力電圧を比較し、比較結果に応じた比較出力を生成するコンパレータであって、
前記第１、第２入力電圧をそれぞれ受ける第１、第２入力端子と、
それぞれの制御端子が、前記第１、第２入力端子と接続される第１、第２入力トランジスタを含む差動対と、
前記差動対にテイル電流を供給するテイル電流源と、
前記第１、第２入力トランジスタと接続される負荷回路と、
を備え、
前記テイル電流源は、
前記第１、第２入力トランジスタの共通接続点である第１ノードと固定電圧端子の間に設けられた第１抵抗と、
前記第１抵抗と並列に設けられ、前記第１入力電圧に応じて、前記第１入力電圧が前記第２入力電圧に近づくにしたがい大きな電流を生成する第１可変電流源と、
を含み、
前記テイル電流源は、前記第１入力電圧に応じて、前記第１入力電圧が前記第２入力電圧に近づくにしたがい、前記テイル電流を増大させることを特徴とするコンパレータ。
前記第１可変電流源は、
前記第１ノードと前記固定電圧端子の間に順に直列に設けられた第１電流制御トランジスタと第２抵抗と、
を含み、前記第１電流制御トランジスタの制御端子には、前記第１入力電圧に応じた電圧が印加されることを特徴とする請求項１に記載のコンパレータ。
前記第１入力電圧は時間とともに変化する電圧であり、前記第２入力電圧は一定の電圧であることを特徴とする請求項１または２に記載のコンパレータ。
前記第１、第２入力トランジスタの一方と、前記負荷回路の接続点である第２ノードに生ずる信号に応じて、前記比較出力を生成する出力段をさらに備えることを特徴とする請求項１から３のいずれかに記載のコンパレータ。
前記出力段は、
その制御端子に、前記第２ノードに生ずる信号が入力される出力トランジスタと、
前記出力トランジスタと直列に設けられ、前記出力トランジスタにバイアス電流を供給するバイアス電流源と、を含み、
前記出力トランジスタと前記バイアス電流源の接続点である第３ノードに生ずる信号を比較出力とすることを特徴とする請求項４に記載のコンパレータ。
前記バイアス電流源は、
第３ノードと固定電圧端子の間に設けられた第３抵抗と、
前記第３抵抗と並列に設けられ、前記第１入力電圧に応じて、前記第１入力電圧が前記第２入力電圧に近づくにしたがい大きな電流を生成する第２可変電流源と、
を含むことを特徴とする請求項５に記載のコンパレータ。
第１入力電圧と第２入力電圧を比較し、比較結果に応じた比較出力を生成するコンパレータであって、
前記第１、第２入力電圧をそれぞれ受ける第１、第２入力端子と、
それぞれの制御端子が、前記第１、第２入力端子と接続される第１、第２入力トランジスタを含む差動対と、
前記差動対にテイル電流を供給するテイル電流源と、
前記第１、第２入力トランジスタと接続される負荷回路と、
前記第１、第２入力トランジスタの一方と、前記負荷回路の接続点である第２ノードに生ずる信号に応じて、前記比較出力を生成する出力段と、
を備え、
前記テイル電流源は、前記第１入力電圧に応じて、前記第１入力電圧が前記第２入力電圧に近づくにしたがい、前記テイル電流を増大させ、
前記出力段は、
その制御端子に、前記第２ノードに生ずる信号が入力される出力トランジスタと、
前記出力トランジスタと直列に設けられ、前記出力トランジスタにバイアス電流を供給するバイアス電流源と、を含み、
前記出力トランジスタと前記バイアス電流源の接続点である第３ノードに生ずる信号を比較出力とし、
前記バイアス電流源は、
第３ノードと固定電圧端子の間に設けられた第３抵抗と、
前記第３抵抗と並列に設けられ、前記第１入力電圧に応じて、前記第１入力電圧が前記第２入力電圧に近づくにしたがい大きな電流を生成する第２可変電流源と、
を含むことを特徴とするコンパレータ。
前記第２可変電流源は、
前記第３ノードと固定電圧端子の間に順に直列に設けられた第２電流制御トランジスタと第４抵抗と、を含み、前記第２電流制御トランジスタの制御端子には、前記第１入力電圧に応じた電圧が印加されることを特徴とする請求項６または７に記載のコンパレータ。
前記負荷回路はカレントミラー回路であることを特徴とする請求項１から８のいずれかに記載のコンパレータ。
前記負荷回路は、前記第１入力トランジスタと直列に設けられた第１負荷抵抗と、前記第２入力トランジスタと直列に設けられた第２負荷抵抗と、を含むことを特徴とする請求項１から８のいずれかに記載のコンパレータ。
第１入力電圧と第２入力電圧を比較し、比較結果に応じた比較出力を生成するコンパレータであって、
前記第１、第２入力電圧をそれぞれ受ける第１、第２入力端子と、
ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのゲートが前記第１入力端子と接続された第１入力トランジスタと、
ＮチャンネルＭＯＳＦＥＴであり、そのゲートが前記第２入力端子と接続され、そのソースが前記第１入力トランジスタのソースと接続された第２入力トランジスタと、
ＰチャンネルＭＯＳＦＥＴであり、そのソースが電源端子と接続され、そのドレインおよびそのゲートが前記第１入力トランジスタのドレインと接続された第１負荷トランジスタと、
ＰチャンネルＭＯＳＦＥＴであり、そのソースが電源端子と接続され、そのドレインが前記第２入力トランジスタのドレインと接続され、そのゲートが前記第１負荷トランジスタのゲートと接続された第２負荷トランジスタと、
前記第１、第２入力トランジスタのソースと、接地端子の間に設けられた第１抵抗と、
ＮチャンネルＭＯＳＦＥＴであり、そのドレインが前記第１、第２入力トランジスタのソースと接続され、そのゲートが前記第１入力端子と接続された第１電流制御トランジスタと、
前記第１電流制御トランジスタのソースと前記接地端子の間に設けられた第２抵抗と、
を備え、
前記第２入力トランジスタのドレインに生ずる信号に応じた比較出力を生成することを特徴とするコンパレータ。
ＰチャンネルＭＯＳＦＥＴであり、そのソースが前記電源端子と接続され、そのゲートが前記第２入力トランジスタのドレインと接続された出力トランジスタと、
前記出力トランジスタのドレインと接地端子の間に設けられた第３抵抗と、
ＮチャンネルＭＯＳＦＥＴであり、そのドレインが前記出力トランジスタのドレインと接続され、そのゲートが前記第１入力端子と接続された第２電流制御トランジスタと、
前記第２電流制御トランジスタのソースと前記接地端子の間に設けられた第４抵抗と、
をさらに備えることを特徴とする請求項１１に記載のコンパレータ。
第１入力電圧と第２入力電圧を比較し、比較結果に応じた比較出力を生成するコンパレータであって、
前記第１、第２入力電圧をそれぞれ受ける第１、第２入力端子と、
ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのゲートが前記第１入力端子と接続された第１入力トランジスタと、
ＰチャンネルＭＯＳＦＥＴであり、そのゲートが前記第２入力端子と接続され、そのソースが前記第１入力トランジスタのソースと接続された第２入力トランジスタと、
ＮチャンネルＭＯＳＦＥＴであり、そのソースが接地端子と接続され、そのドレインおよびそのゲートが前記第１入力トランジスタのドレインと接続された第１負荷トランジスタと、
ＮチャンネルＭＯＳＦＥＴであり、そのソースが接地端子と接続され、そのドレインが前記第２入力トランジスタのドレインと接続され、そのゲートが前記第１負荷トランジスタのゲートと接続された第２負荷トランジスタと、
前記第１、第２入力トランジスタのソースと、電源端子の間に設けられた第１抵抗と、
ＰチャンネルＭＯＳＦＥＴであり、そのドレインが前記第１、第２入力トランジスタのソースと接続され、そのゲートが前記第１入力端子と接続された第１電流制御トランジスタと、
前記第１電流制御トランジスタのソースと前記電源端子の間に設けられた第２抵抗と、
を備え、
前記第２入力トランジスタのドレインに生ずる信号に応じた比較出力を生成することを特徴とするコンパレータ。
ＮチャンネルＭＯＳＦＥＴであり、そのソースが前記接地端子と接続され、そのゲートが前記第２入力トランジスタのドレインと接続された出力トランジスタと、
ＰチャンネルＭＯＳＦＥＴであり、そのドレインが前記出力トランジスタのドレインと接続され、そのゲートが前記第１入力端子と接続された第２電流制御トランジスタと、
前記出力トランジスタのドレインと電源端子の間に設けられた第３抵抗と、
前記第２電流制御トランジスタのソースと前記電源端子の間に設けられた第４抵抗と、
をさらに備えることを特徴とする請求項１３に記載のコンパレータ。
第１端子の電位が固定されたキャパシタと、
前記キャパシタと並列に設けられた放電スイッチと、
前記キャパシタの第２端子に、所定の電流を供給する電流源と、
その第１入力端子に前記キャパシタに生ずる電圧を受け、その第２端子に所定のピーク電圧を受け、前記キャパシタに生ずる電圧と前記ピーク電圧の比較結果に応じた比較出力を生成する、請求項１から１４のいずれかに記載のコンパレータと、
前記比較出力が、前記キャパシタに生ずる電圧が前記ピーク電圧に達したことを示すと、それから所定の放電期間、前記放電スイッチをオンするロジック回路と、
を備えることを特徴とするオシレータ。
ＤＣ／ＤＣコンバータの制御回路であって、
請求項１５に記載のオシレータと、
前記オシレータにより生成される周期信号と同期して、前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧が所定の目標レベルに近づくようにデューティ比が調節されるパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて前記ＤＣ／ＤＣコンバータのスイッチングトランジスタをスイッチングするドライバと、
を備えることを特徴とする制御回路。
前記パルス変調器は、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧と、所定の基準電圧との誤差を比較し、誤差電圧を生成する誤差増幅器と、
前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた検出電圧を、前記誤差電圧と比較し、前記検出電圧が前記誤差電圧に達するとアサートされるオフ信号を生成する電流検出コンパレータと、
前記オシレータにおいて前記放電スイッチがオフされるタイミングにおいてアサートされるオン信号を生成するオン信号生成部と、
前記オン信号がアサートされるたびに、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、前記オフ信号がアサートされるたびに、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するパルス信号を生成するフリップフロップと、
を含むことを特徴とする請求項１６に記載の制御回路。
ひとつの半導体基板上に一体集積化されることを特徴とする請求項１６または１７に記載の制御回路。
請求項１６から１８のいずれかに記載の制御回路を備えることを特徴とするＤＣ／ＤＣコンバータ。
請求項１９に記載のＤＣ／ＤＣコンバータを備えることを特徴とする電子機器。
液晶ディスプレイと、
前記液晶ディスプレイのバックライトとして設けられ、直列に接続された複数のダイオードを含むダイオードストリングと、
前記ダイオードストリングのカソードに接続された電流ドライバと、
その出力端子が、前記ダイオードストリングのアノードに接続され、前記電流ドライバの両端間に生ずる電圧が前記フィードバック電圧である請求項１９に記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電子機器。