JP5760829B2 - スタティックｒａｍ - Google Patents

Description

本発明は、スタティックＲＡＭ(Static Random Access Memory)に関する。

スタティックＲＡＭ（ＳＲＡＭ）は、ＤＲＡＭ(Dynamic Random Access Memory)のようにリフレッシュ動作を必要とせず、その分高速動作が可能であり、高速のアクセスが可能なメモリとして広く使用されている。

一方、近年メモリの低消費電力化が強く要望されている。低消費電力のメモリを実現するには、動作電圧の低電圧化が必要である。ＤＲＡＭでは、動作電圧を低くするとメモリセルに設けられた容量の充電電圧が低くなるため、頻繁にリフレッシュ動作を行う必要が生じ、消費電力を低減するのが難しいという問題があった。そのため、ＳＲＡＭの動作電圧を低電圧化して低消費電力化することが行われている。

一般的なＳＲＡＭは、直交するように配置した複数のワード線および複数のビット線対と、複数のワード線および複数のビット線対の交差部に対応して配置された複数のスタティック型メモリセルと、各ビット線対に対応して設けられた複数のコラム回路と、ローデコーダと、コラムデコーダと、ワード線ドライバと、複数のコラムスイッチと、を有する。各コラム回路は、センスアンプ、プリチャージ回路、エコライザ、キーパー回路、およびビット線対分離スイッチなどを有する。

図１は、一般的なＳＲＡＭの１ビット線対に対応する部分、すなわち１列分の構成を示す図である。このような回路が、ビット線対の組数分設けられる。

図１に示すように、ＳＲＡＭは、横方向に平行に伸びる複数（ｎ＋１本）のワード線ＷＬ０〜ＷＬｎと、縦方向に平行に伸びるビット線対ＢＬおよびＢＬＸと、複数のワード線とビット線対の交差部に対応して配置された複数（ｎ＋１個）のスタティック型メモリセルＣ０…Ｃｎと、ビット線対ＢＬおよびＢＬＸに対応しても設けられた延長ビット線対ＲＤおよびＲＤＸと、ビット線対ＢＬおよびＢＬＸと延長ビット線対ＲＤおよびＲＤＸの接続回路を形成するトランジスタＴｒおよびＴｒＸと、ビット線対ＢＬおよびＢＬＸの間に接続されたプリチャージ回路ＰＣおよびキーパー回路ＫＰと、延長ビット線対ＲＤおよびＲＤＸの間に接続されたセンスアンプＳＡおよびエコライザＥＱと、を有する。

各メモリセルは、２個のインバータの入力と出力を相互接続したフリップフロップと、フリップフロップの２個の接続ノードとビット線対ＢＬおよびＢＬＸの間に設けられた２個のトランジスタと、を有する公知のスタティック型メモリセルである。２個のトランジスタは、ゲートが対応するワード線ＷＬに接続され、ワード線にロウ選択信号が印加されると導通（オン）し、メモリセルがビット線対ＢＬおよびＢＬＸに接続された状態になる。

ビット線対ＢＬおよびＢＬＸは、非常に長く、多数（Ｎ＋１個）のメモリセルＣ０…Ｃｎが接続される。プリチャージ回路ＰＣは、プリチャージ信号ＰＲＥが「低（Ｌ）」になると動作し、ビット線対ＢＬおよびＢＬＸを「高（Ｈ）」レベルにプリチャージし、ＰＲＥがＨの時には動作しない（オフ状態）。キーパー回路ＫＰは、ビット線対ＢＬおよびＢＬＸのＨ側のビット線をＨに維持する。トランジスタＴｒおよびＴｒＸは、コラム信号ＣＯＬがＬの時に導通し、コラム信号ＣＯＬがＨの時に遮断状態になる。センスアンプＳＡは、センスアンプ起動信号ＳＡＥがＨの時に動作状態となり、ビット線対ＢＬおよびＢＬＸの電圧の高い側をＨに、低い側をＬに増幅し、ＳＡＥがＬの時には動作しない（オフ状態）。エコライザＥＱは、プリチャージ回路ＰＣと同じ構成を有し、エコライズ信号ＥＱＤがＬの時にビット線対ＢＬおよびＢＬＸを短絡してＨ状態にし、エコライズ信号ＥＱＤがＨの時には動作しない（オフ状態）。

図２は、図１に示したＳＲＡＭの読み出し動作を示すタイムチャートである。ここで、ＷＬ０は、０行目のワード線ＷＬ０に印加されるロウ選択信号を、ＢＬ／ＢＬＸは、ビット線対ＢＬおよびＢＬＸの電圧を、ＲＤ／ＲＤＸは、延長ビット線対ＲＤおよびＲＤＸの電圧を、それぞれ示す。

上記のように、ビット線対ＢＬおよびＢＬＸに多数（ｎ＋１個）のメモリセルが接続されており、そのうちの一つのメモリセル（ここでは０行目）のワード線ＷＬにロウ選択信号（Ｈでアクティブ）が印加され、２個のトランジスタが導通する。これに応じて、メモリセルの記憶データに応じて、ビット線対ＢＬおよびＢＬＸの一方の電圧が低下する。この時、コラム信号ＣＯＬはＬであり、トランジスタＴｒおよびＴｒＸは導通状態であり、延長ビット線対ＲＤおよびＲＤＸもビット線対ＢＬおよびＢＬＸと同様に変化する。

一方、プリチャージ信号ＰＲＥおよびエコライズ信号ＥＱＤがＨであり、プリチャージ回路ＰＣおよびエコライザＥＱは、オフ状態になる。センスアンプ起動信号ＳＡＥは、Ｌであり、センスアンプＳＡは、オフ状態である。

ビット線対ＢＬおよびＢＬＸ、および延長ビット線対ＲＤおよびＲＤＸの一方の電圧が低下した時点で、センスアンプ起動信号ＳＡＥがＨに変化する。この時、ロウ選択信号、プリチャージ信号ＰＲＥおよびコラム信号ＣＯＬはＨに変化し、エコライズ信号ＥＱＤはＨを維持する。

これに応じて、ビット線対ＢＬおよびＢＬＸと延長ビット線対ＲＤおよびＲＤＸは切り離され、ビット線対ＢＬおよびＢＬＸの電圧は、プリチャージ回路ＰＣにより、Ｈに変化する。メモリセルＣ−０は、ロウ選択信号がＬに変化するので、ビット線対ＢＬおよびＢＬＸから切り離され、記憶しているデータに対応する状態を維持する。

センスアンプＳＡは、延長ビット線対ＲＤおよびＲＤＸの電圧が低い側をＬに、電圧が高い側をＨに変化または維持するように増幅する。延長ビット線対ＲＤおよびＲＤＸの変化した状態が、コラムスイッチを介して出力回路に伝えられる。延長ビット線対ＲＤおよびＲＤＸの状態の外部への出力が完了すると、センスアンプ起動信号ＳＡＥがＬに変化してセンスアンプＳＡはオフ状態になり、エコライズ信号ＥＱＤがＬに変化して、エコライザＥＱが延長ビット線対ＲＤおよびＲＤＸをＨに変化させる。

上記のようにして、ビット線対ＢＬおよびＢＬＸ、および延長ビット線対ＲＤおよびＲＤＸは、両方ともＨになり、次の読み出しが行える状態になる。

以上が一般的なＳＲＡＭの読み出し動作である。

メモリセルを形成するトランジスタの特性は、製造工程でばらつくことが避けられない。２個のインバータのＮチャネルトランジスタの特性のバラツキによって、ビット線対ＢＬおよびＢＬＸのＬに変化する側の振幅量が大きく異なる。言い換えれば、ビット線対ＢＬおよびＢＬＸの一方のＬに変化する速度が異なる。

図２のＢＬ／ＢＬＸにおいて、ａはＮチャネルトランジスタが良好な特性を有する場合の変化を、ｂはＮチャネルトランジスタが平均的な特性を有する場合の変化を、ｃはＮチャネルトランジスタが不十分な特性を有する場合の変化を、それぞれ示す。また、図２のＲＤ／ＲＤＸにおいて、ｄはＮチャネルトランジスタが良好な特性を有する場合の変化を、ｅはＮチャネルトランジスタが平均的な特性を有する場合の変化を、ｆはＮチャネルトランジスタが不十分な特性を有する場合の変化を、それぞれ示す。

センスアンプＳＡが、延長ビット線対ＲＤおよびＲＤＸの低下した側の電圧を正しくＬに増幅するには、延長ビット線対ＲＤおよびＲＤＸの電圧差が所定量以上であることが必要である。言い換えれば、延長ビット線対ＲＤおよびＲＤＸの他方の電圧はＨなので、一方の電圧が所定値以下であることが必要である。Ｎチャネルトランジスタの特性が良好な場合は特に問題はないが、Ｎチャネルトランジスタの特性が不十分な場合、延長ビット線対ＲＤおよびＲＤＸの一方の電圧が所定値以下になるまで、センスアンプ起動信号ＳＡＥをＨに変化させることができない。そのため、延長ビット線対ＲＤおよびＲＤＸの一方の電圧が所定値以下になるまでの時間が、読み出し速度を決定する。

上記のように、消費電力を低減するため、動作電圧を低下することが行われるが、読み出し速度低下の影響は、動作電圧が低下するほど顕著に現れる。このため、所定の動作速度を維持する上では、動作電圧を十分に低下させるのが難しい。

また、ＳＲＡＭでは、全てのメモリセルに記憶されたデータを正しく読み出す必要があり、もっとも動作の遅いメモリセルに合わせて読み出し速度を設定する必要がある。このような読み出し速度に設定した場合、平均的または良好な特性のトランジスタを有するメモリセルからデータを読み出す時には、メモリセルのトランジスタがビット線対ＢＬまたはＢＬＸの電圧を大きく変化させることになり、言い換えれば振幅量が大きくなり、消費電力が増加する。

特開２００３−１５１２８０号公報 特開平０１−２４１０９３号公報

消費電力を低減するため、ビット線対を階層構造にすることが知られているが、容量の大きなビット線対全体を大きな振幅で変化するように増幅を行うため、消費電力を十分に低減できなかった。

実施形態によれば、動作速度および信頼性を維持しながら、消費電力を低減したＳＲＡＭが実現される。

発明の第１の観点によれば、複数のワード線と、複数のローカルビット線対と、複数のローカルビット線対の複数のワード線との交差部に設けられた複数のメモリセルと、複数のローカルビット線対毎に設けられた容量共通化回路と、複数の容量共通化回路を接続する共通接続ラインと、複数のローカルビット線対に接続されるグローバルビット線対と、を有し、容量共通化回路は、対応するローカルビット線対と共通接続ラインの間に接続された２個のＮチャネルトランジスタを有するスタティックＲＡＭが提供される。

実施形態によれば、比較的短い容量の小さなローカルビット線対の一方の電圧を変化させた後、ローカルビット線対のうちの低電位側のローカルビット線が互いに接続し、さらにグローバルビット線対を接続して、チャージシェアにより、グローバルビット線対の電圧が変化するので、消費電力を低減できる。

図１は、一般的なＳＲＡＭの１ビット線対に対応する部分、すなわち１列分の構成を示す図である。 図２は、図１に示したＳＲＡＭの読み出し動作を示すタイムチャートである。 図３は、基礎となるＳＲＡＭの全体構成を示す図である。 図４は、基礎となるＳＲＡＭの１列目のサブブロック、グローバルビット線対、コラム回路、および延長グローバルビット線対の詳細を示す図である。 図５は、基礎となるＳＲＡＭの動作を示すタイムチャートである。 図６は、図５のタイムチャートの一部を拡大して示す図である。 図７は、安定性不良の改善効果を説明するためのタイムチャートを示す図である。 図８は、第１実施形態のＳＲＡＭのメモリセルマトリクスの構成を示す図である。 図９は、第１実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、ライトドライバと、グローバル接続回路と、を詳細に示す図である。 図１０は、第１実施形態のＳＲＡＭの動作を示すタイムチャートである。 図１１は、第２実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、ライトドライバと、グローバル接続回路と、を詳細に示す図である。 図１２は、第３実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、ライトドライバと、グローバル接続回路と、を詳細に示す図である。 図１０は、第３実施形態のＳＲＡＭの動作を示すタイムチャートである。 図１４は、第４実施形態のＳＲＡＭのメモリセルマトリクスの構成を示す図である。 図１５は、第４実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、グローバル接続回路と、を詳細に示す図である。 図１６は、第５実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、ライトドライバと、グローバル接続回路と、を詳細に示す図である。 図１７は、第６実施形態のＳＲＡＭのメモリセルマトリクスの構成を示す図である。 図１８は、第６実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、ライトドライバと、グローバル接続回路と、を詳細に示す図である。 図１９は、第６実施形態のＳＲＡＭの動作を示すタイムチャートである。 図２０は、第７実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、ライトドライバと、グローバル接続回路と、を詳細に示す図である。 図２１は、第８実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、ライトドライバと、グローバル接続回路と、を詳細に示す図である。 図１９は、第８実施形態のＳＲＡＭの動作を示すタイムチャートである。 図２３は、第９実施形態のＳＲＡＭのメモリセルマトリクスの構成を示す図である。 図２４は、第９実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、ライトドライバと、グローバル接続回路と、を詳細に示す図である。 図２５は、第１０実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルと、プリチャージ回路と、ＢＬ容量共有化回路と、ライトドライバと、グローバル接続回路と、を詳細に示す図である。

まず、基礎となるＳＲＡＭについて説明する。
図３は、基礎となるＳＲＡＭの全体構成を示す図である。

基礎となるＳＲＡＭは、制御回路１と、ローデコーダ２と、ワード線ドライバ３と、ブロック信号回路４と、コラムデコーダ５と、複数のコラムスイッチＣＳ０〜ＣＳｐと、データＩ／Ｏ回路６と、複数（（ｋ＋１）×（ｍ＋１））のワード線ＷＬと、複数（ｐ＋１）のグローバルビット線対ＧＢＬ０およびＧＢＬＸ０〜ＧＢＬｐおよびＧＢＬＸｐと、複数（ｐ＋１）の延長グローバルビット線対ＥＧＢＬ０およびＥＧＢＬＸ０〜ＥＧＢＬｐおよびＥＧＢＬＸｐと、複数のワード線に対応して配置された複数（（ｋ＋１）×（ｐ＋１））のサブブロック（ＳＵＢ ＢＬＫ）Ｂ００〜Ｂｋｐと、各ビット線対に対応して設けられた複数のコラム回路ＣＬ０〜ＣＬｐと、を有する。このように、実施形態のＳＲＡＭは、複数の短いローカルビット線対を、長いグローバルビット線対に接続した階層構造を有する。

制御回路１は、外部から供給されるクロックＣＬＫおよび制御信号ＣＴＬに基づいて、ＳＲＡＭ内の各部に供給する動作制御信号を発生する。制御信号ＣＴＬは、例えば、リード信号ＲＥ、書込み信号ＷＥなどを含む。動作制御信号は、ライトイネーブル信号ＷＥＮ、センスアンプ起動信号ＳＡＥ、グローバルプリチャージ信号ＧＰＲＥ、内部クロックなどを含む。動作制御信号は、ローデコーダ２、コラムデコーダ５およびブロック信号回路４などにも供給される。ローデコーダ２は、クロックＣＬＫに同期してアドレス信号のローアドレス部分を受けて、ワード線選択信号をワード線ドライバ３に供給する。ローデコーダ２は、さらに、アドレス信号のローアドレス部分をデコードした信号をブロック信号回路４に供給する。ワード線ドライバ３は、ワード線選択信号に対応するワード線にロウ選択信号（Ｈアクティブ）を印加する。ブロック信号回路４は、ロウ選択信号を印加するワード線が接続されるサブブロックに、ローカルプリチャージ信号ＬＰＲＥおよびグローバル接続信号ＧＷＬを出力する。コラムデコーダ５は、クロックＣＬＫに同期してアドレス信号のコラムアドレス部分を受けて、コラム選択信号をコラムスイッチＣＳ０〜ＣＳｐに供給する。データＩ／Ｏ回路６は、外部から書込みを行う入力データを受けて、読み出した出力データを外部に出力する。コラム選択信号により選択されたコラムスイッチは、書込み時にはデータＩ／Ｏ回路６からの入力データをコラム回路に供給し、読み出し時にはコラム回路からの読み出しデータをデータＩ／Ｏ回路に供給する。基礎となるＳＲＡＭは、書込み時には通常の書込み動作と同じ動作を行うので、以下読み出し動作についてのみ説明を行う。

図４は、基礎となるＳＲＡＭの１列目のサブブロックＢ００〜Ｂｋ０、グローバルビット線対ＧＢＬ０とＧＢＬＸ０、コラム回路ＣＬ０、および延長グローバルビット線対ＥＧＢＬ０とＥＧＢＬＸ０の詳細を示す図である。図４のような回路が、列ごとに、すなわちグローバルビット線対ごとに設けられる。

グローバルビット線対ＧＢＬ０およびＧＢＬＸ０の間には、複数（ｋ＋１）個のサブブロック（ＳＵＢ ＢＬＫ）Ｂ００〜Ｂｋ０が接続される。各サブブロックは同一の構成を有する。

サブブロックＢ００は、平行に設けられたローカルビット線対ＬＢＬおよびＬＢＬＸと、ローカルビット線対の間に接続された複数（ｍ＋１）個のメモリセルＣ０〜Ｃｍと、ローカルビット線対の間に接続されたローカルプリチャージ回路ＬＰＣおよびキーパー回路ＫＰと、ローカルビット線対ＬＢＬおよびＬＢＬＸとグローバルビット線対ＧＢＬ０とＧＢＬＸ０の接続回路を形成するグローバル接続トランジスタＧＴｒおよびＧＴｒＸと、を有する。

各メモリセルは、２個のインバータの入力と出力を相互接続したフリップフロップと、フリップフロップの２個の接続ノードとローカルビット線対ＬＢＬおよびＬＢＬＸの間に設けられた２個のトランジスタと、を有する公知のスタティック型メモリセルである。２個のトランジスタは、ゲートが対応するワード線ＷＬに接続され、ワード線にロウ選択信号が印加されると導通（オン）し、メモリセルがローカルビット線対ＬＢＬおよびＬＢＬＸに接続された状態になる。

ローカルプリチャージ回路ＬＰＣは、ローカルプリチャージ信号ＬＰＲＥがＬになると動作してローカルビット線対ＬＢＬおよびＬＢＬＸをＨにプリチャージし、ＬＰＲＥがＨの時には動作しない（オフ状態）。キーパー回路ＫＰは、ビット線対ＢＬおよびＢＬＸのＨ側のビット線をＨに維持する。グローバル接続トランジスタＧＴｒおよびＧＴｒＸは、ブロック信号回路４が出力するグローバル選択信号ＧＷＬがＨの時に導通し、ブロック選択信号ＧＷＬがＬの時に遮断状態になる。

コラム回路ＣＬ０は、グローバルプリチャージ回路ＧＰＣと、書込み回路ＷＣと、延長接続トランジスタＥＴｒおよびＥＴｒＸと、エコライザＥＱと、センスアンプＳＡと、を有する。

グローバルプリチャージ回路ＧＰＣは、グローバルビット線対ＧＢＬ０とＧＢＬＸ０の間に接続され、グローバルプリチャージ信号ＧＰＲＥがＬになると動作してグローバルビット線対ＧＢＬ０とＧＢＬＸ０をＨにプリチャージし、ＧＰＲＥがＨの時には動作しない。

書込み回路ＷＣは、制御回路１が出力する書込み信号ＷＥＮがＨの時に動作し、書込みデータに応じてＷＤおよびＷＤＸをＨとＬまたはＬとＨに設定して、グローバルビット線対ＧＢＬ０とＧＢＬＸ０を書き込みデータに応じた状態にする。ローカルビット線対ＬＢＬおよびＬＢＬＸは、グローバル接続トランジスタＧＴｒおよびＧＴｒＸを介して、グローバルビット線対ＧＢＬ０とＧＢＬＸ０の状態に対応した状態に変化する。そして、書込み対象のメモリセルは、ローカルビット線対ＬＢＬおよびＬＢＬＸに接続されて、書き込みデータに応じた状態になる。本実施形態の書き込み動作は、ビット線対を階層構造とした一般的なＳＲＡＭと同様であるので、これ以上の説明は省略する。

延長接続トランジスタＥＴｒおよびＥＴｒＸは、グローバルビット線対ＧＢＬ０とＧＢＬＸ０と、グローバルビット線対ＧＢＬ０とＧＢＬＸ０に対応して設けられた延長ビット線対ＲＤ０およびＲＤＸ０との接続回路を形成する。延長接続トランジスタＥＴｒおよびＥＴｒＸは、制御回路１が出力するセンスアンプ起動信号ＳＡＥがＬの時に導通（オン）し、センスアンプ起動信号ＳＡＥがＨの時に遮断（オフ）する。

センスアンプＳＡは、制御回路１が出力するセンスアンプ起動信号ＳＡＥがＨの時に動作状態となり、延長ビット線対ＲＤ０およびＲＤＸ０の電圧の高い側をＨに、低い側をＬに増幅し、ＳＡＥがＬの時には動作しない（オフ状態）。エコライザＥＱは、グローバルプリチャージ信号ＧＰＲＥがＬの時にビット線対ＢＬおよびＢＬＸを短絡してＨ状態にし、エコライズ信号ＥＱＤがＨの時には動作しない（オフ状態）。

図５は、基礎となるＳＲＡＭの動作を示すタイムチャートである。動作はクロックＣＬＫに同期して行われる。まず、読み出し動作について説明するが、読み出し動作中は、書込み回路ＷＣは、オフ状態であり、書込み回路ＷＣの動作は説明しない。ここでは、メモリセルＣ０にアクセスして、記憶されているデータを読み出す場合を説明するが、逆の場合も同様である。メモリセルＣ０は、ローカルビット線ＬＢＬに接続されるノードがＬ（ＶＳＳ）で、ＬＢＬＸに接続されるノードがＨ（ＶＤＤ）の状態であるとする。

ＣＬＫの立ち上がる前に、ＬＢＬ、ＬＢＬＸ、ＧＢＬ０、ＧＢＬＸ０、ＲＤ０およびＲＤＸ０はＨにリセットされている。

ＣＬＫの立ち上がりに同期して、ＬＰＲＥおよびＧＰＲＥがＨに変化する共に、ワード線ＷＬ０にロウ選択信号が印加されて、ＷＬ０がＨに変化する。この時、ＧＷＬ、ＳＡＥおよびＷＥＮはＬである。ＬＰＲＥおよびＧＰＲＥがＨになるので、ローカルプリチャージ回路ＬＰＣ、グローバルプリチャージ回路ＧＰＣおよびエコライザＥＱはオフ状態になる。ＧＷＬがＬなので、ＧＴｒおよびＧＴｒＸはオフ状態である。また、ＳＡＥがＬであるから、センスアンプＳＡはオフ状態であり、ＥＴｒおよびＥＴｒＸは導通状態である。

ＷＬ０がＨに変化するので、メモリセルＣ０の接続トランジスタが導通して、Ｌ状態のノードがＬＢＬに、Ｈ状態のノードがＬＢＬＸに接続される。ＬＢＬに接続されるメモリセルＣ０のＮチャネルトランジスタが導通しているので、ＬＢＬはＬ（ＶＳＳ）まで変化する。その後、ロウ選択信号の印加が停止され、ＷＬ０はＬになるのと同期して、ＧＷＬがＨに変化する。これに応じて、Ｌ状態のローカルビット線ＬＢＬと、Ｈ状態のグローバルビット線ＧＢＬ０および延長グローバルビット線ＲＤ０が接続され、チャージシェアが発生して、グローバルビット線ＧＢＬ０および延長グローバルビット線ＲＤ０は、ローカルビット線との容量比分だけ電圧が低下する。これと同時に、ローカルビット線ＬＢＬの電圧はチャージシェアにより増加する。ローカルビット線ＬＢＬＸ、グローバルビット線ＧＢＬＸ０および延長グローバルビット線ＲＤＸ０は、すべてＨなので変化しない。

グローバルビット線ＧＢＬ０および延長グローバルビット線ＲＤ０の電圧が低下した後、センスアンプ起動信号ＳＡＥがＨに変化する。これにより、延長グローバルビット線対ＲＤ０およびＲＤＸ０は、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０から切り離される。ローカルビット線対ＬＢＬおよびＬＢＬＸとグローバルビット線対ＧＢＬ０およびＧＢＬＸ０は、接続状態を維持する。したがって、ローカルビット線対ＬＢＬおよびＬＢＬＸとグローバルビット線ＧＢＬ０およびＧＢＬＸ０は、その時点の電圧を維持する。

センスアンプ起動信号ＳＡＥがＨに変化するので、センスアンプＳＡが動作し、延長グローバルビット線ＲＤ０の電圧をＬに変化させる。延長グローバルビット線ＲＤＸ０の電圧はＨを維持する。コラムスイッチＣＳ０は、延長グローバルビット線対ＲＤ０およびＲＤＸ０の状態を、バスＤＢおよびＤＢＸを介して、データＩ／Ｏ６から出力する。

その後、センスアンプ起動信号ＳＡＥがＬに変化し、それと同時に、ＬＰＲＥおよびＧＰＲＥがＬに変化する。これに応じて、センスアンプＳＡはオフ状態になり、ＬＰＣ、ＧＰＣおよびＥＱが、ローカルビット線対ＬＢＬおよびＬＢＬＸと、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と、延長グローバルビット線対ＲＤ０およびＲＤＸ０と、をＨに初期化する。これで次の読み出し動作が行える状態になる。

なお、図５では、書込み時の動作も示されているが、書込み時の動作は通常の階層ビット線構造のＳＲＡＭの書込み動作と同じなので、説明は省略する。

基礎となるＳＲＡＭでは、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０の読み出しに伴う電圧変化量は、ローカルビット線対ＬＢＬおよびＬＢＬＸとの容量比で振幅量が決まる。ローカルビット線対ＬＢＬおよびＬＢＬＸの容量は比較的小さい。そのため、メモリセルのＮチャネルトランジスタの特性にバラツキがあった場合でも、ローカルビット線対ＬＢＬまたはＬＢＬＸを短時間でＬに変化させることが可能であり、メモリセルのＮチャネルトランジスタの特性のバラツキの影響を受けない。したがってビット線の振幅量を抑えることができ、電力を削減することができる。

ここで、基礎となるＳＲＡＭで得られる効果についてさらに詳細に説明する。まず、電力削減効果について説明する。

基礎となるＳＲＡＭのように階層ビット線構造を用いた場合、通常ローカルビット線対ＬＢＬおよびＬＢＬＸの充放電電力＋グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０＝ＳＲＡＭの１ビット分の読み出し電力になる。

しかし基礎となるＳＲＡＭでは、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０の充放電電力を無くすことが可能となる。その説明を、図６のタイムチャートを参照して説明する。

図６は、図５のタイムチャートの一部を拡大して示す図である。グローバルビット線対ＧＢＬ０およびＧＢＬＸ０をメモリセルに記憶されたデータに対応する状態にするまでが、放電期間(Dis-Charge phase)であり、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０などをＨ状態にするのが充電期間(Pre-Charge phase)である。

基礎となるＳＲＡＭでは、ワード線にロウ選択信号を印加して、メモリセルの接続トランジスタを導通して、ローカルビット線ＬＢＬおよびＬＢＬＸの一方の電圧をＬ（ＶＳＳ）まで下げる。その後、ロウ選択信号の印加を停止して接続トランジスタを遮断し、ローカルビット線ＬＢＬおよびＬＢＬＸの一方をＬでフローティング状態にする。その後、ＧＷＬをＨにしてＧＴｒおよびＧＴｒＸを導通し、ローカルビット線対ＬＢＬおよびＬＢＬＸと、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０の間でチャージシェアを発生させて、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０の電圧を振幅させる。この時の電圧変化は、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０に溜っている電荷の一部（Ｖ_ＧＢＬ分）をローカルビット線対ＬＢＬおよびＬＢＬＸに移すだけなので電力を消費しない。この時、ローカルビット線対ＬＢＬおよびＬＢＬＸの電圧は、Ｖ_ＬＢＬ分だけ上昇する。図６では、ＧＢＬの電荷がＬＢＬに移動したことが示されている。

以上のようにして放電期間(Dis-Charge phase)の動作を行った後充電期間(Pre-Charge phase)で、ローカルビット線対ＬＢＬおよびＬＢＬＸと、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０と延長グローバルビット線対ＲＤ０およびＲＤＸ０をＨ（ＶＤＤ）にプリチャージする。この時のチャージ量は、ローカルビット線ＬＢＬが、ＶＤＤ−Ｖ_ＬＢＬ、グローバルビット線ＧＢＬおよび延長グローバルビット線対ＲＤ０がＶ_ＧＢＬ分である。プリチャージ時のチャージ量は、ローカルビット線ＬＢＬをＶＳＳからＶＤＤにチャージするのと同じになる。したがって、放電期間(Dis-Charge phase)および充電期間(Pre-Charge phase)の両方とも、グローバルビット線ＧＢＬは、電力を消費しない。

次に、図１に示した一般的な回路構成を有するＳＲＡＭと基礎となるＳＲＡＭの電力削減効果について説明する。

消費電力は、Ｐ＝ＣＶ^２の式で表わされる。メモリセル１セル分のビット線対容量をＣ_ＢＬとした場合、ビット線対ＢＬの容量は、行(Row)数×列(Column)数×Ｃ_ＢＬになる。読み出し時の、平均ビット線振幅量＝ＶＤＤ／２で行数＝１２８、列数＝４であった場合、図１のＳＲＡＭの１ビット分の読み出し時の消費電力は、次の通りである。

図１の回路読み出し時消費電力＝４×１２８×Ｃ_ＢＬ×０．５×ＶＤＤ^２
＝２５６×Ｃ_ＢＬ×ＶＤＤ^２
次に、基礎となるＳＲＡＭ１ビット分の読み出し時の消費電力について説明する。

前述の通り、基礎となるＳＲＡＭでは、グローバルビット線対ＧＢＬ０およびＧＢＬＸ０では、電力を消費しないので、ローカルビット線対ＬＢＬおよびＬＢＬＸでの電力のみ考慮すればよい。図４で、ｋ＝８、ｍ＝１６と想定すると、ローカルビット線の行数＝１６、列数＝４である場合の消費電力は次のとおりである。

基礎となるＳＲＡＭでの読み出し時消費電力＝４×１６×Ｃ_ＢＬ×ＶＤＤ^２
＝６４×Ｃ_ＢＬ×ＶＤＤ^２
したがって、基礎となるＳＲＡＭでは、図１の一般的なＳＲＡＭに対して読み出し時の消費電力を１／４にすることができる。

次に、安定性不良の改善効果について、図７を参照して説明する。図７の（Ａ）は、図１に示した一般的なＳＲＡＭの場合を、図７の（Ｂ）は基礎となるＳＲＡＭの場合を示す。図７の（Ａ）において、ｇおよびｋはメモリセルのトランジスタの特性が正常な場合を、ｈおよびｌはメモリセルのトランジスタの特性が悪い場合を示す。また、図７の（Ｂ）において、ｍおよびｑはメモリセルのトランジスタの特性が正常な場合を、ｎおよびｒはメモリセルのトランジスタの特性が悪い場合を示す。

図７の（Ａ）に示すように、一般的なＳＲＡＭの場合は、ビット線ＢＬの容量が大きいため、言い換えればＢＬに非常に多数のメモリセルが繋がっているため、ビット線ＢＬの電圧は緩やかにしか降下しない。そのため、特性の悪いメモリセルからデータを読み出す場合、ビット線ＢＬの電圧が十分に低下せず、ＶＤＤに近い状態にある。ＳＲＡＭなどの製造に適用される先端プロセスは、ランダムバラツキが非常に大きいのでメモリセル内の６個のトランジスタのバランスによっては、セルの値が反転してしまい誤読み出しを引き起こしてしまうケースがある。

これに対して、基礎となるＳＲＡＭでは、図７の（Ｂ）に示すように、メモリセルの値が反転する前にビット線ＢＬがＶＳＳまで下がるため、誤読み出しを防ぐことができる。これは、ビット線ＢＬに繋がっているメモリセルが少なく配線長も短いので容量が小さいためである。反転する前にビット線ＢＬがＶＳＳまで下がることで、メモリセルにデータＬを書き戻すことになるので安定性不良が低減され、信頼性が向上する。

以上の説明では、複数のグローバルビット線対に対応して設けられたコラム回路は、同時に動作するものとして説明したが、アクセス対象のメモリセルが属する列のコラム回路を動作させることも可能である。

以上説明したように、ローカルビット線とグローバルビット線の間でのチャージシェアを利用して読み出し動作を行う場合、グローバルビット線とローカルビット線の間で蓄積されている電荷の一部を移すだけであり、電力を消費しない。また、グローバルビット線は、放電期間(Dis-Charge phase)および充電（プリチャージ）期間(Pre-Charge phase)とも電力を消費しない。

したがって、電力消費をより低減するためには、ローカルビット線対を短くし、グローバルビット線を長くすることが望ましい。しかし、グローバルビット線の振幅量は、ローカルビット線とグローバルビット線の容量比で決まるため、ローカルビット線を短くすると、グローバルビット線も短くしなければならなくなる。これは、センスアンプが動作するために必要な最低限のビット線の電位差を確保する必要があるためである。グローバルビット線が短くなると、センスアンプ、書き込み回路（ライトドライバ）等の回路を多数設ける必要があるため、マクロサイズが増大し、その結果消費電力の削減効果が小さくなってしまう。また、大容量ＲＡＭを設計することが難しくなる。

以下に説明する実施形態のＳＲＡＭは、この問題を解決する。
第１実施形態のＳＲＡＭは、図３に示した基礎となるＳＲＡＭに類似した全体構成を有する。

図８は、第１実施形態のＳＲＡＭのメモリセルマトリクスの構成を示す図である。図８は、図４に示した１列（コラム）分の回路を４列分示す。なお、実際には、このようなコラムが多数設けられる。

各コラムは、グローバルビット線対ＧＢＬ＜０＞／ＧＢＬＸ＜０＞〜ＧＢＬ＜３＞／ＧＢＬＸ＜３＞と、ＲＤ＜０＞／ＲＤＸ＜０＞〜ＲＤ＜３＞／ＲＤＸ＜３＞と、を有する。対応するグローバルビット線対と延長ビット線対は、延長接続トランジスタを介してそれぞれ接続される。

グローバルビット線対ＧＢＬ＜３＞およびＧＢＬＸ＜３＞の間には、複数（ｋ＋１）個のサブブロック（ＳＵＢ ＢＬＫ）Ｂ０３〜Ｂｋ３が接続され、他のコラムでも同様に、複数個のサブブロックが接続される。さらに、各サブブロックに対応して、グローバル接続トランジスタを含むグローバル接続回路ＧＣが設けられる。グローバル接続トランジスタは、図４ではサブブロック内に設けられるように図示したのに対して、ここではサブブロック外に設けるように図示しているが、実質的な差はない。

また、グローバルビット線対ＧＢＬ＜３＞およびＧＢＬＸ＜３＞の間には、１個のグローバル書込み回路ＧＷＣが接続され、他のコラムでも同様に、１個のグローバル書込み回路ＧＷＣが接続される。さらに、延長ビット線対ＲＤ＜３＞およびＲＤＸ＜３＞の間には、１個のグローバルセンスアンプＧＳＡが接続され、他のコラムでも同様に、１個のグローバルセンスアンプＧＳＡが接続される。

例えば、サブブロックＢｋ３は、平行に設けられたローカルビット線対ＬＢＬ＜３＞およびＬＢＬＸ＜３＞と、ローカルビット線対の間に接続された複数（ｍ＋１）個のメモリセルＣ０〜Ｃｍと、ローカルビット線対の間に接続されたローカルプリチャージ回路と、ビット線（ＢＬ）容量共有化回路ＢＣと、書き込み回路（ライトドライバ）ＷＣと、を有する。図４と同様に、キーパー回路を設けてもよい。他のサブブロックも同様の構成を有する。

ＢＬ容量共有化回路ＢＣは、２個のＮチャネルトランジスタを有し、２個のＮチャネルトランジスタは、ドレインがローカルビット線ＬＢＬ＜３＞またはＬＢＬＸ＜３＞に接続され、ソースが共通接続ラインＣＬＮに接続される。ここでは、共通接続ラインＣＬＮは、４列のコラムの対応するサブブロックのＢＬ容量共有化回路ＢＣのＮチャネルトランジスタのソースに共通に接続される。しかし、共通接続ラインＣＬＮは、４列以外の列数のコラムのＢＬ容量共有化回路ＢＣのＮチャネルトランジスタのソースに接続してもよい。

図９は、図８に示した両側のコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、ライトドライバＷＣと、グローバル接続回路ＧＣと、を詳細に示す図である。

メモリセルＣ０は、図１に示したメモリセルと同様の回路構成を有し、６個のＭＯＳトランジスタで形成される通常のスタティックメモリセルである。プリチャージ回路およびライトドライバＷＣは、図４に示した例とは若干異なる構成を有するが、類似の機能を有し、広く知られた回路であるので、説明は省略する。

グローバル接続回路ＧＣは、ローカルビット線対とグローバルビット線対の間に接続されたトランスファーゲートを有する。トランスファーゲートは、接続信号により制御される。例えば、ローカルビット線対ＬＢＬ＜３＞およびＬＢＬＸ＜３＞とグローバルビット線対ＧＢＬ＜３＞およびＧＢＬＸ＜３＞の間には、トランスファーゲートが設けられ、接続信号ＧＣ＜３＞により接続状態が制御される。他のコラムのグローバル接続回路ＧＣのトランスファーゲートについても同様であるが、各コラムの接続信号は、独立しており、各コラムのトランスファーゲートは独立に制御可能である。図８および図９では、ＮチャネルトランジスタとＰチャネルトランジスタを有するトランスファーゲートを用いたが、トランスファーゲートの代わりにＮチャネルトランジスタまたはＰチャネルトランジスタのみを使用することも可能である。

ＢＬ容量共有化回路ＢＣは、図１および図４に示したセンスアンプと同様の構成を有するが、２個のＮチャネルトランジスタのソースが共通接続ラインＣＬＮに接続され、動作状態がローカルセンスアンプ起動信号ＬＳＡＥにより制御される。

以上説明したように、第１実施形態のＳＲＡＭは、基礎となるＳＲＡＭと基本構成は類似している。しかし、第１実施形態のＳＲＡＭは、共通接続ラインＣＬＮが設けられ、各サブブロックのＢＬ容量共有化回路ＢＣ内に設けられるセンスアンプＳＡのＮチャネルトランジスタのソースが共通接続ラインＣＬＮに接続されることが、基礎となるＳＲＡＭと異なる。

図１０は、第１実施形態のＳＲＡＭの動作を示すタイムチャートである。図１０では、図９の左側のコラム＜３＞を選択して書き込み(Write)動作および読み出し(Read)動作を行なう場合を例として説明する。動作はクロックＣＬＫに同期して行われる。

読み出し動作の開始時には、ＬＳＡＥ、ＧＣ＜３＞、ＣＯＬ＜３＞、ＧＳＡＥ＜３＞およびＧＷＥ＜３＞は、Ｌ（低）である。ＬＷＥおよびＧＷＥは、コラムにかかわらず、読み出し動作中Ｌを維持する。また、他のコラムのＧＣ、ＣＯＬおよびＧＳＡＥは、読み出し動作中Ｌを維持する。これにより、ローカルビット線対ＬＢＬ＜３＞／ＬＢＬＸ＜３＞、グローバルビット線対ＧＢＬ＜３＞／ＧＢＬＸ＜３＞および延長グローバルビット線対ＲＤ＜３＞／ＲＤＸ＜３＞は、それぞれＶＤＤ（Ｈ；高）にチャージされた状態である。ＧＢＬ＜３＞／ＧＢＬＸ＜３＞は、ＲＤ＜３＞／ＲＤＸ＜３＞に接続された状態である。

ＣＬＫの立ち上がりに同期して、ローカルプリチャージ信号ＬＰＲＥがＶＤＤに、ロウ選択信号ＷＬがＨに変化し、書き込みデータＷＤ／ＷＤＸが設定される。ＬＰＲＥがＨになると、ＰＣはオフして、ＬＢＬ＜３＞とＬＢＬＸ＜３＞は分離された状態になる。サブブロック内のいずれかのＷＬがＨになると、各コラムのＷＬがＨになったメモリセルの状態がローカルビット線対に読み出され、各コラムのローカルビット線対の電位が変化し、さらにＬＳＡＥがＨに変化してその時の電位差を拡大し、一方をＨに、他方をＶＳＳ（Ｌ；低）にする。

この時に、本実施例では、センスアンプＳＡのＮチャネルトランジスタのうち、電位が低下してＶＳＳに近くなったローカルビット線に接続される方のＮチャネルトランジスタがオン（ＯＮ）し、電位が低下したローカルビット線が共通接続ラインＣＬＮに接続された状態になる。この状態は、選択されたコラムに限られず、他のコラムでも同様である。図９は、ＬＢＬ＜３＞がＨに、ＬＢＬＸ＜３＞がＬになり、ＬＢＬＸ＜３＞がＣＬＮに接続され、ＬＢＬ＜０＞がＬに、ＬＢＬＸ＜０＞がＨになり、ＬＢＬ＜０＞がＣＬＮに接続された状態を示し、接続されたローカルビット線を破線で示している。また、図８は、ＬＢＬ＜３＞がＨに、ＬＢＬＸ＜３＞がＬになり、ＬＢＬ＜０＞〜ＬＢＬ＜２＞がＬに、ＬＢＬＸ＜０＞〜ＬＢＬＸ＜２＞がＨになった状態を示す。したがって、Ｌのローカルビット線が４本接続された状態になり、その分Ｌのローカルビット線の容量が４倍に増加した状態になる。言い換えれば、ＬＢＬＸ＜３＞は、他の３つのコラムのＬＢＬ＜０＞〜ＬＢＬ＜２＞が接続された４倍の長さのローカルビット線の容量を有する。その後ＬＳＡＥおよびＷＬは、Ｌに変化する。ＬＳＡＥがＬに変化しても、ＬＢＬＸ＜３＞にＬＢＬ＜０＞〜ＬＢＬ＜２＞が接続された状態は維持される。

ＷＬがＬに変化すると、読み出しが行なわれた行（ロウ）のメモリセルは、ローカルビット線対から遮断され、その時の状態を保持する。

一方、ＬＳＡＥがＬに変化した後、書き込み対象の選択コラムのＧＣ＜３＞およびＣＯＬ＜３＞がＨに変化し、ＬＢＬ＜３＞／ＬＢＬＸ＜３＞はＧＢＬ＜３＞／ＧＢＬＸ＜３＞に接続された状態になる。これにより、ＬＢＬ＜３＞／ＬＢＬＸ＜３＞と、ＧＢＬ＜３＞／ＧＢＬＸ＜３＞およびＲＤ＜３＞／ＲＤＸ＜３＞との間で、チャージシェアが発生して、ＧＢＬ＜３＞／ＧＢＬＸ＜３＞およびＲＤ＜３＞／ＲＤＸ＜３＞の一方の電位が、容量比分だけ低下する。例えば、ＬＢＬＸ＜３＞がＬであれば、ＧＢＬＸ＜３＞およびＲＤＸ＜３＞の電位が低下し、ＧＢＬ＜３＞およびＲＤ＜３＞の電位はＨを維持する。この動作は、基礎となるＳＲＡＭの場合と同様であるが、本実施例では、ＬＢＬＸ＜３＞はＬＢＬＸ＜０＞〜ＬＢＬＸ＜２＞に接続され、容量が４倍に増加しているため、ＧＢＬＸ＜３＞およびＲＤＸ＜３＞の電位低下量を大きくできる。また、同一の電位低下量であれば、グローバルビット線対の長さを長くすることができる。なお、ＬＢＬ＜３＞と、ＧＢＬ＜３＞およびＲＤ＜３＞とを接続しても、両方とも電位はＶＤＤなので、電位はほとんど変化しない。

チャージシェアが発生して、ＧＢＬ＜３＞／ＧＢＬＸ＜３＞およびＲＤ＜３＞／ＲＤＸ＜３＞の一方の電位が容量比分だけ低下した時に、ＧＣ＜３＞およびＣＯＬ＜３＞をＬに変化させ、さらにグローバルビット線対から延長グローバルビット線対を切り離す。そして、ＧＳＡＥ＜３＞がＨに変化して、ＧＳＡが、ＧＢＬＸ＜３＞およびＲＤＸ＜３＞の一方の電位をＬまで低下させる。ＬＢＬ＜３＞／ＬＢＬＸ＜３＞およびＧＢＬ＜３＞／ＧＢＬＸ＜３＞は、少し電位が低下した状態を維持する。

一方、選択コラム以外のＬＢＬ＜０＞／ＬＢＬＸ＜０＞〜ＬＢＬ＜２＞／ＬＢＬＸ＜２＞は、チャージシェアにより、Ｌであった側の電位がある程度上昇した状態になるが、ＷＬがＬであるためメモリセルの状態には影響しない。

ＧＣ＜３＞、ＣＯＬ＜３＞およびＧＳＡＥ＜３＞がＬに変化すると、ＬＢＬ＜０＞／ＬＢＬＸ＜０＞〜ＬＢＬ＜３＞／ＬＢＬＸ＜３＞、ＧＢＬ＜０＞／ＧＢＬＸ＜０＞〜ＧＢＬ＜３＞／ＧＢＬＸ＜３＞およびＲＤ＜０＞／ＲＤＸ＜３＞は、それぞれＶＤＤにチャージされる。

書き込み動作の開始時には、ＬＳＡＥ、ＬＷＥ、ＧＣ＜３＞、ＣＯＬ＜３＞、ＧＳＡＥ＜３＞およびＧＷＥ＜３＞は、Ｌ（低）である。ＧＳＡＥは、コラムにかかわらず、書き込み動作中Ｌを維持する。また、他のコラムのＧＣ、ＣＯＬ、ＧＳＡＥおよびＧＷＥは、書き込み動作中Ｌを維持する。これにより、ローカルビット線対ＬＢＬ＜３＞／ＬＢＬＸ＜３＞、グローバルビット線対ＧＢＬ＜３＞／ＧＢＬＸ＜３＞および延長グローバルビット線対ＲＤ＜３＞／ＲＤＸ＜３＞は、それぞれＶＤＤにチャージされた状態である。ＧＢＬ＜３＞／ＧＢＬＸ＜３＞は、ＲＤ＜３＞／ＲＤＸ＜３＞に接続された状態である。

ＣＬＫの立ち上がりに同期して、ローカルプリチャージ信号ＬＰＲＥがＨ（高）に、ロウ選択信号ＷＬがＨに変化し、書き込みデータＷＤ／ＷＤＸが設定される。ＬＰＲＥがＨになると、ＰＣはオフして、ＬＢＬ＜３＞とＬＢＬＸ＜３＞は分離された状態になる。サブブロック内のいずれかのＷＬがＨになると、各コラムのＷＬがＨになったメモリセルの状態がローカルビット線対に読み出され、各コラムのローカルビット線対の電位が変化し、さらにＬＳＡＥがＨに変化してその時の電位差を拡大し、一方をＶＤＤに、他方をＶＳＳにする。この時、読み出し時と同様に、ＬＢＬＸ＜３＞はＬＢＬＸ＜０＞〜ＬＢＬＸ＜２＞に接続された状態になる。

その後ＬＳＡＥは、Ｌに変化する。一方、ＬＳＡＥがＬに変化した後、書き込み対象の選択コラムのＣＯＬ＜３＞およびＧＷＥ＜３＞がＨに変化し、ＧＢＬ＜３＞／ＧＢＬＸ＜３＞がデータＷＤ／ＷＤＸに対応した状態に変化する。これと並行して、ＧＣ＜３＞がＨに変化して、ＬＢＬ＜３＞／ＬＢＬＸ＜３＞はＧＢＬ＜３＞／ＧＢＬＸ＜３＞に接続された状態になり、ＷＤ／ＷＤＸに対応した状態になる。この時、ＬＢＬＸ＜３＞に接続されていたＬＢＬＸ＜０＞〜ＬＢＬＸ＜２＞は、ＬＢＬＸ＜３＞（共通接続ラインＣＬＮ）の電位上昇に伴い、ＳＡのＮチャネルトランジスタがオフ（ＯＦＦ）して、ＣＬＮから遮断される。なお、ライトドライバＷＣにより、ＬＢＬ＜３＞／ＬＢＬＸ＜３＞を、ＧＢＬ＜３＞／ＧＢＬＸ＜３＞の状態に設定できる場合には、ＧＣ＜３＞をＬに維持してもよい。

さらに、選択コラムのＷＬがＨになったメモリセルは、ＬＢＬ＜３＞／ＬＢＬＸ＜３＞に応じた状態に変化し、書き込み対象のメモリセルへのデータＷＤ／ＷＤＸの書き込みが行える。一方、選択コラム以外のＬＢＬ＜０＞／ＬＢＬＸ＜０＞〜ＬＢＬ＜２＞／ＬＢＬＸ＜２＞は、ＷＬがＨになったメモリセルの記憶データに対応した状態になり、ＧＢＬ＜０＞／ＧＢＬＸ＜０＞〜ＧＢＬ＜２＞／ＧＢＬＸ＜２＞とは遮断されているので、その状態を維持する。ＷＬがＬに変化すると、ＷＬがＨであったメモリセルは、その時の状態を記憶する。これにより、選択コラムのメモリセルは、データＷＤ／ＷＤＸに対応した状態になり、他のコラムのメモリセルは、記憶している状態を維持する。

ＷＬがＬに変化すると同時に、ＬＰＲＥ、ＬＷＥ、ＧＣ＜３＞、ＣＯＬ＜３＞およびＧＷＥ＜３＞は、Ｌに変化し、ＬＢＬ＜０＞／ＬＢＬＸ＜０＞〜ＬＢＬ＜３＞／ＬＢＬＸ＜３＞、ＧＢＬ＜０＞／ＧＢＬＸ＜０＞〜ＧＢＬ＜３＞／ＧＢＬＸ＜３＞およびＲＤ＜０＞／ＲＤＸ＜３＞は、それぞれＨにチャージされる。

上記の第１実施形態では、ＢＬ容量共通化回路ＢＣを、センスアンプで実現したが、他の回路で実現することも可能である。以下、ＢＬ容量共通化回路ＢＣを他の回路で実現した実施形態のＳＲＡＭを説明する。

第２実施形態のＳＲＡＭは、第１実施形態のＳＲＡＭと類似の全体構成を有し、ＢＬ容量共有化回路ＢＣの構成のみが異なる。
図１１は、第２実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、ライトドライバＷＣと、グローバル接続回路ＧＣと、を詳細に示す図である。

図示のように、ＢＬ容量共有化回路ＢＣは、センスアンプＳＡと、共通化接続回路ＢＣＡと、を有する。センスアンプＳＡは、図１に示したセンスアンプであり、共通接続ラインＣＬＮに接続されていないことが、第１実施形態と異なり、他は同じであるので、説明は省略する。

共通化接続回路ＢＣＡは、２個のＮチャネルトランジスタと、電源ＶＤＤとＧＮＤの間に直列に接続された２個のＰチャネルトランジスタおよびトランスファーゲートの列を２列有する。２個のＮチャネルトランジスタは、ローカルビット線対と共通接続ラインＣＬＮの間に接続され、ゲートが、Ｐチャネルトランジスタとトランスファーゲートの接続ノードに接続される。１段目のＰチャネルトランジスタのゲートは、ローカルビット線対にそれぞれ接続される。２段目のＰチャネルトランジスタおよびトランスファーゲートの一方のゲート入力は、ライトドライバＷＣの出力制御信号端子に、出力サイドを変えて接続される。トランスファーゲートの他方のゲートには、ローカルプリチャージ信号ＬＰＲＥを反転した信号が印加される。

共通化接続回路ＢＣＡでは、２個のＮチャネルトランジスタは、ＬＰＲＥがＨで、ＬＷＥがＬまたはＷＣがそれまでと異なるデータを書き込む時で、ローカルビット線がＬになる時に、オン（ＯＮ）する。

第２実施形態のＳＲＡＭは、図１０に示すタイムチャートのように動作する。ＬＳＡＥをＨに変化させる時について説明する。図１０に示すように、読み出し動作時に、ＬＳＡＥをＨに変化させる時、ＬＰＲＥおよびＷＬはＨであり、ＬＷＥはＬである。ＬＳＡＥをＨに変化させると、ローカルビット線対の一方がＬに変化し、共通化接続回路ＢＣＡでは、２個のＮチャネルトランジスタのうち、Ｌであるローカルビット線に接続されるトランジスタがオンする。これにより、４本のローカルビット線が接続された状態になる。書き込み動作時は、前半で読み出し動作と同様の動作を行い、共通化接続回路ＢＣＡでは、２個のＮチャネルトランジスタの一方がオンして４本のローカルビット線が接続された状態になる。他の動作は、第１実施形態と同じであるから、説明は省略する。

なお、第２実施形態では、ＢＬ容量共有化回路ＢＣは、センスアンプＳＡと、共通化接続回路ＢＣＡと、を有したが、センスアンプＳＡを設けなくても、同様の動作が可能である。サブブロックにセンスアンプを設けない場合、図４で説明した基礎となるＳＲＡＭと同様に動作する。その場合、ローカルビット線の電位に応じて、共通化接続回路ＢＣＡの２個のＮチャネルトランジスタの一方がオンして４本のローカルビット線が接続された状態になることが、基礎となるＳＲＡＭと異なる。

図１２は、第３実施形態のＳＲＡＭのコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、ライトドライバＷＣと、グローバル接続回路ＧＣと、を詳細に示す図である。

図示のように、ＢＬ容量共有化回路ＢＣは、センスアンプＳＡと、共通化接続回路ＢＣＡと、を有する。センスアンプＳＡは、図１に示したセンスアンプであり、共通接続ラインＣＬＮに接続されていないことが、第１実施形態と異なり、他は同じであるので、説明は省略する。

共通化接続回路ＢＣＡは、２個のＮチャネルトランジスタと、電源ＶＤＤとＧＮＤの間に直列に接続された１個のＰチャネルトランジスタおよびＮチャネルトランジスタの列を２列有する。２個のＮチャネルトランジスタは、ローカルビット線対と共通接続ラインＣＬＮの間に接続され、ゲートが、対応する列のＰチャネルトランジスタとＮチャネルトランジスタの接続ノードに接続される。１段目のＰチャネルトランジスタのゲートは、ローカルビット線対にそれぞれ接続される。列の形成するＮチャネルトランジスタのゲートには、ローカルプリチャージ信号ＬＰＲＥを反転した信号が印加される。

共通化接続回路ＢＣＡでは、２個のＮチャネルトランジスタは、ＬＰＲＥがＨで、ローカルビット線がＬになる時に、オン（ＯＮ）する。

図１３は、第３実施形態のＳＲＡＭの動作を示すタイムチャートである。
読み出し（Ｒｅａｄ）動作時の動作は、図１０タイムチャートと同じであるので説明は省略する。

書き込み（Ｗｒｉｔｅ）動作の開始時には、ＷＬ、ＬＳＡＥ、ＧＣ＜３＞およびＧＳＡＥ＜３＞は、Ｌ（低）である。ＧＳＡＥは、コラムにかかわらず、書き込み動作中Ｌを維持する。また、他のコラムのＧＣ、ＣＯＬ、ＧＳＡＥおよびＧＷＥは、書き込み動作の間Ｌを維持する。これにより、グローバルビット線対ＧＢＬ＜３＞／ＧＢＬＸ＜３＞および延長グローバルビット線対ＲＤ＜３＞／ＲＤＸ＜３＞は、それぞれＨにチャージされた状態である。ＧＢＬ＜３＞／ＧＢＬＸ＜３＞は、ＲＤ＜３＞／ＲＤＸ＜３＞に接続された状態である。ローカルビット線対ＬＢＬ＜３＞／ＬＢＬＸ＜３＞は、一方がＨ、他方がＬである前の状態を維持している。

ＣＬＫの立ち上がりに同期して、ＬＰＲＥ、ＬＷＥ、ＣＯＬ＜３＞およびＧＷＥ＜３＞がＨ（高）に変化し、書き込みデータＷＤ／ＷＤＸが設定される。ＬＰＲＥがＨになると、ＰＣはオフして、ＬＢＬ＜３＞とＬＢＬＸ＜３＞は分離された状態になる。また、書き込み対象の選択コラムのＣＯＬ＜３＞およびＧＷＥ＜３＞がＨに変化し、ＧＢＬ＜３＞／ＧＢＬＸ＜３＞がデータＷＤ／ＷＤＸに対応した状態に変化する。これと並行して、ＧＣ＜３＞がＨに変化して、ＬＢＬ＜３＞／ＬＢＬＸ＜３＞はＧＢＬ＜３＞／ＧＢＬＸ＜３＞に接続された状態になり、ＷＤ／ＷＤＸに対応した状態になる。

次に、ＷＬがＨになると、選択コラムではメモリセルがＬＢＬ＜３＞／ＬＢＬＸ＜３＞に接続された状態になる。一方、非選択コラムでは、ＷＬがＨになったメモリセルの状態がローカルビット線対に読み出され、各コラムのローカルビット線対の電位が変化する。この状態でＬＳＡＥがＨに変化すると、選択コラムではＷＬがＨのメモリセルがＬＢＬ＜３＞／ＬＢＬＸ＜３＞の状態、すなわちＷＤ／ＷＤＸに対応した状態になる。一方、非選択コラムでは、読み出されたメモリセルの状態に対応した電位差が拡大し、ローカルビット線対の一方はＨに、他方はＬになる。この時、ＬＢＬＸ＜３＞はＬＢＬＸ＜０＞〜ＬＢＬＸ＜２＞に接続された状態になる。

その後ＷＬがＬに変化して、メモリセルはその時の状態を保持する。これと並行して、ＬＰＲＥ、ＬＳＡＥ、ＬＷＥ、ＧＣ＜３＞、ＣＯＬ＜３＞およびＧＷＥ＜３＞は、Ｌに変化し、ＬＢＬ＜０＞／ＬＢＬＸ＜０＞〜ＬＢＬ＜３＞／ＬＢＬＸ＜３＞、ＧＢＬ＜０＞／ＧＢＬＸ＜０＞〜ＧＢＬ＜３＞／ＧＢＬＸ＜３＞およびＲＤ＜０＞／ＲＤＸ＜３＞は、それぞれＶＤＤにチャージされる。

図１４は、第４実施形態のＳＲＡＭのメモリセルマトリクスの構成を示す図である。
第４実施形態のＳＲＡＭは、サブブロックＢ００〜Ｂｋ０…Ｂ０３〜Ｂｋ３からライトドライバＷＣが除かれていることと、グローバル接続回路ＧＣが、トランスファーゲートの替わりにＮチャネルトランジスタを有することが、第１実施形態と異なる。

図１５は、図１４に示した両側のコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、グローバル接続回路ＧＣと、を詳細に示す図である。ＢＬ容量共有化回路ＢＣは、第１実施形態と同様に、センスアンプを含み、他のコラムのセンスアンプと共通接続ラインＣＬＮを介して接続されている。

第４実施形態のＳＲＡＭは、図１０のタイムチャートにしたがって動作する。
図１６は、第５実施形態のＳＲＡＭにおいて、コラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、グローバル接続回路ＧＣと、を詳細に示す図である。

第５実施形態のＳＲＡＭは、サブブロックＢ００〜Ｂｋ０…Ｂ０３〜Ｂｋ３からライトドライバＷＣが除かれていることが、第３実施形態と異なる。
第５実施形態のＳＲＡＭは、図１３のタイムチャートにしたがって動作する。

図１７は、第６実施形態のＳＲＡＭのメモリセルマトリクスの構成を示す図である。
第６実施形態のＳＲＡＭは、４列のコラムの４つのグローバルビット線対ＧＢＬ＜０＞／ＧＢＬＸ＜０＞〜ＧＢＬ＜３＞／ＧＢＬＸ＜３＞を、端部で１対のグローバルビット線対ＧＢＬ／ＧＢＬＸに統合したことが、第１実施形態と異なる。第６実施形態のＳＲＡＭでは、グローバルビット線対の統合に合わせて、延長グローバルビット線対ＲＤ＜０＞／ＲＤＸ＜０＞〜ＲＤ＜３＞／ＲＤＸ＜３＞を１対の延長グローバルビット線対ＲＤ／ＲＤＸに統合している。また、第６実施形態のＳＲＡＭは、各コラムのライトドライバＷＣを活性化するＬＷＥが、ＬＷＥ＜０＞〜ＬＷＥ＜３＞に分離されており、各ライトドライバＷＣの動作状態を独立に制御できる。さらに、第６実施形態のＳＲＡＭは、ＣＯＬ＜０＞〜ＣＯＬ＜３＞の代わりにグローバルプリチャージＧＰＲＥが統合されたグローバル書き込み回路ＧＷＣの動作状態を制御する。

図１８は、図１７に示した両側のコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、ライトドライバＷＣと、グローバル接続回路ＧＣと、を詳細に示す図である。

図１９は、第６実施形態のＳＲＡＭの動作を示すタイムチャートである。図１９に示すように、第６実施形態では、書き込み動作時に、ＬＷＥ＜３＞およびＧＰＲＥが、ＧＣ＜３＞およびＧＷＥと同じタイミングでＨに変化し、Ｌに戻る。動作説明は、第１実施形態と同じなので省略する。

第７実施形態のＳＲＡＭは、図１７に示した第６実施形態のＳＲＡＭと類似の構成を有し、ＢＬ容量共有化回路ＢＣが、第２実施形態のＢＬ容量共有化回路ＢＣと同じ構成を有する。
図２０は、第７実施形態のＳＲＡＭにおいて、コラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、ライトドライバＷＣと、グローバル接続回路ＧＣと、を詳細に示す図である。

第７実施形態のＳＲＡＭは、全体構成は第６実施例のＳＲＡＭと類似しており、ＢＬ容量共有化回路ＢＣは第２実施形態説明と類似しており、説明は省略する。
第７実施形態のＳＲＡＭは、図１９のタイムチャートにしたがって動作する。

第８実施形態のＳＲＡＭは、図１７に示した第６実施形態のＳＲＡＭと類似の構成を有し、ＢＬ容量共有化回路ＢＣが、第３実施形態のＢＬ容量共有化回路ＢＣと同じ構成を有する。
図２１は、第８実施形態のＳＲＡＭにおいて、コラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、ライトドライバＷＣと、グローバル接続回路ＧＣと、を詳細に示す図である。

図２２は、第８実施形態のＳＲＡＭの動作を示すタイムチャートである。図２２に示すように、第８実施形態では、書き込み動作時に、ＬＷＥ＜３＞およびＧＰＲＥが、ＧＣ＜３＞およびＧＷＥと同じタイミングでＨに変化し、Ｌに戻る。動作説明は、第３実施形態と同じなので省略する。

図２３は、第９実施形態のＳＲＡＭのメモリセルマトリクスの構成を示す図である。
第９実施形態のＳＲＡＭは、４列のコラムの４つのグローバルビット線対ＧＢＬ＜０＞／ＧＢＬＸ＜０＞〜ＧＢＬ＜３＞／ＧＢＬＸ＜３＞を、端部で１対のグローバルビット線対ＧＢＬ／ＧＢＬＸに統合したことが、第４実施形態と異なる。グローバルビット線対、延長グローバルビット線対、グローバル書き込み回路およびグローバルセンスアンプの統合は、第６実施形態と同様に行われる。

図２４は、図２３に示した両側のコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、グローバル接続回路ＧＣと、を詳細に示す図である。

第９実施形態のＳＲＡＭは、全体構成は第４実施例のＳＲＡＭと類似しており、グローバルビット線対などを統合したことは、第６実施形態と類似しており、説明は省略する。
第９実施形態のＳＲＡＭは、図１０のタイムチャートにしたがって動作する。

図２５は、第１０実施形態のＳＲＡＭにおいて、両側のコラム＜０＞とコラム＜３＞について、サブブロック内の１個のメモリセルＣ０と、プリチャージ回路と、ＢＬ容量共有化回路ＢＣと、グローバル接続回路ＧＣと、を詳細に示す図である。
第１０実施形態のＳＲＡＭは、全体構成は第５実施例のＳＲＡＭと類似しており、グローバルビット線対などを統合したことは、第６実施形態と類似しており、説明は省略する。

第１０実施形態のＳＲＡＭは、図１３のタイムチャートにしたがって動作する。
以上、説明した各部の構成は、相互に組み合わせを変えて使用しても有効な構成があり得ることは当業者には容易に理解できることである。例えば、共通接続ラインＣＬＮで接続するコラムの列数は任意に設定可能である。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１ 制御回路
２ ローデコーダ
４ ブロック信号回路
５ コラムデコーダ
６ データＩ／Ｏ回路
ＢＫ サブブロック
ＣＬ コラム回路
ＣＳ コラムスイッチ
ＬＢＬ＜ｎ＞，ＬＢＬＸ＜ｎ＞ ローカルビット線対
ＧＢＬ＜ｎ＞０，ＧＢＬＸ＜ｎ＞ グローバルビット線対
ＲＤ＜ｎ＞，ＲＤＸ＜ｎ＞ 延長グローバルビット線対
Ｃ０〜Ｃｍ メモリセル
ＢＣ ＢＬ容量共有化回路
ＣＬＮ 共通接続ライン

Claims (5)

1. 複数のワード線と、
   複数のローカルビット線対と、
   前記複数のローカルビット線対の前記複数のワード線との交差部に設けられた複数のメモリセルと、
   前記複数のローカルビット線対毎に設けられた容量共通化回路と、
   複数の前記容量共通化回路を接続する共通接続ラインと、
   前記複数のローカルビット線対に接続されるグローバルビット線対と、
   を備え、
   前記容量共通化回路は、前記容量共通化回路に対応する前記ローカルビット線対と前記共通接続ラインの間に接続された２個のＮチャネルトランジスタを備えたことを特徴とするスタティックＲＡＭ。
2. 前記複数のメモリセルは、前記複数のメモリセルのそれぞれに対応する前記ワード線に印加されるロウ選択信号に応じて、前記複数のメモリセルのそれぞれに対応する前記ローカルビット線対に接続され、
   読み出し時に、選択するメモリセルに対応する前記ワード線に、前記ロウ選択信号を印加することにより、前記複数のローカルビット線対を、各ローカルビット線対のメモリセルの記憶内容に応じた状態にした時に、前記容量共通化回路は、前記容量共通化回路に対応する前記ローカルビット線対の電位に応じて前記２個のＮチャネルトランジスタの一方を導通状態にし、前記２個のＮチャネルトランジスタの他方を遮断状態にし、
   前記２個のＮチャネルトランジスタの低電位側のローカルビット線に接続されるＮチャネルトランジスタが導通状態になり、前記共通接続ラインを介して前記複数のローカルビット線対の低電位側のローカルビット線が互いに接続された状態になることを特徴とする請求項１記載のスタティックＲＡＭ。
3. 前記複数のローカルビット線対の低電位側のローカルビット線が互いに接続した状態で、前記ロウ選択信号の印加を停止し、
   前記グローバルビット線対の一方を、選択コラムのローカルビット線対のうち高電位側のローカルビット線に接続し、前記グローバルビット線対の他方を、選択コラムの低電位側のローカルビット線および前記共通接続ラインを介して接続された前記複数のローカルビット線対の低電位側のローカルビット線に接続して、前記グローバルビット線対の状態を変化させ、
   前記グローバルセンスアンプを動作させることを特徴とする請求項２記載のスタティックＲＡＭ。
4. 前記容量共通化回路は、前記複数のローカルビット線対毎に設けられ、共通のローカルセンスアンプ起動信号で起動されるローカルセンスアンプを含むことを特徴とする請求項３記載のスタティックＲＡＭ。
5. 前記２個のＮチャネルトランジスタは、前記ローカルセンスアンプの一部をなし、
   読み出し時に、前記複数のローカルビット線対を、各ローカルビット線対のメモリセルの記憶内容に応じた状態にした時に、前記ローカルセンスアンプ起動信号を印加して前記複数の容量共通化回路それぞれのローカルセンスアンプを起動することを特徴とする請求項４記載のスタティックＲＡＭ。

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