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KR100745368B1 - 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치 - Google Patents

개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치 Download PDF

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KR100745368B1
KR100745368B1 KR1020050111566A KR20050111566A KR100745368B1 KR 100745368 B1 KR100745368 B1 KR 100745368B1 KR 1020050111566 A KR1020050111566 A KR 1020050111566A KR 20050111566 A KR20050111566 A KR 20050111566A KR 100745368 B1 KR100745368 B1 KR 100745368B1
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KR
South Korea
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bit line
data
memory cell
delete delete
cluster
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KR1020050111566A
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English (en)
Inventor
김남석
이종철
유학수
조욱래
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는 데이터 입출력 경로의 한 구성요소인 동일 비트라인 쌍을 공유하며 동작적으로 구획되어진 제1, 2 메모리 셀 클러스터, 상기 제1, 2 메모리 셀 클러스터에 연결된 워드라인에 각기 대응적으로 연결되고, 상기 비트라인 쌍과는 다른 비트라인 쌍을 공유하며 동작적으로 구획되어진 제3, 4 메모리 셀 클러스터 및 데이터 입출력 경로를 구성하기 위하여 컬럼 선택신호에 응답하여 상기 제1 내지 제4 메모리 셀 클러스터에 연결된 비트라인 쌍들 중의 하나를 공통 센스앰프로 스위칭하기 위한 컬럼 패스 게이트를 구비할 수 있다. 그리하여, 본 발명은 데이터 입출력 경로를 구성하며 비트라인에 연결된 주변회로들의 부하로 인한 동작 속도의 저하 문제를 개선하며, 컬럼 패스 게이트의 개수를 현저히 줄임으로써 칩 싸이즈를 감소시킬 수 있다.
메모리, 비트라인, 센스앰프, 데이터 리드, 데이터 라이트, 챠지 쉐어링

Description

개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치{Semiconductor memory device having advanced data input/output path}
도 1은 종래의 SRAM에서의 하나의 비트라인에 연결된 메모리 셀의 개수에 따른 부하 커패시턴스를 보인 그래프이다.
도 2는 비트라인의 부하 커패시턴스가 큰 종래의 SRAM의 비트라인 구조를 설명하기 위한 개략도.
도 3은 종래의 비트라인의 부하 커패시턴스를 줄이기 위한 SRAM의 일례를 보인 개략도.
도 4는 도 2 및 도 3에서의 컬럼 선택부의 일례를 보인 상세 등가 회로도.
도 5는 종래의 데이터 리드 경로를 설명하기 위한 SRAM에서의 서브 매트들을 간략히 보인 구성도.
도 6은 도 5에서의 두 개의 블록들(BLK1, BLK11) 내에서의 하나의 I/O 포트의 데이터 리드 경로를 상세히 보인 회로도.
도 7은 종래의 데이터 라이트 경로를 설명하기 위한 SRAM에서의 하나의 I/O 포트를 간략히 보인 구성도.
도 8은 본 발명의 제1 실시예에 따른 계층적 비트라인 구조를 갖는 반도체 메모리 장치를 설명하기 위한 블록도.
도 9는 도 8의 상세 회로도.
도 10은 도 8에서의 클러스터 선택신호 생성부의 일례를 보인 블록도.
도 11은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 효과를 종래의 기술과 비교하여 도시한 그래프.
도 12는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도.
도 13은 도 12에서의 컬럼 방향으로 배치된 메모리 블록들의 상세 회로도.
도 14는 도 13의 회로의 동작을 설명하기 위한 타이밍도.
도 15는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 효과를 종래 기술과 비교 설명하기 위한 그래프.
도 16은 본 발명의 제4 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도.
도 17은 도 16에서 하나의 I/O 포트에서의 라이트 드라이빙 회로를 상세히 보인 회로도.
도 18은 도 17의 라이트 드라이빙 회로를 설명하기 위한 타이밍도.
도 19는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 효과를 종래 기술과 비교 설명하기 위한 그래프.
도 20은 본 발명의 제5 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도.
<도면의 주요부분에 대한 부호의 설명>
MCC1~MCC4 : 메모리 셀 클러스터 SC1~SC4 : 클러스터 선택신호
BL1~BL2, BL1B~BL1B : 비트라인 GBL1, GBL1B : 글로벌 비트라인
BMUX_1, BMUX_2 : 클러스터 선택부 YPASS : 컬럼 패스 게이트
81 : 클러스터 선택신호 생성부 YDEC : 컬럼 디코더
86 : 센스앰프 YA : 컬럼 어드레스
MC11, MC21, MC31, MC41 : 메모리 셀 XA : 로우 어드레스
BLK1~BLK8, BLK11~BLK18 : 메모리 블록 BSA1 : 제1 센스앰프
BSA2 : 제2 센스앰프 128, 129 : 블록 선택부
BSA1_EN0, BSA1_EN1 : 블록 선택신호 MDL : 메인 데이터라인
LRSDL, LRSDLB : 로컬 리드 섹션 데이터라인
GRSDL, GRSDLB : 글로벌 리드 섹션 데이터라인
BSA2_EN : 센스앰프 인에이블 신호
LWSDL, LWSDLB : 로컬 라이트 섹션 데이터라인
S_MAT1, S_MAT2 : 서브 매트 LWDRV : 제2 라이트 드라이버부
GWDRV : 제1 라이트 드라이버부 SW : 데이터라인 선택부
GDIL, GDILB : 제1 데이터 입력라인
GWSDL, GWSDLB : 글로벌 라이트 섹션 데이터라인
AND161, AND162, AND171 : 앤드 게이트 WCON : 라이트 커맨드 신호
DRV_EN : 드라이버 인에이블 신호 CAP1 : 챠지 쉐어링 커패시터
PRE171, PRE170 : 프리챠지부
본 발명은 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 저전력 소모, 고속 동작 및 고집적화를 구현할 수 있는 개선된 데이터 입출력 경로(path)를 갖는 반도체 메모리 장치에 관한 것이다.
대용량 반도체 메모리 장치에 대한 요구가 증가되고 있는 현 상황에서, 동작의 고속화(high performance) 및 고집적화(high density)도 동시에 요구되고 있다. 그러나, 반도체 메모리 장치의 고속화 및 고집적화에 대한 요구는 일반적으로 동시에 충족되기는 쉽지 않다.
예를 들면, 반도체 메모리 장치의 고집적화를 위한 한가지 방안으로 하나의 비트라인(bit line)에 연결되는 메모리 셀들(memory cells)의 개수를 증가시킬 수는 있지만, 하나의 비트라인에 연결된 메모리 셀들의 개수가 많아지면 많아질수록 비트라인에 걸리는 부하 저항(loading resistance) 및 부하 커패시턴스(loading capacitance)가 증가된다. 그리하여, 어드레스에 의해 억세싱되는 메모리 셀이 비트라인으로 전하를 디스챠지(discharge) 하는데 걸리는 시간이 증가하여 반도체 메모리 장치의 동작 속도 저하를 초래한다.
또한, 다양한 반도체 메모리 장치들의 데이터 리드 경로(data read path) 또 는 데이터 라이트 경로(data write path)에 있어서도, 씨모스 레벨(CMOS level)로 풀 스윙(full swing)된 데이터가 데이터 전송 경로 상으로 전송됨으로 인해, 동작 속도의 저하, 소모 전력의 증가 및 칩 싸이즈의 증가 등의 문제들이 쉽게 해결되지 않고 있다.
상기 씨모스 레벨이라 함은 VDD, VSS 레벨을 말한다. 즉, 하이 레벨은 VDD이고 로우 레벨은 VSS이다. VDD도 다양하게 정해질 수 있으나, SRAM에 있어서는 대략 1.2V 정도이다. 상기 풀 스윙은 데이터의 스윙 폭이 VDD인 경우를 말하고, 스몰 스윙(small swing)이라 함은 데이터의 스윙 폭이 VDD 미만인 경우를 말한다.
반도체 메모리 장치의 고속 동작, 저전력 소모 및 고집적화에 대한 노력은 끈임없이 경주되어 왔다. 그러한 예들이 미국등록특허 제5,986, 914호 및 미국등록특허 제6,822,918호에 개시되어 있다.
이하에서는 첨부된 도면을 참조하여 종래의 반도체 메모리 장치에서의 데이터 입출력 경로를 구성하는 비트라인 구조, 데이터 리드 경로 및 데이터 라이트 경로 등이 갖는 문제점들을 차례대로 상세히 설명한다.
도 1은 종래의 SRAM(Static Random Access Memory)에서의 하나의 비트라인에 연결된 메모리 셀의 개수에 따른 부하 커패시턴스를 보인 그래프이다.
도 1에서 Bit Line으로 나타낸 그래프는 비트라인의 부하 커패시턴스이고, YPATH로 나타낸 그래프는 컬럼 패스부의 부하 커패시턴스이며, SenseAmp로 나타낸 그래프는 센스앰프(sense amp.;sense amplifier)의 부하 커패시턴스이다. 상기 컬럼 패스부는 컬럼 어드레스(column address)를 수신하여 비트라인과 센스앰프가 선 택적으로 전기적 연결되도록 하는 부분으로서 통상적으로 복수 개의 컬럼 패스 게이트(column pass gate)로 구성된다.
도 1을 참조하면, 하나의 비트라인에 연결된 메모리 셀의 개수가 128개인 경우, 센스앰프 및 컬럼 패스부의 부하 커패시턴스를 제외한 비트라인의 부하 커패시턴스는 25%이다. 상기 비트라인의 부하 커패시턴스, 센스앰프로 인한 부하 커패시턴스 및 컬럼 패스부로 인한 부하 커패시턴스는 모두 비트라인에 연결된 주변회로의 부하이다. 따라서, 상기 비트라인의 부하 커패시턴스는 엄밀한 의미에서는 비트라인에 연결된 셀들로 인한 부하 커패시턴스를 말한다. 이는 이하에서도 모두 동일하게 적용되는 개념이다.
하나의 비트라인에 연결된 메모리 셀의 개수가 256개인 경우 센스앰프와 컬럼 패스부의 부하 커패시턴스를 제외한 비트라인의 부하 커패시턴스는 39%이다. 그리고, 하나의 비트라인에 연결된 메모리 셀의 개수가 512개인 경우 센스앰프 및 컬럼 패스부의 부하 커패시턴스를 제외한 비트라인의 로딩 커패시턴스는 54%이다. 그리고, 하나의 비트라인에 연결된 메모리 셀의 개수가 1024인 경우 센스앰프 및 컬럼 패스부의 부하 커패시턴스를 제외한 비트라인의 부하 커패시턴스는 70%이다.
이와 같이, 하나의 비트라인에 연결된 메모리 셀의 개수가 증가함에 따라 비트라인의 부하 커패시턴스는 증가한다.
따라서, 반도체 메모리 장치의 고집적화를 위해 비트라인당 메모리 셀의 개수를 증가시키면, 부하 커패시턴스가 증가하여 반도체 메모리 장치의 동작 속도가 저하된다. 이러한 문제점을 안고 있는 종래의 반도체 메모리 장치의 일례가 도 2에 도시되어 있다.
도 2는 비트라인의 부하 커패시턴스가 큰 종래의 SRAM의 비트라인 구조를 설명하기 위한 개략도이다.
도 2를 참조하면, 워드라인들(WL0, WL1, ..., WLn-1), 컬럼 디코더(YDEC, 20), 컬럼 패스 게이트들(YPASS, 22, 24), 복수 개의 메모리 셀들(MC), 비트라인 쌍들(BLm-1, BLm-1B, BLm, BLmB) 및 센스앰프(26)가 도시되어 있다.
상기 워드라인들(WL0, WL1, ..., WLn-1)은 로우 디코더(row decoder, 미도시)에 의해 선택되어진다.
상기 컬럼 디코더(20)는 컬럼 어드레스(YA)를 수신하여 디코딩된 신호인 컬럼 선택신호를 출력한다.
상기 컬럼 패스 게이트들(22, 24)은 상기 컬럼 선택신호를 수신하여 상기 컬럼 어드레스(YA)가 지정하는 메모리 셀(MC)이 연결된 비트라인 쌍과 센스앰프(26) 간을 전기적으로 연결한다.
상기 비트라인 쌍들(BLm-1, BLm-1B, BLm, BLmB)은 상기 비트라인 쌍들(BLm-1, BLm-1B, BLm, BLmB)과 워드라인들(WL0, WL1, ..., WLn-1)의 교차점에 연결되어 배치된 복수 개의 메모리 셀들(MC)의 데이터를 전송하거나 상기 메모리 셀들(MC)로 데이터를 전송한다.
상기 센스앰프(26)는 컬럼 선택신호에 의해 선택된 비트라인으로부터 출력되는 신호를 감지 및 증폭한다.
통상적으로, SRAM은 복수 개의 메모리 매트(mat)들(이는 매트라고도 일컬어 짐)을 구비하고, 각각의 메모리 매트는 복수 개의 서브(sub) 메모리 매트(이는 서브 매트라고도 일컬어짐)들로 나눠진다. 또한, 각각의 서브 메모리 매트는 복수 개의 메모리 블록(이는 블록이라고도 일컬어짐)으로 나눠진다. 또한, 각각의 메모리 블록은 I/O 포트별로 구별되어 배치된 복수 개의 센스앰프들을 구비하고, 각각의 센스앰프는 각각의 메모리 블록 내의 컬럼 비트(column bit)의 개수만큼의 비트라인 쌍들에 의해 공유된다.
보다 명확한 이해를 돕기 위해 예를 들어 설명하면, 각각의 메모리 블록 내의 컬럼 비트의 개수가 32이고, I/O 포트의 개수가 9개인 경우, 각각의 센스앰프는 32개의 비트라인 쌍들에 의해 공유되고, 센스앰프는 각각의 I/O 포트별로 하나씩 구비된다. 각각의 비트라인 쌍에 할당된 컬럼 패스 게이트(22, 24)는 컬럼 선택신호를 수신하여 대응되는 비트라인 쌍과 센스앰프를 전기적으로 연결한다.
상기 예에서와 같이, 도 2에 도시된 SRAM의 각각의 메모리 블록 내의 컬럼 비트의 개수가 32개이고 I/O 포트의 개수가 9개라면, 상기 SRAM에서의 센스앰프(26)는 32개의 비트라인 쌍들에 의해 공유된다. 또한, 각각의 비트라인 쌍에 할당되어 배치된 컬럼 패스 게이트(column pass gate, YPASS)의 개수도 32개이다. 그리고, 각각의 메모리 블록 내의 로우 비트(row bit)의 개수가 64개라면, 64개의 메모리 셀(MC) 전부가 각각의 비트라인 쌍에 연결된다.
따라서, 도 1에 보여지는 바와 같이 하나의 비트라인 쌍에 연결된 메모리 셀의 개수가 많으면 많을수록, 비트라인의 부하 커패시턴스는 높다. 그리하여, 높은 부하 커패시턴스는 상기 SRAM의 동작 속도를 저하시키는 주요 원인이 된다.
상기 문제점을 해결하기 위해, 각각의 메모리 블록 내에서의 각각의 비트라인에 연결된 메모리 셀의 개수를 줄이는 방법이 고려될 수 있다. 그러한 반도체 메모리 장치가 이하에서 설명된다.
도 3은 종래의 비트라인의 부하 커패시턴스를 줄이기 위한 SRAM의 일례를 보인 개략도이다.
도 3을 참조하면, SRAM에서의 하나의 메모리 블록 내에서 컬럼 디코더(YDEC, 30)로부터 출력되는 컬럼 선택신호를 수신함으로써 각각의 컬럼 패스 게이트(YPASS, 32, 34)에 의해 하나의 센스앰프(36)에 선택적으로 연결되는 두 개의 비트라인 쌍들(BLm-1, BLm-1B, BLm, BLmB)이 도시되어 있다. 메모리 블록 단위는 상기 도 2를 참조하여 이미 설명되었고, 도 3에도 동일하게 적용되므로 부연 설명은 생략한다.
도 3에 도시된 비트라인 구조를 도 2에 도시된 종래 기술과 비교하여 보면, 도 3에서는 하나의 비트라인 쌍에 연결된 메모리 셀들이 두 개의 그룹으로 나뉘어져 구별되게 제어된다.
즉, 하나의 비트라인 쌍의 부하 커패시턴스를 줄이기 위한 방편으로, 하나의 비트라인 쌍에 연결되는 메모리 셀들의 개수를 줄였다. 두 개의 그룹으로 나뉘어져 동일 비트라인에 연결된 메모리 셀들은 선택라인(SL1, SL2)으로 인가되는 제어신호에 의해 구별되게 제어된다. 즉, 하나의 비트라인이 분할된 형태이다.
분할된 비트라인들 각각이 구별되게 제어되는 방법을 보다 상세히 설명하면 이하와 같다.
억세싱하고자 하는 메모리 셀(MC)이 상기 상부 비트라인 쌍에 연결되어 있는 경우에는 이하와 같이 설명될 수 있다.
하나의 비트라인 쌍(BLm-1, BLm-1B)을 예로 들면, 비트라인 쌍(BLm-1, BLm-1B)은 스위칭 트랜지스터들(NM31, NM32, NM33, NM34)에 의해 스위칭되어 각각 독립적으로 제어된다.
제어라인(SL1)으로 인가되는 제어신호가 하이(high) 레벨이고 제어라인(SL2)로 인가되는 제어신호(SL2)가 로우(low) 레벨이면, 노드 N31은 하이 레벨이고 노드 N32는 로우 레벨이므로 스위칭 트랜지스터들(NM31, NM32)은 턴온(turn on)되고 스위칭 트랜지스터들(NM33, NM34)은 턴오프(turn off)된다.
설명의 편의를 위해, 이하에서는 상기 비트라인 쌍(BLm-1, BLm-1B) 중 스위칭 트랜지스터들(NM31, NM32)의 상부를 상부 비트라인 쌍이라 하고, 스위칭 트랜지스터들(NM33, NM34)의 하부를 하부 비트라인 쌍이라 한다.
그리하여, 상부 비트라인 쌍은 글로벌(global) 비트라인 쌍(GBLm-1, GBLm-1B)에 전기적으로 연결되고, 하부 비트라인 쌍은 상기 글로벌 비트라인 쌍(GBLm-1, GBLm-1B)에 전기적으로 연결되지 않는다. 그리고, 상기 글로벌 비트라인 쌍(GBLm-1, GBLm-1B)은 컬럼 패스 게이트(32)에 의해 센스앰프(36)에 전기적으로 연결된다. 상기 센스앰프(36)는 상기 글로벌 비트라인 쌍(GBLm-1, GBLm-1B)의 데이터를 감지 증폭하여 출력한다.
반대로, 억세싱하고자 하는 메모리 셀(MC)이 상기 하부 비트라인 쌍에 연결되어 있는 경우에는, 선택라인(SL1)으로 인가되는 제어신호는 로우 레벨이고 선택 라인(SL2)로 인가되는 제어신호는 하이 레벨이 된다.
그리하여, 상기 하부 비트라인 쌍이 상기 글로벌 비트라인 쌍(GBLm-1, GBLm-1B)에 연결되고, 상기 글로벌 비트라인 쌍(GBLm-1, GBLm-1B)은 상기 컬럼 패스 게이트(32)에 의해 센스앰프(36)에 전기적으로 연결된다. 상기 센스앰프(36)는 상기 글로벌 비트라인 쌍(GBLm-1, GBLm-1B)의 데이터를 감지 증폭하여 출력하게 된다.
이와 같이, 도 3에 도시된 종래의 반도체 메모리 장치는 글로벌 비트라인 쌍들(GBLm-1, GBLm-1B, GBLm, GBLmB), 스위칭 트랜지스터들(NM31, NM32, NM33, NM34, NM35, NM36, NM37, NM38) 및 선택라인들(SL1, SL2)을 구비하여, 하나의 컬럼에서의 메모리 셀들(MC) 전부가 하나의 비트라인에 연결됨으로 인해 비트라인의 로딩 커패시턴스가 높은 문제점(도 2에 도시된 SRAM의 비트라인 구조의 문제점)을 개선하고자 하였다.
그러나, 상기 도 3에 도시된 종래의 반도체 메모리 장치는 비트라인의 부하 커패시턴스는 줄어들지만, 컬럼 패스 게이트들(22, 24)에 의한 부하는 줄어들지 않는 문제점이 있다. 도 1에 도시된 바와 같이, 비트라인에 연결된 주변회로 중의 하나인 컬럼 패스 게이트(YPATH)로 인한 부하 커패시턴스도 반도체 메모리 장치의 동작 속도를 저하시키는 주요 원인이 될 수 있다.
도 4는 도 2 및 도3에서의 컬럼 패스 게이트(YPASS)의 일례를 보인 상세 등가 회로도이다.
상기 컬럼 패스 게이트(YPASS)는 리드/라이트 정보(RCON) 및 컬럼 어드레스(YA)를 수신하여, 억세싱되는 메모리 셀이 연결된 비트라인 쌍을 선택하고, 데이터 리드 경로(data read path)와 데이터 라이트 경로(data write path)가 구별되도록 한다.
도 4를 참조하면, 상기 컬럼 패스 게이트(YPASS)는 컬럼 선택신호(YAi)와 리드/라이트 정보(RCON)를 수신한다.
상기 컬럼 선택신호(YAi)가 지정하는 컬럼에서의 데이터 리드 동작시에는 상기 컬럼 선택신호(YAi) 및 리드/라이트 정보(RCON)는 하이 레벨이 된다. 그리하여, 비트라인 쌍(BL, BLB)과 리드 라인 쌍(LRSDL, LRSDLB)이 전기적으로 연결된다.
데이터 라이트 동작시에는 컬럼 선택신호(YAi)만 하이 레벨로 된다. 그리하여, 비트라인 쌍(BL, BLB)과 라이트 라인 쌍(LWSDL, LWSDLB)이 전기적으로 연결된다.
도 5는 종래의 데이터 리드 경로(data read path)를 설명하기 위한 SRAM에서의 서브 매트(sub mat)를 간략히 보인 구성도이다.
도 5를 참조하면, 앞서 설명된 바와 같이 복수 개의 서브 매트들 각각은 복수 개의 메모리 블록들을 구비한다. 즉, 서브 매트(SMAT1)는 복수 개의 메모리 블록들(BLK1~BLK8)을 구비하고, 서브 매트(SMAT2)는 복수 개의 메모리 블록들(BLK11~BLK18)을 구비한다.
상기 복수 개의 메모리 블록들(BLK1~BLK8, BLK11~BLK18) 각각은 제1 센스앰프들(BSA1) 및 제2 센스앰프들(BSA2)을 구비한다. 도 5에서 각각의 메모리 블록에는 하나의 제1 센스앰프(BSA1) 및 하나의 제2 센스앰프(BSA2)만 대표적으로 도시하였으나, 복수 개의 제1 센스앰프들(BSA1) 및 복수 개의 제2 센스앰프들(BSA2)이 I/O 포트별로 분할되어 배치된다. 따라서, 각각의 메모리 블록 내에서 I/O 포트의 개수는 상기 제1 센스앰프들(BSA1)의 개수와 동일하고, 상기 제2 센스앰프들(BSA2)의 개수와도 동일하다.
상기 제1 센스앰프들(BSA1) 각각은 어드레스에 의해 선택된 비트라인에 나타나는 데이터를 감지 및 증폭하고, 상기 제2 센스앰프들(BSA2) 각각은 상기 제1 센스앰프들(BSA1) 각각으로부터 출력되는 데이터를 감지 및 증폭한다.
상기 제2 센스앰프들(BSA2)은, 상기 제1 센스앰프들(BSA1)에 의한 증폭만으로는 씨모스 레벨(CMOS level)로 풀 스윙(full swing)된 데이터를 출력하기까지는 시간이 많이 걸리거나 안정된 레벨의 데이터를 출력하기 어려운 점을 개선하기 위해 사용되는 센스앰프들이다. 따라서, 데이터 리드 동작 속도를 빠르게 하거나 안정된 레벨의 데이터가 출력되게 하기 위해, 통상적으로 종래의 SRAM에 있어서는 각각의 메모리 블록 내에서 적어도 2차 이상의 센스앰프들이 사용된다.
메인 데이터라인들(MDL0, MDL1)은 상기 제2 센스앰프들(BSA2)로부터 출력되는 데이터를 전송한다.
상기 메인 데이터라인들(MDL0, MDL1)에 의해 전송된 데이터는 출력 드라이버(미도시)를 거쳐 데이터 출력단으로 출력되기 전에 낸드 게이트(NAND51)로 입력되어 낸드 연산이 수행된다. 상기 메인 데이터라인들(MDL0, MDL1)은 리드 동작시 하이 레벨로 프리챠지되어 있다. 따라서, 상기 메인 데이터라인들(MDL0, MDL1) 중 어느 하나라도 로우 레벨로 되면, 상기 낸드 게이트(NAND51)는 하이 레벨의 신호를 출력한다. 결과적으로는 논리합 연산을 수행하는 것처럼 보여질 수 있다.
도 6은 도 5에서의 두 개의 블록들(BLK1, BLK11) 내에서의 하나의 I/O 포트의 데이터 리드 경로를 상세히 보인 회로도이다.
도 6을 참조하면, 하나의 메모리 블록(BLK1)에서의 제1 센스앰프(BSA1, 52) 및 제2 센스앰프(BSA2, 54), 다른 하나의 메모리 블록(BLK11)에서의 제1 센스앰프(BSA1, 56) 및 제2 센스앰프(BSA2, 58)가 도시되어 있다.
컬럼 어드레스에 의해 상기 메모리 블록(BLK1)에서의 하나의 비트라인 쌍이 선택되고, 상기 비트라인 쌍에 나타난 데이터는 로컬 섹션 데이터라인 쌍(LSDL, LSDLB)으로 전송된다. 상기 메모리 블록(BLK1)에서의 하나의 제1 센스앰프(52)는 센스앰프 인에이블 신호(BSA1_EN)에 의해 인에이블되고 상기 로컬 섹션 데이터라인 쌍(LSDL, LSDLB)에 나타난 데이터를 1차적으로 감지 증폭한다.
상기 제2 센스앰프(54)는 센스앰프 인에이블 신호(BSA2_EN)에 의해 인에이블되고 상기 제1 센스앰프(52)로부터 출력되는 데이터를 2차적으로 감지 증폭한다. 상기 제2 센스앰프(BSA2)에 의해 출력되는 데이터는 메인 데이터라인(MDL0)에 의해 전송된다.
상기 제1 센스앰프들(52, 56) 및 상기 제2 센스앰프들(54, 58) 각각의 구조 및 동작은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 사실이므로 상세한 설명은 생략한다.
도 5 및 도 6에서 보여지는 바와 같이, 상기 낸드 게이트(NAND51)의 입력단인 메인 데이터라인들의 개수는 서브 매트의 개수와 동일하다. 상기 낸드 게이트(NAND51)는 복수 개의 메인 데이터라인들(MDL0, MDL1)로부터 입력되는 신호들을 낸 드 연산하게 된다.
따라서, 상기 데이터 리드 경로를 갖는 SRAM은 상기 낸드 연산으로 인한 신호 지연이 많이 발생되어 동작 속도가 저하된다. 또한, 각각의 메모리 블록들마다 제1 센스앰프들 및 제2 센스앰프들이 사용되어짐으로 인해, 칩의 면적이 증가하며 데이터 리드 동작시 전력 소모가 많은 문제점이 있다.
도 7은 종래의 데이터 라이트 경로를 설명하기 위한 SRAM에서의 하나의 I/O 포트를 간략히 보인 구성도이다.
도 7을 참조하면, 데이터가 라이트 드라이버부(WDRV, 76)로 입력되면 데이터 입력라인 쌍(DIL, DILB)으로 데이터가 전송된다. 상기 데이터 입력라인 쌍(DIL, DILB)에 실린 데이터는 로컬 데이터 입력라인 쌍(LDIL, LDILB)으로 전송된다. 컬럼 디코더(YDEC, 70)로부터 출력되는 컬럼 선택신호를 수신하는 컬럼 패스 게이트(YPASS, 74)는 선택된 비트라인 쌍(BL, BLB)과 로컬 데이터 입력라인 쌍(LDIL, LDILB)을 전기적으로 연결한다. 그리하여, 상기 비트라인 쌍(BL, BLB)으로 전송되는 데이터는 어드레스에 의해 선택된 메모리 셀에 라이트된다.
상기 데이터 라이트 경로에 있어서, 상기 라이트 드라이버부(76)는 데이터가 입력되는 경우 씨모스 레벨(CMOS level)로 풀 스윙(full swing)된 데이터를 출력한다. 따라서, 씨모스 레벨로 풀 스윙된 데이터가 상기 데이터 입력라인 쌍(DIL, DILB) 및 로컬 데이터 입력라인 쌍(LDIL, LDILB)으로 인가됨으로써, 이로 인한 전력 소모가 많은 문제점이 있고, 라이트 동작 속도도 저하되는 문제점이 있다.
따라서, 전력 소모가 적고, 동작 속도가 빠르며, 고집적화된 반도체 메모리 장치를 구현하기 위해, 비트라인의 구조, 데이터 리드 경로 및 데이터 라이트 경로등의 개선이 절실히 요망된다.
따라서, 본 발명의 목적은 상기한 전력 소모의 증가, 동작 속도의 저하, 칩 싸이즈의 증가 등의 문제점들을 해결하기 위한 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 비트라인에 연결된 주변회로들의 부하로 인한 동작 속도의 저하 문제를 해결하기 위한 계층적(hierarchical) 비트라인 구조의 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 컬럼 패스 게이트의 개수를 현저히 줄임으로써 칩 싸이즈를 감소시키기 위한 계층적 비트라인 구조의 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 데이터 리드 동작시 데이터가 씨모스 레벨로 풀 스윙되는 경로를 줄임으로써 전력 소모를 감소시킬 수 있는 데이터 리드 경로의 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 데이터 리드 동작시 데이터가 씨모스 레벨로 풀 스윙되는 경로를 줄임으로써 데이터 리드 동작 속도를 증가시킬 수 있는 데이터 리드 경로의 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 센스앰프의 개수를 감소시킴으로써 칩 싸이즈가 감소된 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 데이터 라이트 동작시 데이터가 씨모스 레벨로 풀 스윙되는 경로를 줄임으로써 전력 소모를 감소시킬 수 있는 데이터 라이트 경로로써 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 데이터 라이트 동작시 데이터가 씨모스 레벨로 풀 스윙되는 경로를 줄임으로써 동작 속도를 증가시킬 수 있는 데이터 라이트 경로로써 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 데이터 라이트 동작시 데이터 입력라인 쌍으로 스몰 스윙된 데이터를 전송함으로써, 동작의 오류를 감소 또는 최소화할 수 있는 개선된 데이터 입출력 경로를 갖는 반도체 메모리 장치를 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 데이터 입출력 경로를 갖는 반도체 메모리 장치는, 데이터 입출력 경로의 한 구성요소인 동일 비트라인 쌍을 공유하며 동작적으로 구획되어진 제1, 2 메모리 셀 클러스터; 상기 제1, 2 메모리 셀 클러스터에 연결된 워드라인에 각기 대응적으로 연결되고, 상기 비트라인 쌍과는 다른 비트라인 쌍을 공유하며 동작적으로 구획되어진 제3, 4 메모리 셀 클러스터; 및 컬럼 선택신호에 응답하여 상기 제1 내지 제4 메모리 셀 클러스터에 연결된 비트라인 쌍들 중의 하나를 공통 센스앰프로 스위칭하기 위한 컬럼 패스 게이트를 구비함을 특징으로 한다.
여기서, 상기 제1 내지 제4 메모리 셀 클러스터를 구성하는 메모리 셀들은 스태틱 타입의 메모리 셀들일 수 있다.
또한, 상기 반도체 메모리 장치는 클러스터 선택신호를 수신하여 상기 제1 내지 제4 메모리 셀 클러스터 중 하나를 선택하기 위한 클러스터 선택부를 더 구비할 수 있다.
또한, 상기 클러스터 선택신호는 컬럼 어드레스와 로우 어드레스의 조합에 의해 생성된 신호일 수 있다.
또한, 상기 클러스터 선택부는, 상기 제1 내지 제4 메모리 셀 클러스터들이 동작적으로 분할되도록 하며 상기 클러스터 선택신호에 의해 제어되는 게이트 트랜지스터들을 구비할 수 있다.
또한, 상기 게이트 트랜지스터들은 엔모스 트랜지스터들일 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 다른 일 양상에 따른 제1, 2 메모리 셀 클러스터로 동작적으로 구획되어진 복수 개의 메모리 셀들이 연결된 비트라인 쌍을 복수로 구비하며 데이터 입출력 경로를 갖는 반도체 메모리 장치는, 상기 비트라인 쌍들 중 적어도 두 개의 비트라인 쌍들에 대응되게 하나씩 배치되는 복수 개의 글로벌 비트라인 쌍들; 상기 글로벌 비트라인 쌍들 중 하나의 글로벌 비트라인 쌍에 대응되는 비트라인 쌍들에 연결된 각각의 제1, 2 메모리 셀 클러스터 중 하나의 메모리 셀 클러스터가 억세싱되도록 하기 위한 클러스터 선택부; 및 컬럼 선택신호를 수신하여 이에 대응되는 하나의 글로벌 비트라인 쌍과 공통 센스앰프 간을 전기적으로 연결하기 위해 상기 글로벌 비트라인 쌍들마다 대응적으로 배치되는 컬럼 패스 게이트들을 구비함을 특징으로 한다.
여기서, 상기 반도체 메모리 장치는 컬럼 어드레스 및 로우 어드레스를 조합하여 클러스터 선택신호를 생성하기 위한 클러스터 선택신호 생성부를 더 구비할 수 있다.
또한, 상기 클러스터 선택부는 상기 클러스터 선택신호에 의해 제어될 수 있고, 상기 클러스터 선택부는 상기 비트라인 쌍들 각각과 이에 대응되는 상기 글로벌 비트라인 쌍 사이의 전기적 연결을 제어하기 위한 게이트 트랜지스터들을 구비할 수 있다.
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이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명 한다. 이하의 실시예들에서의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 따라서, 이하의 실시예들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
먼저, 본 발명의 제1 실시예에 따른 반도체 메모리 장치로써, 데이터 입출력 경로를 구성하는 하나의 요소로써의 계층적(hierarchical) 비트라인 구조를 갖는 반도체 메모리 장치가 도 8 내지 도 11을 참조하여 설명된다.
도 8은 본 발명의 제1 실시예에 따른 계층적 비트라인 구조를 갖는 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 8을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 동작적으로 구획되어진 제1 내지 제4 메모리 셀 클러스터(Memory Cell Cluster)(MCC1, MCC2, MCC3, MCC4), 컬럼 선택신호에 응답하여 스위칭하기 위한 컬럼 패스 게이트(YPASS, 84)를 구비한다.
상기 제1 내지 제4 메모리 셀 클러스터(MCC1, MCC2, MCC3, MCC4)를 구성하는 메모리 셀들은 스태틱(static) 타입의 메모리 셀들일 수 있다.
상기 제1 메모리 셀 클러스터(MCC1) 및 제2 메모리 셀 클러스터(MCC2)는 하나의 비트라인 쌍(BL1, BL1B)을 공유하고, 클러스터 선택부(82)에 의해 동작적으로 구획되어진다.
상기 제3 메모리 셀 클러스터(MCC3) 및 제4 메모리 셀 클러스터(MCC4)는 상기 비트라인 쌍(BL1, BL1B)과는 다른 비트라인 쌍(BL2, BL2B)을 공유하고, 클러스터 선택부(82)에 의해 동작적으로 구획되어진다.
상기 제3 메모리 셀 클러스터(MCC3) 및 제4 메모리 셀 클러스터(MCC4)는 상기 제1 메모리 셀 클러스터(MCC1) 및 제2 메모리 셀 클러스터(MCC2)에 연결된 워드라인에 각기 대응적으로 연결된다. 즉, 상기 제3 메모리 셀 클러스터(MCC3)는 상기 제1 메모리 셀 클러스터(MCC1)에 연결된 워드라인에 연결되고, 상기 제4 메모리 셀 클러스터(MCC4)는 상기 제2 메모리 셀 클러스터(MCC2)에 연결된 워드라인에 연결된다.
상기 컬럼 패스 게이트(84)는, 컬럼 디코더(YDEC, 80)로부터 출력되는 컬럼 선택신호에 응답하여 상기 제1 내지 제4 메모리 셀 클러스터(MCC1, MCC2, MCC3, MCC4)에 연결된 비트라인 쌍들 중의 하나를 공통 센스앰프(86)로 스위칭(switching)한다.
상기 클러스터 선택부(BMUX_1, BMUX_2, 82)는 클러스터 선택신호(SC1, SC2, SC3, SC4)에 의해 제어된다. 즉, 상기 클러스터 선택부(82)는 상기 클러스터 선택신호(SC1, SC2, SC3, SC4)를 수신하여 상기 제1 내지 제4 메모리 셀 클러스터(MCC1, MCC2, MCC3, MCC4) 중 하나의 메모리 셀 클러스터를 선택한다.
상기 클러스터 선택신호(SC1, SC2, SC3, SC4)는 클러스터 선택신호 생성부(81)에 의해 생성된다.
상기 클러스터 선택신호 생성부(81)는 컬럼 어드레스(YA)와 로우 어드레스(XA)를 조합하여 상기 클러스터 선택신호(SC1, SC2, SC3, SC4)를 생성한다. 상기 클러스터 선택신호 생성부(81)에 대한 일례는 도 10에 도시되어 있으므로, 도 10의 설명 부분에서 보다 상세히 설명하도록 한다.
도 9는 도 8의 상세 회로도이다.
도 9를 참조하여 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 보다 상세히 설명하면 이하와 같다.
제1 메모리 셀 클러스터(MCC1) 내의 메모리 셀들 중 워드라인 WL0에 연결된 메모리 셀(MC11)의 데이터를 리드한다고 가정한다.
먼저, 상기 워드라인(WL0)을 지정하는 로우 어드레스에 의해 상기 워드라인(WL0)가 인에이블(enable)된다.
그리고, 상기 메모리 셀(MC11)이 연결된 비트라인 쌍(BL1, BL1B)을 지정하는 컬럼 어드레스(YA)가 인가되면, 컬럼 디코더(YDEC)는 상기 컬럼 어드레스(YA)를 수신하여 컬럼 선택신호를 생성한다.
컬럼 패스 게이트(YPASS, 84)는 상기 컬럼 선택신호를 수신하여, 상기 컬럼 선택신호에 대응되는 글로벌 비트라인 쌍(GBL1, GBL1B)과 공통 센스앰프(86) 간을 전기적으로 연결한다. 여기서, 상기 글로벌 비트라인 쌍(GBL1, GBL1B)은 상기 비트라인 쌍(BL1, BL1B)과 비트라인 쌍(BL2, BL2B)에 의해 공유된다. 그리고, 상기 글로벌 비트라인 쌍(GBL1, GBL1B)은 상기 제1 내지 제4 메모리 셀 클러스터(MCC1, MCC2, MCC3, MCC4) 중 어느 하나의 메모리 셀 클러스터 내의 메모리 셀의 데이터가 상기 공통 센스앰프(86)로 전송되도록 하는 역할을 한다.
상기 컬럼 패스 게이트(84)에 의해 상기 공통 센스앰프(84)와 전기적으로 연결된 상기 글로벌 비트라인 쌍(GBL1, GBL1B)은, 클러스터 선택부(BMUX_1, BMUX2)에 의해 제1 메모리 셀 클러스터(MCC1)가 연결된 비트라인 쌍(BL1, BL1B)에 전기적으 로 연결된다. 이 때, 상기 제1 메모리 셀 클러스터(MCC1) 이외의 나머지 메모리 셀 클러스터들(MCC2, MCC3, MCC4)은 상기 글로벌 비트라인 쌍(GBL1, GBL1B)에 연결되지 않는다.
상기 클러스터 선택부(BMUX1, BMUX2)는 상기 클러스터 선택신호들(SC1, SC2, SC3, SC4)에 의해 제어되는 게이트 트랜지스터들(NM91, NM92, NM93, NM94, NM95, NM96, NM97, NM98)을 구비한다. 그리하여, 상기 클러스터 선택부(BMUX1, BMUX2)는 상기 제1 내지 제4 메모리 셀 클러스터(MCC1, MCC2, MCC3, MCC4) 중 어느 하나의 메모리 셀 클러스터가 억세싱되도록 한다. 상기 게이트 트랜지스터들(NM91, NM92, NM93, NM94, NM95, NM96, NM97, NM98)은 상기 비트라인 쌍들(BL1, BL1B, BL2, BL2B) 각각과, 상기 비트라인 쌍들(BL1, BL1B, BL2, BL2B)에 대응되는 상기 글로벌 비트라인 쌍(GBL1, GBL1B) 사이의 전기적 연결을 제어한다.
예를 들어, 상기 클러스터 선택신호(SC1)는 하이 레벨이고 나머지 클러스터 선택신호들(SC2, SC3, SC4)은 로우 레벨인 경우, 상기 메모리 셀(MC11)의 데이터는 상기 글로벌 비트라인 쌍(GBL1, GBL1B)에 의해 전송된다. 그리하여, 상기 데이터는 공통 센스앰프(86)에 의해 감지 및 증폭된다.
상기 게이트 트랜지스터들(NM91, NM92, NM93, NM94, NM95, NM96, NM97, NM98)은 엔모스 트랜지스터(NMOS transitor)일 수도 있고, 피모스 트랜지스터(PMOS transitor)일 수도 있다.
도 8 및 도 9를 참조하여, 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 상기 공통 센스앰프(86)의 관점에서 살펴보면 이하와 같다.
복수 개의 비트라인 쌍들(BL1, BL1B, BL2, BL2B) 각각에는 복수 개의 메모리 셀들(MC11, MC21, MC31, MC41)이 연결되어진다.
상기 복수 개의 메모리 셀들(MC11, MC21, MC31, MC41)은 제1 메모리 셀 클러스터 및 제2 메모리 셀 클러스터로 동작적으로 구획되어진다. 즉, 상기 비트라인 쌍(BL1, BL1B)에 연결된 메모리 셀들은 제1 메모리 셀 클러스터(MCC1)와 제2 메모리 셀 클러스터(MCC2)로 동작적으로 구획되어지고, 상기 비트라인 쌍(BL2, BL2B)에 연결된 메모리 셀들도 또한 제1 메모리 셀 클러스터(MCC3) 및 제2 메모리 셀 클러스터(MCC4)로 동작적으로 구획되어진다.
상기 비트라인 쌍(BL2, BL2B)에 연결된 제1 메모리 셀 클러스터(MCC3)는 상기 비트라인 쌍(BL1, BL1B)에 연결된 제1 메모리 셀 클러스터(MCC1)와의 구별을 위해 제3 메모리 셀 클러스터(MCC3)라 한다. 그리고, 상기 비트라인 쌍(BL2, BL2B)에 연결된 제2 메모리 셀 클러스터(MCC4)는 상기 비트라인 쌍(BL1, BL1B)에 연결된 제1 메모리 셀 클러스터(MCC1)와의 구별을 위해 제4 메모리 셀 클러스터(MCC4)라 한다.
복수 개의 글로벌 비트라인 쌍들(도 8 및 도 9에는 GBL1, GBL1B만 도시되어 있으나, 최대로는, 메모리 블록 내의 I/O 포트 당 컬럼 비트수/2 만큼 존재할 수 있음)은 각각 상기 비트라인 쌍들 중 적어도 두 개의 비트라인 쌍들에 대응되게 하나씩 배치된다. 예를 들면, 글로벌 비트라인 쌍(GBL1, GBL1B)에는 두 개의 비트라인 쌍들(BL1, BL1B, BL2, BL2B)이 대응된다.
클러스터 선택부(82)는 상기 글로벌 비트라인 쌍들 중 하나의 글로벌 비트라 인 쌍에 대응되는 비트라인 쌍들에 연결된 각각의 제1, 2 메모리 셀 클러스터 중 하나의 메모리 셀 클러스터가 억세싱되도록 한다. 예를 들면, 상기 클러스터 선택부(82)는 글로벌 비트라인 쌍(GBL1, GBL1B)에 대응되는 비트라인 쌍들(BL1, BL1B, BL2, BL2B)에 연결된 제1 내지 제4 메모리 셀 클러스터(MCC1, MCC2, MCC3, MCC4) 중 하나의 메모리 셀 클러스터가 억세싱되도록 한다.
컬럼 패스 게이트들은 상기 글로벌 비트라인 쌍들마다 대응적으로 배치된다. 그리하여, 상기 컬럼 패스 게이트들은 컬럼 선택신호를 수신하여 상기 컬럼 선택신호에 대응되는 하나의 글로벌 비트라인 쌍과 공통 센스앰프 간을 전기적으로 연결한다.
상기 글로벌 비트라인 쌍들은 비저항이 낮은 금속 라인(metal line)으로 배선되는 것이 바람직하다.
도 10은 도 8에서의 클러스터 선택신호 생성부(81)의 일례를 보인 블록도이다.
도 10을 참조하면, 로우 어드레스(XA)가 로우 레벨이고 컬럼 어드레스(YA)도 로우 레벨이면 클러스터 선택신호(SC1)만 하이 레벨이 된다. 상기 로우 어드레스(XA)가 하이 레벨이고 상기 컬럼 어드레스(YA)가 로우 레벨이면 클러스터 선택신호(SC2)만 하이 레벨이 된다. 상기 로우 어드레스(XA)가 로우 레벨이고 상기 컬럼 어드레스(YA)가 하이 레벨이면 클러스터 선택신호(SC3)만 하이 레벨이 된다. 상기 로우 어드레스(XA)가 하이 레벨이고 상기 컬럼 어드레스(YA)도 하이 레벨이면 클러스터 선택신호(SC4)만 하이 레벨이 된다.
도 9 및 도 10을 참조하면, 제1 메모리 셀 클러스터(MCC1) 내의 메모리 셀의 데이터가 리드되는 경우에는 상기 로우 어드레스(XA)가 로우 레벨이고 컬럼 어드레스(YA)도 로우 레벨이다.
제2 메모리 셀 클러스터(MCC2) 내의 메모리 셀의 데이터가 리드되는 경우에는 상기 로우 어드레스(XA)가 하이 레벨이고 상기 컬럼 어드레스(YA)가 로우 레벨이다.
제3 메모리 셀 클러스터(MCC3) 내의 메모리 셀의 데이터가 리드되는 경우에는 상기 로우 어드레스(XA)가 로우 레벨이고 상기 컬럼 어드레스(YA)가 하이 레벨이다.
제4 메모리 셀 클러스터(MCC4) 내의 메모리 셀의 데이터가 리드되는 경우에는 상기 로우 어드레스(XA)가 하이 레벨이고 상기 컬럼 어드레스(YA)도 하이 레벨이다.
상술한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 동일 비트라인 쌍을 공유하며 동작적으로 구획되는 제1, 2 메모리 셀 클러스터와, 상기 비트라인 쌍과는 다른 비트라인 쌍을 공유하며 동작적으로 구획되는 제3, 4 메모리 셀 클러스터를 구비하고, 상기 제1 내지 제4 메모리 셀 클러스터가 연결된 비트라인 쌍들이 하나의 컬럼 패스 게이트를 통해 공통 센스앰프로 선택적으로 스위칭되는 구조를 갖는다.
그리하여, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는 데이터 입출력 경로를 구성하는 비트라인의 로딩 커패시턴스가 감소되고, 동작 속도가 증가하며, 집적도가 증가되는 효과를 갖는다.
도 11은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 효과를 종래의 기술과 비교하여 도시한 그래프이다.
도 11을 참조하면, 종래 기술1, 종래 기술2 및 본 발명의 비트라인 디스챠지 타임이 구별되어 도시되어 있다.
상기 비트라인 디스챠지 타임(BL Discharge Time)은 메모리 셀들이 비트라인으로 전하를 디스챠지하는데 걸리는 시간으로서, 비트라인의 부하 커패시턴스와 밀접하게 관련된다.
상기 종래 기술1은 도 2에 도시된 반도체 메모리 장치이고, 종래 기술2는 도 3에 도시된 반도체 메모리 장치이다.
상기 종래 기술1의 비트라인 디스챠지 타임을 100으로 볼 경우, 상부 비트라인과 하부 비트라인으로 분할된 비트라인 구조를 갖는 상기 종래 기술2의 비트라인 디스챠지 타임은 대략 84이고, 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 비트라인 디스챠지 타임은 대략 48이다.
이는 본 발명이 메모리 셀 클러스터 단위로 동작적으로 구획되어지고, 컬럼 패스 게이트의 개수도 상기 종래 기술2에 비하여 절반 이하로 감소됨으로 인해, 비트라인의 주변회로로 인한 부하 커패시턴스가 현저하게 줄어들기 때문이다.
다음으로, 본 발명의 제2 실시예에 따른 데이터 입출력 경로를 갖는 반도체 메모리 장치가 도 12 내지 도 15를 참조하여 설명된다.
도 12는 본 발명의 제2 실시예에 따른 데이터 리드 경로를 설명하기 위한 블록도이다.
도 12를 참조하면, 본 발명의 제2 실시예에 따른 데이터 입출력 경로를 갖는 반도체 메모리 장치는 복수 개의 메모리 블록들(BLK1~BLK8, BLK11~BLK18), 제1 센스앰프들(BSA1) 및 제2 센스앰프들(BSA2)을 구비한다. 상기 메모리 블록들(BLK1~BLK8, BLK11~BLK18) 각각에서의 제1 센스앰프(BSA1)의 전단에는 컬럼 패스 게이트가 배치되지만, 본 발명과는 밀접하게 관련된 부분이 아니므로 도시하지 않았다.
상기 반도체 메모리 장치는 상기 메모리 블록들(BLK1~BLK8, BLK11~BLK18) 내의 메모리 셀들이 스태틱 타입인 SRAM일 수 있다.
상기 메모리 블록들(BLK1~BLK8, BLK11~BLK18) 각각은 복수 개의 메모리 셀들(미도시)이 연결된 복수 개의 비트라인 쌍들(미도시)을 구비한다.
상기 제1 센스앰프들(BSA1)은 상기 복수 개의 비트라인 쌍들 중 어드레스에 의해 선택된 하나의 비트라인 쌍에 나타나는 데이터를 감지하여 제1 레벨로 증폭한다. 상기 제1 센스앰프들(BSA1)은 각각의 메모리 블록 내에서 I/O 포트 별로 분할 배치될 수 있다.
상기 제2 센스앰프들(BSA2)은 하나의 리드 섹션 데이터라인 쌍(GRSDL,GRSDLB)마다 하나씩 배치되어, 상기 제1 센스앰프들(BSA1) 중 제1 방향으로 동일하게 배치된 메모리 블록에 연결된 제1 센스앰프들(BSA1)의 리드 섹션 데이터라인 쌍들(LRSDL, LRSDLB)에 나타나는 데이터를 감지한다.
상기 제1 방향은 컬럼 방향일 수 있다. 즉, 도 12에 도시된 바와 같이 제1 방향으로 동일하게 배치된 메모리 블록은 메모리 블록(BLK1)과 메모리 블록 (BLK11), 메모리 블록(BLK2)과 메모리 블록(BLK12) 등이 될 수 있다.
상기 리드 섹션 데이터라인 쌍들(GRSDL, GRSDLB)과, 각각의 리드 섹션 데이터라인 쌍(GRSDL, GRSDLB)에 대응되는 서로 다른 두 개 이상의 제1 센스앰프들(BSA1)은, 대응되는 블록 선택부들에 의해 전기적 연결이 제어된다.
예를 들면, 서로 다른 두 개의 제1 센스앰프들(122, 124)과 상기 리드 섹션 데이터라인 쌍들(GRSDL, GRSDLB)은 블록 선택부들(128, 129)에 의해 전기적 연결이 제어된다.
상기 블록 선택부들은 블록 선택신호들(BSA1_EN0, BSA1_EN1)을 수신하여, 상기 리드 섹션 데이터라인 쌍들(GRSDL, GRSDLB)과 이에 대응되는 서로 다른 두 개 이상의 제1 센스앰프들(BSA1)의 전기적 연결을 제어한다.
예를 들어, 상기 제1 방향이 컬럼 방향인 경우, 상기 블록 선택신호들(BSA1_EN0, BSA1_EN1)은 로우 어드레스 정보일 수 있다. 왜냐하면, 상기 컬럼 방향으로 배치된 메모리 블록들(예를 들면, BLK1과 BLK11, BLK2와 BLK12 등등)은 각각의 메모리 블록 내에서의 워드라인을 선택하기 위한 로우 어드레스에 의해 구별될 수 있기 때문이다.
이와 같이 하여, 도 5에서 보인 종래의 반도체 메모리 장치에 비해 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 센스앰프의 개수가 대폭 줄어든 구조를 갖는다.
도 13은 도 12에서의 컬럼 방향으로 배치된 메모리 블록들의 상세 회로도이다.
도 13을 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 데이터 리드 동작을 설명하면 이하와 같다.
보다 명확한 이해를 돕기 위해, 메모리 블록(BLK1)의 셀 어레이 내의 메모리 셀의 데이터를 리드하는 경우를 가정한다.
로우 디코더(미도시)에 의해 하나의 워드라인이 선택된 후, 메모리 블록(BLK1) 내의 하나의 비트라인 쌍이 컬럼 패스 게이트(미도시)에 의해 선택된다. 그리고, 상기 비트라인 쌍의 데이터가 로컬 리드 섹션 데이터라인 쌍(LRSDL, LRSDLB)으로 전송된다.
상기 메모리 블록(BLK1) 내의 제1 센스앰프(BSA1, 122)가 블록 선택신호(BSA1_EN0)에 의해 인에이블되어, 상기 로컬 리드 섹션 데이터라인 쌍(LRSDL, LRSDLB)에 나타나는 데이터를 감지 및 증폭한다. 그리고, 상기 블록 선택신호(BSA1_EN0)는 블록 선택부(128)로 인가된다. 상기 블록 선택신호(BSA1_EN0)가 하이 레벨로 인가되는 경우, 다른 블록 선택신호(BSA1_EN1)은 로우 레벨로 인가된다.
상기 블록 선택부(128)는 인버터들(INV131, INV132) 및 게이트 트랜지스터들(NM131, NM132)을 구비한다. 그리하여, 상기 블록 선택부(128)는 상기 블록 선택신호(BSA1_EN0)를 딜레이시킨 후 글로벌 리드 섹션 데이터라인 쌍(GRSDL, GRSDLB)과 상기 제1 센스앰프(122)를 전기적으로 연결시킨다.
상기 블록 선택신호(BSA1_EN0)는 상기 인버터들(INV131, INV132)에 의해 딜레이된다. 상기 블록 선택신호(BSA1_EN0)가 딜레이되어 상기 게이트 트랜지스터들(NM131, NM132)을 턴온시킨다.
제2 센스앰프(BSA2, 126)는 제2 센스앰프 인에이블 신호(BSA2_EN)를 수신하여 인에이블되어, 상기 글로벌 리드 섹션 데이터라인 쌍(GRSDL, GRSDLB)에 나타나는 신호를 감지 및 증폭한다. 여기서, 상기 제2 센스앰프(126)에 의해 감지되는 상기 글로벌 리드 섹션 데이터라인 쌍(GRSDL, GRSDLB)의 신호는 씨모스 레벨로 풀 스윙되는 신호가 아니라, 씨모스 레벨보다 낮은 레벨로 스몰 스윙되는 신호이다. 따라서, 상기 제2 센스앰프(126)는 상기 글로벌 리드 섹션 데이터라인 쌍(GRSDL, GRSDLB)의 스몰 스윙 신호를 감지 및 증폭하여 메인 데이터라인(MDL)으로 인가한다. 상기 메인 데이터라인(MDL)으로 인가된 데이터는 출력 드라이버 등을 거쳐 출력단으로 출력된다.
상기 메모리 블록(BLK1)의 셀 어레이 내의 메모리 셀의 데이터가 리드되는 경우를 예로 들어 설명하였으나, 메모리 블록(BLK11)의 셀 어레이 내의 메모리 셀의 데이터가 리드되는 경우에도 블록 선택신호(BSA1_EN1)가 블록 선택부(129)로 인가되는 것만 다를 뿐 그 이외의 경우는 동일하다.
도 14는 도 13의 회로의 동작을 설명하기 위한 타이밍도이다.
도 14를 참조하여 도 13의 회로의 동작을 부연 설명하면 이하와 같다.
로우 디코더(미도시)에 의해 워드라인(WL)이 하이 레벨로 천이된 후, 컬럼 패스 게이트(미도시)에 스위칭 동작에 의해 상기 워드라인(WL)에 연결된 메모리 셀(미도시)의 데이터가 로컬 리드 섹션 데이터라인 쌍(LRSDL, LRSDLB)으로 인가된다. 이 때, 상기 로컬 리드 섹션 데이터라인 쌍(LRSDL, LRSDLB)에 나타나는 신호는 스윙 폭이 작은 신호이다.
제1 센스앰프(122)가 상기 로컬 리드 섹션 데이터라인 쌍(LRSDL, LRSDLB)에 나타나는 신호를 감지할 수 있는 소정의 시점에서 블록 선택신호(BSA1_EN0)가 하이 레벨로 인가된다. 그리고, 상기 블록 선택신호(BSA1_EN0)는, 블록 선택부(128)에 의해 딜레이된 후 상기 제1 센스앰프(122)와 글로벌 리드 섹션 데이터라인 쌍(GRSDL, GRSDLB)이 전기적으로 연결되도록 한다.
제2 센스앰프(126)는 제2 센스앰프 인에이블 신호(BSA2_EN)를 수신하여 인에이블된 후 상기 글로벌 리드 섹션 데이터라인 쌍(GRSDL, GRSDLB)에 나타나는 신호를 감지하여 씨모스 레벨로 풀 스윙되도록 증폭한다. 그리하여, 메인 데이터라인(MDL)은 씨모스 레벨로 풀 스윙된다.
도 12 내지 도 14를 참조하여 설명된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 센스앰프의 개수가 줄어들게 되므로 소모 전력 및 면적을 줄일 수 있으며, 메인 데이터 라인의 수를 줄이고, 메인 데이터 라인에 나타나는 신호들의 논리합 연산을 줄임으로써 동작 속도를 증가시킬 수 있다.
도 15는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 효과를 종래 기술과 비교 설명하기 위한 그래프이다. 종래 기술은 도 5에 예시된 반도체 메모리 장치이다.
도 15를 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는 데이터 리드 속도(Data Read Speed)면에서 종래 기술에 비해 약 22퍼센트 증가되고, 매트의 면적면에서 약 16퍼센트 감소된다. 그리고, 하나의 I/O 포트의 전력소모(1 I/O Power)도 약 30퍼센트 감소되는 효과를 갖는다. 상기 데이터 리드 속도(Data Read Speed)로 나타내어진 그래프는 데이터 리드시 소모되는 시간의 그래프이다.
다음으로, 본 발명의 제3 실시예에 따른 데이터 입출력 경로를 갖는 반도체 메모리 장치가 도 8 내지 도 15를 참조하여 설명된다.
본 발명의 제3 실시예에 따른 반도체 메모리 장치는 제1 메모리 블록(도 12의 BLK1) 내에서 선택된 메모리 셀이 연결된 비트라인 쌍의 데이터를 감지하여 제1 레벨로 증폭하기 위한 제1 로컬 센스앰프(도 12의 122), 상기 제1 메모리 블록(BLK1)과 제1 방향으로 동일하게 배치된 제2 메모리 블록(BLK11) 내에서 선택된 메모리 셀이 연결된 비트라인 쌍의 데이터를 감지하여 제1 레벨로 증폭하기 위한 제2 로컬 센스앰프(124), 그리고 상기 제1 로컬 센스앰프(122) 및 제2 로컬 센스앰프(124) 중 어느 하나의 로컬 센스앰프로부터의 출력 신호를 감지하여 상기 제1 레벨보다 높은 제2 레벨로 증폭하기 위한 글로벌 센스앰프(126)를 구비한다. 그리고, 상기 비트라인 쌍들 각각에 연결된 메모리 셀들은 제1 메모리 셀 클러스터(도 9의 MCC1) 및 제2 메모리 셀 클러스터(도 9의 MCC2)로 동작적으로 구획된다. 그리고, 상기 비트라인 쌍들 중 적어도 두 개의 비트라인 쌍들에 대응되게 하나씩 배치되는 복수 개의 글로벌 비트라인 쌍들(예를 들면, 도 9의 GBL1, GBL1B)을 더 구비할 수 있다. 그리고, 상기 글로벌 비트라인 쌍들 중 하나의 글로벌 비트라인 쌍(도 9의 GBL1, GBL1B)에 대응되는 비트라인 쌍들(도 9의 BL1, BL1B, BL2, BL2B)에 연결된 각각의 제1 메모리 셀 클러스터(도 9의 MCC1, MCC3) 및 제2 메모리 셀 클러스터(도 9의 MCC2, MCC4) 중 하나의 메모리 셀 클러스터가 억세싱되도록 하기 위한 클러스터 선택부(BMUX_1, BMUX_2)를 더 구비할 수 있다.
상기 제1 방향은 컬럼 방향일 수 있고, 상기 제1 레벨은 씨모스 레벨보다 낮은 전압이고, 제2 레벨은 씨모스 레벨의 전압이다. 그리고, 상기 반도체 메모리 장치는 상기 메모리 셀이 스태틱 타입의 메모리 셀인 SRAM일 수 있다.
그리하여, 본 발명의 제3 실시예에 따른 반도체 메모리 장치는 본 발명의 제1 실시예 및 제2 실시예에 따른 반도체 메모리 장치가 갖는 이점을 모두 갖게 된다.
따라서, 본 발명의 제3 실시예에 따른 반도체 메모리 장치는 비트라인의 부하 및 컬럼 패스 게이트의 개수를 줄이며 센스앰프의 개수 및 메인 데이터라인 쌍들의 논리합 연산을 줄임으로써, 동작 속도 증가, 고집적화 소모 전력의 감소 효과를 갖는다.
다음으로, 본 발명의 제4 실시예에 따른 데이터 입출력 경로를 갖는 반도체 메모리 장치를 도 16 내지 도 19를 참조하여 설명된다.
도 16은 본 발명의 제4 실시예에 따른 데이터 입출력 경로를 갖는 반도체 메모리 장치를 설명하기 위한 블록도로써 데이터 라이트 경로에 관한 것이다.
도 16을 참조하면, 본 발명의 제4 실시예에 따른 반도체 메모리 장치는 데이터(DIN)를 수신하여 메모리 셀에 라이트하기 위한 라이트 드라이빙 회로를 구비한다. 상기 라이트 드라이빙 회로는, 제1 라이트 드라이버부(GWDRV, 160) 및 제2 라이트 드라이버부(LWDRV, 162~165)를 구비한다. 상기 반도체 메모리 장치는 상기 메모리 셀이 스태틱 타입의 메모리 셀인 SRAM일 수 있다.
상기 제1 라이트 드라이버부(160)는 상기 메모리 셀에 라이트될 데이터의 레 벨보다 작은 레벨의 데이터로 드라이브한다. 그리고, 상기 드라이브된 데이터를 제1 데이터 입력라인 쌍(GDIL, GDILB)으로 출력한다. 상기 메모리 셀에 라이트될 데이터의 레벨은 씨모스 레벨일 수 있다. 상기 제1 라이트 드라이버부(160)은 I/O 포트 별로 분할되어 배치될 수 있다. 상기 제1 라이트 드라이버부(160)가 상기 메모리 셀에 라이트될 데이터의 레벨보다 작은 레벨의 데이터로 드라이브하는 과정은 도 17 및 도 18을 참조하여 설명될 것이다.
상기 제2 라이트 드라이버부(162~165)는 상기 제1 라이트 드라이버부(160)로부터 제공되는 데이터를 수신하여 상기 메모리 셀에 라이트될 데이터의 레벨까지 드라이브한다. 그리고, 상기 제2 라이트 드라이브부(162~165)는 상기 메모리 셀에 라이트될 데이터의 레벨까지 드라이브된 데이터를 상기 메모리 셀에 연결된 선택 비트라인 쌍에 제공한다. 상기 메모리 셀에 연결된 선택 비트라인 쌍이라 함은 어드레스에 선택된 비트라인 쌍을 의미한다.
본 발명의 제4 실시예에 따른 반도체 메모리 장치는 데이터라인 선택부(SW, 166, 167)를 더 구비할 수 있다. 상기 데이터라인 선택부(166, 167)는 라이트 커맨드 신호(WCON) 및 컬럼 어드레스(YA)의 조합 신호를 수신하여 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)의 데이터가 상기 제2 라이트 드라이버부(162~165)로 인가되도록 스위칭할 수 있다. 상기 데이터라인 선택부(166, 167)의 스위칭 동작은 도 17을 참조하여 설명되어질 것이다.
도 17은 도 16에서 하나의 I/O 포트에서의 라이트 드라이빙 회로를 상세히 보인 회로도이고, 도 18은 도 17의 라이트 드라이빙 회로를 설명하기 위한 타이밍 도이다.
도 17을 참조하면, 제1 라이트 드라이버부(GWDRV), 데이터라인 선택부(SW), 데이터라인 프리챠지부(PRE171) 및 제2 라이트 드라이버부(LWDRV)가 도시되어 있다. 상기 프리챠지부(PRE171)는 각각의 글로벌 라이트 섹션 데이터라인 쌍(GWSDL, GWSDLB)을 프리챠지(precharge)시키기 위한 부분이다.
셀 어레이 내의 메모리 셀에 라이트되는 과정을 이하에서 설명한다.
먼저, 라이트 커맨드 신호(WCON)가 인가되지 않는 경우에는 프리챠지부(PRE170)에 의해 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)은 프리챠지되어 있다.
상기 라이트 커맨드 신호(WCON)를 수신하는 쇼트 펄스 제너레이터(short pulse generator,미도시)에 의해 생성되는 펄스(PWCON)가 인가되면, 상기 프리챠지부(PRE170)는 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)과 차단된다. 그리고, NOR 게이트(NOR171, NOR172)에 의해 NOR 연산이 수행되어지고, NOR 연산의 결과 신호가 피모스 트랜지스터(PM182, PM183)을 선택적으로 턴온시켜, 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)으로 데이터가 출력된다. 여기서, 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)으로 데이터가 출력되기 전에 챠지 쉐어링 커패시터(charge sharing capacitor, CAP1)에 의해 챠지 쉐어링(charge sharing)된다.
예를 들어, 상기 메모리 셀에 라이트될 데이터(DIN)가 하이 레벨로 인가되는 경우, 상기 NOR 게이트(NOR172)의 출력 신호는 하이 레벨이 되고, 상기 NOR 게이트(NOR172)의 출력 신호는 인버터(INV177)에 의해 반전되며, 결국 피모스 트랜지스터(PM181)는 턴온된다. 이 경우 피모스 트랜지스터(PM180)는 턴오프 상태이다. 상기 피모스 트랜지스터(PM181)가 턴온되는 경우, 상기 제1 데이터 입력라인(GDIL)과 상기 챠지 쉐어링 커패시터(CAP1)가 전기적으로 연결되어 챠지 쉐어링 동작이 수행된다. 그리하여, 도 18에서 보여지는 바와 같이 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)의 데이터는 스윙 폭이 줄어들게 된다. 이는 메모리 셀에 라이트될 데이터의 레벨보다 낮은 레벨의 데이터이다.
상기 데이터라인 선택부(SW)는 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)과 글로벌 라이트 섹션 데이터라인 쌍(GWSDL, GWSDLB)을 연결하기 위해 스위칭한다. 상기 데이터라인 선택부(SW)는 라이트 커맨드 신호(WCON) 및 컬럼 어드레스의 앤드 연산 결과 신호에 의해 제어된다. 상기 라이트 커맨드 신호(WCON) 및 컬럼 어드레스가 모두 하이 레벨인 경우, 상기 데이터라인 선택부(SW)는 턴온되어 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)과 글로벌 라이트 섹션 데이터라인 쌍(GWSDL, GWSDLB)을 전기적으로 연결한다. 그리하여, 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)의 데이터가 상기 글로벌 라이트 섹션 데이터라인 쌍(GWSDL, GWSDLB)으로 전송되도록 한다. 따라서, 상기 글로벌 라이트 섹션 데이터라인 쌍(GWSDL, GWSDLB)의 타이밍도는 도 18에 도시된 상기 제1 데이터 입력라인 쌍(GDIL, GDILB)의 타이밍도와 대체로 동일하다.
드라이버 인에이블 신호(DRV_EN)가 인가되면 상기 제2 라이트 드라이버부(LWDRV)가 인에이블되어 상기 글로벌 라이트 섹션 데이터라인 쌍(GWSDL, GWSDLB)에 나타난 데이터를 감지 및 증폭한다.
상기 제2 라이트 드라이버부(LWDRV)는 씨모스 레벨로 풀 스윙된 데이터를 생 성한다. 상기 제2 라이트 드라이버부(LWDRV)에 의해 증폭된 데이터는 로컬 라이트 섹션 데이터라인 쌍(LWSDL, LWSDLB)으로 출력되고 선택된 비트라인 쌍으로 전송된다. 그리하여, 워드라인(WL)에 의해 선택된 메모리 셀에는 씨모스 레벨로 풀 스윙된 데이터가 라이트된다.
도 7에 도시된 종래의 반도체 메모리 장치의 데이터 라이트 경로를 살펴보면, 라이트 드라이버부(도 7의 76)에 의해 씨모스 레벨로 풀 스윙된 데이터가 데이터 입력라인 쌍(도 7의 DIL, DILB)에 전송된다. 그러나, 상술한 바와 같이, 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 라이트 드라이빙 회로는 제1 데이터 입력라인 쌍, 글로벌 라이트 섹션 데이터라인 쌍 등의 데이터 입력라인 쌍으로 스몰 스윙된 데이터가 전송되게 한다. 그리고, 제2 라이트 드라이버부가 상기 스몰 스윙된 데이터를 메모리 셀에 라이트될 레벨까지 드라이브하여 상기 메모리 셀에 연결된 선택 비트라인으로 제공한다. 또한 데이터 입력라인 쌍으로 스몰 스윙된 데이터가 전송됨으로 인해 장치 외부의 노이즈에 둔감하게 되어 장치의 오동작을 예방할 수 있게 된다.
따라서, 본 발명의 제4 실시예에 따른 반도체 메모리 장치는 전력 소모가 적고, 동작 속도 또한 증가하게 된다.
도 19는 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 효과를 종래 기술과 비교 설명하기 위한 그래프이다.
도 19를 참조하면, 소모 전력(Power) 면에서, 종래 기술에 따른 반도체 메모리 장치에 비해 본 발명의 제4 실시예에 따른 반도체 메모리 장치의 소모 전력이 약 67퍼센트 줄어드는 것을 알 수 있다. 또한, 동작 속도(Speed) 면에서, 본 발명의 제4 실시예에 따른 반도체 메모리 장치가 약 30퍼센트 증가한다. 도 19에서 Speed로 표현된 그래프는 데이터 라이트 동작시 소요되는 시간을 그래프로 도시한 것이다.
마지막으로, 본 발명의 제5 실시예에 따른 반도체 메모리 장치가 도 20, 도 13 내지 도 19를 참조하여 설명된다.
도 20은 본 발명의 제5 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 20을 참조하면, 복수 개의 메모리 블록들 중 어느 하나의 메모리 블록 내에서 선택된 비트라인 쌍의 데이터가 로컬 센스앰프(BSA1)에 의해 감지되는 데이터 리드 경로의 일부와, 제2 라이트 드라이버부(LWDRV)가 글로벌 라이트 섹션 데이터라인 쌍(GWSDL, GWSDLB)에 의해 제공되는 데이터를 수신하여 메모리 셀에 라이트될 데이터의 레벨까지 드라이브하여 상기 메모리 셀과 연결된 선택 비트라인 쌍에 제공하는 데이터 라이트 경로의 일부가 도시되어 있다.
상기 데이터 리드 경로에 있어서, 상기 로컬 센스앰프(BSA1) 이후의 경로는 도 20에서 도시되지는 않았지만, 도 13에서의 글로벌 리드 섹션 데이터라인 쌍(GRSDL, GRSDLB)에 연결된 글로벌 센스앰프(도 13에서의 BSA2)와 동일하다.
또한, 상기 데이터 라이트 경로에 있어서도 제2 라이트 드라이버부(LWDRV) 이전의 경로는 도 20에 도시되지는 않았지만, 메모리 셀에 라이트될 데이터의 레벨보다 낮은 레벨의 데이터로 드라이브하기 위한 도 17에서의 제1 라이트 드라이버부 (GWDRV)와 동일하다.
따라서, 본 발명의 제5 실시예에 따른 반도체 메모리 장치는, 데이터 리드 동작시 복수 개의 메모리 블록들 중 어느 하나의 메모리 블록 내에서 선택된 비트라인 쌍의 데이터가 로컬 센스앰프(BSA1)에 의해 감지되어 제1 레벨의 데이터로 증폭된다. 그리고, 다른 하나 또는 그 이상의 메모리 블록들에서의 로컬 센스앰프(BSA1)에도 공유되는 글로벌 센스앰프(도 13의 BSA2)에 의해 상기 로컬 센스앰프(BSA1)로부터의 출력 데이터가 감지되고, 상기 제1 레벨보다 높은 제2 레벨의 데이터로 증폭된다.
본 발명의 제5 실시예에 따른 반도체 메모리 장치는 데이터 라이트 동작시, 제1 라이트 드라이버부(GWDRV)가 라이트 데이터를 수신하여 메모리 셀에 라이트될 데이터의 레벨보다 작은 레벨의 데이터로 드라이브하고 이를 제1 데이터 입력라인 쌍에 출력한다. 그리고, 제2 라이트 드라이버부(LWDRV)가 상기 제1 라이트 드라이버부(GWDRV)로부터 제공되는 데이터를 수신하여 상기 메모리 셀에 라이트될 데이터의 레벨까지 드라이브하여 상기 메모리 셀과 연결된 선택 비트라인 쌍에 제공한다.
그리하여, 본 발명의 제5 실시예에 따른 반도체 메모리 장치는 동작 속도가 빨라지고, 소모 전력도 줄어드는 효과를 갖는다.
상술한 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치는 상기 실시예들에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 계층적 비트라인 구조를 갖는 반도체 메모리 장치를 제공함으로써 데이터 입출력 경로를 구성하며, 비트라인에 연결된 주변회로들의 부하로 인한 동작 속도의 저하 문제를 개선하는 효과를 갖는다.
또한, 본 발명은 컬럼 패스 게이트의 개수를 현격하게 줄임으로써 칩 싸이즈를 감소시키는 효과를 갖는다.
또한, 본 발명은 개선된 데이터 리드 경로를 갖는 반도체 메모리 장치를 제공함으로써, 데이터 리드 동작시 데이터가 씨모스 레벨로 풀 스윙되는 경로를 줄여 전력 소모를 감소시키는 효과를 갖는다.
또한, 본 발명은 데이터 리드 동작시 데이터가 씨모스 레벨로 풀 스윙되는 경로를 줄임으로써 데이터 리드 동작 속도를 증가시키는 효과를 갖는다.
또한, 본 발명은 메모리 블록 별로 배치되는 센스앰프의 개수를 감소시킴으로써 칩 싸이즈가 감소시키는 효과를 갖는다.
또한, 본 발명은 개선된 데이터 라이트 경로를 갖는 반도체 메모리 장치를 제공함으로써, 데이터 라이트 동작시 데이터가 씨모스 레벨로 풀 스윙되는 경로를 줄여 전력 소모를 감소시키는 효과를 갖는다.
또한, 본 발명은 데이터 라이트 동작시 데이터가 씨모스 레벨로 풀 스윙되는 경로를 줄임으로써 데이터 라이트 동작 속도를 증가시키는 효과를 갖는다.
또한, 본 발명은 데이터 라이트 동작시 데이터 입력라인 쌍으로 스몰 스윙된 데이터를 전송하여 장치 외부로부터의 노이즈에 둔감하게 함으로써, 동작의 오류를 감소 또는 최소화하는 효과를 갖는다.

Claims (30)

  1. 데이터 입출력 경로를 갖는 반도체 메모리 장치에 있어서:
    데이터 입출력 경로의 한 구성요소인 동일 비트라인 쌍을 공유하며 동작적으로 구획되어진 제1, 2 메모리 셀 클러스터;
    상기 제1, 2 메모리 셀 클러스터에 연결된 워드라인에 각기 대응적으로 연결되고, 상기 비트라인 쌍과는 다른 비트라인 쌍을 공유하며 동작적으로 구획되어진 제3, 4 메모리 셀 클러스터; 및
    데이터 입출력 경로를 구성하기 위하여, 컬럼 선택신호에 응답하여 상기 제1 내지 제4 메모리 셀 클러스터에 연결된 비트라인 쌍들 중의 하나를 공통 센스앰프로 스위칭하기 위한 컬럼 패스 게이트를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는 클러스터 선택신호를 수신하여 상기 제1 내지 제4 메모리 셀 클러스터 중 하나를 선택하기 위한 클러스터 선택부를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 클러스터 선택신호는 컬럼 어드레스와 로우 어드레스의 조합에 의해 생성된 신호임을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 클러스터 선택부는,
    상기 제1 내지 제4 메모리 셀 클러스터들이 동작적으로 분할되도록 하며 상기 클러스터 선택신호에 의해 제어되는 게이트 트랜지스터들을 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 게이트 트랜지스터들은 엔모스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제1 내지 제4 메모리 셀 클러스터를 구성하는 메모리 셀들은 스태틱 타입의 메모리 셀들임을 특징으로 하는 반도체 메모리 장치.
  7. 제1, 2 메모리 셀 클러스터로 동작적으로 구획되어진 복수 개의 메모리 셀들이 연결되며, 데이터 입출력 경로의 한 구성요소인 비트라인 쌍을 복수로 구비하는 반도체 메모리 장치에 있어서:
    상기 비트라인 쌍들 중 적어도 두 개의 비트라인 쌍들에 대응되게 하나씩 배치되는 복수 개의 글로벌 비트라인 쌍들;
    상기 글로벌 비트라인 쌍들 중 하나의 글로벌 비트라인 쌍에 대응되는 비트라인 쌍들에 연결된 각각의 제1, 2 메모리 셀 클러스터 중 하나의 메모리 셀 클러스터가 억세싱되도록 하기 위한 클러스터 선택부; 및
    데이터 입출력 경로를 구성하기 위하여, 칼럼 선택신호를 수신하여 이에 대응되는 하나의 글로벌 비트라인 쌍과 공통 센스앰프 간을 전기적으로 연결하며, 상기 글로벌 비트라인 쌍들마다 대응적으로 배치되는 컬럼 패스 게이트들을 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 반도체 메모리 장치는 컬럼 어드레스 및 로우 어드레스를 조합하여 클러스터 선택신호를 생성하기 위한 클러스터 선택신호 생성부를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 클러스터 선택부는 상기 클러스터 선택신호에 의해 제어됨을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 클러스터 선택부는,
    상기 비트라인 쌍들 각각과 이에 대응되는 상기 글로벌 비트라인 쌍 사이의 전기적 연결을 제어하기 위한 게이트 트랜지스터들을 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 게이트 트랜지스터들은 엔모스 트랜지스터들임을 특징으로 하는 반도체 메모리 장치.
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