JP5630991B2 - 撮像装置 - Google Patents

Description

本発明は、撮像装置に関し、特に、動画像の撮影において、歪み等の画質劣化のない動画像を提供する撮像装置に関する。

近年、デジタル一眼レフカメラ等の撮像装置においては、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いた撮像素子（以下、ＣＭＯＳ撮像素子と呼ぶ）が多く使用されている。

そして、複数のＣＭＯＳ撮像素子が二次元的に配列されたものがＣＭＯＳセンサと呼ばれ、ＣＭＯＳ撮像素子が画素に対応する。この種のＣＭＯＳセンサにおいては、その露光時間の制御に、例えば、機械的な遮光部材であるメカニカルシャッタが用いられることがある。

静止画像を撮影する際には、メカニカルシャッタによってＣＭＯＳ撮像素子を遮光し、遮光した状態で全画素のリセットを行う。その後、適切な露光量となるように、メカニカルシャッタを開いてＣＭＯＳ撮像素子を露光する。そして、所定時間経過後、メカニカルシャッタを閉じてから信号読み出しを行い、静止画像を得る。

ところが、メカニカルシャッタの駆動速度（つまり、シャッタ速度）には限界がある。このため、高速のシャッタ速度を実現するため、一般に、メカニカルシャッタの代わりに所謂電子シャッタを用いることが多い。

ここで、電子シャッタの動作の一例について説明する。なお、電子シャッタを用いた際には、メカニカルシャッタを開いた状態として、ＣＭＯＳ撮像素子が常に露光されている状態としておく。

まず、画素又はライン毎に、単位画素（つまり、ＣＭＯＳ撮像素子）に蓄積された不要電荷を除去する走査、つまり、リセット走査を実行する。その後、画素又はライン毎に、所定の時間が経過すると、蓄積された電荷を読み出す走査を行って、これによって、電子シャッタの機能を実現する。このような電子シャッタを、以下、「ローリング電子シャッタ」と呼ぶ。

図１１は、従来のＣＭＯＳセンサを用いたＣＭＯＳ撮像部の概略構成の一例を示す図であり、当該ＣＭＯＳセンサは、ＸＹアドレス型の走査方法で走査される。そして、撮像装置は、図示のＣＭＯＳ撮像部を有している。また、図１２は、図１１に示すＣＭＯＳセンサの単位画素（つまり、ＣＭＯＳ撮像素子）の回路構成の一例を示した図であり、図１１に示すピクセル（ｐｉｘｅｌ）に相当する。

なお、図１１においては、簡略化のために、ＣＯＭＯ撮像素子１１０４ａを３行×３列に配列した、つまり、３行×３列の単位画素を有するＣＯＭＳセンサを示しているが、実際には非常に多数（例えば、数百万）の単位画素が２次元に配置されている。

図１１において、図示のＣＭＯＳ撮像部は、垂直シフトレジスタ（垂直走査回路）１１０１、読み出し回路１１０２及び１１１０、水平シフトレジスタ（水平走査回路）１１０６及び１１０９、出力アンプ１１０５及び１１１１、ＣＭＯＳセンサ１１０４、定電流源１１０７ａ〜１１０７ｃ、及び選択スイッチ１１０３ａ〜１１０３ｃを有している。そして、ＣＭＯＳセンサ１１０４は３行×３列のＣＭＯＳ撮像素子１１０４ａを備えている。

図１１に示すように、ＣＭＯＳセンサ１１０４において、１列目の３つのＣＭＯＳ撮像素子１１０４ａには信号出力線１１０８ａが接続され、２列目の３つのＣＭＯＳ撮像素子１１０４ａには信号出力線１１０８ｂが接続されている。同様にして、３列目の３つのＣＭＯＳ撮像素子１１０４ａには信号出力線１１０８ｃが接続されている。

これら出力信号線１１０８ａ〜１１０８ｃにはそれぞれ定電流源１１０７ａ〜１１０７ｃが接続されており、さらに出力信号線１１０８ａ及び１１０８ｃは読み出し回路１１０２に接続されている。また、出力信号線１１０８ｂは読み出し回路１１１０に接続されている。

図示のように、読み出し回路１１０２は選択スイッチ１１０３ａ及び１１０３ｃを介して出力バッファ１１０５に接続され、読み出し回路１１１０は選択スイッチ１１０３ｂを介して出力バッファ１１１１に接続されている。そして、選択スイッチ１１０３ａ及び１１０３ｃは水平シフトレジスタ１１０６によって制御され、選択スイッチ１１０３ｂは水平シフトレジスタ１１０９によって制御される。

上記の垂直シフトレジスタ１１０１は、ＣＭＯＳセンサ１１０４に転送パルス信号ＰＴＸ、リセットパルス信号ＰＲＥＳ、及び選択パルス信号ＰＳＥＬを与える。これによって、後述するように、ＣＭＯＳセンサ１１０４から電荷が出力電圧として出力される。

なお、ここでは、ＣＭＯＳセンサ１１０４において、１行目のＣＭＯＳ撮像素子１１０４ａが規定する走査ラインを１番目の走査ラインと呼ぶ。つまり、ｎ（ｎは１以上の整数、図示の例では、ｎ＝１〜３である）行目のＣＭＯＳ撮像素子１１０４ａが規定する走査ラインをｎ番目の走査ラインと呼ぶ。

そして、垂直シフトレジスタ１１０１がｎ番目の走査ラインに印加する転送パルス信号、リセットパルス信号、及び選択パルス信号をそれぞれＰＴＸ（ｎ）、ＰＲＥＳ（ｎ）、及びＰＳＥＬ（ｎ）で表すことにする。

図１２において、ＣＭＯＳ撮像素子１１０４ａは、フォトダイオード（ＰＤ）１２０１、転送スイッチ１２０２、リセットスイッチ１２０３、蓄積領域（フローティングディフュージョン：ＦＤ）１２０４、ＭＯＳアンプ１２０５、及び選択スイッチ１２０６を有している。

ＣＭＯＳ撮像素子１１０４ａに入射した光は、ＰＤ１２０２によって電荷に変換される。そして、転送パルス信号ＰＴＸによって、転送スイッチ１２０２は電荷をＦＤ１２０４に転送する。一方、リセットパルス信号ＰＲＥＳによって、リセットスイッチ１２０３はＦＤ１２０４に蓄積された電荷を除去する。ＭＯＳアンプ１２０５はソースフォロアとして機能するアンプであり、選択スイッチ１２０６は、選択パルス信号ＰＳＥＬによって当該ＣＭＯＳ撮像素子１１０４ａに蓄積された電荷、つまり、画素を選択する。

図１１及び図１２を参照して、上記のＦＤ１２０４、ＭＯＳアンプ１２０５、及び後述する定電流源１１０７ａ〜１１０７ｃで所謂フローティングディフュージョンアンプが構成される。そして、前述のように、選択スイッチ１２０６によって選択された電荷が出力電圧として、信号出力線１２０７に現れる。

なお、図１１においては、図１２に示す出力信号線１２０７は、出力信号線１１０８ａ〜１１０８ｃのいずれかを示している。

定電流源１１０７ａ〜１１０７ｃはそれぞれＭＯＳアンプ１２０５の負荷となる定電流源であり、１列目のＣＭＯＳ撮像素子１１０４ａからの出力電圧は、読み出し回路１１０２に与えられる。同様に、３列目のＣＭＯＳ撮像素子１１０４ａからの出力電圧は、読み出し回路１１０２に与えられる。また、列目のＣＭＯＳ撮像素子１１０４ａからの出力電圧は、読み出し回路１１１０に与えられる。

前述のように、選択スイッチ１１０３ａ及び１１０３ｃは、水平シフトレジスタ１１０６によって駆動制御される。読み出し回路１１０２に読み出された出力電圧は、選択スイッチ１１０３ａ及び１１０３ｃの駆動制御に応じて、出力アンプ１１０５を介して出力される。

また、選択スイッチ１１０３ｂは、水平シフトレジスタ１１０９によって駆動制御される。読み出し回路１１１０に読み出された出力電圧は、選択スイッチ１１０３ｂの駆動制御に応じて、出力アンプ１１１１を介して出力される。

図１３は、図１１に示すＣＭＯＳ撮像部において、ローリング電子シャッタを動作させる際の動作シーケンスを説明するための図である。なお、図１３では、説明を簡略のため、走査選択されたｎ走査ラインから（ｎ＋３）走査ラインの４行分の駆動制御が示されている。

まず、ｎ走査ラインにおいて、時刻ｔ３１からｔ３２の期間、リセットパルス信号ＰＲＥＳ（ｎ）と転送パルス信号ＰＴＸ（ｎ）とをＣＭＯＳセンサ１１０４に印加する。これによって、図１２に示す転送スイッチ１２０２及びリセットスイッチ１２０３をオンとする。そして、ｎ走査ライン（つまり、ｎ行目）のＣＭＯＳ撮像素子１１０４ａにおいてＰＤ１２０１とＦＤ１２０４に蓄積されている不用電荷を除去するリセット動作を行う。

続いて、時刻ｔ３２で転送スイッチ１２０２がオフとなり、ＰＤ１２０１で発生した電荷が蓄積される蓄積動作が開始される。次に、時刻ｔ３４において、転送パルス信号ＰＴＸ（ｎ）がＣＭＯＳセンサ１１０４に印加され、転送スイッチ１２０２がオンとなる。これによって、ＰＤ１２０１の電荷をＦＤ１２０４に転送する転送動作が行われる。

なお、リセットスイッチ１２０３は、上記の転送動作の前にオフとする必要があり、図１３に示す駆動制御では、時刻ｔ３２で転送スイッチ１２０２と同時にリセットスイッチ１２０２をオフとしている。

上述したように、リセット動作終了の時刻ｔ３２から、転送終了の時刻ｔ３５までが蓄積時間となる。

ｎライン目のＣＭＯＳ撮像素子１１０４ａに蓄積された電荷の転送動作終了後、選択パルス信号ＰＳＥＬ（ｎ）がＣＭＯＳセンサ１１０４に印加される。これによって、選択スイッチ１２０６がオンとなる。選択スイッチ１２０６のオンによって、ＦＤ１２０４に保持された電荷が電圧に変換され、前述のように、出力電圧として読み出し回路１１０２及び１１１０に出力される。

読み出し回路１１０２及び１１１０に一時的に保持された電圧信号は、水平シフトレジスタ１１０６及び１１０９によって、時刻ｔ３６から順次出力される。時刻ｔ３４で示す転送開始時から時刻ｔ３７で示す読み出し終了時までの時間をＴ３ｒｅａｄとし、時刻ｔ３１から時刻ｔ３３までの時間をＴ３ｗａｉｔとする。

なお、他の走査ラインにおいても同様に、転送開始時から読み出し終了時までの時間はＴ３ｒｅａｄとなり、ある走査ラインのリセット開始時から次の走査ラインのリセット開始時までの間の時間がＴ３ｗａｉｔとなる。

上述のローリング電子シャッタの駆動方法においては、静止画像の撮影が可能である。そして、図１３に示すように、リセットに続いて、２回目の転送パルス信号ＰＴＸ（ｎ＋３）及び選択パルス信号ＰＳＥＬ（ｎ＋３）印加する。その後、リセットを行うことなく、転送パルス信号ＰＴＸ（ｎ）〜ＰＴＸ（ｎ＋３）、選択パルス信号ＰＳＥＬ（ｎ）〜ＰＳＥＬ（ｎ＋３）を繰り返し印加する。これによって、読み出しの間隔を蓄積時間Ｔｉｎｔとする動画像用の信号を得ることができる。

リセット動作および読み出し動作を一括で行う、所謂一括電子シャッタ動作ＭＯＳ型撮像素子も存在する。図１４は、一括電子シャッタ動作ＭＯＳ型撮像素子の動作シーケンスを示す図である。

図１４において、時刻ｔ４１から時刻ｔ４２の間で、全ての走査ラインのリセット動作が同時に行われる。そして、時刻ｔ４３から時刻ｔ４４までの間で転送動作も同時に行われる。一括電子シャッタにおける動作では、蓄積時間は全走査ラインで時刻ｔ４２から時刻ｔ４４までの時間となる（例えば、特許文献１参照）。

ところで、ＣＭＯＳセンサに関しては、多画素化、高速撮像化、そして、高ＩＳＯ化（高感度化）が要求されている。このような多画素のＣＭＯＳセンサは、高精細な静止画像を撮影する上において非常に有用であり、近年では、その画素数は、１０００万画素を越えている。

一方、動画像の撮影に要求される画素数は、静止画像の撮影に要求される画素数よりも少なく、３０万画素程度、ハイビジョンのフル規格に対応しても２００万画素程度である。また、フレームレートは、３０フレーム／秒、又は６０フレーム／秒程である。

静止画像撮影用の多画素のＣＭＯＳセンサを用いて動画像の撮影を行う場合には、画素数及びフレームレートの観点から、画素の間引き処理又は画素の加算処理を行うのが一般的である。

また、高速撮像化を実現する手法として、各画素に対応するＰＤの周囲に、複数の電荷蓄積素子（画素メモリ）を配置して、蓄積の際、これら電荷蓄積素子に電荷を蓄積して、高速度撮影を行うようにしている（例えば、特許文献２参照）。

特開２００３−１７６７７号公報 特開２００８−４２８２５号公報

ところで、上述したローリング電子シャッタの動作手法においては、画面上の上部に位置する走査ラインと下部に位置する走査ラインとにおいて、電荷の蓄積時刻が画面の走査に要した時間だけ異なるという問題点がある。

ある走査ラインのリセットと転送から、次の走査ラインのリセットと転送までの時間Ｔ３ｗａｉｔが、転送開始から読み出し終了までの時間Ｔ３ｒｅａｄ以上必要であるため、上記の現象が生じる。

というのは、時間Ｔ３ｗａｉｔが時間Ｔ３ｒｅａｄより短い場合、現在の走査ラインの読み出し動作が完了する前に次の走査ラインの出力電圧が読み出し回路に出力されることになるからである。この様な場合には、正確な画像情報を得ることができない。

従って、従来のローリング電子シャッタでは、高速に出力電圧の読み出し操作ができず、特に、画素数が多い場合には、画面の上部と下部とで蓄積時刻のずれが大きくなってしまう。

一方、一括電子シャッタで蓄積時刻を全走査ラインで統一することができる。通常、ＣＭＯＳ撮像素子固有のノイズを除去するために、ノイズ信号を読み出してから、ＰＤで蓄積された電荷を読み出して、その差分を算出して出力電圧を得るようにしている。ここで、ノイズ信号とは出力電圧を読み出す直前の画素、つまり、ＣＭＯＳ撮像素子に対するリセット解除信号である。

しかしながら、全走査ラインの転送動作を同時に行い、電荷をＦＤに転送してしまうと、ノイズ信号を読み出すことができなくなってしまう。つまり、ノイズキャンセルを行うことができなくなって、得られる画像はランダムノイズの多い画像となってしまう。

各画素（つまり、ＣＭＯＳ撮像素子）に対応付けて画素メモリを配置すれば、画素メモリに画素信号（つまり、出力電圧）を保持しておくことができる。そして、ノイズ信号を読み出した後、画素メモリに保持されていた画素信号を読み出すようにすれば、画素信号とノイズ信号との差分を算出して、ノイズの少ない出力電圧を得ることができる。

しかしながら、全画素に対応付けて、画素メモリを組み込むとなると、回路規模が大きくなる上に、画素メモリがない場合に比べて、その分ＰＤの部分を縮小しなければならない。そのため、画素メモリがない時と比べるとその感度が低くなってしまうという課題がある。

本発明の目的は、上記問題点を鑑み、回路規模の増大を抑えて、しかも歪みのない動画像を撮影することができる撮像装置を提供することにある。

さらに、本発明の他の目的は、ダイナミックレンジを損なわない静止画像を撮影することのできる撮像装置を提供することにある。

上記の目的を達成するため、本発明による撮像装置は、光電変換により入射光に応じた電荷を生成する光電変換部と、前記光電変換部により生成された電荷が転送されて蓄積される電荷蓄積部と、前記電荷蓄積部に蓄積された電荷に応じた電圧を出力する出力部とを備えた複数の撮像素子からなる撮像センサを有し、前記撮像センサで受光した入射光に応じた出力電圧を得て当該出力電圧に応じた画像を生成する撮像装置であって、前記撮像素子は、前記光電変換部により生成された電荷を前記電荷蓄積部に転送する前に一旦保持する電荷保持部を備えた第１の撮像素子と、前記電荷保持部を備えない第２の撮像素子とを有し、前記撮像装置は、動画像撮影モードと静止画像撮影モードとを設定する設定部と、前記設定部により前記動画像撮影モードが設定された場合に、前記第１の撮像素子の出力電圧に応じた画像を生成するように制御する制御部とを有することを特徴とする。

本発明によれば、電荷保持部を備えた第１の撮像素子と、電荷保持部を備えない第２の撮像素子を用途に応じて適宜使い分けることができる。

本発明の実施の形態による撮像装置の構成例を示すブロック図である。 図１に示す撮像装置で用いられるＣＭＯＳセンサにおけるＣＭＯＳ撮像素子の配置の一例を示す図である。 図２に示すＣＭＯＳセンサにおいて、３画素分のＣＭＯＳ撮像素子の回路例を示す図である。 図３に示すＣＭＯＳセンサを用いたＣＭＯＳ撮像部の一例を示すブロック図である。 図１に示す撮像装置において動画像撮影モード（動画像モード）の動作を模式的に示す図である。 図１に示す撮像装置が動画像撮影モード（動画像モード）の場合に、フォトダイオードの電荷蓄積についてその動作の一例を示すタイミングチャートである。 図１に示す撮像装置が動画撮影モードの場合に、電荷保持部に電荷が転送された後の読み出し動作の一例を示すタイミングチャートである。 図４に示す読み出し回路の構成例を示す図である。 図１に示す撮像装置において、静止画像撮影モードの動作を説明するための図である。 図１に示す撮像装置において、静止画像撮影モードにおける読み出し動作の一例を示すタイミングチャートである。 従来のＣＭＯＳ撮像部の構成の一例を示すブロック図である。 図１１に示すＣＭＯＳ撮像部において、ＣＭＯＳセンサの単位画素に対応する回路の一例を示す図である。 図１１に示すＣＭＯＳ撮像部の駆動方法の一例を示すタイミングチャートである。 図１１に示すＣＭＯＳ撮像部の駆動方法の他の例を示すタイミングチャートである。

以下、本発明の実施の形態による撮像装置の一例について図面を参照して説明する。図１は本発明の実施の形態による撮像装置の一例を示すブロック図であり、この撮像装置は、例えば、デジタル一眼レフカメラである。そして、図示の撮像装置は、動画像を撮影する動画像撮影モード（動画像モード）と、静止画像を撮影する静止画像撮影モード（静止画像モード）とを有している。

図１において、撮像装置５００は、後述する構成のＣＭＯＳ撮像部５０１を有しており、このＣＭＯＳ撮像部５０１は、複数のＣＭＯＳ撮像素子を有するＣＭＯＳセンサ（図１には示さず）を備えている。さらに、図示の撮像装置５００は、アナログフロントエンド（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ：ＡＦＥ）５０２、デジタルフロントエンド（Ｄｉｇｉｔａｌ Ｆｒｏｎｔ Ｅｎｄ：ＤＦＥ）５０３、メモリ回路５０４、画像処理装置５０５、制御回路５０６、操作部５０７、表示回路５０８、記憶媒体５０９、及びタイミング発生回路５１０を有している。

ＣＭＯＳ撮像部５０１には、撮像レンズ（図示せず）を介して取り込まれた画像が電荷として蓄積され、後述するように、ＣＭＯＳ撮像部５０１は画像に対応した電圧信号（出力電圧）を出力する。

ＡＦＥ５０２は、ＣＭＯＳ撮像部５０１から出力された電圧信号の増幅を行うとともに、黒レベルの調整（ＯＢクランプ）等を行って、画像信号を示すアナログ信号を出力する。黒レベルの調整に当たっては、タイミング発生回路５１０から出力されるＯＢクランプタイミング信号及びＯＢクランプ目標レベル信号に応じて、ＡＦＥ５０２は黒レベル調整処理を実行する。

ＤＦＥ５０３は、ＡＦＥ５０２から出力されるアナログ信号をデジタル信号に変換する。この際、ＤＦＥ５０３は、画像信号の補正及び画素の並び替え等のデジタル処理を行う。画像処理装置５０５は、ＤＦＥ５０３からデジタル信号を受け、現像処理を行って、表示回路５０８に画像として表示する。

現像処理の際には、メモリ回路５０４が作業用メモリとして用いられる。さらに、このメモリ回路は、撮像が連続的に行われて現像処理が間に合わない場合には、バッファメモリとして使用される。

この際、画像処理装置５０５は、制御回路５０６の制御下で画像を記憶媒体５０９に記憶する。なお、記録媒体５０９として、例えば、記録媒体にはコンパクトフラッシュ（登録商標）メモリが用いられる。

操作部５０７は、撮像装置５００を起動させるための電源スイッチ（図示せず）及びシャッタスイッチ（図示せず）等を有している。シャッタスイッチは、例えば、測光処理及び測距処理等の撮影準備動作開始、ミラー及びシャッタを駆動してＣＭＯＳ撮像部５０１から読み出した電圧信号を処理して記録媒体５０９に書き込む一連の撮像動作の開始を指示する際に用いられる。

なお、操作部５０７において、前述の動画像撮影モード及び静止画像撮影モードの設定が選択的に行われる。つまり、操作部５０７はモード設定部として機能する。

制御回路５０６は、撮像装置５００の制御を行い、さらに、操作部５０７からの指示に応じてタイミング発生回路５１０に対して命令を送出する。

図２は、図１に示す撮像装置５００で用いられる撮像センサのＣＭＯＳ撮像素子の配置の一例を示す図である。つまり、図２は撮像センサの画素配置の一例を示しており、１つのＣＭＯＳ撮像素子が１つの画素に対応している。

図２において、図示の撮像センサ１００は、電荷保持部１０３を有するＣＭＯＳ撮像素子１０１（第１の撮像素子）と、電荷保持部を有しないＣＭＯＳ撮像素子１０２（第２の撮像素子）とを備え、これらＣＭＯＳ撮像素子１０１及び１０２はマトリックス状に配置されている。

図示の例では、３行毎にＣＭＯＳ撮像素子１０１が配置されており、これによって、後述するように、動画像撮影の際には、３行毎に画素が間引かれることになる。ここで、ＣＭＯＳ撮像素子１０１は電荷保持部１０３を有しているので、そのフォトダイオート（ＰＤ：光電変換部（図２には示さず））は、ＣＭＯＳ撮像素子１０２に備えられるＰＤに比べてそのサイズが小さい。

図３は、図２に示す撮像センサ１００において、３画素分のＣＭＯＳ撮像素子の回路例を示す図である。ここでは、図２に示す太線の矩形枠で囲まれた３画素分のＣＭＯＳ撮像素子に対応する回路が示されている。

図３において、ＣＭＯＳ撮像素子１０１は、ＰＤ２０１を有しており、ＰＤ２０１は、撮像レンズ（図示せず）で結像された光画像（入射光）を受光して、光画像に応じた電荷を発生して蓄積する。リセットスイッチ２０２（第１のリセット部）は、後述するリセットパルス信号ＰＲＥＳ１に応じて動作し、転送スイッチ２０３（第１の転送スイッチ部）がオフ（つまり、断）の状態で、リセットパルス信号ＰＲＥＳ１（ｎ）がハイレベル（Ｈ）となると、リセットスイッチ２０２は、ＰＤ２０１に蓄積された電荷をリセットする（ｎは１以上の整数である）。

上記の転送スイッチ２０３（第１の転送スイッチ部）は、転送パルス信号ＰＴＸ１（ｎ）に応じて動作する。電荷保持部２０４（図２においては、符号１０３で示されている）には、ＰＤ２０１に蓄積された電荷が転送スイッチ２０３を介して転送されて、電荷が電荷保持部２０４に一旦保持される。

ＣＭＯＳ撮像素子１０１の転送スイッチ２０９は、転送パルス信号ＰＴＸ２（ｎ）に応じて動作する。ＰＤ２０１で蓄積された電荷又は電荷保持部２０４に保持された電荷は、転送スイッチ２０９を介してＦＤ２０５に転送される。ＣＭＯＳ撮像素子１０１の転送スイッチ２０９は、第２の転送スイッチ部と呼ばれ、ＣＭＯＳ撮像素子１０１のＦＤ２０５は第１の電荷蓄積部と呼ばれる。

ＣＭＯＳ撮像素子１０１のリセットスイッチ２０８は、リセットパルス信号ＰＲＥＳ２（ｎ）に応じて動作し、リセットスイッチ２０８は、ＦＤ２０５の電位に応じて転送スイッチ２０９を介して電荷保持部２０４の電位をＶＤＤにリセットする。ＣＭＯＳ撮像素子１０１のリセットスイッチ２０８は第２のリセット部と呼ばれる。

ＣＭＯＳ撮像素子１０１の選択スイッチ２０７は、選択パルス信号ＰＳＥＬ（ｎ）に応じて動作し、選択スイッチ２０７がオンされると、ＦＤ２０５に転送された電荷に応じた電圧がソースフォロワアンプ２０６から垂直出力線２１１に出力される。なお、選択スイッチ２０７の動作によって、一行分の画素の出力電圧が一括して出力される。ＣＭＯＳ撮像素子１０１の選択スイッチ２０７は第１の出力スイッチ部（出力部）と呼ばれる。

このように、ＣＭＯＳ撮像素子１０１は、電荷保持部２０４及びリセットスイッチ２０２を備え、垂直出力線２１１へ出力電圧を出力しつつ、ＰＤ２０１における電荷蓄積動作も行うことができる。

一方、ＣＭＯＳ撮像素子１０２は、ＰＤ２１０（第２の光電変換部）を有しており、ＰＤ２１０は、撮像レンズ（図示せず）で結像された光画像（入射光）を受光して、光画像に応じた電荷を発生して蓄積する。ＰＤ２１０に蓄積された電荷は、転送スイッチ２０９によってＦＤ２０５に転送される。ＣＭＯＳ撮像素子１０２の転送スイッチ２０９は第３の転送スイッチ部と呼ばれ、ＣＭＯＳ撮像素子１０２のＦＤ２０５は第２の電荷蓄積部と呼ばれる。

そして、選択スイッチ２０７の動作に応じて、ＦＤ２０５に転送された電荷はソースフォロワアンプ２０６から出力電圧として垂直出力線２１１に出力される。なお、リセットスイッチ２０８は、ＦＤ２０５の電位に応じて転送スイッチ２０９を介してＰＤ２１０の電荷（つまり、電位）をＶＤＤにリセットする。ＣＭＯＳ撮像素子１０２の転送スイッチ２０７は第２の出力スイッチ部（出力部）と呼ばれる。

図４は、図３に示す撮像センサ１００を用いたＣＭＯＳ撮像部の一例を示すブロック図である。ここでは、撮像センサ１００は、３行×３列のＣＭＯＳ撮像素子１０１及び１０２を有しており、１行目にはＣＭＯＳ撮像素子１０１が配置され、他の行にはＣＭＯＳ撮像素子１０２が配置されている。

図４において、図示のＣＭＯＳ撮像部５０１は、垂直シフトレジスタ（垂直走査回路：制御部）３０１、読み出し回路３０２及び３１０、水平シフトレジスタ（水平走査回路）３０６及び３０９、作動増幅器３０５及び３１１、撮像センサ１００、定電流源３０７ａ〜３０７ｃ、ｎチャネルＭＯＳトランジスタ３０３ａ〜３０３ｃ及び３０４ａ〜３０４ｃを有している。なお、ｎチャネルＭＯＳトランジスタ３０３ａ〜３０３ｃ及び３０４ａ〜３０４ｃは選択スイッチとして用いられる。

図４に示すように、撮像センサ１００において、１列目の３つのＣＭＯＳ撮像素子１０１及び１０２には垂直出力線３０８ａが接続され、２列目の３つのＣＭＯＳ撮像素子１０１及び１０２には垂直出力線３０８ｂが接続されている。同様にして、３列目の３つのＣＭＯＳ撮像素子１０１及び１０２には垂直出力線３０８ｃが接続されている。

これら垂直信号線３０８ａ〜３０８ｃにはそれぞれ定電流源３０７ａ〜３０７ｃが接続されており、さらに垂直信号線３０８ａ及び３０８ｃは読み出し回路３０２に接続されている。また、垂直信号線３０８ｂは読み出し回路３１０に接続されている。なお、図３に示す垂直出力線２１１は、図４に示す垂直出力線３０７ａ、３０７ｂ及び３０７ｃに対応する。

図示のように、読み出し回路３０２は、選択スイッチ３０３ａ、３０４ａ、３０３ｃ、及び３０４ｃを介して差動増幅器３０５に接続されている。また、読み出し回路３１０は選択スイッチ３０３ｂ及び３０４ｂを介して差動増幅器３１１に接続されている。

そして、選択スイッチ選択スイッチ３０３ａ、３０４ａ、３０３ｃ、及び３０４ｃは水平シフトレジスタ３０６によって制御され、選択スイッチ３０３ｂ及び３０４ｂは水平シフトレジスタ１１０９によって制御される。

上記の垂直シフトレジスタ３０１は、撮像センサ１００に転送パルス信号ＰＴＸ１（１）及びＰＴＸ２（１）〜（３）、リセットパルス信号ＰＲＥＳ１（１）及びＰＲＥＳ２（１）〜（３）、及び選択パルス信号ＰＳＥＬ（１）〜（３）を与える。なお、ここでは、撮像センサ１００において、１行目のＣＭＯＳ撮像素子１０１が規定する走査ラインを１番目の走査ラインと呼ぶ。

つまり、ｎ（ｎは１以上の整数である）行目のＣＭＯＳ撮像素子１１０４ａが規定する走査ラインをｎ番目の走査ラインと呼ぶ。そして、垂直シフトレジスタ３０１がｎ番目の走査ラインに印加する転送パルス信号、リセットパルス信号、及び選択パルス信号をそれぞれＰＴＸ（ｎ）、ＰＲＥＳ（ｎ）、及びＰＳＥＬ（ｎ）で表すことにする。

なお、図４に示すＣＭＯＳ撮像部５０１においては、ＣＭＯＳ撮像素子１０１及び１０２の各々が画素セル（Ｐｉｘｅｌ）に対応し、奇数列が第１のチャネル（ＣＨ１）とされ、偶数列が第２のチャネル（ＣＨ２）とされる。

ところで、選択スイッチ３０３ａ及び３０４ａは、垂直出力線３０８ａに対応している。読み出し回路３０２は、垂直出力線３０８ａに現れた出力電圧についてそれぞれ選択スイッチ３０３ａ及び３０４ａを介して画素信号及びノイズ信号として差動増幅器３０５に出力する。

同様に、選択スイッチ３０３ｃ及び３０４ｃは、垂直出力線３０８ｃに対応している。読み出し回路３０２は、垂直出力線３０８ｃに現れた出力電圧についてそれぞれ選択スイッチ３０３ｃ及び３０４ｃを介して画素信号及びノイズ信号として差動増幅器３０５に出力する。そして、差動増幅器３０５は、これら画素信号とノイズ信号との差分を差分出力信号として出力する。

選択スイッチ３０３ｂ及び３０４ｂは、垂直出力線３０８ｂに対応している。読み出し回路３１０は、垂直出力線３０８ｂに現れた出力電圧についてそれぞれ選択スイッチ３０３ｂ及び３０４ｂを介して画素信号及びノイズ信号として差動増幅器３１１に出力する。そして、差動増幅器３１１はこれら画素信号とノイズ信号との差分を差分出力信号として出力する。

図３及び図４を参照して、ここでの説明では、ｎ＝１として説明を行う。ＣＭＯＳ撮像素子１０１において、リセットスイッチ２０２のゲートには、垂直シフトレジスタ３０１から出力されるリセットパルス信号ＰＲＥＳ１（１）が与えられる。また、ＣＭＯＳ撮像素子１０１及び１０２において、リセットスイッチ２０８のゲートには、垂直シフトレジスタ３０１から出力されるリセットパルス信号ＰＲＥＳ２（１）〜（３）のいずれかが与えられる。

ＣＭＯＳ撮像素子１０１において、転送スイッチ２０３のゲートには、垂直シフトレジスタ３０１から出力される転送パルス信号ＰＴＸ１（１）が与えられる。また、ＣＭＯＳ撮像素子１０１及び１０２において、転送スイッチ２０９のゲートには、垂直シフトレジスタ３０１から出力される転送パルス信号ＰＴＸ２（１）〜（３）のいずれかが与えられる。

さらに、ＣＭＯＳ撮像素子１０１及び１０２において、選択スイッチ２０７のゲートには、垂直シフトレジスタ３０１から出力される選択パルス信号ＰＳＥＬ（１）〜（３）のいずれかが与えられる。そして、これら選択スイッチ２０７のソースが図３に示す垂直信号線２１１（図４においては、垂直出力線３０８ａ、３０８ｂ、及び３０８ｃのいずれか）に接続される。

続いて、図１に示す撮像装置の動画像撮影モードにおける動作について説明する。図５は、図１に示す撮像装置において動画像撮影モードの動作を模式的に示す図である。

図５において、横軸は時刻を示す。また、縦軸は、撮像センサ１００における行の位置を示している。なお、図中の上側部分がＰＤの動作を示し、下側部分がＰＤから電荷が転送された後の読み出し動作までを示している。

図５に示すように、いま、蓄積時間Ｔｉの間で電荷蓄積動作が行われるものとする。なお、ここでは、図１に示す表示回路５０８に表示される画面において、その画面上部と画面下部との間で電荷蓄積の時刻にずれが生じないように、時刻ｔ１にリセットスイッチ２０２（図３）によって、ＣＭＯＳ撮像素子１０１が配置された全ての行について同時にリセットが行われる（第１のステップ）。

ここでは、図３、図４、及び図５を参照して、動画像撮影モードにおける動作を説明する。ここでは、図４において、撮像センサ１００は、例えば、ｎ行×ｎ列のＣＭＯＳ撮像素子を有し、（ｎ＝３ｍ＋１）行目に、前述のＣＭＯＳ撮像素子１０１が配列されているものとする（ｍはゼロ以上の整数）。

蓄積時間Ｔｉが経過した後、時刻ｔ２において、垂直シフトレジスタ３０１が転送パルス信号ＰＴＸ１（ｎ）によって転送スイッチ２０３をオンする。これによって、転送スイッチ２０３を介してＰＤ２０１から電荷保持部２０４へ電荷が転送される（第２のステップ）。この電荷転送動作は、ＣＭＯＳ撮像素子１０１が配置された全ての行について同時に行われる。

動画像撮影モードでは、ＣＭＯＳ撮像素子１０２は動画像の撮影には使用されず、このため、垂直シフトレジスタ３０１は、リセットパルス信号ＰＲＥＳ２（ｎ＋１）及び（ｎ＋２）によって（図３参照）、ＣＭＯＳ撮像素子１０２のリセットスイッチ２０８をオン状態に維持する。

なお、ＣＭＯＳ撮像素子１０２のリセットスイッチ２０８をオン状態（つまり、リセット状態）としておかないと、ＣＭＯＳ撮像素子１０２において、ＰＤ２１０に電荷が蓄積され、電荷が周囲のＣＭＯＳ撮像素子に漏れ出す等の弊害が発生する恐れがある。

撮像センサ１００に対する読み出し動作は、その１行目から順次行われる。垂直シフトレジスタ路３０１は、（３ｍ＋１）行目に位置するＣＭＯＳ撮像素子１０１を選択する。つまり、垂直シフトレジスタ３０１は、１行目、４行目、７行目、…を順次選択する。

そして、垂直シフトレジスタ３０１は、選択された行において、転送パルス信号ＰＴＸ２（ｎ）をハイレベルとして転送スイッチ２０９をオンする。これによって、電荷保持部２０４に保持された電荷が転送スイッチ２０９を介してＦＤ２０５に転送される（第３のステップ）。そして、水平方向（つまり、行方向）に位置するＣＭＯＳ撮像素子１０１について順次読み出し動作を行う。１行分のＣＭＯＳ撮像素子１０１について全ての読み出し動作を行った後、次の行のＣＭＯＳ撮像素子１０１に対する読み出し動作へとシフトする。

続いて、駆動したいフレームレート及び蓄積時間に応じて、垂直シフトレジスタ３０１が時刻ｔ３においてリセットパルス信号ＰＲＥＳ１（ｎ）によってＰＤ２０１のリセットを行う。これによって、ＰＤ２０１の電荷を一旦リセットして蓄積動作を行う。そして、上記の読み出し動作が動画像撮影モードの間繰り返される。

図６は、図１に示す撮像装置が動画像撮影モードの場合に、フォトダイオードの電荷蓄積についてその動作の一例を示すタイミングチャートである。また、図７は、図１に示す撮像装置が動画像撮影モードの場合に、電荷保持部２０４に電荷が転送された後の読み出し動作の一例を示すタイミングチャートである。

ここで、図３及び図４に加えて、図６及び図７も参照して、図１に示す撮像装置における動画像撮影モードの動作を詳細に説明する。前述のように、動画像撮影モードの際には、ＣＭＯＳ撮像素子１０１を配列した行が用いられる。この際には、図６に示すように、垂直シフトレジスタ３０１は、リセットパルス信号ＰＲＥＳ１（ｎ）をハイレベルとして、ＣＭＯＳ撮像素子１０１のリセットスイッチ２０２をオンする。これによって、ＰＤ２０１の電荷がリセットされる。

そして、図６に示すように、所望の時間（予め定められた時間）Ｔが経過した後、垂直シフトレジスタ３０１は、転送パルス信号ＰＴＸ１（ｎ）をハイレベルとし、ＣＭＯＳ撮像素子の転送スイッチ２０３をオンする。これによって、ＰＤ２０１に蓄積された電荷が転送スイッチ２０３を介して電荷保持部２０４に転送される。

なお、前述したように、ＣＭＯＳ撮像素子１０２においては、垂直シフトレジスタ３０１は、リセットパルス信号ＰＲＥＳ２（ｎ＋１）及び（ｎ＋２）をハイレベルとして、リセットスイッチ２０８をオン状態とする。

読み出し動作の際には、読み出し動作が終了するまで、垂直シフトレジスタ３０１は、転送パルス信号ＰＴＸ１（ｎ）をローレベル（Ｌ）状態とする。つまり、転送スイッチ２０３をオフ状態とする。

ここで、図８は、図４に示す読み出し回路３０２の構成例を示す図である。図８において、破線ブロック８０１で示す部分は、撮像センサ１００の列の数だけ存在するが、ここでは、説明の便宜上一列分のみの破線ブロック８０１が示されている。

例えば、図示の破線ブロック８０１は、図４に示す垂直出力線３０８ａに対応しており、図示はしないが、同様の破線ブロック８０１が図４に示す垂直出力線３０８ｃに対応して備えられている。つまり、図４に示す例においては、読み出し回路３０２は２つの破線ブロック８０１を有していることになる。

同様にして、図示はしないが、図４に示す読み出し回路３１０は、垂直出力線３０８ｂに対応する１つの破線ブロック８０１を有していることになる。

前述のように、図４に示す読み出し回路３０２の場合には、破線ブロック８０１が２個存在することになり、２個の破線ブッロク８０１の入力端子Ｖｏｕｔにはそれぞれ垂直出力線３０８ａ及び３０８ｃが接続される。同様に、図４に示す読み出し回路３１０の場合には、破線ブロック８０１が１個存在することになり、破線ブッロク８０１の入力端子Ｖｏｕｔには垂直出力線３０８ｂが接続される。なお、図８に示す例は、垂直出力線３０８ａに対応する破線ブロック８０１のみが示されている。

ここで、図３及び図４、そして、図７及び図８を参照して、１行目に配置されたＣＭＯＳ撮像素子１０１の読み出し動作ついて説明する。

電荷保持部２０４から電荷を読み出す前に、垂直シフトレジスタ３０１は、リセットパルス信号ＰＲＥＳ２（ｎ）をハイレベルとする。これによって、リセットスイッチ２０８のゲートがリセット電源電圧にリセットされる。

リセットパルス信号ＰＲＥＳ２（ｎ）がローレベルに復帰すると、つまり、リセットスイッチ２０８のゲート電圧がローレベルとなると、クランプスイッチ８０２のゲート電圧Ｐｃ０ｒがハイレベルになった後、選択パルス信号ＰＳＥＬがハイレベルとなる。つまり、選択スイッチ２０７のゲート電圧がハイレベルとなる。これによって、リセットノイズが重畳されたリセット信号（つまり、ノイズ信号）が入力端子Ｖｏｕｔに入力されて、クランプ容量Ｃ０にクランプされる。

次に、クランプスイッチ８０２のゲート電圧Ｐｃ０ｒがローレベルに復帰した後、ノイズ信号側の転送スイッチ８０３のゲート電圧Ｐｃｔｎがハイレベルとなって、ノイズ保持容量Ｃｔｎにリセット信号が保持される。

続いて、画素信号側の転送スイッチ８０４のゲート電圧Ｐｃｔｓがハイベルになった後、転送パルス信号ＰＴＸ２（ｎ）がハイレベルとなる。つまり、転送スイッチ２０９のゲート電圧がハイレベルとなる。これによって、電荷保持部２０４に保持された電荷が、ソースフォロワアンプ２０６のゲートに転送されるととともに、出力電圧として入力端子Ｖｏｕｔに入力される。

次に、転送パルス信号ＰＴＸ２（ｎ）がローレベルに復帰した後、つまり、転送スイッチ２０９のゲート電圧がローレベルに復帰した後、画素信号側の転送スイッチ８０４のゲート電圧Ｐｃｔｓがローレベルとなる。これによって、リセット信号からの変化分（光信号）が信号保持容量Ｃｔｓに読み出される。

上記の動作によって、１行目に配置されたＣＭＯＳ撮像素子１０１の出力が各破線ブロック８０１の信号保持容量Ｃｔｎ及びＣｔｓに保持されることになる。つまり、読み出し回路３０２においては、１行・１列に位置するＣＭＯＳ撮像素子１０１の出力が２つの破線ブロック８０１の一方に保持され、１行・３列に位置するＣＭＯＳ撮像素子１０１の出力が２つの破線ブロック８０１の他方に保持される。同様に、読み出し回路３１０においては、１行・２列に位置するＣＭＯＳ撮像素子１０１の出力が破線ブロック８０１に保持される。

その後、水平シフトレジスタ３０６は選択パルス信号Ｐｈ１をハイレベルとし、選択スイッチ３０３ａ及び３０４ａをオンとする。これによって、垂直出力線３０８ａに対応する破線ブロック８０１に保持された電荷が差動増幅器３０５に電圧として与えられ、差動増幅器３０５において差分処理されて出力端子ＯＵＴに出力電圧として出力される。

続いて、水平シフトレジスタ３０９は選択パルス信号Ｐｈ２をハイレベルとしてし、選択スイッチ３０３ｂ及び３０４ｂをオンとする。これによって、垂直出力線３０８ｂに対応する破線ブロック８０１に保持された電荷が差動増幅器３１１に電圧として与えられ、差動増幅器３１１において差分処理されて出力端子ＯＵＴに出力電圧として出力される。

さらに、水平シフトレジスタ３０６は選択パルス信号Ｐｈ３をハイレベルとしてし、選択スイッチ３０３ｃ及び３０４ｃをオンとする。これによって、垂直出力線３０８ｃに対応する破線ブロック８０１に保持された電荷が差動増幅器３０５に電圧として与えられ、差動増幅器３０５において差分処理されて出力端子ＯＵＴに出力電圧として出力される。

図４では省略されているが、図８に示すように、破線ブロック８０１から差動増幅器３０５に至る出力線には、リセットスイッチ８０５及び８０６が配置されている。これらリセットスイッチ８０５及び８０６はリセットパルス信号Ｐｃｈｒｅｓによってオン・オフされる。

そして、撮像センサ１００の各列における信号読み出しの合間において、図７に示すように、リセットパルス信号Ｐｃｈｒｅｓがリセットスイッチ８０５及び８０６のゲートに与えられる。これによって、図８に示す水平出力容量Ｃｈｎ及びＣｈｓがリセット電圧ＶＣＨＲＮ及びＶＣＨＲＳにリセットされる。

上述のようにして、撮像センサ１００の１行目に配置されたＣＭＯＳ撮像素子１０１（つまり、画素セルＰｉｘｅｌ）の読み出しが完了する。その後、前述したように、２行スキップして、撮像センサ１００の４行目に配置されたＣＭＯＳ撮像素子１０１に対する読み出し動作が実行される。そして、以下同様にして、読み出し動作が実行されて、全てのＣＭＯＳ撮像素子１０１に対する読み出し動作が完了する。

ここで、上述した動画像撮影モードにおける読み出し動作においては、３行のうち２行を間引いているため、そのまま画像の構成を行うと、画像の縦横比が合わない。そこで、図１に示す画像処理装置５０５で、水平方向の画素信号の加算平均を算出する等の補間処理を行って動画像を構成する。こうして得られた動画像は、蓄積時刻を揃えることができるので、表示回路５０８に表示される画面においてその上部と下部とで歪みのない画像が得られることになる。

なお、上記の実施の形態では、３行のうち２行を間引いたが、電荷保持部２０４を有するＣＭＯＳ撮像素子１０１を５行のうち１行に配置して、５行のうち４行を間引いて画像を取得するようにしてもよい。つまり、撮像センサ１００において、全ての行をｋ（ｋは３以上の奇数）行毎に区分した際、当該区分毎の最初の行にのみＣＭＯＳ撮像素子１０１を配置するようにすればよい。

いずれにしても、撮像センサ１００の行のうち予め規定したパターンで決定された行に、電荷保持部２０４を有するＣＭＯＳ撮像素子１０１を配置するようにすればよい。そして、電荷保持部２０４を有するＣＭＯＳ撮像素子１０１が配置された行以外の行は間引くようにすればよい。

続いて、図２に示す画素配置を有する撮像センサを用いた際の静止画像撮影モードにおける動作について説明する。

図９は、図１に示す撮像装置において、静止画像撮影モードの動作を説明するための図である。図９に加えて、図３及び図４も参照して、まず、画素のリセット動作が行われる。例えば、リセットパルス信号ＰＲＥＳ２（ｎ）〜（ｎ＋２）をハイレベルとして、全行を一括してリセットする（第４のステップ）。

その後、シャッタの先幕と後幕の制御を行い、所定時間、電荷の蓄積を行う。通常、シャッタは垂直方向に走査される。そして、電荷の蓄積終了後、１行目から順次読み出し動作を行う。なお、静止画像の撮影時においては、ＣＭＯＳ撮像素子１０１のリセットスイッチ２０２は常にオフ状態とする（第５のステップ）。

このような動作を行うと、電荷保持部２０４を有するＣＭＯＳ撮像素子１０１と電荷保持部２０４を有さないＣＭＯＳ撮像素子１０２の動作が同等となる。

続いて、上述のした静止画撮影モードにおける読み出し動作について詳細に説明する。図１０は、図１に示す撮像装置において、静止画像撮影モードにおける読み出し動作の一例を示すタイミングチャートである。

図１０に加えて、図３、図４、及び図８を参照して、ＰＤ２０１及び２１０から電荷を読み出す前に、垂直シフトレジスタ３０１はリセットパルス信号ＰＲＥＳ２（ｎ）〜（ｎ＋２）をハイレベルとする。つまり、リセットスイッチ２０８のゲート電圧がハイレベルとなる。これによって、ソースフォロワアンプ２０６のゲート電圧がリセット電源電圧にリセットされる。

リセットパルス信号ＰＲＥＳ２（ｎ）〜（ｎ＋２）がローレベルに復帰すると同時に、つまり、リセットスイッチ２０８のゲート電圧がローレベルに復帰すると同時に、図８に示すクランプスイッチ８０２のゲート電圧Ｐｃ０ｒがハイレベルになる。

その後、垂直シフトレジスタ３０１は選択パルス信号ＰＳＥＬ（ｎ）〜（ｎ＋２）をハイレベルとする。つまり、選択スイッチ２０７のゲート電圧がハイレベルとなる。これによって、リセットノイズが重畳されたリセット信号（ノイズ信号）が垂直信号線２１１に読み出され、各列のクランプ容量Ｃ０にクランプされる。

次に、クランプスイッチ８０２のゲート電圧Ｐｃ０ｒがローレベルに復帰した後、ノイズ信号側の転送スイッチ８０３のゲート電圧Ｐｃｔｎがハイレベルとなって、各列のノイズ保持容量Ｃｔｎにリセット信号が保持される。

そして、画素信号側の転送スイッチ８０４のゲート電圧Ｐｃｔｓがハイレベルとなった後、垂直シフトレジスタ３０１は、転送パルス信号ＰＴＸ１（ｎ）及びＰＴＸ２（ｎ）〜（ｎ＋２）をハイレベルとする。つまり、転送スイッチ２０９のゲート電圧及び転送スイッチ２０３のゲート電圧がハイレベルとなる。

これによって、ＰＤ２０１及び２１０に蓄積された電荷に応じた電圧がソースフォロワアンプ２０６から垂直信号線２１１に出力される。

続いて、垂直シフトレジスタ３０１は転送パルス信号ＰＴＸ１（ｎ）及びＰＴＸ２（ｎ）〜（ｎ＋２）をローレベルとする。つまり、転送スイッチ２０３及び２０９のゲート電圧がローレベルに復帰する。その後、画素信号側の転送スイッチ８０４のゲート電圧Ｐｃｔｓがローレベルとなる。

これによって、リセット信号からの変化分が各列の信号保持容量Ｃｔｓに読み出される。上述の動作によって、１行目に配置されたＣＭＯＳ撮像素子１０１（つまり、画素Ｐｉｘｅｌ）の電荷が各列の信号保持容量Ｃｔｎ及びＣｔｓに保持される。

その後、水平シフトレジスタ３０６から供給される転送パルス信号Ｐｈ１及びＰｈ３、水平シフトレジスタ３０９から供給される転送パルス信号Ｐｈ２によって、順次転送スイッチ３０３ａ〜３０３ｃ及び３０４ａ〜３０４ｃのゲート電圧が順次ハイレベルとなる。

そして、信号保持容量Ｃｔｎ及びＣｔｓに保持された電荷は、順次読み出されて、差動増幅器３０５又は３１１で差分処理されて出力端子ＯＵＴに順次出力される。各列の信号読み出し動作の合間で、リセットパルス信号Ｐｃｈｒｅｓによってリセットスイッチ８０５及び８０６がオン・オフされる。これによって、図８に示す水平出力容量Ｃｈｎ及びＣｈｓがリセット電圧ＶＣＨＲＮ及びＶＣＨＲＳにリセットされる。

このようにして、１行目に配置されたＣＭＯＳ撮像素子１０１（つまり、画素Ｐｉｘｅｌ）の読み出し動作が完了する。以下同様にして、垂直シフトレジスタ３０１によって２行目以降に配置された画素セルＰｉｘｅｌに対する読み出し動作が行われて、全画素セルＰｉｘｅｌに対する読み出し動作が完了する。

なお、上述の実施の形態では、転送パルス信号ＰＴＸ１（ｎ）及びＰＴＸ２（ｎ）〜（ｎ＋２）を同時に駆動するようにしたが、転送パルス信号ＰＴＸ１（ｎ）は常にハイレベル状態とするようにしてもよい。

但し、図２に示すように、実施の形態においては、撮像センサ１００は電荷保持部２０４を有するＣＭＯＳ撮像素子１０１と電荷保持部２０４を備えないＣＭＯＳ撮像素子１０２とによって構成されている。このため、同一光量の光を電荷として蓄積したとしても、得られる出力電圧が異なることになる。

また、前述したように、ＰＤ２０１及び２１０のサイズが異なるため、その感度差が生じることになる。そこで、ＣＭＯＳ撮像素子１０１から得られた出力電圧に関しては補正処理を行う必要がある。

補正処理の手法として、例えば、次に述べる手法が用いられる。例えば、予め同一の光量の光からの出力電圧の値を測定し、その出力差を求めておく。そして、その出力差をＣＭＯＳ撮像素子１０１及び１０２の感度比として補正する。

また、ＰＤ２０１及び２１０の面積比αとコンデンサの容量分割との関係から、数１に示すように補正処理を行うようにしてもよい。つまり、ＣＭＯＳ撮像素子１０１の出力電圧をＶ１０１とすると、補正後の出力電圧Ｖ１０１’は、数１で示される。

［数１］
Ｖ１０１’＝α（ＣＦＤ１０１＋ＣＭ）／ＣＦＤ１０２×Ｖ１０１
ここで、ＣＭは電荷保持部２０４の容量、ＣＦＤ１０１はＣＭＯＳ撮像素子１０１におけるＦＤ２０５の容量、ＣＦＤ１０２はＣＭＯＳ撮像素子１０２におけるＦＤ２０５の容量である。

このようにして、ＣＭＯＳ撮像素子１０１の出力電圧を補正すれば、ＰＤ２０１のようにサイズの小さいフォトダイオードを有する撮像センサ１００であっても、感度を損なうことなく、良好な静止画像を得ることができる。ここでは、図１に示す画像処理装置５０５が補正部として機能する。

なお、この補正は動画像における感度と静止画像における感度とを合わせるために、動画像撮影モードでも行うことが望ましい。

以上のように、本発明の実施の形態による撮像装置によれば、撮像センサ１００が電荷保持部２０５を有するＣＭＯＳ撮像素子１０１（第１の撮像素子）を備えて、動画像撮影モードの際には、ＣＭＯＳ撮像素子１０１の出力電圧に応じた画像を生成するようにしたので、回路規模の増大を抑えつつ、表示画面の上部と下部とで歪みのない動画像を得ることができる。さらに、静止画像撮影モードにおいては、ＣＭＯＳ撮像素子１０１及び１０２（第１及び第２の撮像素子）の出力電圧に応じた画像を生成するようにしたので、静止画像においてもダイナミックレンジを損うことなく、静止画像の撮影を行うことができる。

１００ ＣＭＯＳセンサ
１０１，１０２ ＣＭＯＳ撮像素子
２０１，２１０ フォトダイオード（ＰＤ）
２０２，２０８ リセットスイッチ
２０３，２０９ 転送スイッチ
２０４ 電荷保持部
２０５ 蓄積領域（ＦＤ）
２０７ 選択スイッチ
３０１ 垂直シフトレジスタ（垂直走査回路）
３０２，３１０ 読み出し回路
３０６，３０９ 水平シフトレジスタ（水平走査回路）

Claims (9)

1. 光電変換により入射光に応じた電荷を生成する光電変換部と、前記光電変換部により生成された電荷が転送されて蓄積される電荷蓄積部と、前記電荷蓄積部に蓄積された電荷に応じた電圧を出力する出力部とを備えた複数の撮像素子からなる撮像センサを有し、前記撮像センサで受光した入射光に応じた出力電圧を得て当該出力電圧に応じた画像を生成する撮像装置であって、
   前記撮像素子は、前記光電変換部により生成された電荷を前記電荷蓄積部に転送する前に一旦保持する電荷保持部を備えた第１の撮像素子と、前記電荷保持部を備えない第２の撮像素子とを有し、
   前記撮像装置は、動画像撮影モードと静止画像撮影モードとを設定する設定部と、
   前記設定部により前記動画像撮影モードが設定された場合に、前記第１の撮像素子の出力電圧に応じた画像を生成するように制御する制御部とを有することを特徴とする撮像装置。
2. 前記第１の撮像素子は、前記光電変換部から前記電荷保持部に前記電荷を転送する第１の転送スイッチ部と、
   前記電荷保持部から前記電荷蓄積部に前記電荷を転送する第２の転送スイッチ部とを備えることを特徴とする請求項１記載の撮像装置。
3. 前記第１の撮像素子は、前記光電変換部に蓄積された電荷をリセットするリセット部を備えることを特徴とする請求項１又は２記載の撮像装置。
4. 前記複数の撮像素子はＣＭＯＳ撮像素子であることを特徴とする請求項１〜３のいずれか１項記載の撮像装置。
5. 前記複数の撮像素子はマトリックス状に配置されており、前記第１の撮像素子は予め規定されたパターンで配置されることを特徴とする請求項１〜４のいずれか１項記載の撮像装置。
6. 前記マトリックス状の配置において、予め定められた複数の行に前記第１の撮像素子が配置されることを特徴とする請求項５記載の撮像装置。
7. 前記予め定められた複数の行は、前記マトリックス状の配置において、当該配置をｋ（ｋは３以上の奇数）行毎に区分した際、当該区分毎の最初の行であることを特徴とする請求項６記載の撮像装置。
8. 前記設定部により前記静止画像撮影モードが設定された場合に、前記制御部は、前記第１の撮像素子及び前記第２の撮像素子の出力電圧に応じた画像を生成するように制御することを特徴とする請求項１〜７のいずれか１項記載の撮像装置。
9. 前記第１の撮像素子と前記第２の撮像素子との感度差に応じて、前記第１の撮像素子の出力電圧を補正する補正部を有することを特徴とする請求項８記載の撮像装置。

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