[go: up one dir, main page]

JP5440617B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5440617B2
JP5440617B2 JP2012002268A JP2012002268A JP5440617B2 JP 5440617 B2 JP5440617 B2 JP 5440617B2 JP 2012002268 A JP2012002268 A JP 2012002268A JP 2012002268 A JP2012002268 A JP 2012002268A JP 5440617 B2 JP5440617 B2 JP 5440617B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
transistor
transistors
semiconductor
access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012002268A
Other languages
English (en)
Other versions
JP2012094895A (ja
Inventor
晃一 武田
昌弘 野村
潔 竹内
整 若林
滋春 山上
俐昭 黄
浩一 寺島
克彦 田中
聖康 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2012002268A priority Critical patent/JP5440617B2/ja
Publication of JP2012094895A publication Critical patent/JP2012094895A/ja
Application granted granted Critical
Publication of JP5440617B2 publication Critical patent/JP5440617B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell

Landscapes

  • Semiconductor Memories (AREA)

Description

本発明は、半導体装置およびその製造方法に関し、特にＳＲＡＭ（スタティックランダムアクセスメモリ：Static Random Access Memory）を備えた半導体記憶装置およびその製造方法に関するものである。
半導体記憶素子であるＳＲＡＭメモリセルは、以下に説明する基本構造を有する。
ＳＲＡＭメモリセルは、図１の回路図に示すように、情報蓄積部としてのフリップフロップ回路、及び情報の書き込み・読み出しを行うデータ線（ビット線ＢＬ1、ＢＬ2）とフリップフロップ回路との導通を制御する一対のアクセストランジスタＡ1、Ａ2で構成されている。そして、フリップフロップ回路は、例えば一対のＣＭＯＳインバータで構成され、それぞれのＣＭＯＳインバータは、一つの駆動トランジスタＤ1（Ｄ2）と一つの負荷トランジスタＬ1（Ｌ2）で構成される。
アクセストランジスタＡ1（Ａ2）のソース／ドレイン領域の一方は、負荷トランジスタＬ1（Ｌ2）及び駆動トランジスタＤ1（Ｄ2）のドレインに接続され、他方はビット線ＢＬ1（ＢＬ2）に接続されている。また、一対のアクセストランジスタＡ1、Ａ2のゲートはそれぞれワード線ＷＬの一部を構成し、互いに接続されている。
一方のＣＭＯＳインバータを構成する駆動トランジスタＤ1及び負荷トランジスタＬ1のゲートは、他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＬ2のドレイン（蓄積ノードＮ2）に接続されている。また、この後者のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＬ2のゲートは、前者のＣＭＯＳインバータを構成する駆動トランジスタＤ1及び負荷トランジスタＬ1のドレイン（蓄積ノードＮ1）に接続されている。このように、一対のＣＭＯＳインバータ間において、一方のＣＭＯＳインバータの入出力部と他方のＣＭＯＳインバータのゲートとが互いにローカル配線（局所配線）と呼ばれる一対の配線Ｉ1、Ｉ2を介してクロスカップル（交差結合）されている。
そして、駆動トランジスタＤ1、Ｄ2のソース領域には、基準電圧（Ｖss、例えばＧＮＤ）が供給され、負荷トランジスタＬ1、Ｌ2のソース領域には、電源電圧（ＶＤＤ）が供給される。
以上に説明したＳＲＡＭセルは、ノイズに強く、待機時の消費電力が小さい等の優れた素子特性を有するが、１メモリセルに６トランジスタが必要なこと、多数の配線が必要なこと、及び同一セル内にｐ型ＭＯＳとｎ型ＭＯＳとの素子分離が必要であることから、セル面積が大きくなりやすいという問題を有している。
一方、ＭＩＳ型電界効果トランジスタ（以下「ＦＥＴ」という）の一種として、いわゆるＦＩＮ型ＦＥＴが提案されている。このＦＩＮ型ＦＥＴは、基板平面に垂直方向に突起した直方体状半導体部を有し、この直方体状半導体部の一方の側面から上面を越えて反対側面まで跨ぐようにゲート電極が設けられている。そして、この直方体状半導体部とゲート電極との間にはゲート絶縁膜が介在し、主として直方体状半導体部の両側面に沿ってチャネルが形成される。このようなＦＩＮ型ＦＥＴは、チャネル幅を基板平面に対して垂直方向にとれる点から微細化に有利であることに加え、カットオフ特性やキャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性改善に有利であることが知られている。
このようなＦＩＮ型ＦＥＴとして、特許文献１（特開昭６４−８６７０号公報）には、ソース領域、ドレイン領域およびチャネル領域をもつ半導体部分がウェハ基板の平面に対してほぼ垂直な側面を有する直方体状であり、この直方体状半導体部分の高さがその幅よりも大きく、かつゲート電極が前記ウェハ基板の平面に垂直方向に延在することを特徴とするＭＯＳ電界効果トランジスタが開示されている。
特許文献１には、前記直方体状半導体部分の一部がシリコンウェハ基板の一部である形態と、前記直方体状半導体部分の一部がＳＯＩ（Silicon On Insulator）基板の単結晶シリコン層の一部である形態が例示されている。前者を図２（ａ）に、後者を図２（ｂ）に示す。
図２（ａ）に示す形態では、シリコンウェハ基板１０１の一部を直方体状部分１０３とし、ゲート電極１０５がこの直方体状部分１０３の頂部を越えて両側に延在している。そして、この直方体状部分１０３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１０４下の部分にチャネルが形成される。チャネル幅は直方体状部分１０３の高さｈの２倍に相当し、ゲート長はゲート電極１０５の幅Ｌに対応する。直方体状部分１０３は、シリコンウェハ基板１０１を異方性エッチングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極１０５は、この溝内に形成した絶縁膜１０２上に、直方体状部分１０３を跨ぐように設けている。
図２（ｂ）に示す形態では、シリコンウェハ基板１１１、絶縁層１１２及びシリコン単結晶層からなるＳＯＩ基板を用意し、そのシリコン単結晶層をパターニングして直方体状部分１１３とし、そして、この直方体状部分１１３を跨ぐように、露出した絶縁層１１２上にゲート電極１１５を設けている。この直方体状部分１１３において、ゲート電極両側の部分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜１１４下の部分にチャネルが形成される。チャネル幅は直方体状部分１１３の高さａの２倍とその幅ｂとの合計に相当し、ゲート長はゲート電極１１５の幅Ｌに対応する。
一方、特許文献２（特開２００２−１１８２５５号公報）には、例えば図３（ａ）〜（ｃ）に示すような、複数の直方体状半導体部（凸状半導体層２１３）を有するＦＩＮ型ＦＥＴが開示されている。図３（ｂ）は図３（ａ）のＢ−Ｂ線断面図であり、図２（ｃ）は図３（ａ）のＣ−Ｃ線断面図である。このＦＩＮ型ＦＥＴは、シリコン基板２１０のウェル層２１１の一部で構成される凸状半導体層２１３を複数有し、これらが互いに平行に配列され、これらの凸状半導体層の中央部を跨いでゲート電極２１６が設けられている。このゲート電極２１６は、絶縁膜２１４の上面から各凸状半導体層２１３の側面に沿って形成されている。各凸状半導体層とゲート電極間には絶縁膜２１８が介在し、ゲート電極下の凸状半導体層にチャネル２１５が形成される。また、各凸状半導体層にはソース／ドレイン領域２１７が形成され、ソース／ドレイン領域２１７下の領域２１２には高濃度不純物層（パンチスルーストッパー層）が設けられている。そして、層間絶縁膜２２６を介して上層配線２２９、２３０が設けられ、各コンタクトプラグ２２８により、各上層配線とそれぞれソース／ドレイン領域２０７及びゲート電極２１６とが接続されている。このような構造によれば、凸状半導体層の側面をチャネル幅として用いることができるため、プレーナ型の従来のＦＥＴに比べて平面的な面積を小さくすることができることが記載されている。
近年、このようなＦＩＮ型ＦＥＴをＳＲＡＭへ適用する試みが行われている。例えば、特許文献３（特開平２−２６３４７３号公報）には、ＳＲＡＭのメモリセルを構成する一部のトランジスタ（ワード線をゲートとするトランジスタ）にＦＩＮ型ＦＥＴが適用された例が記載されている。また、非特許文献１（Fu-Liang Yang et al，ＩＥＤＭ（International Electron Devices Meeting），２００３，ｐ．６２７〜６３０）には、ＦＩＮ型ＦＥＴのＳＲＡＭへの適用の可能性が示され、非特許文献２（T. Park et al，ＩＥＤＭ，２００３，ｐ．２７〜３０）及び非特許文献３（Jeong-Hwan Yang et al，ＩＥＤＭ，２００３，ｐ．２３〜２６）には、それぞれＦＩＮ型ＦＥＴのＳＲＡＭへの適用例が記載されている。
特開昭６４−８６７０号公報 特開２００２−１１８２５５号公報 特開平２−２６３４７３号公報 Fu-Liang Yang et al，ＩＥＤＭ，２００３，ｐ．６２７〜６３０ T. Park et al，ＩＥＤＭ，２００３，ｐ．２７〜３０ Jeong-Hwan Yang et al，ＩＥＤＭ，２００３，ｐ．２３〜２６
本発明の目的は、ＦＩＮ型ＦＥＴを用いたＳＲＡＭを備え、高密度で且つ素子特性に優れた半導体装置を提供することにある。
本発明は、以下の（１）項〜（３１）項にそれぞれ記載した態様が含まれる。
（１）一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
前記第１及び第２駆動トランジスタはそれぞれ、前記負荷トランジスタ及び前記アクセストランジスタの少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有することを特徴とする半導体装置。
（２）前記第１及び第２駆動トランジスタはそれぞれ、前記の各アクセストランジスタのチャネル幅より広いチャネル幅を有する１項に記載の半導体装置。
（３）前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有する１項又は２項に記載の半導体装置。
（４）前記第１及び第２駆動トランジスタはそれぞれ、一つのトランジスタ内に前記半導体層を複数有し、当該半導体層の数が前記の各アクセストランジスタを構成する半導体層の数より多い１項に記載の半導体装置。
（５）前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、一つのトランジスタ内に前記半導体層を複数有し、当該半導体層の数が前記の各負荷トランジスタを構成する半導体層の数より多い１項又は４項に記載の半導体装置。
（６）前記第１及び第２駆動トランジスタはそれぞれ、当該駆動トランジスタの半導体層の基体平面に垂直方向の高さが、前記の各アクセストランジスタを構成する半導体層の高さより高い１項に記載の半導体装置。
（７）前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、当該トランジスタの半導体層の基体平面に垂直方向の高さが、前記の各負荷トランジスタを構成する半導体層の高さより高い１項又は６項に記載の半導体装置。
（８）前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層はそれぞれ、その長手方向が第１方向に沿って配置され、
第１方向に隣接するＳＲＡＭセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第１方向に沿った中心線上に他方のトランジスタの半導体層が配置されている１〜７項のいずれかに記載の半導体装置。
（９）前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層は、互いに等しい基体平面に平行かつ第１方向に垂直な第２方向の幅を有し、且つこれら半導体層の第１方向に沿った中心線同士の間隔がこれらの間隔の内の最小間隔の整数倍となるように配置されている８項に記載の半導体装置。
（１０）前記ＳＲＡＭセル単位内において、
第１駆動トランジスタは、第１アクセストランジスタの半導体層の第１方向に沿った中心線上に配置された半導体層を有し、第２駆動トランジスタは、第２アクセストランジスタの半導体層の第１方向に沿った中心線上に配置された半導体層を有し、
第１負荷トランジスタは、第１駆動トランジスタの半導体層と隣接する半導体層を有し、第２負荷トランジスタは、第２駆動トランジスタの半導体層と隣接する半導体層を有し、
第１負荷トランジスタ及び第２負荷トランジスタは、当該第１負荷トランジスタの半導体層の中心線と当該第２負荷トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている９項に記載の半導体装置。
（１１）前記ＳＲＡＭセル単位内において、
第１負荷トランジスタは、第１アクセストランジスタの半導体層の第１方向に沿った中心線上に配置された半導体層を有し、第２負荷トランジスタは、第２アクセストランジスタの半導体層の第１方向に沿った中心線上に配置された半導体層を有し、
第１駆動トランジスタは、第１負荷トランジスタの半導体層と隣接する半導体層を有し、第２駆動トランジスタは、第２負荷トランジスタの半導体層と隣接する半導体層を有し、
第１駆動トランジスタ及び第２駆動トランジスタは、当該第１駆動トランジスタの半導体層の中心線と当該第２駆動トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている９項に記載の半導体装置。
（１２）互いに隣接する第１駆動トランジスタの半導体層と第１負荷トランジスタの半導体層との第１方向に沿った中心線同士の間隔、および互いに隣接する第２駆動トランジスタの半導体層と第２負荷トランジスタの半導体層との第１方向に沿った中心線同士の間隔が、それぞれ、前記最小間隔の少なくとも２倍である９〜１１項のいずれかに記載の半導体装置。
（１３）第２方向に隣接するＳＲＡＭセル単位間において一方のＳＲＡＭセル単位のアクセストランジスタと他方のＳＲＡＭセル単位のアクセストランジスタが互いに隣接するように配置され、一方のアクセストランジスタの半導体層の第１方向に沿った中心線と他方のアクセストランジスタの半導体層の第１方向に沿った中心線との間隔が、前記最小間隔の少なくとも２倍である９〜１２項のいずれかに記載の半導体装置。
（１４）前記ＳＲＡＭセル単位内において、
第１駆動トランジスタのゲート電極と第１負荷トランジスタのゲート電極は、第１方向に垂直な第２方向に沿った第１配線で構成され、第２駆動トランジスタのゲート電極と第２負荷トランジスタのゲート電極は、第２方向に沿った第２配線で構成され、
第１アクセストランジスタのゲート電極は、第２配線の第２方向に沿った中心線上に配置された第３配線で構成され、第２アクセストランジスタのゲート電極は、第１配線の第２方向に沿った中心線上に配置された第４配線で構成されている８〜１３項のいずれかに記載の半導体装置。
（１５）第１駆動トランジスタのソース領域に接続するグランド線コンタクト、第１負荷トランジスタのソース領域に接続する電源線コンタクト及び第２アクセストランジスタのソース／ドレイン領域に接続するビット線コンタクトが、第２方向に沿った一方のセル単位境界の１ライン上に配置され、
第２駆動トランジスタのソース領域に接続するグランド線コンタクト、第２負荷トランジスタのソース領域に接続する電源線コンタクト及び第１アクセストランジスタのソース／ドレイン領域に接続するビット線コンタクトが、第２方向に沿った他方のセル単位境界の１ライン上に配置されている８〜１４項のいずれかに記載の半導体装置。
（１６）グランド線コンタクト、電源線コンタクト及びビット線コンタクトはそれぞれ、ゲート電極下の半導体層の第２方向の幅より広い第２方向の幅を有し且つ当該半導体層と一体に形成されたパッド半導体層上に接続されている８〜１５項のいずれかに記載の半導体装置。
（１７）隣接するＳＲＡＭセル単位同士がセル単位境界を対称軸とする鏡像関係にある８〜１６項のいずれかに記載の半導体装置。
（１８）前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成されている１〜１７項のいずれかに記載の半導体装置。
（１９）前記ＳＲＡＭセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
第１駆動トランジスタは、第１アクセストランジスタの半導体層および第１負荷トランジスタの半導体層と一体に形成された半導体層を有し、第２駆動トランジスタは、第２アクセストランジスタの半導体層および第２負荷トランジスタの半導体層と一体に形成された半導体層を有する８〜１７項のいずれかに記載の半導体装置。
（２０）前記ＳＲＡＭセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
前記絶縁層上に、第１駆動トランジスタの半導体層、第１負荷トランジスタの半導体層及び第１アクセストランジスタの半導体層と一体に形成され、第１導電型の領域と第２導電型の領域との接合部を有する第１半導体層領域、ならびに第２駆動トランジスタの半導体層、第２負荷トランジスタの半導体層及び第２アクセストランジスタの半導体層と一体に形成され、第１導電型の領域と第２導電型の領域との接合部を有する第２半導体層領域を有し、
第１駆動トランジスタのドレイン領域と第１負荷トランジスタのドレイン領域に接続する第１ノードコンタクトが前記第１半導体層領域上に接続し、第２駆動トランジスタのドレイン領域と第２負荷トランジスタのドレイン領域に接続する第２ノードコンタクトが前記第２半導体層領域上に接続している８〜１７項のいずれかに記載の半導体装置。
（２１）前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層はそれぞれ、半導体基板の一部で構成され、この半導体基板上に設けられた分離絶縁膜の上面に対して突起している１〜１７項のいずれかに記載の半導体装置。
（２２）８〜１７項のいずれかに記載の半導体装置の製造方法であって、
半導体層をパターニングして、第１方向に延在し、第１方向に垂直な第２方向の幅が互いに等しい長尺半導体層が等間隔に配置された縞状パターンを有する半導体層パターンを形成する工程と、
前記縞状パターンの一部を除去する工程と、
残された長尺半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングして前記長尺半導体層を跨ぐようにその上部から相対する両側面上に第２方向に沿って延在するゲート電極を形成する工程と、
前記長尺半導体層に不純物を導入してソース／ドレイン領域を形成する工程を有する半導体装置の製造方法。
（２３）前記半導体層パターンは、ＳＲＡＭセル単位境界に対応する矩形単位境界の四辺のそれぞれを対称軸とする線対称となるように形成される２２項に記載の半導体装置の製造方法。
（２４）前記半導体層パターンの形成工程において、前記長尺半導体層と交差する、当該長尺半導体層の第２方向の幅より広い第１方向の幅を持つ帯状パターンを形成し、
前記縞状パターンの一部を除去する工程において、この帯状パターンの一部も除去して、前記長尺半導体層の第２方向の幅より広い第２方向の幅を有するパッド半導体層を形成し、
さらに、全面に層間絶縁膜を形成した後、このパッド半導体層上に接続するコンタクトプラグを形成する工程を有する２２項又は２３項に記載の半導体装置の製造方法。
（２５）前記ＳＲＡＭセル単位内において、
第１及び第２アクセストランジスタの半導体層は、その長手方向が第１方向に沿って配置され、第１方向に垂直な第２方向に沿って互いに隣り合って平行配列され、
第１及び第２アクセストランジスタのゲート電極は、当該アクセストランジスタの各半導体層と交差するように第２方向に沿って配置された共通のワード配線により構成され、
第１駆動トランジスタ及び第１負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列され、
第２駆動トランジスタ及び第２負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列されている１〜７項のいずれかに記載の半導体装置。
（２６）前記ＳＲＡＭセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
第１駆動トランジスタは、第１アクセストランジスタの半導体層および第１負荷トランジスタの半導体層と一体に形成された半導体層を有し、第２駆動トランジスタは、第２アクセストランジスタの半導体層および第２負荷トランジスタの半導体層と一体に形成された半導体層を有する２５項に記載の半導体装置。
（２７）前記ＳＲＡＭセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
前記絶縁層上に、第１駆動トランジスタの半導体層、第１負荷トランジスタの半導体層及び第１アクセストランジスタの半導体層と一体に形成され、第１導電型の領域と第２導電型の領域との接合部を有する第１半導体層領域、ならびに第２駆動トランジスタの半導体層、第２負荷トランジスタの半導体層及び第２アクセストランジスタの半導体層と一体に形成され、第１導電型の領域と第２導電型の領域との接合部を有する第２半導体層領域を有し、
第１駆動トランジスタのドレイン領域と第１負荷トランジスタのドレイン領域に接続する第１ノードコンタクトが前記第１半導体層領域上に接続し、第２駆動トランジスタのドレイン領域と第２負荷トランジスタのドレイン領域に接続する第２ノードコンタクトが前記第２半導体層領域上に接続している２５項に記載の半導体装置。
（２８）隣接するＳＲＡＭセル単位間において、各トランジスタを構成する半導体層を含む半導体層パターン及び各ゲート電極を構成するゲート配線パターンが、セル単位境界を対称軸とする鏡像関係にある２５〜２７項のいずれかに記載の半導体装置。
（２９）１項に記載の半導体装置の製造方法であって、
駆動トランジスタの形成領域に比べてアクセストランジスタ及び負荷トランジスタの少なくとも一方の形成領域の厚みが薄くなるように半導体層を部分的に薄層化する工程と、
前記工程により部分的に薄層化された半導体層をパターニングして、各トランジスタを構成する半導体層を有する半導体層パターンを形成する工程と、
前記半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングして、各トランジスタを構成する半導体層を跨ぐようにその上部から相対する両側面上にゲート電極を形成する工程と、
前記半導体層にソース／ドレイン領域を形成する工程を有する半導体装置の製造方法。
（３０）前記薄層化工程において、駆動トランジスタの形成領域に比べてアクセストランジスタの形成領域の厚みが薄くなるように半導体層を部分的に薄層化し、
第１及び第２駆動トランジスタを構成する各半導体層の基体平面に垂直方向の高さが、第１及び第２アクセストランジスタを構成する半導体層の高さより高いＳＲＡＭセル単位を形成する、２９項に記載の半導体装置の製造方法。
（３１）前記薄層化工程において、駆動トランジスタ及びアクセストランジスタの形成領域に比べて負荷トランジスタの形成領域の厚みが薄くなるように半導体層を部分的に薄層化し、
第１及び第２駆動トランジスタ並びに第１及び第２アクセストランジスタを構成する各半導体層の基体平面に垂直方向の高さが、第１及び第２負荷トランジスタを構成する半導体層の高さより高いＳＲＡＭセル単位を形成する、２９項又は３０項に記載の半導体装置の製造方法。
本発明によれば、高密度で且つ素子特性に優れた、ＦＩＮ型ＦＥＴが適用されたＳＲＡＭ構造を有する半導体装置を提供することができる。
ＳＲＡＭの回路図 従来のＦＩＮ型ＦＥＴの素子構造の説明図 従来のＦＩＮ型ＦＥＴの素子構造の説明図 本発明に適用するＦＩＮ型ＦＥＴの素子構造の説明図 本発明におけるＳＲＡＭセル単位の基本素子構造の説明図（平面図） 本発明におけるＳＲＡＭセル単位の基本素子構造の説明図（断面図） 本発明におけるＳＲＡＭセル単位の基本素子構造の説明図（断面図） 本発明におけるＳＲＡＭ構造の製造方法の説明図 本発明におけるＳＲＡＭ構造の製造方法の説明図 本発明におけるＳＲＡＭ構造の製造方法の説明図 本発明におけるＳＲＡＭ構造の製造方法の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭ構造の製造方法の説明図 本発明におけるＳＲＡＭ構造の製造方法の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図 本発明におけるＳＲＡＭ構造の製造方法の説明図 本発明におけるＳＲＡＭセル単位の素子構造の説明図（断面図）
〔ＦＩＮ型ＦＥＴの構成〕
本発明におけるＳＲＡＭ構造に適用されるＦＩＮ型ＦＥＴとしては、例えば図４に示すように、基体平面に対して垂直方向に上方へに突起した半導体層３０３と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極３０４と、このゲート電極３０４と半導体層３０３の間に介在するゲート絶縁膜３０５と、半導体層３０３に設けられたソース／ドレイン領域３０６を有する電界効果型トランジスタを用いることができる。
ＦＩＮ型ＦＥＴを構成する基体平面から垂直方向に上方へ突起した半導体層（以下適宜「突起半導体層」という）は、例えば図４に示すように半導体基板３０１上のベース絶縁膜３０２上に設けられた半導体層を用いることができる。本発明において、基体平面とは基板に平行な任意の面を意味し、ここではベース絶縁膜表面を意味する。このベース絶縁膜自体を基板とすることもできる。また、後述するように、半導体基板をパターニングして半導体パターンを形成し、その半導体パターン間に設けられた分離絶縁層の表面に対して上方に突起する半導体層部分をＦＩＮ型ＦＥＴの突起半導体層として利用することができる。この後者の構成は、素子の駆動により半導体層で発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果抑制の点で有利である。ＦＩＮ型ＦＥＴの突起半導体層の形状は、加工精度に応じた略直方体形状をとることができるが、所望の素子特性が得られる範囲内で直方体から変形した形状であってもよい。
本発明におけるＦＩＮ型ＦＥＴにおいて、ゲート電極は、突起半導体層を跨ぐようにその上部から相対する両側面上に延在し、このゲート電極と突起半導体層の間にはゲート絶縁膜が介在する。突起半導体層のゲート電極下の部分には、所定のしきい値電圧に応じて比較的低濃度に不純物が導入され、ゲート電極への電圧印加によりチャネルが形成される。この突起半導体層の各側面（基体平面に垂直方向の面）とゲート電極との間に介在する絶縁膜をゲート絶縁膜として機能させることで、突起半導体層の相対する両側面にチャネルを形成することができる。突起半導体層の上面とゲート電極との間に厚いキャップ絶縁膜を設けることで、突起半導体層の上面にチャネルを形成させない構成にすることができる。一方、突起半導体層の上面とゲート電極との間に、側面に設けたゲート絶縁膜と同程度の薄い絶縁膜を設けることにより、突起半導体層の上面にもチャネルを形成できる構成とすることも可能である。ここで、チャネル長方向は、突起半導体層３０３の長手方向、すなわちゲート長Ｌ方向である。ソース／ドレイン領域３０６は、通常突起半導体層３０３のゲート電極両側部分に高濃度の不純物が導入された拡散層で構成される。または、ソース／ドレイン領域を金属とすることで、いわゆるショットキー・ソース／ドレイン・トランジスタとしてもよい。
本発明におけるＦＩＮ型ＦＥＴは、一つのトランジスタ内に複数の突起半導体層を平行配列して有し、これらの複数の突起半導体層に跨って設けられた導体配線でゲート電極が構成された、いわゆるマルチ構造をとってもよい。それぞれの突起半導体層に係る素子構造は、前述と同様な構造にすることができる。素子特性の均一性や加工精度の観点から突起半導体層の幅Ｗ（基板平面に平行かつチャネル長方向に垂直方向の幅）は互いに等しいことが好ましい。
本発明におけるＦｉｎ型ＭＩＳＦＥＴは、その突起半導体層の相対する両側面に主たるチャネルが形成されるものが好ましく、またそのゲート電極下の突起半導体層の幅Ｗが、動作時に当該半導体層の両側面からそれぞれ形成される空乏層により完全に空乏化される幅であることが好ましい。このような構成は、カットオフ特性やキャリア移動度の向上、基板浮遊効果の低減に有利である。このような構成が得られる素子構造としては、ゲート電極下の突起半導体層の幅Ｗが、当該半導体層の高さＨの２倍以下、あるいはゲート長Ｌ以下であることが好ましい。具体的には、ゲート電極下の突起半導体層の幅Ｗは、加工精度や強度等の観点から、５ｎｍ以上に設定することが好ましく、１０ｎｍ以上がより好ましく、一方、当該半導体層の側面に形成されるチャネルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、６０ｎｍ以下に設定することが好ましく、３０ｎｍ以下がより好ましい。
本発明におけるＦＩＮ型ＦＥＴの具体的寸法等は、例えば、突起半導体層の幅Ｗ：５〜１００ｎｍ、突起半導体層の高さＨ：２０〜２００ｎｍ、ゲート長Ｌ：１０〜１００ｎｍ、ゲート絶縁膜の厚さ：１〜５ｎｍ（ＳｉＯ2の場合）、チャネル形成領域の不純物濃度：０〜１×１０19ｃｍ-3、ソース／ドレイン領域の不純物濃度：１×１０19〜１×１０21ｃｍ-3の範囲で適宜設定することができる。なお、突起半導体層の高さＨは、ベース絶縁膜表面あるいは分離絶縁膜表面から上方に突出した半導体層部分の基板平面に垂直方向の長さを意味する。また、チャネル形成領域は、突起半導体層のゲート電極下の部分をいう。
以上に説明した素子構造において、ベース絶縁膜あるいは分離絶縁膜の材料としては、所望の絶縁性を有するものであれば特に制限はなく、例えばＳｉＯ2、Ｓｉ3Ｎ4、ＡｌＮ、アルミナ等の金属酸化物や、有機絶縁材料を挙げることができる。
ＦＩＮ型ＦＥＴの突起半導体層を形成する半導体としては単結晶シリコンを好適に用いることができる。
ベース絶縁膜下の基板としてはシリコン基板を用いることができるが、シリコン基板に限られず、突起半導体層の下に絶縁体があれば本発明を構成することができる。例えば、ＳＯＳ（シリコン・オン・サファイア、シリコン・オン・スピネル）のように、半導体層下の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板としては、上記ＳＯＳの他、石英やＡｌＮ基板が挙げられる。ＳＯＩ（silicon on insulator）の製造技術（貼り合わせ工程および薄膜化工程）によってこれらの支持基板上に半導体層を設けることができる。
本発明におけるゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ等の金属、ＴｉＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単層膜の他、多結晶シリコン膜と金属膜との積層膜、金属膜同士の積層膜、多結晶シリコン膜とシリサイド膜との積層膜等の積層構造を用いることができる。
本発明におけるゲート絶縁膜としては、ＳｉＯ2膜、ＳｉＯＮ膜を用いることができる他、いわゆる高誘電体絶縁膜（Ｈｉｇｈ−Ｋ膜）を用いてもよい。Ｈｉｇｈ−Ｋ膜としては、例えば、Ｔａ2Ｏ5膜、Ａｌ2Ｏ3膜、Ｌａ2Ｏ3膜、ＨｆＯ2膜、ＺｒＯ2膜等の金属酸化膜、ＨｆＳｉＯ、ＺｒＳｉＯ、ＨｆＡｌＯ、ＺｒＡｌＯ等の組成式で示される複合金属酸化物を挙げることができる。また、ゲート絶縁膜は積層構造を有していてもよく、例えばシリコン等の半導体層に、ＳｉＯ2やＨｆＳｉＯ等のシリコン含有酸化膜を形成し、その上にＨｉｇｈ−Ｋ膜を設けた積層膜を挙げることができる。
〔ＳＲＡＭセル単位の回路構成〕
本発明に好適なＳＲＡＭのメモリセル単位は、図１の回路図により示される回路を有し、一対の駆動トランジスタＤ1、Ｄ2と一対の負荷トランジスタＬ1、Ｌ2と一対のアクセストランジスタＡ1、Ａ2の合計６つのトランジスタが配置される。一対の駆動トランジスタＤ1、Ｄ2と一対のアクセストランジスタＡ1、Ａ2は第１導電型（例えばｎチャネル型）、一対の負荷トランジスタＬ1、Ｌ2は第２導電型（例えばｐチャネル型）の電界効果型トランジスタである。
一対の駆動トランジスタＤ1、Ｄ2と一対の負荷トランジスタＬ1、Ｌ2は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路は、一対のＣＭＯＳインバータで構成され、それぞれのＣＭＯＳインバータは、一つの駆動トランジスタＤ1（Ｄ2）と一つの負荷トランジスタＬ1（Ｌ2）で構成される。
アクセストランジスタＡ1（Ａ2）のソース／ドレインの一方は、負荷トランジスタＬ1（Ｌ2）及び駆動トランジスタＤ1（Ｄ2）のドレインに接続され、他方はビット線ＢＬ1（ＢＬ2）に接続されている。また、一対のアクセストランジスタＡ1、Ａ2のゲートはそれぞれワード線ＷＬに接続されている。
一方のＣＭＯＳインバータを構成する駆動トランジスタＤ１及び負荷トランジスタＬ1のゲートは、他方のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＡ2のドレイン（蓄積ノードＮ2）に接続されている。また、この後者のＣＭＯＳインバータを構成する駆動トランジスタＤ2及び負荷トランジスタＬ2のゲートは、前者のＣＭＯＳインバータを構成する駆動トランジスタＤ1及び負荷トランジスタＬ1のドレイン（蓄積ノードＮ1）に接続されている。このように、一対のＣＭＯＳインバータ間において、一方のＣＭＯＳインバータの入出力部（蓄積ノード）と他方のＣＭＯＳインバータのゲートとが互いにローカル配線（局所配線）と呼ばれる一対の配線Ｉ1、Ｉ2を介してクロスカップル（交差結合）されている。
駆動トランジスタＤ1、Ｄ2のソースには基準電圧（例えばＧＮＤ）が供給され、負荷トランジスタＬ1、Ｌ2のソースには電源電圧（ＶＤＤ）が供給される。
〔ＳＲＡＭの素子構造〕
図１に示すＳＲＡＭにおいて、アクセストランジスタをオンにしてデータを読み出す際にデータの破壊が生じやすい。アクセストランジスタがオンの状態でデータを破壊するのに必要なノイズの大きさをノイズ・マージンと称し、これが大きいほどノイズ耐性が高い。ノイズ・マージンを拡大するには、駆動トランジスタの駆動能力をアクセストランジスタの駆動能力に比べて大きくすることが望ましい。一方、ＳＲＡＭの動作速度は、駆動トランジスタとアクセストランジスタの駆動能力が高い方が大きくなる。よって、動作速度の観点からは、駆動トランジスタとアクセストランジスタの駆動能力を高くすることが望ましい。本発明は、要求される動作速度とノイズ耐性を勘案して各トランジスタの駆動能力が設定でき、所望のＳＲＡＭ素子特性を得ることができる技術を提供する。
本発明の主な特徴の一つは、ＳＲＡＭセル単位において、各トランジスタにＦＩＮ型ＦＥＴが適用され、駆動トランジスタＤ1、Ｄ2はそれぞれ、負荷トランジスタ（Ｌ1、Ｌ2）及びアクセストランジスタ（Ａ1、Ａ2）の少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有することにある。
駆動トランジスタＤ1、Ｄ2及びアクセストランジスタＡ1、Ａ2のチャネル幅を広くすることにより駆動能力を増大することができる。また、駆動トランジスタＤ1、Ｄ2のチャネル幅をアクセストランジスタＡ1、Ａ2のチャネル幅より広くすることにより、ノイズマージンを拡大することができ、ノイズ耐性に優れた半導体装置を提供することができる。
上述の構造を有する形態としては、ＳＲＡＭセル単位内のトランジスタ間で一つのトランジスタを構成する突起半導体層の数が異なる形態（Ａ）と、ＳＲＡＭセル単位内のトランジスタ間で突起半導体層の高さが異なる形態（Ｂ）を挙げることができる。
具体的には、以下の形態を挙げることができる。
（A-1）駆動トランジスタＤ1、Ｄ2及びアクセストランジスタＡ1、Ａ2はそれぞれ、一つのトランジスタ内に突起半導体層を複数有し、その一つのトランジスタを構成する突起半導体層の数が各負荷トランジスタＬ1、Ｌ2を構成する突起半導体層の数より多い形態、
（A-2）駆動トランジスタＤ1、Ｄ2はそれぞれ、一つのトランジスタ内に突起半導体層を複数有し、これらの突起半導体層の数が各アクセストランジスタＡ1、Ａ2を構成する突起半導体層の数より多い形態。
（B-1）駆動トランジスタＤ1、Ｄ2及びアクセストランジスタＡ1、Ａ2はそれぞれ、当該トランジスタの突起半導体層の基体平面に垂直方向の高さＨが、各負荷トランジスタを構成する突起半導体層の高さより高い形態、
（B-2）駆動トランジスタＤ1、Ｄ2はそれぞれ、当該駆動トランジスタの突起半導体層の基体平面に垂直方向の高さＨが、各アクセストランジスタＡ1、Ａ2を構成する突起半導体層の高さより高い形態。
突起半導体層の数を変える形態（A-1）及び（A-2）では、基体平面に垂直方向の側面をチャネル幅として用いる突起半導体層を一つのトランジスタ内に複数有するいわゆるマルチ構造を有するため、チャネル幅あたりの必要な平面的面積を小さくすることができ、微細化に有利である。また、このマルチ構造を有する形態は、チャネル幅の異なる複数種のトランジスタをＳＲＡＭセル単位内に設ける場合、一つのトランジスタ内の突起半導体層の数を変えることにより所望のチャネル幅に設定することができるため、製造が容易である。また、突起半導体層の高さを一定として、同形状の突起半導体の数でチャネル幅を制御することができるため、素子特性の均一性を高めることができる。
一方、突起半導体層の高さを変える形態（B-1）及び（B-2）では、チャネル幅の異なる複数種のトランジスタをＳＲＡＭセル単位内に設ける場合、突起半導体層の基体平面に垂直方向の側面をチャネル幅として用いる突起半導体層の高さによってチャネル幅を制御することができるため、チャネル幅あたりの必要な平面的面積を小さくすることができ、微細化に有利である。高さの異なる突起半導体層間の高さの比率は、所望の素子特性に応じて適宜設定することができるが、例えば、低い突起半導体層の高さに対する高い半導体層の高さの比を１．２〜５倍の範囲に設定することができ、典型的には１．５〜３倍の範囲に設定することができる。この比率が低すぎると、所望の特性が得られなくなり、逆に高すぎると、素子特性の均一性が低下する場合がある。
以下に、図面を用いて本発明に好適なＳＲＡＭセル単位の素子構造を説明する。
まず、本発明のＳＲＡＭセル単位の基本的な素子構造について図５〜図７に示す構造を挙げて説明する。これらの図は、説明および図面の簡略化のため、ＳＲＡＭセル単位内の各トランジスタの突起半導体層の数および高さが同じであり、チャネル幅が一定である構造を示している。この構造において、前述の（A-1）、（A-2）、（B-1）及び（B-2）のいずれかの形態をとることにより本発明に好適なＳＲＡＭ構造を得ることができる。
図５は平面図、図６（ａ）はＡ−Ａ'線断面図、図６（ｂ）はＢ−Ｂ'線断面図、図６（ｃ）はＣ−Ｃ'線断面図、図７はＤ−Ｄ'線断面図である。なお、図５においては側壁絶縁膜５０８を省略し、図６（ａ）〜（ｃ）において左右両側の縦方向の破線はセル単位境界を示す。
図５に示すように、セル単位境界内には、半導体基板５０１上に設けられた絶縁層５０２上に、ｎチャネル型の駆動トランジスタＤ1、Ｄ2、ｐチャネル型の負荷トランジスタＬ1、Ｌ2、ｎチャネル型のアクセストランジスタＡ1、Ａ2が、図１の回路を構成するように配置されている。ｎＭＯＳ領域の半導体層部分はｎ型領域、ｐＭＯＳ領域の半導体層部分はｐ型領域である。
一方の駆動トランジスタＤ1は、突起半導体層５１１Ｄと、この突起半導体層５１１Ｄを跨ぐようにその上部から相対する両側面に延在するゲート電極５１２と、このゲート電極５１２と突起半導体層５１１Ｄ間に介在するゲート絶縁膜５０５と、突起半導体層５１１Ｄのゲート電極両側に設けられたソース／ドレイン領域を有する（図６（ａ））。この例では、突起半導体層の上部とゲート電極間にはキャップ絶縁膜５０４が設けられ、突起半導体層上面にはチャネルが形成されてない構成をとっている。他のトランジスタも同様にキャップ絶縁膜を有している。他方の駆動トランジスタＤ2は、突起半導体層５２１Ｄと、この突起半導体層５２１Ｄを跨ぐようにその上部から相対する両側面に延在するゲート電極５２２と、このゲート電極５２２と突起半導体層５２１Ｄ間に介在するゲート絶縁膜５０５と、突起半導体層５２１Ｄのゲート電極両側に設けられたソース／ドレイン領域を有する。
一方の負荷トランジスタＬ1は、突起半導体層５１１Ｌと、この突起半導体層５１１Ｌを跨ぐようにその上部から相対する両側面に延在するゲート電極５１２と、このゲート電極５１２と突起半導体層５１１Ｌ間に介在するゲート絶縁膜５０５と、突起半導体層５１１Ｌのゲート電極両側に設けられたソース／ドレイン領域を有する（図６（ａ）、（ｃ））。他方の負荷トランジスタＬ2は、突起半導体層５２１Ｌと、この突起半導体層５２１Ｌを跨ぐようにその上部から相対する両側面に延在するゲート電極５２２と、このゲート電極５２２と突起半導体層５２１Ｌ間に介在するゲート絶縁膜５０５と、突起半導体層５２１Ｌのゲート電極両側に設けられたソース／ドレイン領域を有する。
一方のアクセストランジスタＡ1は、突起半導体層５１１Ａと、この突起半導体層５１１Ａを跨ぐようにその上部から相対する両側面に延在するゲート電極５１３と、このゲート電極５１３と突起半導体層５１１Ａ間に介在するゲート絶縁膜５０５と、突起半導体層５１１Ａのゲート電極両側に設けられたソース／ドレイン領域を有する。他方のアクセストランジスタＡ2は、突起半導体層５２１Ａと、この突起半導体層５２１Ａを跨ぐようにその上部から相対する両側面に延在するゲート電極５２３と、このゲート電極５２３と突起半導体層５２１Ａ間に介在するゲート絶縁膜５０５と、突起半導体層５２１Ａのゲート電極両側に設けられたソース／ドレイン領域を有する（図６（ａ））。
ＳＲＡＭを構成する各トランジスタは、図３６に示す構造をとってもよい。図３６は、図６（ａ）に対応する断面構造を示し、この構造においては、ゲート絶縁膜およびゲート電極が突起半導体層の下面にわたって形成されている。このような構造によれば、突起半導体層の下面もチャネルとして利用でき、トランジスタの駆動能力を向上することができる。この構造は、例えば、絶縁層５０２を、突起半導体層をマスクとしてフッ酸等により等方的にエッチングして突起半導体層下部において後退させた後、ゲート絶縁膜とゲート電極を形成することで得ることができる。
駆動トランジスタＤ1は、そのソース領域が、突起半導体層５１１Ｄと一体に形成されたパッド半導体層５１４に接続するコンタクトプラグ５１４ｃを介してグランド線（ＧＮＤ）へ接続される。一方、そのドレイン領域は、突起半導体層５１１Ｄと一体に形成された第１ノード半導体層５１９に接続するコンタクトプラグ５１９ｃを介して駆動トランジスタＤ2及び負荷トランジスタＬ2のゲート電極５２２に接続される。
負荷トランジスタＬ1は、そのソース領域が、突起半導体層５１１Ｌと一体に形成されたパッド半導体層５１５に接続するコンタクトプラグ５１５ｃを介して電源線ＶＤＤ（上層配線６０１ｇ）へ接続される。一方、そのドレイン領域は、突起半導体層５１１Ｌと一体に形成された第１ノード半導体層５１９に接続するコンタクトプラグ５１９ｃを介して駆動トランジスタＤ2及び負荷トランジスタＬ2のゲート電極５２２に接続される。
アクセストランジスタＡ1は、そのソース／ドレイン領域の一方が、突起半導体層５１１Ａと一体に形成されたパッド半導体層５１６に接続するコンタクトプラグ５１６ｃを介してビット線ＢＬ1（上層配線６０１ｃ）に接続される。そのソース／ドレイン領域の他方は、突起半導体層５１１Ａと一体に形成された第１ノード半導体層５１９に接続するコンタクトプラグ５１９ｃを介して駆動トランジスタＤ2及び負荷トランジスタＬ2のゲート電極５２２に接続される。
駆動トランジスタＤ2は、そのソース領域が、突起半導体層５２１Ｄと一体に形成されたパッド半導体層５２４に接続するコンタクトプラグ５２４ｃを介してグランド線ＧＮＤ（上層配線６０１ｅ）へ接続される。一方、そのドレイン領域は、突起半導体層５２１Ｄと一体に形成された第２ノード半導体層５２９に接続するコンタクトプラグ５２９ｃを介して駆動トランジスタＤ1及び負荷トランジスタＬ1のゲート電極５１２に接続される。
負荷トランジスタＬ2は、そのソース領域が、突起半導体層５２１Ｌと一体に形成されたパッド半導体層５２５に接続するコンタクトプラグ５２５ｃを介して電源線ＶＤＤ（上層配線６０１ｄ）へ接続される。一方、そのドレイン領域は、突起半導体層５２１Ｌと一体に形成された第２ノード半導体層５２９に接続するコンタクトプラグ５２９ｃを介して駆動トランジスタＤ1及び負荷トランジスタＬ1のゲート電極５１２に接続される。
アクセストランジスタＡ2は、そのソース／ドレイン領域の一方が、突起半導体層５２１Ａと一体に形成されたパッド半導体層５２６に接続するコンタクトプラグ５２６ｃを介してビット線ＢＬ2に接続される。そのソース／ドレイン領域の他方は、突起半導体層５２１Ａと一体に形成された第２ノード半導体層５２９に接続するコンタクトプラグ５２９ｃを介して駆動トランジスタＤ1及び負荷トランジスタＬ1のゲート電極５１２に接続される。
駆動トランジスタＤ1及び負荷トランジスタＬ1のゲート電極は、共通のゲート用配線５１２で構成され、ゲート電極の幅（ゲート長Ｌ）より広い幅を有するパッド電極５１７に接続するコンタクトプラグ５１７ｃおよび上層配線６０１ａを介して第２ノード半導体層５２９に接続される。
駆動トランジスタＤ2及び負荷トランジスタＬ2のゲート電極は、共通のゲート用配線５２２で構成され、ゲート電極の幅（ゲート長Ｌ）より広い幅を有するパッド電極５２７に接続するコンタクトプラグ５２７ｃおよび上層配線６０１ｆを介して第１ノード半導体層５１９に接続される。
アクセストランジスタＡ1のゲート電極５１３は、そのゲート電極５１３の長手方向の中心線がゲート用配線５２２の長手方向の中心線と一致するように配置され、ゲート電極の幅（ゲート長）より広い幅を有するパッド電極５１８に接続するコンタクトプラグ５１８ｃを介してワード線ＷＬに接続される。
アクセストランジスタＡ2のゲート電極５２３は、そのゲート電極５２３の長手方向の中心線がゲート用配線５１２の長手方向の中心線と一致するように配置され、ゲート電極の幅（ゲート長）より広い幅を有するパッド電極５２８に接続するコンタクトプラグ５２８ｃを介してワード線ＷＬ（上層配線６０１ｂ）に接続される。
本発明のＳＲＡＭ構造において、隣接するＳＲＡＭセル単位同士がセル単位境界を対称軸とする鏡像関係にあることが好ましい。すなわち、隣接するＳＲＡＭセル単位間において、突起半導体層を構成する半導体層パターン、ゲート電極を構成する配線パターン、及びコンタクトのレイアウトがセル単位境界の四辺のそれぞれを対称軸とする線対称（ミラー反転）となるように配置されることが好ましい。
以上の構成をとることにより、高密度なＳＲＡＭセル単位を形成することができるが、さらに、例えば図５に示される以下のレイアウト構成をとることにより製造が容易で且つ高精度に形成可能なＳＲＡＭ構造を得ることができる。
ＳＲＡＭセル単位内の各トランジスタを構成する突起半導体層はそれぞれ、その長手方向（チャネル長方向）が第１方向（図５中の上下の縦方向、すなわちＣ−Ｃ'線方向）に沿って設けられ、且つこれら突起半導体層の第１方向に沿った中心線同士の間隔がこれら間隔の内の最小間隔の整数倍となるように配置される。そして、これらの突起半導体層は互いに等しい幅Ｗ（Ｗａ）を有している。この最小間隔としては、一方の負荷トランジスタＬ1の突起半導体層の中心線と他方の負荷トランジスタＬ2の突起半導体層の中心線との間隔が最小間隔Ｒminを有していることが好ましい。なお、突起半導体層の中心線とは、突起半導体層の幅Ｗ（基体平面に平行かつチャネル長方向に垂直方向の幅）の中点を通過する当該突起半導体層の長手方向（チャネル長方向）に沿った線をいう。
また、これらの突起半導体層のいずれについても、第１方向に隣接するＳＲＡＭセル単位間において、互いに対応するトランジスタ間の一方のトランジスタの突起半導体層の中心線と他方のトランジスタの突起半導体層の中心線が１ライン上にあるように配置されることが望ましいが、前記の最小間隔の２０％以下、好ましくは１０％以下のずれ程度であれば、十分な効果を得ることができる。
さらに、ＳＲＡＭセル単位内において、一方の駆動トランジスタＤ1は、一方のアクセストランジスタＡ1の突起半導体層と一体に形成され且つその突起半導体層の中心線上に配置された半導体層を有し、他方の駆動トランジスタＤ2は、他方のアクセストランジスタＡ2の突起半導体層と一体に形成され且つその突起半導体層の中心線上に配置された半導体層を有している。そして、一方の負荷トランジスタＬ1は、一方の駆動トランジスタＤ1の突起半導体層と隣接する半導体層を有し、他方の負荷トランジスタＬ2は、他方の駆動トランジスタＤ2の突起半導体層と隣接する半導体層を有している。
本発明におけるＳＲＡＭセル単位内において、ゲート間分離およびｐｎ分離のためのスペース並びにコンタクト領域を十分に確保するために、例えば図５に示されているように、さらに以下のレイアウト構成をとることが好ましい。
（ｉ）互いに隣接する一方の駆動トランジスタＤ1の突起半導体層と一方の負荷トランジスタＬ1の突起半導体層の中心線同士の間隔、および互いに隣接する他方の駆動トランジスタＤ2の半導体層と他方の負荷トランジスタＬ2の半導体層の中心線同士の間隔が、それぞれ、前記最小間隔Ｒminの少なくとも２倍であること。
（ii）第１方向に垂直な第２方向（図５中の左右の横方向、以下同じ）に隣接するＳＲＡＭセル単位間において互いに隣接するアクセストランジスタ間において、一方のトランジスタの半導体層の中心線と他方のトランジスタの半導体層の中心線との間隔が、前記最小間隔Ｒminの少なくとも２倍であること。
これらの間隔は、大きすぎるとセル単位の面積が大きくなるため、最小間隔Ｒminの３倍以下であることが好ましい。
事項（ｉ）により、ゲート間分離のためのスペース（５１７と５２３との間、５１３との５２７と間）およびｐｎ分離のためのスペース（５１９付近、５２９付近）を十分に確保できる。また、事項（ii）により、ワード線コンタクトのためのスペース（５１８付近、５２８付近）を十分に確保することができる。
また、本発明におけるＳＲＡＭセル単位において、例えば図５に示されているように、以下のコンタクトのレイアウトをとることにより、高密度化が図れるとともに、より製造が容易なＳＲＡＭ構造を得ることができる。
すなわち、一方の駆動トランジスタＤ1のソース領域に接続するグランド線コンタクト５１４ｃ、一方の負荷トランジスタＬ1のソース領域に接続する電源線コンタクト５１５ｃ及び一方のアクセストランジスタＡ2のソース／ドレイン領域に接続するビット線コンタクト５２６ｃが、第２方向に沿った一方のセル単位境界の１ライン上に配置され、他方の駆動トランジスタＤ2のソース領域に接続するグランド線コンタクト５２４ｃ、他方の負荷トランジスタＬ2のソース領域に接続する電源線コンタクト５２５ｃ及び他方のアクセストランジスタＡ1のソース／ドレイン領域に接続するビット線コンタクト５１６ｃが、第２方向に沿った他方のセル単位境界の１ライン上に配置されていることが好ましい。
図５〜図７に示すＳＲＡＭ構造においては、各トランジスタの突起半導体層は絶縁層５０２上に設けられており、このような構成においては、下記の構造をとることができる。すなわち、例えば図５に示されているように、ＳＲＡＭセル単位内において、一方の駆動トランジスタＤ1は、一方のアクセストランジスタＡ1の半導体層５１１Ａおよび一方の負荷トランジスタＬ1の半導体層５１１Ｌと一体に形成された半導体層５１１Ｄを有し、他方の駆動トランジスタＤ2は、他方のアクセストランジスタＡ2の半導体層５２１Ａおよび他方の負荷トランジスタＬ2の半導体層５２１Ｌと一体に形成された半導体層５２１Ｄを有することができる。
さらに、この構成においては、駆動トランジスタＤ1の半導体層５１１Ｄ、負荷トランジスタＬ1の半導体層５１１Ｌ及びアクセストランジスタＡ1の半導体層５１１Ａと一体に形成され、ｐ型領域とｎ型領域とのｐｎ接合部５１９ｊを有する第１ノード半導体層５１９（図７）、ならびに駆動トランジスタＤ2の半導体層５２１Ｄ、負荷トランジスタＬ2の半導体層５２１Ｌ及びアクセストランジスタＡ2の半導体層５２１Ａと一体に形成され、ｐ型領域とｎ型領域とのｐｎ接合部５２９ｊを有する第２ノード半導体層５２９を有することができる。
この構成によれば、各トランジスタの突起半導体層を構成する半導体層が絶縁層上に設けられているため、ｐ型領域とｎ型領域を直接接合することによって、駆動トランジスタのドレインと負荷トランジスタのドレインとを直接接続することができる。ｐ型領域とｎ型領域はシリサイド層５０９によって電気的に短絡することができる。その結果、ＳＲＡＭセル単位面積を縮小することができる。これに対して、半導体層下にウェル領域を有する構造ではｐ型領域とｎ型領域との間に絶縁分離領域を介在させる必要があり、その分だけ面積が増大する。上記構造であればこのような分離絶縁領域を設ける必要がないため、高密度化が可能になる。
またこの構成においては、上層配線６０１ｈと接続するノードコンタクト５１９ｃが第１ノード半導体層５１９上に接続し、上層配線と接続する第２ノードコンタクト５２９ｃが第２ノード半導体層５２９上に接続し、これらの第１及び第２ノード半導体層はコンタクト用パッド層としても機能している。そのため、この構成によれば、高密度化を図りながらノードコンタクト領域を十分に確保することができる。
次に図５〜図７に示すＳＲＡＭ構造の製造方法について説明する。
まず、シリコン基板上にＳｉＯ2からなる埋め込み絶縁膜（ベース絶縁膜）を有し、その上に単結晶シリコンからなる半導体層を有するＳＯＩ基板を用意する。次に、このＳＯＩ基板の半導体層上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル領域形成のための不純物をイオン注入する。続いて、この犠牲酸化膜を除去した後、半導体層上にキャップ絶縁膜を形成する。このチャネル領域形成のための不純物の導入は、半導体層のパターニングの後に斜めイオン注入やＨａｌｏ注入等の方法で行うこともできる。
次に、フォトリソグラフィとドライエッチングにより、半導体層とその上に形成されたキャップ絶縁膜をパターニングして、長尺半導体層が等間隔に配置された縞状パターン部分を有する半導体層パターンを形成する。このときの状態を図８に示す。図８（ａ）及び図８（ｂ）は平面図、図８（ｃ）はＡ−Ａ'線断面図、図８（ｄ）はＢ−Ｂ'線断面図である。図８（ｂ）中の斜線で囲まれた領域は、後の工程において半導体層を除去する領域を示す。図中の符号５０１は半導体基板、符号５０２は埋め込み絶縁膜、符号５０３は半導体層、符号５０３ａ及び５０３ｂは長尺半導体層、符号５０４はキャップ絶縁膜を示す。
長尺半導体層５０３aは、ＦＩＮ型ＦＥＴの突起半導体層を構成し、長尺半導体層５０３ｂは、後の工程で除去されるダミー半導体層である。これらの長尺半導体層５０３ａ、５０３ｂを含む半導体層パターン５０３は、ＳＲＡＭセル単位境界に対応するセル単位境界の四辺のそれぞれを対称軸とする線対称（ミラー反転）となるように形成される。このような周期性の高いパターンを形成することにより、このパターン領域において一様に精度よく微細パターンを形成することができる。
長尺半導体層５０３ａ、５０３ｂと直交する帯状半導体層部分５０３ｃ、５０３ｄは、後の工程でその一部分が除去され、残された部分がコンタクトプラグと接触させるパッド用半導体層となる。帯状半導体層部分５０３ｃから、グランド線コンタクト、電源線コンタクト及びビット線コンタクト用のパッド半導体層が形成され、帯状半導体層部分５０３ｄから、蓄積ノードコンタクト用のパッド半導体層が形成される。これらの帯状半導体層の第１方向の幅Ｗbは、十分なコンタクト領域を確保するために、長尺半導体層の第２方向の幅Ｗaより広く設定することが好ましい。
次に、半導体層パターンの不要な部分をリソグラフィとドライエッチングにより除去する。その後、熱酸化法等により、長尺半導体層の側面にゲート酸化膜５０５を形成する。このときの状態を図９に示す。図９（ａ）は平面図、図９（ｂ）はＣ−Ｃ'線断面図、図９（ｃ）はＡ−Ａ'線断面図、図９（ｄ）はＢ−Ｂ'線断面図である。図９（ｂ）〜（ｄ）において左右両側の縦方向の破線はセル単位境界を示す。
残された長尺半導体層５０３a部分は、ＦＩＮ型ＦＥＴの突起半導体層を構成し、残された帯状半導体層部分５０３ｃ部分で、グランド線コンタクト、電源線コンタクト及びビット線コンタクト用のパッド半導体層が構成され、残された帯状半導体層部分５０３ｄ部分で蓄積ノードコンタクト用のパッド半導体層が構成される。
次に、ゲート電極材料を堆積し、リソグラフィとドライエッチングによりゲート電極を形成する。例えば、ポリシリコンを堆積し、次いでリソグラフィとイオン注入によりｎＭＯＳ領域にはｎ型不純物（燐、砒素など）、ｐＭＯＳ領域にはｐ型不純物（ホウ素など）をドープし、続いてリソグラフィとドライエッチングによりゲート用配線を形成する。これにより、ｎＭＯＳ領域にはｎ型ポリシリコン、ｐＭＯＳ領域にはｐ型ポリシリコンのゲートを形成することができる。
次に、基体平面に斜めのイオン注入により、長尺半導体層の側面から不純物を導入してエクステンションドープ領域を形成する。その際、リソグラフィを利用して、ｎＭＯＳ領域にはｎ型不純物（燐、砒素など）、ｐＭＯＳ領域にはｐ型不純物（ホウ素など）を導入する。エクステンションドープ領域を形成するイオン注入と相前後して、エクステンションドープ領域と逆導電型の不純物をイオン注入するハロー注入を実施してもよい。
このときの状態を図１０に示す。図１０（ａ）は平面図、図１０（ｂ）はＣ−Ｃ'線断面図、図１０（ｃ）はＡ−Ａ'線断面図、図１０（ｄ）はＢ−Ｂ'線断面図である。図１０（ｂ）〜（ｄ）において左右両側の縦方向の破線はセル単位境界を示す。図中の符号５１２、５１３、５２２、５２３はゲート用配線、符号５０６はエクステンションドープ領域を示す。
次に、全面に絶縁膜を堆積し、次いで異方性エッチングによりエッチバックを行って側壁絶縁膜を形成する。このとき、キャップ絶縁膜５０４もエッチング除去して側壁絶縁膜下以外の半導体層上面を露出させる。
次に、基体平面に垂直にイオン注入を行ってソース／ドレイン拡散領域を形成する。その際、リソグラフィを利用して、ｎＭＯＳ領域にはｎ型不純物（燐、砒素など）、ｐＭＯＳ領域にはｐ型不純物（ホウ素など）を導入する。このソース／ドレイン拡散領域と重ならないエクステンションドープ領域はエクステンション領域となり、いわゆるＬＤＤ（Lightly Doped Drain）構造が形成される。
このときの状態を図１１に示す。図１１（ａ）は平面図、図１１（ｂ）はＣ−Ｃ'線断面図、図１１（ｃ）はＡ−Ａ'線断面図、図１１（ｄ）はＢ−Ｂ'線断面図である。図１１（ｂ）〜（ｄ）において左右両側の縦方向の破線はセル単位境界を示す。図中の符号５０８は側壁絶縁膜、５０６はエクステンション領域、５０７はソース／ドレイン拡散領域を示す。なお、図１１（ａ）における側壁絶縁膜５０８は半導体突起領域と重なる部分のみ示す。
次に、いわゆるサリサイド法を用いて、ソース／ドレイン拡散領域上およびゲート用配線（ゲート電極）上にニッケルシリサイド等のシリサイド層５０９を形成する。その後、層間絶縁膜の形成工程、コンタクトプラグの形成工程および配線の形成工程の一連の工程を２回以上行って、所定のＳＲＡＭ構造を得ることができる。このときの状態を前述した図６〜図７に示す。なお、これらの図中では、上層配線を一層分のみ示しているが、実際は層間絶縁膜を介して縦横に立体交差した複数層からなる。
〔ＳＲＡＭの素子構造例（１）／形態Ａ〕
図５〜図７を用いて説明した前述のＳＲＡＭ構造において、ＳＲＡＭセル単位内のトランジスタ間で一つのトランジスタを構成する突起半導体層の数が異なる形態（前述の形態Ａ）を採用した例を挙げる。
図１２〜図１４は、駆動トランジスタを構成する突起半導体層の数が２つ、アクセストランジスタ及び負荷トランジスタを構成する突起半導体層がそれぞれ１つの場合を示す。図１２（ａ）は、図８（ａ）に対応する半導体層パターンである。図８（ａ）では一つのＳＲＡＭセル単位に相当する領域を示しているが、図１２〜図１４では縦横それぞれ２列の合計４つのＳＲＡＭセル単位に相当する領域を示している。図中の点線はセル単位境界を示す。図１２（ｂ）は、図１２（ａ）に示す半導体層パターンに半導体層の除去領域を示すパターンを重ねて示したものである。半導体層パターンの不要な部分を除去して、図１３（ａ）に示す半導体層パターンを形成した後、前述の製造方法と同様なプロセスを経て図１３（ｂ）に示すＳＲＡＭ構造を形成することができる。この構造によれば、ノイズマージンを拡大でき、ノイズ耐性に優れた半導体装置を提供することができる。
図１３（ｂ）に示す構造においては、駆動トランジスタ（Ｄ1、Ｄ2）を構成する二つの突起半導体層は互いに両端が半導体層を介して一体に接続されている。そして、一方のソース領域側の半導体層上にはコンタクトプラグ（ＧＮＤ）が接続されている。他方のドレイン領域側の半導体層は、ノード半導体層（５１９、５２９）と一体に形成され、コンタクトプラグ（Ｎ1、Ｎ2）が接続されている。
図１４は、駆動トランジスタ（Ｄ1、Ｄ2）のソース側の構造以外は、図１３（ｂ）に示す構造と同様な構造を有するＳＲＡＭ素子構造の平面図である。図１４に示す構造では、駆動トランジスタを構成する二つの突起半導体層の各ソース領域側は互いに分離し、これらのソース領域側の半導体層間を埋め込み導体配線（１４０１、１４０２）で接続している。この埋め込み導体配線はグランド線（ＧＮＤ）へ接続され、コンタクトプラグの役割も果たす。この埋め込み導体配線は、層間絶縁膜に第２方向に沿って溝状に開口部を設け、互いに接続しようとする半導体層をこの開口部内で露出させ、この開口部内に導電材料を埋め込むことにより形成することができる。この埋め込み導体配線を用いた構造に代えて、駆動トランジスタのソースを構成する二つの突起半導体層のそれぞれコンタクトプラグを接続する構造にすることもできる。
なお、図１２（ａ）は図８（ａ）に対応する半導体層パターンを示すが、図８（ａ）では第２方向のセル単位境界上において半導体層が連続しているのに対して、図１２（ａ）では不連続である。このように、半導体層パターン形成工程後の半導体層の除去工程において除去される部分あるいは不必要な部分は、所望の効果が得られる範囲内で適宜、予めパターン形成工程において除去しておいてもよい。
図１５及び図１６は、駆動トランジスタ及びアクセストランジスタを構成する突起半導体層の数がそれぞれ２つ、負荷トランジスタを構成する突起半導体層が１つの場合を示す。図１５（ａ）は、図８（ａ）に対応する半導体層パターンである。図８（ａ）では１つのＳＲＡＭセル単位に相当する領域を示しているが、図１５及び図１６では縦横それぞれ２列の合計４つのＳＲＡＭセル単位に相当する領域を示している。図中の点線はセル単位境界を示す。図１５（ｂ）は、図１５（ａ）に示す半導体層パターンに半導体層の除去領域を示すパターンを重ねて示したものである。半導体層パターンの不要な部分を除去して、図１６（ａ）に示す半導体層パターンを形成した後、前述の製造方法と同様なプロセスを経て図１６（ｂ）に示すＳＲＡＭ構造を形成することができる。この構造によれば、駆動能力に優れた半導体装置を提供することができる。
図１７及び図１８は、駆動トランジスタを構成する突起半導体層の数が３つ、アクセストランジスタを構成する突起半導体層が２つ、負荷トランジスタを構成する突起半導体層が１つの場合を示す。図１７（ａ）は、図８（ａ）に対応する半導体層パターンである。図８（ａ）では一つのＳＲＡＭセル単位に相当する領域を示しているが、図１７及び図１８では縦横それぞれ２列の合計４つのＳＲＡＭセル単位に相当する領域を示している。図中の点線はセル単位境界を示す。図１７（ｂ）は、図１７（ａ）に示す半導体層パターンに半導体層の除去領域を示すパターンを重ねて示したものである。半導体層パターンの不要な部分を除去して、図１８（ａ）に示す半導体層パターンを形成した後、前述の製造方法と同様なプロセスを経て図１８（ｂ）に示すＳＲＡＭ構造を形成することができる。この構造によれば、駆動能力に優れ且つノイズ耐性に優れた半導体装置を提供することができる。
図１９及び図２０は、駆動トランジスタを構成する突起半導体層の数が３つ、アクセストランジスタ及び負荷トランジスタを構成する突起半導体層がそれぞれ２つの場合を示す。図１９（ａ）は、図８（ａ）に対応する半導体層パターンである。図８（ａ）では一つのＳＲＡＭセル単位に相当する領域を示しているが、図１９及び図２０では縦横それぞれ２列の合計４つのＳＲＡＭセル単位に相当する領域を示している。図中の点線はセル単位境界を示す。図１９（ｂ）は、図１９（ａ）に示す半導体層パターンに半導体層の除去領域を示すパターンを重ねて示したものである。半導体層パターンの不要な部分を除去して、図２０（ａ）に示す半導体層パターンを形成した後、前述の製造方法と同様なプロセスを経て図２０（ｂ）に示すＳＲＡＭ構造を形成することができる。この構造によれば、駆動能力に優れ且つノイズ耐性に優れた半導体装置を提供することができる。
図２１及び図２２は、駆動トランジスタを構成する突起半導体層の数が２つ、アクセストランジスタ及び負荷トランジスタを構成する突起半導体層がそれぞれ１つの場合を示し、トランジスタ間において突起半導体層の間隔が異なる以外は、図１２及び図１３と同様な構造を示す。この例では、駆動トランジスタを構成する長尺半導体層（突起半導体層）と負荷トランジスタを構成する長尺半導体層（突起半導体層）との間の２本の長尺半導体層が除去され、その結果、駆動トランジスタを構成する突起半導体層の中心線と、負荷トランジスタを構成する突起半導体層の中心線との間が最小間隔Ｒminの３倍となる。また、第２方向（図中の左右方向）に隣接するセル単位領域間において、互いに隣接するアクセストランジスタを構成する長尺半導体層（突起半導体層）間の２本の長尺半導体層が除去され、その結果、互いに隣接するアクセストランジスタを構成する突起半導体層の中心線間の距離が最小間隔Ｒminの３倍となる。
図２３及び図２４は、駆動トランジスタを構成する突起半導体層の数が２つ、アクセストランジスタ及び負荷トランジスタを構成する突起半導体層がそれぞれ１つの場合を示し、突起半導体層を構成する半導体層パターンが異なる以外は、図１２及び図１３と同様な構造を示す。図２３（ａ）に示す半導体層パターン（ラインアンドスペースパターン）は、第１方向の長尺半導体層と交差する第２方向のパターンを有さず、ＳＲＡＭ形成領域の全体にわたって長尺半導体層が等間隔に配置された縞状パターンのみで構成される。図２３（ｂ）は、図２３（ａ）に示す半導体層パターンに半導体層の除去領域を示すパターンを重ねて示したものであり、半導体層パターンの不要な部分を除去して、図２４（ａ）に示す半導体層パターンを形成した後、前述の製造方法と同様なプロセスを経て図２４（ｂ）に示すＳＲＡＭ構造を形成することができる。
図２４（ｂ）に示すＳＲＡＭ構造において、駆動トランジスタを構成する２つの突起半導体層のソース領域間が埋め込み導体配線（２４１１、２４２１）で接続されている。この埋め込み導体配線はグランド線（ＧＮＤ）へ接続され、コンタクトプラグの役割も果たす。一方、駆動トランジスタを構成する２つの突起半導体層のドレイン領域と負荷トランジスタのドレイン領域とが埋め込み導体配線（２４１２、２４２２）で接続されている。この埋め込み導体配線は上層配線と接続され、蓄積ノードのコンタクトプラグの役割も果たす。これらの埋め込み導体配線は、層間絶縁膜に第２方向に沿って溝状に開口部を設け、互いに接続しようとする半導体層をこの開口部内で露出させ、この開口部内に導電材料を埋め込むことにより形成することができる。なお、この構造に代えて、各トランジスタのソース／ドレインを構成する半導体層にそれぞれコンタクトプラグを接続し、これらのコンタクトプラグを介して上層配線に接続する構造にすることもできる。
〔ＳＲＡＭの素子構造例（２）／形態Ａ〕
図２５〜図２８に形態Ａの構造を有するその他のＳＲＡＭ素子構造例を示す。図２５は駆動トランジスタの突起半導体層が２つ、アクセストランジスタ及び負荷トランジスタの突起半導体層がそれぞれ１つの場合、図２６は駆動トランジスタ及びアクセストランジスタの突起半導体層がそれぞれ２つ、負荷トランジスタの突起半導体層が１つの場合、図２７は駆動トランジスタの突起半導体層が３つ、アクセストランジスタの突起半導体層が２つ、負荷トランジスタの突起半導体層が１つの場合、図２８は駆動トランジスタの突起半導体層が３つ、アクセストランジスタ及び負荷トランジスタの突起半導体層がそれぞれ２つの場合を示す。
本例のＳＲＡＭ素子構造では、ＳＲＡＭセル単位内において、一対のアクセストランジスタＡ1、Ａ2の突起半導体層は、その長手方向（チャネル長方向）が第１方向に沿って配置され、第１方向に垂直な第２方向に沿って互いに隣り合って平行配列されている。一対のアクセストランジスタＡ1、Ａ2のゲート電極は、これらのアクセストランジスタの各突起半導体層と交差するように第２方向に沿って配置された共通のワード配線により構成されている。一方の駆動トランジスタＤ1及び一方の負荷トランジスタＬ1の突起半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列され、他方の駆動トランジスタＤ2及び他方の負荷トランジスタＬ2の突起半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列されている。
そして、一方の駆動トランジスタＤ1は、一方のアクセストランジスタＡ1の突起半導体層および一方の負荷トランジスタＬ1の突起半導体層と一体に形成された半導体層を有し、他方の駆動トランジスタＤ2は、他方のアクセストランジスタＡ2の突起半導体層および他方の負荷トランジスタＬ2の突起半導体層と一体に形成された半導体層を有することができる。
また、この構造においては、絶縁層上に、一方の駆動トランジスタＤ1の半導体層、一方の負荷トランジスタＬ1の半導体層及び一方のアクセストランジスタＡ1の半導体層と一体に形成され、ｐ型の領域とｎ型の領域との接合部を有する第１ノード半導体層２５１１と、他方の駆動トランジスタＤ2の半導体層、他方の負荷トランジスタＬ2の半導体層及び他方のアクセストランジスタＡ2の半導体層と一体に形成され、ｐ型の領域とｎ型の領域との接合部を有する第２ノード半導体層２５１２を設けることができる。そして、一方の駆動トランジスタＤ1のドレイン領域と一方の負荷トランジスタＬ1のドレイン領域に接続する第１ノードコンタクトＮ1を第１ノード半導体層２５１１上に接続し、他方の駆動トランジスタＤ2のドレイン領域と他方の負荷トランジスタＬ2のドレイン領域に接続する第２ノードコンタクトＮ2を第２ノード半導体層２５１２上に接続することができる。
図２５〜図２８において、駆動トランジスタを構成する複数の突起半導体層のソース側は互いに半導体層を介して接続され、コンタクトプラグ（ＧＮＤ）が接続されているが、前述の埋め込み導体配線により接続し、これをコンタクトプラグとして機能させてもよく、あるいは、各ソース側半導体層にそれぞれコンタクトプラグを接続して、上層配線と接続してもよい。負荷トランジスタが複数の突起半導体層を有する場合においても、ソース側の接続構造は上記構造と同様な構造をとることができる。
また、本例のＳＲＡＭ素子構造は、図２５〜図２８に示されるように、隣接するＳＲＡＭセル単位間において、各トランジスタを構成する半導体層を含む半導体層パターン及び各ゲート電極を構成するゲート配線パターンを、セル単位境界を対称軸とする鏡像関係となるように配置することができる。
〔ＳＲＡＭの素子構造例（３）／形態Ｂ〕
次に、図５〜図７を用いて説明した前述のＳＲＡＭ構造において、ＳＲＡＭセル単位内のトランジスタ間で突起半導体層の高さが異なる形態（前述の形態Ｂ）を採用した例を説明する。
図２９に、駆動トランジスタＤ1、Ｄ2の突起半導体層の高さが他のトランジスタのいずれの突起半導体層の高さより高い場合を示す。この構造によりノイズマージンを拡大することができ、ノイズ耐性の高い半導体装置を提供することができる。図２９（ａ）は図５（ａ）に対応し、図２９（ｂ）は図６（ｃ）に対応し、図２９（ｃ）は図６（ａ）に対応し、図２９（ｄ）は図６（ｂ）に対応する。図２９（ａ）において、太線で囲まれた半導体層部分が他の半導体層部分より厚く、半導体層５１１Ｄ、５２１Ｄの高さが他の半導体層５１１Ａ、５１１Ｌ、５２１Ａ、５２１Ｌの高さより高くなっている。
本例の素子構造は、例えば図３０及び図３１に示すように、次のようにして製造することができる。まず、シリコン基板上にＳｉＯ2からなる埋め込み絶縁膜（ベース絶縁膜）を有し、その上に単結晶シリコンからなる半導体層を有するＳＯＩ基板を用意する。次に、図３０（ａ）、（ｂ）に示すように、フォトリソグラフィとドライエッチングにより、斜線帯で囲まれた領域以外の領域の半導体層を薄くする。すなわち、半導体層５１１Ｄ、５２１Ｄの形成領域を含むパターン領域（太線で囲まれた領域に相当する領域）をマスクし、半導体層５１１Ａ、５１１Ｌ、５２１Ａ、５２１Ｌの形成領域を含む他の領域の半導体層をドライエッチングして薄くする。あるいは薄くしたい部分のみを選択的に酸化し、次いでその酸化部分を除去して薄くしてもよい。次に、キャップ絶縁膜５０４を形成した後に、前述の図８〜図１１を用いて説明した製造方法と同様にして、図３１に示す半導体層パターンを形成し、続いて図２９に示すＳＲＡＭ素子構造を得ることができる。なお、図３０（ａ）中の点線は、形成しようとする所定の半導体層パターンを示し、図３１（ａ）、（ｂ）、（ｃ）及び（ｄ）は、それぞれ図９（ａ）、（ｂ）、（ｃ）及び（ｄ）に対応する。
図３２に、形態Ｂの他の例を示す。図３２（ａ）は図３１（ａ）に対応し、図３２（ｂ）は図２９（ａ）に対応する。本例は、図２９（ａ）に示す前記の例と同様に駆動トランジスタＤ1、Ｄ2の突起半導体層の高さが他のトランジスタのいずれの突起半導体層の高さより高い場合を示す。図２９（ａ）に示す前記の例と異なる点は、図３２（ｂ）に示すように、駆動トランジスタと負荷トランジスタの第２方向（図中の横方向）の配置が逆に配置されていることである。すなわち、この配置では、ＳＲＡＭセル単位内において、負荷トランジスタＬ1は、アクセストランジスタＡ1の半導体層と一体に形成され且つ当該半導体層の第１方向に沿った中心線上に配置された半導体層を有し、負荷トランジスタＡ2は、アクセストランジスタＡ2の半導体層と一体に形成され且つ当該半導体層の第１方向に沿った中心線上に配置された半導体層を有している。そして、駆動トランジスタＤ1は、負荷トランジスタＬ1の半導体層と隣接する半導体層を有し、駆動トランジスタＤ2は、負荷トランジスタＬ2の半導体層と隣接する半導体層を有している。また、駆動トランジスタＤ1及び駆動トランジスタＤ2は、当該駆動トランジスタＤ1の半導体層の中心線と当該駆動トランジスタＤ2の半導体層の中心線との間隔が最小間隔を有するように配置することができる。
このＳＲＡＭ素子構造は、半導体層のパターニング工程の前に、駆動トランジスタＤ1、Ｄ2の突起半導体層の形成領域を除く他の領域の半導体層を薄くすることにより形成することができる。すなわち、図３２（ａ）に示すように、駆動トランジスタＤ1、Ｄ2の突起半導体層の形成領域を含む領域（斜線帯に挟まれた領域）にマスクをして、他のトランジスタの突起半導体層を含む他の領域の半導体層をドライエッチングして薄くする。これにより、図３２（ｂ）に示す太線で囲まれた領域の半導体層の高さが他の領域より高い図３２（ａ）の点線で示される半導体層パターンを形成することができる。そして、キャップ絶縁膜５０４を形成した後に、前述の図８〜図１１を用いて説明した製造方法と同様にして図３２（ｂ）に示すＳＲＡＭ素子構造を得ることができる。この例では、半導体層の厚い領域（高い領域）と薄い領域（低い領域）とを交互に帯状に形成することができ、半導体層の厚み（高さ）の制御を容易に行うことができる。なお、この例においては、図３２（ｂ）に示すように、トランジスタの配置に応じてｎＭＯＳ領域とｐＭＯＳ領域の位置が変更される。
〔その他のＳＲＡＭ素子構造例〕
図３３及び図３４に、ＳＲＡＭセル単位の他の素子構造を示す。図３３（ａ）は平面図、図３３（ｂ）はＣ−Ｃ'線断面図、図３３（ｃ）はＡ−Ａ'線断面図、図３３（ｄ）はＢ−Ｂ'線断面図、図３４はＤ−Ｄ'線断面図である。なお、図３３（ａ）においては側壁絶縁膜５０８を省略し、図３３（ｂ）〜（ｄ）において左右両側の縦方向の破線はセル単位境界を示す。また、これらの図面は、各トランジスタの突起半導体層の数および高さが等しい場合を示しているが、前述の形態Ａ及び形態Ｂのように、所望の特性に応じて、各トランジスタの突起半導体層の数および高さを設定することができる。
本例では、ＳＯＩ基板に代えてバルク半導体基板が用いられ、ＦＩＮ型ＦＥＴの突起半導体層がこの半導体基板の一部で構成され、その半導体基板上に設けられた分離絶縁膜表面から上方へ突起している。また、駆動トランジスタのドレインを構成する半導体層部分と負荷トランジスタのドレインを構成する半導体層部分が分離し、それぞれの半導体層部分に蓄積ノードコンタクトが接続されている。以上の点を除いて、前述の図５及び図６に示すＳＲＡＭ構造と同様な構造を有する。
本例における半導体層パターン７０３は、図３３（ｂ）〜（ｃ）に示されるようにバルク半導体基板７０１と一体に形成され、その一部で構成されている。この半導体層パターン７０３は、半導体基板７０１上に設けられた分離絶縁膜７０２表面から上方へ突起し、その突起部分の周囲はその分離絶縁膜で囲まれている。すなわち、この突起した半導体層パターン以外の半導体基板上には分離絶縁膜７０２が設けられている。この半導体層パターン及び分離絶縁膜下の半導体基板領域には、ｎＭＯＳ領域ではＰウェル、ｐＭＯＳ領域ではＮウェルが設けられている。
本例における蓄積ノードのコンタクト構造は、図３３（ａ）及び図３４に示すように、駆動トランジスタのドレインを構成する半導体層（ｎ型）および負荷トランジスタのドレインを構成する半導体層（ｐ型）のそれぞれにコンタクトプラグ７０４を接続し、これらのコンタクトプラグ７０４間を上層配線７０５で接続することができる。前述の図５及び図７に示すように半導体層にｐｎ接合部を形成して両ドレイン間を直接結合すると、突起半導体層の拡散領域と下層のウェルとが短絡する。そのため、本実施形態では、ドレインを構成するｎ型半導体層とｐ型半導体層を分離絶縁膜７０２により互いに分離し、この分離された両半導体層間を各半導体層に接続するコンタクトプラグ７０４を介して上層配線７０５により接続している。なお、この構造に代えて、図２４（ｂ）に示された前述の埋め込み導体配線によりｐ型半導体層とｎ型半導体層を直接接続してもよい。
上記の構成は、例えば次のようにして製造することができる。
所定の領域にＰウェル及びＮウェルが設けられた半導体基板、例えばシリコン基板を用意する。必要に応じて、このシリコン基板にチャネル領域形成のためのイオン注入を行った後に、全面にキャップ絶縁膜を形成する。
次に、フォトリソグラフィとドライエッチングにより、シリコン基板とその上に形成されたキャップ絶縁膜をパターニングして、長尺半導体層が等間隔に配置された縞状パターン部分を有する半導体層パターンを形成する。このときの状態を図３５（ａ）及び（ｂ）に示す。図３５（ａ）は平面図、図３５（ｂ）はＡ−Ａ'線断面図である。図３５（ａ）中の斜線で囲まれた領域は、後の工程において半導体層パターンを除去する領域を示す。
次に、半導体層パターンの不要な部分をリソグラフィとドライエッチングにより除去する。このときの状態を図３５（ｃ）のＡ−Ａ'線断面図に示す。
次に、残された半導体層パターンが埋め込まれるように全面に絶縁膜を堆積し、ＣＭＰ（化学的機械的研磨）により絶縁膜表面の平坦化を行う。続いて、この絶縁膜をエッチバックして、半導体層パターン７０３の上部を露出させ、その半導体層パターン周囲に分離絶縁膜７０２を形成する。このときの状態を図３５（ｄ）のＡ−Ａ'線断面図に示す。
以降の工程は、蓄積ノードのコンタクト構造に係る工程を除き、図８〜図１１を用いて説明した前述の方法と同様な方法により本実施形態のＳＲＡＭ構造を作製することができる。
１０１、１１１ シリコンウェハ基板
１０２、１１２ 絶縁膜
１０３、１１３ 直方体状部分
１０４、１１４ 絶縁膜
１０５、１１５ ゲート電極
２１０ シリコン基板
２１１ ウェル層
２１２ 高濃度不純物層
２１３ 凸状半導体層
２１４ 絶縁膜
２１５ チャネル
２１６ ゲート電極
２１７ ソース／ドレイン領域
２１８ 絶縁膜
３０１ 半導体基板
３０２ ベース絶縁膜
３０３ 突起した半導体層
３０４ ゲート電極
３０５ ゲート絶縁膜
３０６ ソース／ドレイン領域
５０１ 半導体基板
５０２ 絶縁層
５０３ 半導体層（半導体層パターン）
５０３ａ 長尺半導体層部分（突起半導体層）
５０３ｂ 長尺半導体層部分（ダミー半導体層）
５０３ｃ、５０３ｄ 帯状半導体層部分（パッド用半導体層）
５０４ キャップ絶縁膜
５０５ ゲート絶縁膜
５０６ エクステンションドープ領域、エクステンション領域
５０７ ソース／ドレイン拡散領域
５０８ 側壁絶縁膜
５０９ シリサイド層
５１１Ｄ、５１１Ｌ，５２１Ｄ、５２１Ｌ、５１１Ａ、５２１Ａ 突起半導体層
５１２、５１３、５２２、５２３ ゲート電極（ゲート用配線）
５１４、５１５、５１６、５１７、５１８、５２４、５２５、５２６、５２７、５２８ パッド半導体層
５１４ｃ、５１５ｃ、５１６ｃ、５１７ｃ、５１８ｃ、５２４ｃ、５２５ｃ、５２６ｃ、５２７ｃ、５２８ｃ コンタクトプラグ
５１９ 第１ノード半導体層
５１９ｃ コンタクトプラグ
５１９ｊ ｐｎ接合部
５２９ 第２ノード半導体層
５２９ｃ コンタクトプラグ
５２９ｊ ｐｎ接合部
６０１ａ、６０１ｂ、６０１ｃ、６０１ｄ、６０１ｅ、６０１ｆ、６０１ｇ、６０１ｈ 上層配線
７０１ 半導体基板
７０２ 分離絶縁膜
７０３ 半導体層パターン
７０４ コンタクトプラグ
７０５ 上層配線
１４０１、２４１１、２４１２、２４２１、２４２２ 埋め込み導体配線
２５１１ 第１ノード半導体層
２５２２ 第２ノード半導体層

Claims (36)

  1. 一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
    前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
    前記第１及び第２駆動トランジスタはそれぞれ、前記の各アクセストランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタはそれぞれ、一つのトランジスタ内に前記半導体層を複数有し、当該半導体層の数が前記の各アクセストランジスタを構成する半導体層の数より多く、
    前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層はそれぞれ、その長手方向が第１方向に沿って配置され、
    第１方向に隣接するＳＲＡＭセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第１方向に沿った中心線上に他方のトランジスタの半導体層が配置されている、半導体装置。
  2. 前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、一つのトランジスタ内に前記半導体層を複数有し、当該半導体層の数が前記の各負荷トランジスタを構成する半導体層の数より多い、請求項１に記載の半導体装置。
  3. 一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
    前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、一つのトランジスタ内に前記半導体層を複数有し、当該半導体層の数が前記の各負荷トランジスタを構成する半導体層の数より多く、
    前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層はそれぞれ、その長手方向が第１方向に沿って配置され、
    第１方向に隣接するＳＲＡＭセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第１方向に沿った中心線上に他方のトランジスタの半導体層が配置されている、半導体装置。
  4. 一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
    前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
    前記第１及び第２駆動トランジスタはそれぞれ、前記の各アクセストランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタはそれぞれ、当該駆動トランジスタの半導体層の基体平面に垂直方向の高さが、前記の各アクセストランジスタを構成する半導体層の高さより高く、
    前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層はそれぞれ、その長手方向が第１方向に沿って配置され、
    第１方向に隣接するＳＲＡＭセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第１方向に沿った中心線上に他方のトランジスタの半導体層が配置されている、半導体装置。
  5. 前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、当該トランジスタの半導体層の基体平面に垂直方向の高さが、前記の各負荷トランジスタを構成する半導体層の高さより高い、請求項４に記載の半導体装置。
  6. 一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
    前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、当該トランジスタの半導体層の基体平面に垂直方向の高さが、前記の各負荷トランジスタを構成する半導体層の高さより高く、
    前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層はそれぞれ、その長手方向が第１方向に沿って配置され、
    第１方向に隣接するＳＲＡＭセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第１方向に沿った中心線上に他方のトランジスタの半導体層が配置されている、半導体装置。
  7. 前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層は、互いに等しい、基体平面に平行かつチャネル長方向に垂直な方向の幅を有する請求項１〜６のいずれかに記載の半導体装置。
  8. 前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層は、互いに等しい基体平面に平行かつ第１方向に垂直な第２方向の幅を有し、且つこれら半導体層の第１方向に沿った中心線同士の間隔がこれらの間隔の内の最小間隔の整数倍となるように配置されている請求項１〜７のいずれかに記載の半導体装置。
  9. 前記ＳＲＡＭセル単位内において、
    第１駆動トランジスタは、第１アクセストランジスタの半導体層の第１方向に沿った中心線上に配置された半導体層を有し、第２駆動トランジスタは、第２アクセストランジスタの半導体層の第１方向に沿った中心線上に配置された半導体層を有し、
    第１負荷トランジスタは、第１駆動トランジスタの半導体層と隣接する半導体層を有し、第２負荷トランジスタは、第２駆動トランジスタの半導体層と隣接する半導体層を有し、
    第１負荷トランジスタ及び第２負荷トランジスタは、当該第１負荷トランジスタの半導体層の中心線と当該第２負荷トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている請求項８に記載の半導体装置。
  10. 前記ＳＲＡＭセル単位内において、
    第１負荷トランジスタは、第１アクセストランジスタの半導体層の第１方向に沿った中心線上に配置された半導体層を有し、第２負荷トランジスタは、第２アクセストランジスタの半導体層の第１方向に沿った中心線上に配置された半導体層を有し、
    第１駆動トランジスタは、第１負荷トランジスタの半導体層と隣接する半導体層を有し、第２駆動トランジスタは、第２負荷トランジスタの半導体層と隣接する半導体層を有し、
    第１駆動トランジスタ及び第２駆動トランジスタは、当該第１駆動トランジスタの半導体層の中心線と当該第２駆動トランジスタの半導体層の中心線との間隔が前記最小間隔を有するように配置されている請求項８に記載の半導体装置。
  11. 互いに隣接する第１駆動トランジスタの半導体層と第１負荷トランジスタの半導体層との第１方向に沿った中心線同士の間隔、および互いに隣接する第２駆動トランジスタの半導体層と第２負荷トランジスタの半導体層との第１方向に沿った中心線同士の間隔が、それぞれ、前記最小間隔の少なくとも２倍である請求項８〜１０のいずれかに記載の半導体装置。
  12. 第２方向に隣接するＳＲＡＭセル単位間において一方のＳＲＡＭセル単位のアクセストランジスタと他方のＳＲＡＭセル単位のアクセストランジスタが互いに隣接するように配置され、一方のアクセストランジスタの半導体層の第１方向に沿った中心線と他方のアクセストランジスタの半導体層の第１方向に沿った中心線との間隔が、前記最小間隔の少なくとも２倍である請求項８〜１１のいずれかに記載の半導体装置。
  13. 前記ＳＲＡＭセル単位内において、
    第１駆動トランジスタのゲート電極と第１負荷トランジスタのゲート電極は、第１方向に垂直な第２方向に沿った第１配線で構成され、第２駆動トランジスタのゲート電極と第２負荷トランジスタのゲート電極は、第２方向に沿った第２配線で構成され、
    第１アクセストランジスタのゲート電極は、第２配線の第２方向に沿った中心線上に配置された第３配線で構成され、第２アクセストランジスタのゲート電極は、第１配線の第２方向に沿った中心線上に配置された第４配線で構成されている請求項１〜１２のいずれかに記載の半導体装置。
  14. 第１駆動トランジスタのソース領域に接続するグランド線コンタクト、第１負荷トランジスタのソース領域に接続する電源線コンタクト及び第２アクセストランジスタのソース／ドレイン領域に接続するビット線コンタクトが、第２方向に沿った一方のセル単位境界の１ライン上に配置され、
    第２駆動トランジスタのソース領域に接続するグランド線コンタクト、第２負荷トランジスタのソース領域に接続する電源線コンタクト及び第１アクセストランジスタのソース／ドレイン領域に接続するビット線コンタクトが、第２方向に沿った他方のセル単位境界の１ライン上に配置されている請求項１〜１３のいずれかに記載の半導体装置。
  15. グランド線コンタクト、電源線コンタクト及びビット線コンタクトはそれぞれ、ゲート電極下の半導体層の第２方向の幅より広い第２方向の幅を有し且つ当該半導体層と一体に形成されたパッド半導体層上に接続されている請求項１〜１４のいずれかに記載の半導体装置。
  16. 隣接するＳＲＡＭセル単位同士がセル単位境界を対称軸とする鏡像関係にある請求項１〜１５のいずれかに記載の半導体装置。
  17. 前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成されている請求項１〜１６のいずれかに記載の半導体装置。
  18. 前記ＳＲＡＭセル単位内において、
    前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
    第１駆動トランジスタは、第１アクセストランジスタの半導体層および第１負荷トランジスタの半導体層と一体に形成された半導体層を有し、第２駆動トランジスタは、第２アクセストランジスタの半導体層および第２負荷トランジスタの半導体層と一体に形成された半導体層を有する請求項１〜１６のいずれかに記載の半導体装置。
  19. 前記ＳＲＡＭセル単位内において、
    前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
    前記絶縁層上に、第１駆動トランジスタの半導体層、第１負荷トランジスタの半導体層及び第１アクセストランジスタの半導体層と一体に形成され、第１導電型の領域と第２導電型の領域との接合部を有する第１半導体層領域、ならびに第２駆動トランジスタの半導体層、第２負荷トランジスタの半導体層及び第２アクセストランジスタの半導体層と一体に形成され、第１導電型の領域と第２導電型の領域との接合部を有する第２半導体層領域を有し、
    第１駆動トランジスタのドレイン領域と第１負荷トランジスタのドレイン領域に接続する第１ノードコンタクトが前記第１半導体層領域上に接続し、第２駆動トランジスタのドレイン領域と第２負荷トランジスタのドレイン領域に接続する第２ノードコンタクトが前記第２半導体層領域上に接続している請求項１〜１６のいずれかに記載の半導体装置。
  20. 前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層はそれぞれ、半導体基板の一部で構成され、この半導体基板上に設けられた分離絶縁膜の上面に対して突起している請求項１〜１６のいずれかに記載の半導体装置。
  21. 請求項１〜１６のいずれかに記載の半導体装置の製造方法であって、
    半導体層をパターニングして、第１方向に延在し、第１方向に垂直な第２方向の幅が互いに等しい長尺半導体層が等間隔に配置された縞状パターンを有する半導体層パターンを形成する工程と、
    前記縞状パターンの一部を除去する工程と、
    残された長尺半導体層の側面にゲート絶縁膜を形成する工程と、
    ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングして前記長尺半導体層を跨ぐようにその上部から相対する両側面上に第２方向に沿って延在するゲート電極を形成する工程と、
    前記長尺半導体層に不純物を導入してソース／ドレイン領域を形成する工程を有する半導体装置の製造方法。
  22. 前記半導体層パターンは、ＳＲＡＭセル単位境界に対応する矩形単位境界の四辺のそれぞれを対称軸とする線対称となるように形成される請求項２１に記載の半導体装置の製造方法。
  23. 前記半導体層パターンの形成工程において、前記長尺半導体層と交差する、当該長尺半導体層の第２方向の幅より広い第１方向の幅を持つ帯状パターンを形成し、
    前記縞状パターンの一部を除去する工程において、この帯状パターンの一部も除去して、前記長尺半導体層の第２方向の幅より広い第２方向の幅を有するパッド半導体層を形成し、
    さらに、全面に層間絶縁膜を形成した後、このパッド半導体層上に接続するコンタクトプラグを形成する工程を有する請求項２１又は２２に記載の半導体装置の製造方法。
  24. 一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
    前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
    前記第１及び第２駆動トランジスタはそれぞれ、前記の各アクセストランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタはそれぞれ、一つのトランジスタ内に前記半導体層を複数有し、当該半導体層の数が前記の各アクセストランジスタを構成する半導体層の数より多く、
    前記ＳＲＡＭセル単位内において、
    第１及び第２アクセストランジスタの半導体層は、その長手方向が第１方向に沿って配置され、第１方向に垂直な第２方向に沿って互いに隣り合って平行配列され、
    第１及び第２アクセストランジスタのゲート電極は、当該アクセストランジスタの各半導体層と交差するように第２方向に沿って配置された共通のワード配線により構成され、
    第１駆動トランジスタ及び第１負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列され、
    第２駆動トランジスタ及び第２負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列されている、半導体装置。
  25. 前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、一つのトランジスタ内に前記半導体層を複数有し、当該半導体層の数が前記の各負荷トランジスタを構成する半導体層の数より多い、請求項２４に記載の半導体装置。
  26. 一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
    前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、一つのトランジスタ内に前記半導体層を複数有し、当該半導体層の数が前記の各負荷トランジスタを構成する半導体層の数より多く、
    前記ＳＲＡＭセル単位内において、
    第１及び第２アクセストランジスタの半導体層は、その長手方向が第１方向に沿って配置され、第１方向に垂直な第２方向に沿って互いに隣り合って平行配列され、
    第１及び第２アクセストランジスタのゲート電極は、当該アクセストランジスタの各半導体層と交差するように第２方向に沿って配置された共通のワード配線により構成され、
    第１駆動トランジスタ及び第１負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列され、
    第２駆動トランジスタ及び第２負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列されている、半導体装置。
  27. 一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
    前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
    前記第１及び第２駆動トランジスタはそれぞれ、前記の各アクセストランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタはそれぞれ、当該駆動トランジスタの半導体層の基体平面に垂直方向の高さが、前記の各アクセストランジスタを構成する半導体層の高さより高く、
    前記ＳＲＡＭセル単位内において、
    第１及び第２アクセストランジスタの半導体層は、その長手方向が第１方向に沿って配置され、第１方向に垂直な第２方向に沿って互いに隣り合って平行配列され、
    第１及び第２アクセストランジスタのゲート電極は、当該アクセストランジスタの各半導体層と交差するように第２方向に沿って配置された共通のワード配線により構成され、
    第１駆動トランジスタ及び第１負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列され、
    第２駆動トランジスタ及び第２負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列されている、半導体装置。
  28. 前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、当該トランジスタの半導体層の基体平面に垂直方向の高さが、前記の各負荷トランジスタを構成する半導体層の高さより高い、請求項２７に記載の半導体装置。
  29. 一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、
    前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有し、
    前記第１及び第２駆動トランジスタ並びに前記第１及び第２アクセストランジスタはそれぞれ、当該トランジスタの半導体層の基体平面に垂直方向の高さが、前記の各負荷トランジスタを構成する半導体層の高さより高く、
    前記ＳＲＡＭセル単位内において、
    第１及び第２アクセストランジスタの半導体層は、その長手方向が第１方向に沿って配置され、第１方向に垂直な第２方向に沿って互いに隣り合って平行配列され、
    第１及び第２アクセストランジスタのゲート電極は、当該アクセストランジスタの各半導体層と交差するように第２方向に沿って配置された共通のワード配線により構成され、
    第１駆動トランジスタ及び第１負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列され、
    第２駆動トランジスタ及び第２負荷トランジスタの半導体層は、その長手方向が第２方向に沿って配置され、第１方向に沿って互いに隣り合って平行配列されている、半導体装置。
  30. 前記ＳＲＡＭセル単位内の前記トランジスタを構成する半導体層は、互いに等しい、基体平面に平行かつチャネル長方向に垂直な方向の幅を有する請求項２４〜２９のいずれかに記載の半導体装置。
  31. 前記ＳＲＡＭセル単位内において、
    前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
    第１駆動トランジスタは、第１アクセストランジスタの半導体層および第１負荷トランジスタの半導体層と一体に形成された半導体層を有し、第２駆動トランジスタは、第２アクセストランジスタの半導体層および第２負荷トランジスタの半導体層と一体に形成された半導体層を有する請求項２４〜３０のいずれかに記載の半導体装置。
  32. 前記ＳＲＡＭセル単位内において、
    前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体層で構成され、
    前記絶縁層上に、第１駆動トランジスタの半導体層、第１負荷トランジスタの半導体層及び第１アクセストランジスタの半導体層と一体に形成され、第１導電型の領域と第２導電型の領域との基体平面に垂直な接合部を有する第１半導体層領域、ならびに第２駆動トランジスタの半導体層、第２負荷トランジスタの半導体層及び第２アクセストランジスタの半導体層と一体に形成され、第１導電型の領域と第２導電型の領域との基体平面に垂直な接合部を有する第２半導体層領域を有し、
    第１駆動トランジスタのドレイン領域と第１負荷トランジスタのドレイン領域に接続する第１ノードコンタクトが前記第１半導体層領域上に接続し、第２駆動トランジスタのドレイン領域と第２負荷トランジスタのドレイン領域に接続する第２ノードコンタクトが前記第２半導体層領域上に接続している請求項２４〜３０のいずれかに記載の半導体装置。
  33. 隣接するＳＲＡＭセル単位間において、各トランジスタを構成する半導体層を含む半導体層パターン及び各ゲート電極を構成するゲート配線パターンが、セル単位境界を対称軸とする鏡像関係にある請求項２４〜３２のいずれかのいずれかに記載の半導体装置。
  34. 一対の第１及び第２駆動トランジスタと一対の第１及び第２負荷トランジスタと一対の第１及び第２アクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置の製造方法であって、
    前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、
    前記第１及び第２駆動トランジスタはそれぞれ、前記負荷トランジスタ及び前記アクセストランジスタの少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有し、
    該製造方法は、駆動トランジスタの形成領域に比べてアクセストランジスタ及び負荷トランジスタの少なくとも一方の形成領域の厚みが薄くなるように半導体層を部分的に薄層化する工程と、
    前記工程により部分的に薄層化された半導体層をパターニングして、各トランジスタを構成する半導体層を有する半導体層パターンを形成する工程と、
    前記半導体層の側面にゲート絶縁膜を形成する工程と、
    ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターニングして、各トランジスタを構成する半導体層を跨ぐようにその上部から相対する両側面上にゲート電極を形成する工程と、
    前記半導体層にソース／ドレイン領域を形成する工程を有する、半導体装置の製造方法。
  35. 前記薄層化工程において、駆動トランジスタの形成領域に比べてアクセストランジスタの形成領域の厚みが薄くなるように半導体層を部分的に薄層化し、
    第１及び第２駆動トランジスタを構成する各半導体層の基体平面に垂直方向の高さが、第１及び第２アクセストランジスタを構成する半導体層の高さより高いＳＲＡＭセル単位を形成する、請求項３４に記載の半導体装置の製造方法。
  36. 前記薄層化工程において、駆動トランジスタ及びアクセストランジスタの形成領域に比べて負荷トランジスタの形成領域の厚みが薄くなるように半導体層を部分的に薄層化し、
    第１及び第２駆動トランジスタ並びに第１及び第２アクセストランジスタを構成する各半導体層の基体平面に垂直方向の高さが、第１及び第２負荷トランジスタを構成する半導体層の高さより高いＳＲＡＭセル単位を形成する、請求項３４又は３５に記載の半導体装置の製造方法。
JP2012002268A 2004-06-04 2012-01-10 半導体装置およびその製造方法 Expired - Fee Related JP5440617B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012002268A JP5440617B2 (ja) 2004-06-04 2012-01-10 半導体装置およびその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004167466 2004-06-04
JP2004167466 2004-06-04
JP2012002268A JP5440617B2 (ja) 2004-06-04 2012-01-10 半導体装置およびその製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006514076A Division JP4997969B2 (ja) 2004-06-04 2005-05-25 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2012094895A JP2012094895A (ja) 2012-05-17
JP5440617B2 true JP5440617B2 (ja) 2014-03-12

Family

ID=35463127

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2006514076A Expired - Fee Related JP4997969B2 (ja) 2004-06-04 2005-05-25 半導体装置およびその製造方法
JP2012002268A Expired - Fee Related JP5440617B2 (ja) 2004-06-04 2012-01-10 半導体装置およびその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2006514076A Expired - Fee Related JP4997969B2 (ja) 2004-06-04 2005-05-25 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US7830703B2 (ja)
JP (2) JP4997969B2 (ja)
WO (1) WO2005119763A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005036651A1 (ja) 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
WO2007063988A1 (ja) * 2005-12-02 2007-06-07 Nec Corporation 半導体装置およびその製造方法
US8124976B2 (en) 2005-12-02 2012-02-28 Nec Corporation Semiconductor device and method of manufacturing the same
JP2007266377A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 半導体装置
US7709893B2 (en) * 2007-01-31 2010-05-04 Infineon Technologies Ag Circuit layout for different performance and method
US20080237678A1 (en) * 2007-03-27 2008-10-02 Suman Datta On-chip memory cell and method of manufacturing same
JP4461154B2 (ja) 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US20090001426A1 (en) * 2007-06-29 2009-01-01 Kangguo Cheng Integrated Fin-Local Interconnect Structure
US20090007036A1 (en) * 2007-06-29 2009-01-01 International Business Machines Corporation Integrated Fin-Local Interconnect Structure
US20110018064A1 (en) * 2008-04-04 2011-01-27 Nxp B.V. Sram cell comprising finfets
KR101087830B1 (ko) * 2009-01-05 2011-11-30 주식회사 하이닉스반도체 반도체 소자의 레이아웃
US8659072B2 (en) * 2010-09-24 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Series FinFET implementation schemes
TWI565078B (zh) 2011-03-25 2017-01-01 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
JP5705053B2 (ja) 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
WO2013106799A1 (en) * 2012-01-13 2013-07-18 Tela Innovations, Inc. Circuits with linear finfet structures
CN103247628B (zh) * 2012-02-06 2016-06-15 无锡华润上华半导体有限公司 Sram器件及其制造方法
JP5819218B2 (ja) * 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置
WO2015019411A1 (ja) 2013-08-06 2015-02-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置
CN105826315B (zh) * 2015-01-06 2019-02-12 中芯国际集成电路制造(上海)有限公司 版图设计方法以及版图设计单元集合
KR102352153B1 (ko) 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
EP3276653A4 (en) * 2015-03-26 2018-11-21 Renesas Electronics Corporation Semiconductor device
US9847388B2 (en) 2015-09-01 2017-12-19 International Business Machines Corporation High thermal budget compatible punch through stop integration using doped glass
US10529712B2 (en) 2017-11-07 2020-01-07 Samsung Electronics Co., Ltd. Semiconductor device
TWI823896B (zh) * 2019-02-12 2023-12-01 聯華電子股份有限公司 靜態隨機處理記憶體

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS648670U (ja) 1987-07-03 1989-01-18
JP2768719B2 (ja) 1988-11-21 1998-06-25 株式会社日立製作所 半導体装置及び半導体記憶装置
JPH0786436A (ja) * 1993-09-10 1995-03-31 Fujitsu Ltd スタティックｒａｍ
KR100200765B1 (ko) * 1996-12-04 1999-06-15 윤종용 레이아웃 면적이 감소되는 sram 셀
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP4006566B2 (ja) * 2001-02-07 2007-11-14 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器
US6534805B1 (en) * 2001-04-09 2003-03-18 Cypress Semiconductor Corp. SRAM cell design
JP2002368135A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 半導体記憶装置
JP3845272B2 (ja) * 2001-06-19 2006-11-15 シャープ株式会社 Ｓｒａｍ及びその製造方法
JP2003229575A (ja) * 2002-02-04 2003-08-15 Hitachi Ltd 集積半導体装置及びその製造方法
JP2004103851A (ja) * 2002-09-10 2004-04-02 Renesas Technology Corp スタティック型半導体記憶装置
US6803610B2 (en) * 2002-09-30 2004-10-12 Mosaid Technologies Incorporated Optimized memory cell physical arrangement
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
JP4290457B2 (ja) * 2003-03-31 2009-07-08 株式会社ルネサステクノロジ 半導体記憶装置
JP3684232B2 (ja) * 2003-04-25 2005-08-17 株式会社東芝 半導体装置
JP3860582B2 (ja) * 2003-07-31 2006-12-20 株式会社東芝 半導体装置の製造方法
US6924560B2 (en) * 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET
WO2005036651A1 (ja) 2003-10-09 2005-04-21 Nec Corporation 半導体装置及びその製造方法
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
US6924561B1 (en) * 2003-12-08 2005-08-02 Advanced Micro Devices, Inc. SRAM formation using shadow implantation
JP3875248B2 (ja) * 2004-10-28 2007-01-31 松下電器産業株式会社 建物

Also Published As

Publication number Publication date
US7830703B2 (en) 2010-11-09
WO2005119763A1 (ja) 2005-12-15
JPWO2005119763A1 (ja) 2008-04-03
US20080079077A1 (en) 2008-04-03
JP4997969B2 (ja) 2012-08-15
JP2012094895A (ja) 2012-05-17

Similar Documents

Publication Publication Date Title
JP5440617B2 (ja) 半導体装置およびその製造方法
JP4940947B2 (ja) 半導体装置およびその製造方法
US8124976B2 (en) Semiconductor device and method of manufacturing the same
JP4904815B2 (ja) 半導体装置及びその製造方法
US6998676B2 (en) Double-gate structure fin-type transistor
JP4696964B2 (ja) メモリ用の半導体装置
US6992358B2 (en) Semiconductor device and method for manufacturing the same
US7915691B2 (en) High density SRAM cell with hybrid devices
US20120187504A1 (en) Semiconductor Device Having Shared Contact Hole and a Manufacturing Method Thereof
TWI493604B (zh) 半導體裝置及其製造方法
JP2004096065A (ja) 半導体記憶装置およびその製造方法
CN113496731A (zh) 半导体存储器装置及其形成方法
US10910387B2 (en) Semiconductor devices
JP4290921B2 (ja) 半導体集積回路装置
JP2007235037A (ja) 半導体装置の製造方法及び半導体記憶装置
JPWO2007063988A1 (ja) 半導体装置およびその製造方法
JP7302024B2 (ja) ローカルワードラインドライバデバイス、メモリデバイス、およびその製造方法
JP6542444B2 (ja) 半導体装置およびその製造方法
TW202226546A (zh) 記憶體元件及其製作方法
CN100550424C (zh) 半导体器件及其制造方法
US11705361B2 (en) Method of manufacturing semiconductor device
KR100599085B1 (ko) 디램 장치 및 이의 제조 방법.
JP2003209189A (ja) 半導体集積回路装置およびその製造方法
JP2001257274A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130809

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131202

R150 Certificate of patent or registration of utility model

Ref document number: 5440617

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees