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JP5400894B2 - Ｃｍｌ信号の論理ファミリ間の変換を行うシステムおよび方法 - Google Patents

Ｃｍｌ信号の論理ファミリ間の変換を行うシステムおよび方法 Download PDF

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Description

本発明は、一般に、コンピュータの信号方式の分野に関し、より詳細には、ＣＭＬ信号の論理ファミリ間の変換を行うシステムおよび方法に関する。
最近の電子デバイスは、様々な電圧の電気信号を一般に採用している。そのうちのある電圧は論理「１」を示し、別の電圧は論理「０」を示す。論理「１」および論理「０」を表すこれら特定の電圧により論理ファミリが定義される。こうした論理ファミリは、様々な論理形式または設計形式で実施し得る。よく使われる論理形式は、相補型金属酸化膜半導体（ＣＭＯＳ）である。
ＣＭＯＳは、デジタル集積回路の設計でよく使用される。その理由の一部は、ある種の技術的な利点があるからである。例えば、ＣＭＯＳシステムは一般に、静的な電力損が極めて小さく、集積密度が高く、ノイズ・マージンが広い。しかしながら、一般的なＣＭＯＳシステムは、高周波数での動的な電力損が大きい場合が多いのが難点である。ＣＭＯＳシステムはまた、環境ノイズに極めて影響されやすく、最大動作周波数が制限される。ＣＭＯＳにおけるこの最大周波数の制限は様々な理由による。例えば、デバイス不整合や電圧線路ノイズなどである。この問題は、ある種の高速アナログ回路設計において厳しくなる。例えば、８ＧＨｚで動作するアナログ・システムでは、ジッターの許容値５ピコ秒未満を有していることは理不尽なことではない。
電流モード論理（ＣＭＬ）は、標準ＣＭＯＳシステムの欠点のいくつかを解決する差動デジタル論理ファミリである。一般に、ＣＭＬシステムでは、ポイント・ツー・ポイントの一方向送信を使用して、３１２．５メガビット／秒から３．１２５ギガビット／秒の速度で、標準プリント回路基板全体にわたってデータを送信する。一般に、ＣＭＬ回路は、対応するＣＭＯＳ回路より低い信号電圧、高い動作周波数、低い供給電圧で動作する。
具体的には、ＣＭＬ回路は、差動信号方式を採用し、完全差動型増幅器に依っている。差動信号方式は、共通モード・ノイズを除去し、それによりノイズ全体もまた小さくなる。それに加えて、一定の直流電流が各差動増幅器を、増幅器の一方の足から他方の足に導かれて流れ、回路に使用されているＣＭＬ論理ファミリに基づく信号方式が得られる。電源ノイズ、および電流が一定であることに伴うドループは、一般的なＣＭＯＳシステムで見られるよりも著しく小さい。
典型的なＣＭＬ回路は、２種類の特徴的な論理ファミリの一方または両方を採用する。これは、スタティックＣＭＯＳの論理ファミリとは異なるやり方である。例えば、スタティックＣＭＯＳの典型的な論理ファミリでは、接地に論理「０」を割り当て、１．２Ｖなどの供給電圧に論理「１」を割り当てる。
一方、ＣＭＬ回路では、２種類の別個の論理ファミリを用いる。これらは、「ｎＣＭＬ」および「ｐＣＭＬ」と呼ばれ、いずれも差動信号方式を利用する。ｎＣＭＬ論理ファミリでは、論理「１」を１．２Ｖなどの供給電圧に割り当てる。ｎＣＭＬの規格では、論理「０」を論理「１」からのオフセットとして定義する。例えば、ある共通システムでは、ｎＣＭＬの論理「０」は、供給電圧よりも約４００ｍＶ低い。そのため、供給電圧が１．２Ｖである場合、ｎＣＭＬの論理「０」は８００ｍＶになる。ｐＣＭＬ論理ファミリでは、論理「０」を接地に割り当て、論理「１」を接地からのオフセットとして定義する。例えば、ある共通システムでは、ｐＣＭＬの論理「１」は４００ｍＶである。
各ＣＭＬファミリにはそれぞれ特定の利点がある。例えば、ｎＣＭＬファミリの利点は利得が大きいことであり、ｐＣＭＬファミリの利点はノイズ排除性が高いことである。しかしながら、いずれの場合も、論理ハイ(high)から論理ロー(low)への電圧の振れは、供給電圧と接地の差よりも小さい。このように、比較的小さな差動電圧により、差動増幅器が飽和モードを保つように増幅器内で電流が導かれる。
ｎＣＭＬおよびｐＣＭＬにはそれぞれ特定の利点があるので、設計者がある特定のアーキテクチャにおいて両方の論理ファミリを一緒にして使いたいときがある。しかしながら、ｎＣＭＬ回路とｐＣＭＬ回路は、それぞれの設計要件が大きく異なる。このように、両方の論理ファミリを採用するアーキテクチャでは、ある論理ファミリのＣＭＬ信号を別の論理ファミリのＣＭＬ信号に変換する差動レベル変換器が必要とされる。
ＣＭＬ論理ファミリ間の変換を行うための従来の手法には大きな欠点がある。例えば、周知のＣＭＬ変換器は複雑なことが多く、必要とする回路面積も大きい。それに加えて、典型的なＣＭＬ変換器は、ＣＭＬからＣＭＯＳなどの中間の形式に変換する。そのため、電力損および遅延が増加する。さらに、変換処理では頻繁に差動信号が２つの別個の信号に分離され、これらの分離信号は１つの差動信号に変換し直さなければならず、それによって誤差が入り込む恐れがある。
以下に述べる概要は、以下に開示する実施形態に特有の発明性のある特徴の一部の理解を容易にするためのものであり、余すところなく説明しようとするものではない。以下の実施形態の様々な態様を余すところなく理解するには、明細書、特許請求の範囲、図面、および要約書を全体的に考慮されたい。
システムは、第１のバイアス信号および第１のＣＭＬ論理ファミリの第１のＣＭＬ信号を受け取るように構成される第１のＣＭＬバッファを備える。第１のＣＭＬバッファは、第１のＣＭＬ信号および第１のバイアス信号に基づいて、第１のＣＭＬ論理ファミリの第２のＣＭＬ信号を生成する。第１の結合コンデンサ・モジュールは、第１のＣＭＬバッファに結合している。第１の結合コンデンサ・モジュールは、第２のＣＭＬ信号を受け取り、第２のＣＭＬ信号に基づいて第３のＣＭＬ信号を生成する。第２のＣＭＬバッファは、結合コンデンサ・モジュールに結合しており、第２のバイアス信号および第３のＣＭＬ信号を受け取って、第２のＣＭＬ論理ファミリの第４のＣＭＬ信号を生成する。帰還モジュールは、第２のＣＭＬバッファに結合しており、第４のＣＭＬ信号を受け取って第５のＣＭＬ信号を生成する。第２のＣＭＬバッファは、第２のバイアス信号、第３のＣＭＬ信号、および第５のＣＭＬ信号に基づいて第４のＣＭＬ信号を生成する。
添付の図では、同様の参照数字は、全く同じ要素または機能的に似た要素を指し、これは全図について当てはまる。添付の図は、本明細書に組み込まれ、またその一部をなす。さらに、添付の図は以下の実施形態を図示するものである。添付の図と以下の詳細な説明と併せ読めば、本明細書で開示する実施形態を説明する助けとなろう。
好ましい実施形態によるＣＭＬ信号論理ファミリ変換器を示すブロック図である。 好ましい実施形態によるＣＭＬ信号論理ファミリ変換器を示す回路図である。 好ましい実施形態によるＣＭＬ信号論理ファミリ変換器を示す回路図である。 好ましい実施形態によるＣＭＬ信号論理ファミリ変換器を示す回路図である。 好ましい実施形態によるＣＭＬ信号論理ファミリ変換器を示す回路図である。 好ましい実施形態に従って実施し得るＣＭＬ信号論理ファミリ変換方法の論理動作ステップを示す高水準フローチャートである。
以下の非限定的な例で論ずる特定の値および構成は変更することができる。これらは少なくとも１つの実施形態を説明するためにのみ挙げられているものであり、本発明の範囲を限定するものではない。
以下の議論では多くの具体的な細部が述べられ、それによって本発明が完全に理解されるようになっている。本発明をこのような特定の細部なしに実施し得ることが当業者には理解されよう。その他、よく知られた要素は概略図またはブロック図の形で描かれ、本発明を不要な細部で不明瞭にしないようにしてある。それに加えて、ネットワーク通信、電磁信号方式技術、ユーザ・インターフェース、または入出力技術などに関する細部は、本発明の完全な理解に必要とは考えられないため概ね省略されており、当技術分野の技術者の理解の範囲であるとみなす。
ここで図面を参照する。図１は、第１の論理ファミリの共通モード論理（ＣＭＬ）信号を第２の論理ファミリのＣＭＬ信号に、例えば、ｐＣＭＬとｎＣＭＬの間で変換するシステム１００の基本的な構成要素を示す高水準ブロック図である。図示の実施形態では、システム１００は、第１のＣＭＬバッファ１１０、結合コンデンサ・モジュール１２０、第２のＣＭＬバッファ１３０、および帰還モジュール１４０を備える。
一般に、一実施形態では、システムは、交流結合コンデンサおよび正帰還または負帰還を用いてあるＣＭＬ論理ファミリの信号をその反対の論理ファミリの信号に変換する。例えば、一実施形態では、ｎＣＭＬバッファは、ｎＣＭＬ差動入力信号を受け取る。このｎＣＭＬバッファは、結合コンデンサに結合している。これらの結合コンデンサは、電圧パルスをｐＣＭＬバッファに結合する。その際、正負のパルスは帰還抵抗によって強められる。そのため、変換中、信号は差動ＣＭＬ信号のままである。
図示の実施形態では、第１のＣＭＬバッファ１１０は、ｐＣＭＬまたはｎＣＭＬのいずれかのＣＭＬ論理ファミリ用である以外は従来型ＣＭＬバッファである。第１のＣＭＬバッファ１１０は、ＣＭＬ信号１１１を受け取るように構成される。先に述べたように、ＣＭＬ信号は差動信号であり、そのため、ハイ信号およびロー信号を含む。図示の実施形態では、ＣＭＬ信号１１１は、ハイＣＭＬ信号１１２およびローＣＭＬ信号１１３を含む。
先に述べたように、ＣＭＬ信号は、特定の論理ファミリのメンバとして符号化される。このように、ハイＣＭＬ信号１１２およびローＣＭＬ信号１１３に関連する電圧は、ＣＭＬ信号１１１が属する論理ファミリによって決まる。例えば、ＣＭＬ信号１１１がｎＣＭＬ信号である場合、ハイＣＭＬ信号１１２は供給電圧を有し、ローＣＭＬ信号１１３は供給電圧からオフセットされた電圧を有する。図示の便宜上、以下に述べるｐＣＭＬおよびｎＣＭＬの符号化の例は、供給電圧を１．２Ｖとし、オフセットを４００ｍＶとして説明する。
図示の実施形態では、第１のＣＭＬバッファ１１０は、バイアス信号１１４も受け取る。以下でより詳細に説明するように、バイアス信号１１４は、安定な電流源を回路に供給するものである。第１のＣＭＬバッファ１１０は、ハイＣＭＬ信号１１２、ローＣＭＬ信号１１３、およびバイアス信号１１４に基づいて第２のＣＭＬ信号を生成する。第２のＣＭＬ信号１２１は、ハイＣＭＬ信号１２２およびローＣＭＬ信号１２３を含む。
ここで説明する実施形態では、結合コンデンサ・モジュール１２０は、第２のＣＭＬ信号１２１を受け取るように構成される。以下でより詳細に説明するように、結合コンデンサ・モジュール１２０は、第２のＣＭＬ信号１２１に基づいて差動ＣＭＬ信号１３１を生成する。差動ＣＭＬ信号１３１は、ハイＣＭＬ信号１３２およびローＣＭＬ信号１３３を含む。
図示の実施形態では、第２のＣＭＬバッファ１３０も、その他の点では従来型のＣＭＬバッファである。第２のＣＭＬバッファ１３０は、第２のＣＭＬ論理ファミリ用のものである。ここで開示する実施形態では、第２のＣＭＬファミリは、第１のＣＭＬ論理ファミリの反対のものである。例えば、第１のＣＭＬバッファ１１０がｐＣＭＬバッファである場合、第２のＣＭＬバッファ１３０はｎＣＭＬバッファである。第１のＣＭＬバッファ１１０がｎＣＭＬバッファである場合、第２のＣＭＬバッファ１３０はｐＣＭＬバッファである。
先に述べたように、第２のＣＭＬバッファ１３０は、結合コンデンサ・モジュール１２０によって生成された差動ＣＭＬ信号１３１を受け取るように構成される。第２のＣＭＬバッファ１３０は、バイアス信号１３４も受け取る。ＣＭＬ信号１３１およびバイアス信号１３４に基づいて、第２のＣＭＬバッファ１３０は、第２の論理ファミリ型のハイＣＭＬ信号１４２およびローＣＭＬ信号１４３を含むＣＭＬ信号１４１を生成する。例えば、先に述べたＣＭＬ信号１１１がｐＣＭＬ論理ファミリの信号である場合、システム１００によって生成されるＣＭＬ信号１１４は、ｎＣＭＬ論理ファミリの信号である。
以下でより詳細に説明するように、帰還モジュール１４０は、ＣＭＬ信号１４１のハイＣＭＬ信号１４２およびローＣＭＬ信号１４３を受け取るように構成される。帰還モジュール１４０は、ハイＣＭＬ信号１５１およびローＣＭＬ信号１５２を含むＣＭＬ信号１５０を生成する。ハイＣＭＬ信号１５１はハイＣＭＬ信号１３２に結合し、ローＣＭＬ信号１５２はローＣＭＬ信号１３３に結合する。以下でより詳細に説明するように、帰還モジュール１４０は、正帰還または負帰還を行うように構成される。正帰還または負帰還のいずれも、第１の論理ファミリから第２の論理ファミリへの変換を改善し、誤差によるデータの喪失を少なくするように働く。
図２に示す特定の実施形態では、別の例であるシステム２００は、ｐＣＭＬ論理ファミリのＣＭＬ信号をｎＣＭＬ論理ファミリの信号に変換する。図に示すように、システム２００は、第１のＣＭＬバッファ２１０、結合コンデンサ・モジュール２３０、第２のＣＭＬバッファ２２０、および帰還モジュール２４０を含む。
図示の実施形態では、第１のＣＭＬバッファ２１０は、ｐＣＭＬタイプである以外は従来型ＣＭＬバッファであり、ｐＣＭＬ信号２０１を受け取る。図示のｐＣＭＬ論理ファミリの実施形態では、論理ローが接地に割り振られ、論理ハイが４００ｍＶである。このように、ハイｐＣＭＬ信号２０２は約４００ｍＶを有し、ローｐＣＭＬ信号２０３は接地レベルを有し、これら２つでｐＣＭＬ信号２０１を構成する。第１のＣＭＬバッファ２１０は、バイアス信号２１６も受け取るように構成される。
図示の実施形態では、第１のＣＭＬバッファ２１０は、第１のｐチャネル金属酸化膜半導体（ＰＭＯＳ）２１１、第２のＰＭＯＳ２１２、第３のＰＭＯＳ２１３、第１の抵抗２１４、および第２の抵抗２１５を備え、これらの構成要素は図に示すように配置される。具体的には、第１のＰＭＯＳ２１１、第２のＰＭＯＳ２１２、および第３のＰＭＯＳ２１３はそれぞれ、ゲート、入力、および出力を備える。第１の抵抗２１４および第２の抵抗２１５はそれぞれ、入力および出力を備える。
図に示すように、第１のＰＭＯＳ２１１の入力は、第３のＰＭＯＳ２１３の出力に結合している。第１のＰＭＯＳ２１１の出力は第１の抵抗２１４の入力に結合し、第１の抵抗２１４は接地２１８に結合している。第１のＰＭＯＳ２１１のゲートは、ハイｐＣＭＬ信号２０２を受け取る。以下でより詳細に説明するように、第１のＰＭＯＳ２１１の出力は、ｐＣＭＬ信号２３１のローｐＣＭＬ信号２３２である。
図に示すように、第２のＰＭＯＳ２１２の入力は、第３のＰＭＯＳ２１３の出力に結合している。第２のＰＭＯＳ２１２の出力は第２の抵抗２１５に結合し、第２の抵抗２１５は接地２１９に結合している。第２のＰＭＯＳ２１２のゲートは、ローｐＣＭＬ入力信号２０３を受け取る。以下でより詳細に説明するように、第２のＰＭＯＳ２１２の出力は、ｐＣＭＬ信号２３１のハイｐＣＭＬ信号２３３である。
先に述べたように、第３のＰＭＯＳ２１３のゲートは、バイアス信号２１６を受け取る。第３のＰＭＯＳ２１３の入力は、電圧源２１７に結合している。一般に、バイアス信号２１６および電圧源２１７は、第３のＰＭＯＳ２１３が第１のＣＭＬバッファ２１０用の比較的安定な電流源として機能するように構成される。
動作においては、ハイｐＣＭＬ入力信号２０２が４００ｍＶである場合、第１のＰＭＯＳ２１１はほぼオフにされ、そのため、第１の抵抗２１４の両端間の電流が減少する。第１の抵抗２１４の両端間の電流が小さいと、ｐＣＭＬ信号２３２はローになる。同時に、ｐＣＭＬ入力信号２０３が接地に接続されると、第２のＰＭＯＳ２１２は部分的にオンになり、そのため、第２の抵抗２１５の両端間に大きな電流が流れる。第２の抵抗２１５の両端間の電流が大きいと、ｐＣＭＬ出力信号２３３はハイになる。
先に述べたように、システム２００は、第１のＣＭＬバッファ２１０に結合している結合コンデンサ・モジュール２３０を備える。図示の実施形態では、結合コンデンサ・モジュール２３０は、ＣＭＬ信号２３１を受け取り、ＣＭＬ信号２３６を生成するように構成される。結合コンデンサ・モジュール２３０は、第１のコンデンサ２３４および第２のコンデンサ２３５を備える。以下でより詳細に説明するように、第１のコンデンサ２３４はハイｐＣＭＬ信号２３３および２３７に結合し、第２のコンデンサ２３５はローｐＣＭＬ信号２３２および２３８に結合する。
先に述べたように、システム２００は、結合コンデンサ・モジュール２３０に結合している第２のＣＭＬバッファ２２０を備える。図示の実施形態では、第２のＣＭＬバッファ２２０は、ｎＣＭＬ型である以外は従来型ＣＭＬバッファであり、ＣＭＬ信号２３６を受け取る。先に述べたように、図示のｐＣＭＬ論理ファミリの実施形態では、論理ローが接地に割り振られ、論理ハイが４００ｍＶである。このように、ハイｐＣＭＬ信号２３７は約４００ｍＶを有し、ローｐＣＭＬ信号２３８は接地レベルを有し、これら２つでＣＭＬ信号２３６を構成する。第２のＣＭＬバッファ２２０は、バイアス信号２２６も受け取るように構成される。
図示の実施形態では、第２のＣＭＬバッファ２２０は、第１のｎチャネル金属酸化膜半導体（ＮＭＯＳ）２２１、第２のＮＭＯＳ２２２、第３のＮＭＯＳ２２３、第１の抵抗２２４、および第２の抵抗２２５を備え、これらの構成要素は図に示すように配置される。具体的には、第１のＮＭＯＳ２２１、第２のＮＭＯＳ２２２、および第３のＮＭＯＳ２２３はそれぞれ、ゲート、入力、および出力を備える。
図示の実施形態では、第１のＮＭＯＳ２２１の入力は第１の抵抗２２４に結合し、第１の抵抗２２４は電圧源２２８に結合している。図示の実施形態では多数の電圧源（例えば、電圧源２１７、２２８、および２２９など）が別個の電圧源として示されていることに当業者なら気づくであろう。別の実施形態では、これらの電圧源の１つまたは複数を、所期の電圧が同じであるという前提で同じものとすることができる。第１のＮＭＯＳ２２１の出力は、第３のＮＭＯＳ２２３の入力に結合している。第１のＮＭＯＳ２２１のゲートは、ハイｐＣＭＬ信号２３７を受け取る。以下でより詳細に説明するように、第１のＮＭＯＳ２２１の出力は、ローｎＣＭＬ信号２５２である。
図示の実施形態では、第２のＮＭＯＳ２２２の入力は第２の抵抗２２５に結合し、第２の抵抗２２５はさらに電圧源２２９に結合している。第２のＮＭＯＳ２２２の出力は、第３のＮＭＯＳ２２３の入力に結合する。第２のＮＭＯＳ２２２のゲートは、ローｐＣＭＬ信号２３８を受け取る。以下でより詳細に説明するように、第２のＮＭＯＳ２２２の出力は、ハイｎＣＭＬ信号２５１である。
第３のＮＭＯＳ２２３のゲートは、バイアス信号２２６を受け取る。第３のＮＭＯＳ２２３の出力は、接地２２７に結合している。一般に、バイアス信号２２６は、第３のＮＭＯＳ２２３が第２のＣＭＬバッファ２２０用の比較的安定な電流源として機能するように構成される。
ｎＣＭＬ論理の図示の実施形態では、論理ハイが電圧源であり、論理ローが電圧源からのオフセットである。動作においては、ハイｐＣＭＬ信号２３７が１．２Ｖの電圧を有するとき、第１のＮＭＯＳ２２１が完全にオンになり、そのため、第１の抵抗２２４の両端間を大きな電流が流れる。第１の抵抗２２４の両端間の電流が大きいと、ｎＣＭＬ信号２５２の論理はローになる。同時に、ｐＣＭＬ信号２３８が８００ｍＶの電圧を有し、そのため、第２のＮＭＯＳ２２２が部分的にオフになり、それによって、第２の抵抗２２５の両端間の電流が減少する。第２の抵抗２２５の両端間の電流が比較的小さいと、ｎＣＭＬ信号２５１は論理ハイになる。
先に述べたように、システム２００は、第２のＣＭＬバッファ２２０に結合している帰還モジュール２４０を含む。図示の実施形態では、帰還モジュール２４０は、第１の抵抗２４１および第２の抵抗２４２を備え、これらの抵抗は図に示すように配置される。第１の抵抗２４１はｎＣＭＬ信号２５２に結合し、さらにｐＣＭＬ信号２３８に結合する。第２の抵抗２４２はｎＣＭＬ信号２５１に結合し、さらにｐＣＭＬ信号２３７に結合する。このように構成された帰還モジュール２４０により、以下でより詳細に説明するように正帰還が行われる。
図示の実施形態の動作の例では、開始状態は以下のようになる。ｐＣＭＬ信号２０２は論理ローであり、ｐＣＭＬ信号２０３は論理ハイである。ｎＣＭＬ信号２５１は論理ローであり、ｎＣＭＬ信号２５２は論理ハイである。この開始状態から、ｐＣＭＬ信号２０２および２０３が反転し、そのため、ｐＣＭＬ信号２０３の論理ローに引っ張られ、ｐＣＭＬ信号２０２の論理ハイに引っ張られる。ｐＣＭＬ信号２３１は、第１のＣＭＬバッファ２１０によって受け取られるｐＣＭＬ信号２０１と合致する。ハイｐＣＭＬ信号２３３の電圧が増加することにより、正のパルスが第１のコンデンサ２３４を介してｐＣＭＬ信号２３７に容量結合する。同様に、ｐＣＭＬ信号２３２の電圧が減少することにより、負のパルスが第２のコンデンサ２３５を介してｐＣＭＬ信号２３８に容量結合する。
正のパルスは、第１のＮＭＯＳ２２１を短期間オンにし、そのため、ｎＣＭＬ信号２５２の電圧が減少する。負のパルスは、第２のＮＭＯＳ２２２を短期間オフにし、そのため、ｎＣＭＬ信号２５１の電圧が増加する。ｎＣＭＬ信号２５１の電圧が増加することにより、第２の抵抗２４２を介してｐＣＭＬ信号２３７の正に結合したパルスが強められ、それによって、ｎＣＭＬ信号２５１が完全にハイに引っ張られる。ｎＣＭＬ信号２５２の電圧が減少することにより、第１の抵抗２４１を介してｐＣＭＬ信号２３８の負のパルスが強められ、それによって、ｎＣＭＬ信号２５２が完全にローに引っ張られる。
このように、システム２００は、入力ＣＭＬ信号２０１をｐＣＭＬ入力からｎＣＭＬ出力、すなわちＣＭＬ信号２５０に変換する。したがって、システム２００は、ｐＣＭＬ入力からそれと等価な論理状態のｎＣＭＬ信号を提供する。図示の実施形態では、システム２００は、帰還モジュール２４０を介した正帰還を採用している。以下に示す別の実施形態では、同様なシステムが負帰還を採用している。
例えば、一実施形態では、図３に示すように、システム３００は、負帰還を利用してｐＣＭＬ論理ファミリのＣＭＬ信号をｎＣＭＬ論理ファミリの信号に変換する。図に示すように、システム３００は、第１のＣＭＬバッファ３１０、結合コンデンサ・モジュール３３０、第２のＣＭＬバッファ３２０、および帰還モジュール３４０を備える。システム３００の構成要素は、先に説明した図２のシステム２００の構成要素と概ね同様に構成される。
例えば、第１のＣＭＬバッファ３１０は、約４００ｍＶのハイｐＣＭＬ信号３０２、接地電圧のローｐＣＭＬ信号３０３、およびバイアス信号３１６を受け取る。具体的には、第１のＣＭＬバッファ３１０は、第１のＰＭＯＳ３１１、第２のＰＭＯＳ３１２、第３のＰＭＯＳ３１３、第１の抵抗３１４、および第２の抵抗３１５を備え、これらの構成要素は図に示すように配置される。
同様に、結合コンデンサ・モジュール３３０は、第１のコンデンサ３３４および第２のコンデンサ３３５を備え、これらのコンデンサは図に示すように配置される。同様に、第２のＣＭＬバッファ３２０は、第１のＮＭＯＳ３２１、第２のＮＭＯＳ３２２、第３のＮＭＯＳ３２３、第１の抵抗３２４、および第２の抵抗３２５を備え、これらの構成要素は図に示すように配置される。ただし、帰還モジュール３４０は、負帰還が行われるように構成される。
具体的には、帰還モジュール３４０は、第１の抵抗３４１、第２の抵抗３４２、第３の抵抗３４３、および第４の抵抗３４４を備える。第１の抵抗３４１はハイｎＣＭＬ信号３５１に結合し、さらに第２の抵抗３４２、第３の抵抗３４３、および第４の抵抗３４４に結合している。第２の抵抗３４２はローｎＣＭＬ信号３５２に結合し、さらに第１の抵抗３４１、第３の抵抗３４３、および第４の抵抗３４４に結合している。第３の抵抗３４３は、ハイＣＭＬ信号３３７に結合する。第４の抵抗３４４は、ローＣＭＬ信号３３８に結合する。
図示の実施形態の動作の例では、開始状態は以下のようになる。ｐＣＭＬ信号３０２の論理はローであり、ｐＣＭＬ信号３０３の論理はハイである。ｎＣＭＬ信号３５１の論理はローであり、ｎＣＭＬ信号３５２の論理はハイである。この開始状態から、ｐＣＭＬ信号３０２および３０３は反転し、そのため、ｐＣＭＬ信号３０３の論理ローに引っ張られ、ｐＣＭＬ信号３０２の論理ハイに引っ張られる。ＣＭＬ信号３３１は、第１のＣＭＬバッファ３１０によって受け取られるｐＣＭＬ信号３０１と合致する。ハイＣＭＬ信号３３３の電圧が増加することにより、正のパルスは、第１のコンデンサ３３４を介してＣＭＬ信号３３７に容量結合する。同様に、ＣＭＬ信号３３２の電圧が減少することにより、負のパルスは、第２のコンデンサ３３５を介してＣＭＬ信号３３８に容量結合する。
負帰還を利用すると、第１の抵抗３４１および第２の抵抗３４２により、１．０Ｖの共通モード電圧が得られる。この１．０Ｖの共通モード電圧は伝播して、第３の抵抗３４３および第４の抵抗３４４を通って第２のＣＭＬバッファ３２０の入力に至る。この１．０Ｖの共通モード電圧は、負帰還のために、第１のコンデンサ３３４および第２のコンデンサ３３５を介して結合した電圧パルスを部分的に打ち消す。
このように、システム３００は、入力ＣＭＬ信号３０１を、ｐＣＭＬ入力からｎＣＭＬ出力、すなわちＣＭＬ信号３５０に変換する。したがって、システム３００は、ｐＣＭＬ入力からそれと等価な論理状態のｎＣＭＬ信号を提供する。図示の実施形態では、システム３００は、帰還モジュール３４０を介した負帰還を採用している。図に示すように、システム３００は、負帰還を利用してｐＣＭＬ信号をｎＣＭＬ信号に変換する。別の実施形態では、適切に構成された同様のシステムが、正帰還を利用してｎＣＭＬ信号をｐＣＭＬ信号に変換することができる。
例えば、一実施形態では、図４に示すように、システム４００は、正帰還を利用してｎＣＭＬ論理ファミリのＣＭＬ信号をｐＣＭＬ論理ファミリの信号に変換する。図に示すように、システム４００は、その他の点では従来型の第１のｎＣＭＬバッファ４１０、結合コンデンサ・モジュール４３０、その他の点では従来型の第２のｐＣＭＬバッファ４２０、および帰還モジュール４４０を使用する。
図示の実施形態では、ｎＣＭＬ型の第１のＣＭＬバッファ４１０は、ｎＣＭＬ信号４０１を受け取る。先に述べたように、ｎＣＭＬ信号４０１は、１．２ＶのハイｎＣＭＬ信号４０２および８００ｍＶのローｎＣＭＬ信号４０３を含む。
システム２００のｎＣＭＬバッファと同様に、図示の実施形態の第１のｎＣＭＬバッファ４１０は、第１のＮＭＯＳ４１１、第２のＮＭＯＳ４１２、第３のＮＭＯＳ４１３、第１の抵抗４１４、および第２の抵抗４１５を備え、これらの構成要素は図に示すように配置される。第１のＮＭＯＳ４１１のゲートは、ハイｎＣＭＬ信号４０２を受け取る。第１のＮＭＯＳ４１１の出力は、ローｎＣＭＬ信号４３２である。第２のＮＭＯＳ４１２のゲートは、ローｎＣＭＬ入力信号４０３を受け取る。第２のＮＭＯＳ４１２の出力は、ハイｎＣＭＬ信号４３３である。ハイｎＣＭＬ信号４３２およびローｎＣＭＬ信号４３２は、ｎＣＭＬ信号４３１を構成する。
図示の実施形態では、第３のＮＭＯＳ４１３のゲートは、バイアス信号４１６を受け取る。ハイｎＣＭＬ入力信号４０２が１．２Ｖのとき、第１のＮＭＯＳ４１１がオンされ、そのため、第１の抵抗４１４の両端間に大きな電流が流れる。第１の抵抗４１４の両端間の電流が大きいと、ｎＣＭＬ信号４３２はローになる。ｎＣＭＬ入力信号４０３が８００ｍＶのとき、第２のＮＭＯＳ４１２は部分的にオンされ、そのため、第２の抵抗４１５の両端間に小さい電流が流れる。第２の抵抗４１５の両端間の電流が小さいと、ｎＣＭＬ出力信号４３３はハイになる。
図２のシステム２００と同様に、結合コンデンサ・モジュール４３０は、第１のコンデンサ４３４および第２のコンデンサ４３５を含み、これらのコンデンサは図に示すように配置される。結合コンデンサ・モジュール４３０は、ｎＣＭＬ信号４３１を受け取り、ｎＣＭＬ信号４３６を生成する。
先に述べたように、第２のＣＭＬバッファ４２０は、その他の点では従来型のｐＣＭＬバッファである。システム２００のｐＣＭＬバッファと同様に、第２のｐＣＭＬバッファ４２０は、第１のＰＭＯＳ４２１、第２のＰＭＯＳ４２２、第３のＰＭＯＳ４２３、第１の抵抗４２４、および第２の抵抗４２５を備え、これらの構成要素は図に示すように配置される。
図示の実施形態では、第２のｐＣＭＬバッファ４２０は、結合コンデンサ・モジュール４３０からｎＣＭＬ信号４３６を受け取り、バイアス信号４２６も受け取る。ｎＣＭＬ信号４３６は、ハイＣＭＬ信号４３７およびローＣＭＬ信号４３８を含む。第１のＰＭＯＳ４２１のゲートは、ハイＣＭＬ信号４３７を受け取る。第２のＰＭＯＳ４２２のゲートは、ローＣＭＬ信号４３８を受け取る。第３のＰＭＯＳ４２３のゲートは、バイアス信号４２６を受け取る。システム２００と同様に、第１のＰＭＯＳ４２１の出力は、ローｐＣＭＬ信号４５２である。第２のＰＭＯＳ４２２の出力は、ハイｐＣＭＬ信号４５１である。ハイｐＣＭＬ信号４５１およびローｐＣＭＬ信号４５２は、ＣＭＬ信号４５０、すなわち第２のｐＣＭＬバッファ４２０の出力信号を構成する。
システム２００の正帰還モジュールと同様に、帰還モジュール４４０は、第１の抵抗４４１および第２の抵抗４４２を備える。第１の抵抗４４１は、ローＣＭＬ信号４５２に結合し、さらにローＣＭＬ信号４３８に結合する。第２の抵抗４４２は、ハイｐＣＭＬ信号４５１に結合し、さらにハイＣＭＬ信号４３７に結合する。
図示の実施形態の動作の例では、開始状態は次のようになる。ｎＣＭＬ信号４０２の論理はローであり、ｎＣＭＬ信号４０３の論理はハイである。ｐＣＭＬ信号４５１の論理はローであり、ｐＣＭＬ信号４５２の論理はハイである。この開始状態から、ｎＣＭＬ信号４０２および４０３は反転し、そのため、ｎＣＭＬ信号４０３の論理ローに引っ張られ、ｎＣＭＬ信号４０２の論理ハイに引っ張られる。ｎＣＭＬ信号４３１は、第１のＣＭＬバッファ４１０によって受け取られるｎＣＭＬ信号４０１と合致する。ハイｎＣＭＬ信号４３３の電圧が増加することにより、正のパルスは、第１のコンデンサ４３４を介してＣＭＬ信号４３７と容量結合する。同様に、ｎＣＭＬ信号４３２の電圧が減少することにより、負のパルスは、第２のコンデンサ４３５を介してＣＭＬ信号４３８と容量結合する。
正のパルスは、第１のＰＭＯＳ４２１を部分的に短期間オフにし、それによって、ＣＭＬ信号４５２の電圧が減少する。負のパルスは、第２のＰＭＯＳ４２２を短期間オンにし、それによって、ＣＭＬ信号４５１の電圧が増加する。ＣＭＬ信号４５１の電圧が増加することにより、第２の抵抗４４２を介してＣＭＬ信号４３７の正に結合したパルスが強められ、それによって、ＣＭＬ信号４５１が完全にハイに引っ張られる。ＣＭＬ信号４５２の電圧が減少することにより、第１の抵抗４４１を介してＣＭＬ信号４３８の負のパルスが強められ、それによって、ＣＭＬ信号４５２が完全にローに引っ張られる。
このように、システム４００は、入力ＣＭＬ信号４０１を、ｎＣＭＬ入力からｐＣＭＬ出力、すなわちＣＭＬ信号４５０に変換する。したがって、システム４００は、ｎＣＭＬ入力からそれと等価な論理状態のｐＣＭＬ信号を提供する。図示の実施形態では、システム４００は、帰還モジュール４４０を介した正帰還を採用している。以下で説明する別の実施形態では、同様なシステムが負帰還を採用している。
例えば、図５に示す一実施形態では、システム５００は、負帰還を利用してｎＣＭＬ論理ファミリのＣＭＬ信号をｐＣＭＬ論理ファミリの信号に変換する。図に示すように、システム５００は、第１のｎＣＭＬバッファ５１０、結合コンデンサ・モジュール５３０、第２のＣＭＬバッファ５２０、および帰還モジュール５４０を備える。システム５００の構成要素は、先に述べた図４のシステム４００の対応する構成要素と概ね同様に構成される。
例えば、第１のｎＣＭＬバッファ５１０は、約１．２ＶのハイｎＣＭＬ信号５０２、約８００ｍＶのローｎＣＭＬ信号５０３、およびバイアス信号５１６を受け取る。具体的には、第１のｎＣＭＬバッファ５１０は、第１のＮＭＯＳ５１１、第２のＮＭＯＳ５１２、第３のＮＭＯＳ５１３、第１の抵抗５１４、および第２の抵抗５１５を備え、これらの構成要素は図に示すように配置される。
同様に、結合コンデンサ・モジュール５３０は、第１のコンデンサ５３４および第２のコンデンサ５３５を備え、これらのコンデンサは図に示すように配置される。同様に、第２のＣＭＬバッファ５２０は、第１のＰＭＯＳ５２１、第２のＰＭＯＳ５２２、第３のＰＭＯＳ５２３、第１の抵抗５２４、および第２の抵抗５２５を備え、これらの構成要素は図に示すように配置される。ただし、帰還モジュール５４０は、システム３００の帰還モジュール３４０と同様に、負帰還が行われるように構成される。具体的には、帰還モジュール５４０は、第１の抵抗５４１、第２の抵抗５４２、第３の抵抗５４３、および第４の抵抗５４４を備え、これらの抵抗は図に示すように配置される。
図示の実施形態の動作の例では、開始状態は以下のようになる。ｎＣＭＬ信号５０２の論理はローであり、ｎＣＭＬ信号５０３の論理はハイである。ｐＣＭＬ信号５５１の論理はローであり、ｐＣＭＬ信号５５２の論理はハイである。この開始状態から、ｎＣＭＬ信号５０２および５０３は反転し、そのため、ｎＣＭＬ信号５０３の論理ローに引っ張られ、ｎＣＭＬ信号５０２の論理ハイに引っ張られる。ＣＭＬ信号５３１は、第１のＣＭＬバッファ５１０によって受け取られるｎＣＭＬ信号５０１と合致する。ハイＣＭＬ信号５３３の電圧が増加することにより、正のパルスは、第１のコンデンサ５３４を介してＣＭＬ信号５３７と容量結合する。同様に、ＣＭＬ信号５３２の電圧が減少することにより、負のパルスは、第２のコンデンサ５３５を介してＣＭＬ信号５３８と容量結合する。
負帰還を利用すると、第１の抵抗５４１および第２の抵抗５４２により、１．０Ｖの共通モード電圧が得られる。この１．０Ｖの共通モード電圧は伝播して、第３の抵抗５４３および第４の抵抗５４４を通って第２のＣＭＬバッファ５２０の入力に至る。この１．０Ｖの共通モード電圧は、負帰還により、第１のコンデンサ５３４および第２のコンデンサ５３５を介して結合した電圧パルスを部分的に打ち消す。
このように、システム５００は、入力ＣＭＬ信号５０１を、ｎＣＭＬ入力からｐＣＭＬ出力、すなわちＣＭＬ信号５５０に変換する。したがって、システム５００は、ｎＣＭＬ入力からそれと等価な論理状態のｐＣＭＬ信号を提供する。図示の実施形態では、システム５００は、帰還モジュール５４０を介した負帰還を採用している。
したがって、先に述べたように、本明細書で開示した実施形態では一般に、第１の論理ファミリのＣＭＬ信号が、論理的に等価な第２のファミリのＣＭＬ信号に変換される。さらに、ある種の実施形態は、正帰還または負帰還を採用してシステムの性能を向上させる。図６は、一実施形態による動作の全体シーケンスを説明する図である。
具体的には、図６は、例えば、好ましい実施形態に従って実施し得る図１のシステム１００によって実施される論理動作ステップを示す高水準フローチャート６００である。
ブロック６０５に示すように、処理が開始され、システム１００は、１対の信号からなる第１のＣＭＬ論理ファミリのＣＭＬ信号を受け取る。例えば、第１のＣＭＬバッファ１１０は、ＣＭＬ信号１１１を受け取る。次に、ブロック６１０に示すように、システム１００は、受け取ったＣＭＬ信号を、帰還を用いずにバッファする。例えば、第１のＣＭＬバッファ１１０は、帰還を用いずにＣＭＬ信号１１１をバッファする。
次に、ブロック６１５に示すように、システム１００は、バッファされたＣＭＬ信号を、第２のＣＭＬ論理ファミリ型のＣＭＬバッファに結合する。例えば、結合コンデンサ・モジュール１２０は、第２のＣＭＬ信号１２１を第２のＣＭＬバッファ１３０に結合する。次に、ブロック６２０に示すように、システム１００は、この第２のＣＭＬ論理ファミリのＣＭＬ信号を、帰還を用いてバッファする。例えば、第２のＣＭＬバッファ１３０は、帰還モジュール１４０と連携して、出力ＣＭＬ論理ファミリでＣＭＬ信号１３１をバッファする。これに加えて、先に述べたように、一実施形態では、第２のＣＭＬバッファ１３０は、正帰還を利用してＣＭＬ信号１３１をバッファする。別の実施形態では、第２のＣＭＬバッファ１３０は、負帰還を利用してＣＭＬ信号１３１をバッファする。
次に、ブロック６２５に示すように、システム１００は、新たなＣＭＬ論理ファミリの出力ＣＭＬ信号を提供し、処理が終了する。例えば、第２のＣＭＬバッファ１３０は、第２の論理ファミリのＣＭＬ信号１４１を生成する。
したがって、ここで開示した実施形態では、異なるＣＭＬ論理ファミリ間で変換を行うシステムおよび方法が提供される。バッファが、第１のＣＭＬ論理ファミリのＣＭＬ信号を受け取り、この信号をバッファする。次いで、バッファされた信号は、第２の論理ファミリ型のＣＭＬバッファに結合される。第２のＣＭＬバッファもこのＣＭＬ信号をバッファするが、目標とするＣＭＬ論理ファミリにて帰還を用いてバッファする。
したがって、ここで開示した実施形態では、他の方法およびシステムと比べて数々の利点が得られる。例えば、本明細書で開示した実施形態は、これまでの解決策よりも、複雑度が著しく緩和され、したがって必要な回路面積が減少する。これに加えて、本明細書で開示した実施形態は、中間形式への変換を必要としない。そのため、従来の手法に比べて電力損および遅延が減少する。さらに、ここで開示した実施形態によれば、差動信号をある差動形式のままとすることができ、そのため、非差動形式に変換し、再度変換し直す必要がなくなる。
上記で開示した変形例ならびに他の特徴および機能、またはこれらの代替例を、他の多くの異なるシステムまたは応用例に所望どおりに組み合わせ得ることが当業者には理解されよう。これに加えて、当業者なら、様々な現在は予見し得ない、または予期し得ない代替、改変、変形、または改善を上記の開示に対して後で行うこともできる。これらも、添付の特許請求の範囲に含まれるものとする。

Claims (12)

  1. 第１のバイアス信号および第１のＣＭＬ論理ファミリの第１のＣＭＬ信号を受け取り、前記第１のＣＭＬ信号および前記第１のバイアス信号に基づいて前記第１のＣＭＬ論理ファミリの第２のＣＭＬ信号を生成するように構成される第１のＣＭＬバッファと、
    前記第１のＣＭＬバッファに結合した第１の結合コンデンサ・モジュールであって、前記第２のＣＭＬ信号を受け取り、前記第２のＣＭＬ信号に基づいて第３のＣＭＬ信号を生成するように構成される第１の結合コンデンサ・モジュールと、
    第２のバイアス信号および前記第３のＣＭＬ信号を受け取り、第２のＣＭＬ論理ファミリの第４のＣＭＬ信号を生成するように構成される第２のＣＭＬバッファと、
    前記第２のＣＭＬバッファに結合した帰還モジュールであって、前記第４のＣＭＬ信号を受け取り、第５のＣＭＬ信号を生成するように構成される帰還モジュールと
    を備え、
    前記第２のＣＭＬバッファが、前記第２のバイアス信号、前記第３のＣＭＬ信号、および前記第５のＣＭＬ信号に基づいて前記第４のＣＭＬ信号を生成するように構成され、
    前記第１のＣＭＬバッファがｐＣＭＬバッファであり、
    前記第２のＣＭＬバッファがｎＣＭＬバッファとされていて、
    前記ｐＣＭＬバッファが、
    ゲート、入力、および出力を備える第１のＰＭＯＳであって、前記第１のＰＭＯＳの前記ゲートでハイｐＣＭＬ入力信号を受け取るように構成される第１のＰＭＯＳと、
    ゲート、入力、および出力を備える第２のＰＭＯＳであって、前記第２のＰＭＯＳの前記ゲートでローｐＣＭＬ信号を受け取るように構成される第２のＰＭＯＳと、
    ゲート、入力、および出力を備える第３のＰＭＯＳであって、前記第３のＰＭＯＳの前記ゲートでバイアス入力信号を受け取るように構成される第３のＰＭＯＳと、を備え、
    前記第３のＰＭＯＳが、入力電圧を受け取り、前記第１のＰＭＯＳの前記入力および前記第２のＰＭＯＳの前記入力に結合する出力信号を生成するようにさらに構成され、
    前記ｐＣＭＬバッファがさらに、
    前記第１のＰＭＯＳの前記出力に結合し、さらに接地に結合した第１の抵抗を備え、
    前記第１のＰＭＯＳの前記出力が、前記第２のＣＭＬ信号のロー信号であり、
    前記ｐＣＭＬバッファがさらに、
    前記第２のＰＭＯＳの前記出力に結合し、さらに接地に結合した第２の抵抗を備え、
    前記第２のＰＭＯＳの前記出力が、前記第２のＣＭＬ信号のハイ信号である、
    システム。
  2. 前記第１のＣＭＬバッファがｎＣＭＬバッファである、請求項１に記載のシステム。
  3. 前記第２のＣＭＬバッファがｐＣＭＬバッファである、請求項２に記載のシステム。
  4. 前記ｎＣＭＬバッファが、
    ゲート、入力、および出力を備える第１のＮＭＯＳであって、前記第１のＮＭＯＳの前記ゲートで前記第３のＣＭＬ信号のハイ入力を受け取るように構成される第１のＮＭＯＳと、
    ゲート、入力、および出力を備える第２のＮＭＯＳであって、前記第２のＮＭＯＳの前記ゲートで前記第３のＣＭＬ信号のロー入力を受け取るように構成される第２のＮＭＯＳと、
    ゲート、入力、および出力を備える第３のＮＭＯＳであって、前記第３のＮＭＯＳの前記ゲートでバイアス入力信号を受け取るように構成される第３のＮＭＯＳと、を備え、
    前記第３のＮＭＯＳの前記入力が、前記第１のＮＭＯＳの前記出力および前記第２のＮＭＯＳの前記出力に結合し、前記第３のＮＭＯＳの前記出力が、接地に結合し、
    前記ｎＣＭＬバッファがさらに、
    前記第１のＮＭＯＳの前記入力に結合し、さらに電圧源に結合した第３の抵抗を備え、前記第１のＮＭＯＳの前記出力が、前記第４のＣＭＬ信号のロー信号であり、
    前記ｎＣＭＬバッファがさらに、
    前記第２のＮＭＯＳの前記入力に結合し、さらに電圧源に結合した第４の抵抗を備え、前記第２のＮＭＯＳの前記出力が、前記第４のＣＭＬ信号のハイ信号である、
    請求項２に記載のシステム。
  5. 前記結合コンデンサ・モジュールが、
    前記第２のＣＭＬ信号のハイ入力信号を受け取り、前記第３のＣＭＬ信号のハイ出力を生成するように構成される第１のコンデンサと、
    前記第２のＣＭＬ信号のロー入力信号を受け取り、前記第３のＣＭＬ信号のロー出力を生成するように構成される第２のコンデンサと、を備える、請求項１ないし４のいずれか一項に記載のシステム。
  6. 前記帰還モジュールがさらに、
    入力および出力を備える第１の抵抗を備え、前記第１の抵抗の前記入力が、前記第４のＣＭＬ信号のロー出力に結合し、前記第１の抵抗の前記出力が、前記第３のＣＭＬ信号のロー信号に結合し、
    前記帰還モジュールがさらに、
    入力および出力を備える第２の抵抗を備え、前記第２の抵抗の前記入力が、前記第４のＣＭＬ信号のハイ出力に結合し、前記第２の抵抗の前記出力が、前記第３のＣＭＬ信号のハイ信号に結合する、請求項１ないし６のいずれか一項に記載のシステム。
  7. 前記帰還モジュールがさらに、
    入力および出力を備える第１の抵抗を備え、前記第１の抵抗の前記入力が、前記第４のＣＭＬ信号のハイ出力に結合し、
    前記帰還モジュールがさらに、
    入力および出力を備える第２の抵抗を備え、前記第２の抵抗の前記出力が、前記第１の抵抗の前記出力に結合し、前記第２の抵抗の前記入力が、前記第４のＣＭＬ信号のロー信号に結合し、
    前記帰還モジュールがさらに、
    入力および出力を備える第３の抵抗を備え、前記第３の抵抗の前記入力が、前記第１の抵抗の前記出力および前記第２の抵抗の前記出力に結合し、前記第３の抵抗の前記出力が、前記第３のＣＭＬ信号のハイ信号に結合し、
    前記帰還モジュールがさらに、
    入力および出力を備える第４の抵抗を備え、前記第４の抵抗の前記入力が、前記第１の抵抗の前記出力および前記第２の抵抗の前記出力に結合し、前記第４の抵抗の前記出力が、前記第３のＣＭＬ信号のロー信号に結合する、請求項１に記載のシステム。
  8. 前記ｎＣＭＬバッファがさらに、
    ゲート、入力、および出力を備える第１のＮＭＯＳであって、前記第１のＮＭＯＳの前記ゲートでｎＣＭＬ信号のハイ入力を受け取るように構成される第１のＮＭＯＳと、
    ゲート、入力、および出力を備える第２のＮＭＯＳであって、前記第２のＮＭＯＳの前記ゲートでｎＣＭＬ信号のロー入力を受け取るように構成される第２のＮＭＯＳと、
    ゲート、入力、および出力を備える第３のＮＭＯＳであって、前記第３のＮＭＯＳの前記ゲートでバイアス入力信号を受け取るように構成される第３のＮＭＯＳと、を備え、
    前記第３のＮＭＯＳの前記入力が、前記第１のＮＭＯＳの前記出力および前記第２のＮＭＯＳの前記出力と結合し、前記第３のＮＭＯＳの前記出力が接地と結合し、
    前記ｎＣＭＬバッファがさらに、
    前記第１のＮＭＯＳの前記入力と結合し、さらに電圧源と結合した第１の抵抗を備え、前記第１のＮＭＯＳの前記出力が、前記第２のＣＭＬ信号のロー信号であり、
    前記ｎＣＭＬバッファがさらに、
    前記第２のＮＭＯＳの前記入力と結合し、さらに電圧源と結合した第２の抵抗を備え、前記第２のＮＭＯＳの前記出力が、前記第４のＣＭＬ信号のハイ信号である、請求項２に記載のシステム。
  9. 前記ｐＣＭＬバッファが、
    ゲート、入力、および出力を備える第１のＰＭＯＳであって、前記第１のＰＭＯＳの前記ゲートで前記第３のＣＭＬ信号のハイ信号を受け取るように構成される第１のＰＭＯＳと、
    ゲート、入力、および出力を備える第２のＰＭＯＳであって、前記第２のＰＭＯＳの前記ゲートで前記第３のＣＭＬ信号のロー信号を受け取るように構成される第２のＰＭＯＳと、
    ゲート、入力、および出力を備える第３のＰＭＯＳであって、前記第３のＰＭＯＳの前記ゲートでバイアス入力信号を受け取るように構成される第３のＰＭＯＳと、を備え、
    前記第３のＰＭＯＳがさらに、入力電圧を受け取り、前記第１のＰＭＯＳの前記入力および前記第２のＰＭＯＳの前記入力に結合する出力信号を生成するように構成され、
    前記ｐＣＭＬバッファがさらに、
    前記第１のＰＭＯＳの前記出力と結合し、さらに接地と結合した第３の抵抗を備え、
    前記第１のＰＭＯＳの前記出力が、前記第４のＣＭＬ信号のロー信号であり、
    前記ｐＣＭＬバッファがさらに、
    前記第２のＰＭＯＳの前記出力と結合し、さらに接地と結合した第４の抵抗を備え、
    前記第２のＰＭＯＳの前記出力が、前記第２のＣＭＬ信号のハイ信号である、請求項３に記載のシステム。
  10. 前記第１の論理ファミリの信号がｐＣＭＬ信号であり、前記第２の論理ファミリの前記信号がｎＣＭＬ信号である、請求項１ないし９のいずれか一項に記載のシステム。
  11. 前記第１の論理ファミリの信号がｎＣＭＬ信号であり、前記第２の論理ファミリの前記信号がｐＣＭＬ信号である、請求項１ないし１０のいずれか一項に記載のシステム。
  12. 第１のバイアス信号および第１のＣＭＬ論理ファミリの第１のＣＭＬ信号を受け取り、前記第１のＣＭＬ信号および前記第１のバイアス信号に基づいて前記第１のＣＭＬ論理ファミリの第２のＣＭＬ信号を生成するように構成される第１のＣＭＬバッファと、
    前記第１のＣＭＬバッファに結合した第１の結合コンデンサ・モジュールであって、前記第２のＣＭＬ信号を受け取り、前記第２のＣＭＬ信号に基づいて第３のＣＭＬ信号を生成するように構成される第１の結合コンデンサ・モジュールと、
    第２のバイアス信号および前記第３のＣＭＬ信号を受け取り、第２のＣＭＬ論理ファミリの第４のＣＭＬ信号を生成するように構成される第２のＣＭＬバッファと、
    前記第２のＣＭＬバッファに結合した帰還モジュールであって、前記第４のＣＭＬ信号を受け取り、第５のＣＭＬ信号を生成するように構成される帰還モジュールと
    を備えるシステムにおけるＣＭＬ信号の変換を行う方法であって、
    前記第２のＣＭＬバッファが、前記第２のバイアス信号、前記第３のＣＭＬ信号、および前記第５のＣＭＬ信号に基づいて前記第４のＣＭＬ信号を生成するように構成され、
    前記第１のＣＭＬバッファがｐＣＭＬバッファであり、
    前記第２のＣＭＬバッファがｎＣＭＬバッファとされていて、
    前記ｐＣＭＬバッファが、
    第１のＰＭＯＳによりゲート、入力、および出力を備える第１のＰＭＯＳであって、前記第１のＰＭＯＳの前記ゲートでハイｐＣＭＬ入力信号を受け取るステップと、
    第２のＰＭＯＳによりゲート、入力、および出力を備える第２のＰＭＯＳであって、前記第２のＰＭＯＳの前記ゲートでローｐＣＭＬ信号を受け取るステップと、
    第３のＰＭＯＳによりゲート、入力、および出力を備える第３のＰＭＯＳであって、前記第３のＰＭＯＳの前記ゲートでバイアス入力信号を受け取るステップと
    前記第３のＰＭＯＳが、入力電圧を受け取り、前記第１のＰＭＯＳの前記入力および前記第２のＰＭＯＳの前記入力に結合する出力信号を生成するステップと、
    を含み、
    前記ｐＣＭＬバッファがさらに、
    前記第１のＰＭＯＳの前記出力に結合し、さらに接地に結合した第１の抵抗を備え、
    前記第１のＰＭＯＳの前記出力が、前記第２のＣＭＬ信号のロー信号であり、
    前記ｐＣＭＬバッファがさらに、
    前記第２のＰＭＯＳの前記出力に結合し、さらに接地に結合した第２の抵抗を備え、
    前記第２のＰＭＯＳの前記出力が、前記第２のＣＭＬ信号のハイ信号である、
    方法。
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