JP3765350B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、バイポーラトランジスタおよびＭＯＳトランジスタで構成され、正のＣＭＯＳレベルをＬＣＭＬレベル（Ｌｏｗ ｌｅｖｅｌ Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ レベル、例えば、０Ｖ〜０．３Ｖ）やＥＣＬレベル（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ レベル、例えば−０．９Ｖ〜−１．７Ｖ）に変換するレベル変換回路としての半導体集積回路に関するものである。
【０００２】
【従来の技術】
図９は、正のＣＭＯＳレベルを負のＬＣＭＬレベルに変換する従来のレベル変換回路を示す回路図であり、図において、ＶＤＤは正の電源電圧、ＶＥＥは負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳレベル（例えば、ハイ（Ｈ）レベルは正の電源電圧、ロウ（Ｌ）レベルは接地電位）を入力する入力端子、２は負のＬＣＭＬレベル（例えば、Ｈレベルは接地電位、Ｌレベルは−０．３Ｖ）を出力する非反転出力端子、３はＬＣＭＬレベルを出力する反転出力端子、６はリファレンス電位ＶＢＢ供給端子（例えば、ＶＢＢ＝−１．３Ｖ）、Ｑ１０、Ｑ２０、Ｑ５０、Ｑ６０、Ｑ７０はＮＰＮトランジスタ（バイポーラトランジスタ）、ＭＮ１０はＮＭＯＳトランジスタ、Ｒ１０、Ｒ２０、Ｒ７０、Ｒ８０は負荷抵抗としての抵抗素子、Ｉｓ、Ｉｓ１は定電流源、７０はＣＭＯＳ出力回路から出力された正のＣＭＯＳレベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ変換部、８０は負のＥＣＬレベルを負のＬＣＭＬレベルに変換するＥＣＬ−ＬＣＭＬ変換部である。
【０００３】
図１０は、正のＣＭＯＳレベルを負のＥＣＬレベルに変換する従来のレベル変換回路を示す回路図であり、図において、ＶＤＤは正の電源電圧、ＶＥＥは負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳレベルを入力する入力端子、４は負のＥＣＬレベル（例えば、Ｈレベルは−０．９Ｖ、Ｌレベルは−１．７Ｖ）を出力する非反転出力端子、５はＥＣＬレベルを出力する反転出力端子、６はリファレンス電位ＶＢＢ供給端子（例えば、ＶＢＢ＝−１．３Ｖ）、Ｑ１０〜Ｑ７０はＮＰＮトランジスタ、ＭＮ１０はＮＭＯＳトランジスタ、Ｒ３０〜Ｒ８０は抵抗素子、Ｉｓ、Ｉｓ１は定電流源、７０はＣＭＯＳ出力回路から出力された正のＣＭＯＳレベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ変換部、９０はＥＣＬ回路である。
【０００４】
次に動作について説明する。
以下の説明では、図９に示す従来のレベル変換回路の動作において、入力端子１に入力される正のＣＭＯＳレベルが、Ｈレベルの場合と、Ｌレベルの場合について説明する。
【０００５】
入力端子１へ入力される正のＣＭＯＳレベルがＨレベルの場合、ＭＯＳトランジスタＭＮ１０がオンするので、ＮＰＮトランジスタＱ６０のエミッタ電極端子の電位は、接地電位よりＶＢＢ（ベース・エミッタ間順方向電圧≒０．８Ｖ）降下し、ＥＣＬ−ＬＣＭＬ変換部８０の入力であるＮＰＮトランジスタＱ７０のエミッタ端子の電位は、さらにＶＢＥ降下する（−２．０ＶＢＥ）。このＮＰＮトランジスタＱ７０のエミッタ端子の電位は、リファレンス電位ＶＢＢより低い値なので、定電流ＩｓはＮＰＮトランジスタＱ２０を流れることになる。これにより、ＬＣＭＬレベル非反転出力端子２はＨレベル（接地電位）となり、ＬＣＭＬ反転出力端子３の電位は、ＧＮＤから電流Ｉｓと負荷抵抗Ｒ２０とで決定される電圧降下が生じるため、Ｌレベル（例えば、−０．３Ｖ）となる。
【０００６】
また、入力端子１へ入力される正のＣＭＯＳレベルがＬレベルの場合、ＭＯＳトランジスタＭＮ１０がオフするので、ダイオードであるＮＰＮトランジスタＱ５０に電源電圧ＶＤＤより電流が流れ、ＮＰＮトランジスタＱ６０のベース端子の電位はＶＢＥとなる。従って、ＮＰＮトランジスタＱ７０のエミッタ端子の電位は−ＶＢＥとなる。このＮＰＮトランジスタＱ７０のエミッタ端子の電位は、リファレンス電位ＶＢＢの電位より高いため、定電流ＩｓはＮＰＮトランジスタＱ１０へ流れる。従って、ＬＣＭＬレベル非反転出力端子２の電位はＬレベルとなり、ＬＣＭＬレベル反転出力端子３の電位はＨレベルとなる。
【０００７】
図１０に示す従来のレベル変換回路の動作原理は、上記した図９に示す従来のレベル変換回路の動作と同様なので、ここではその説明を省略するが、特に、図１０に示す従来のレベル変換回路の場合は、出力振幅の大きさを決定する定電流Ｉｓの大きさと、負荷抵抗Ｒ５０、Ｒ６０の大きさとで決定される電圧降下が、図９に示したレベル変換回路の場合より大きい値（例えば、０．８Ｖ）となるので、レベルシフト用のエミッタフォロア出力回路が別途必要となる。また、ＥＣＬ出力端子である非反転出力端子４または反転出力端子５の電位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−１．７Ｖとなる。
【０００８】
従来の半導体集積回路であるレベル変換回路は以上のように構成されていたので、正のＣＭＯＳレベルを負のＬＣＭＬレベルや負のＥＣＬレベルに変換する際に、一旦、ＥＣＬレベルに変換していたので余計なゲート、例えば、ＮＰＮトランジスタＱ６０、Ｑ７０、定電流源Ｉｓ１、および負荷抵抗Ｒ８０で構成されるゲートを必要とし、動作の遅延時間が増大し、消費電力も増加し、また半導体集積回路の集積度を向上できない等の課題があった。
【０００９】
【発明が解決しようとする課題】
この発明は上記のような課題を解決するためになされたもので、遅延時間が小さく消費電力の少ない、また集積度を向上できるレベル変換回路としての半導体集積回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
請求項１記載の発明に係る半導体集積回路は、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および前記第２の負荷抵抗にそれぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなる対のバイポーラトランジスタとを備え、対のバイポーラトランジスタ内の第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタは共通に接続され、第１のバイポーラトランジスタのコレクタの電位より所定電位低い電圧が第２のバイポーラトランジスタのベースへ入力される構成を有する。そして、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で、即ち高速に変換し、また消費電力を削減するものである。
【００１１】
請求項２記載の発明に係る半導体集積回路は、第２のＮＭＯＳトランジスタのソースにベースが接続され、エミッタが第１のバイポーラトランジスタのベースに接続された第３のバイポーラトランジスタと、第１のバイポーラトランジスタのコレクタにベースが接続され、コレクタの電位より所定電位低下させた電圧を第２のバイポーラトランジスタのベースへ供給する第４のバイポーラトランジスタとを備え、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で変換し、また消費電力を削減するものである。
【００１２】
請求項３記載の発明に係る半導体集積回路は、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタが共通接続され、第１のバイポーラトランジスタのコレクタの電圧が前記第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備え、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で、即ち高速で変換し、また消費電力を削減するものである。
【００１３】
請求項４記載の発明に係る半導体集積回路は、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび前記第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタが共通接続され、第１のバイポーラトランジスタのコレクタの電圧より所定電位低い電圧が第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備え、正帰還の正のＣＭＯＳレベルを負のＥＣＬレベルへ、小さな遅延時間で、即ち高速で変換し、また消費電力を削減するものである。
【００１４】
請求項５記載の発明に係る半導体集積回路は、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのそれぞれのバックゲートが電源電圧へ直接に接続された構成を有しており、これにより製造プロセス工程数を削減するものである。
【００１５】
請求項６記載の発明に係る半導体集積回路は、第１のＮＭＯＳトランジスタのソースとバックゲートが接続され、第２のＮＭＯＳトランジスタのソースとバックゲートが接続され、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルまたはＥＣＬレベルへ、小さな遅延時間で変換するものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、ＶＤＤは正の電源電圧（例えば、３．３Ｖ）、ＶＥＥは負の電源電圧（−３．３Ｖ）、ＧＮＤは接地電位、１は正のＣＭＯＳレベル（例えば、ハイ（Ｈ）レベルは正の電源電圧、ロウ（Ｌ）レベルは接地電位）を入力する入力端子、２は負のＬＣＭＬレベル（例えば、Ｈレベルは接地電位ＧＮＤ、Ｌレベルは−０．３Ｖ）を出力する非反転出力端子、３はＬＣＭＬレベルを出力する反転出力端子である。
【００１７】
Ｑ１〜Ｑ４はＮＰＮトランジスタ（それぞれ、第１のバイポーラトランジスタ、第２のバイポーラトランジスタ、第３のバイポーラトランジスタ、第４のバイポーラトランジスタ）、ＭＰ１、ＭＰ２はＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）、ＭＮ１〜ＭＮ４はＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）、特に、ＭＮ３はＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、ＮＭ４はＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、Ｒ１〜Ｒ４は抵抗素子（負荷抵抗）であり、特に、抵抗素子（第１の負荷抵抗、第２の負荷抵抗）Ｒ１、Ｒ２の値は同一である。Ｉｓは定電流源、１０は正のＣＭＯＳレベルを負のＬＣＭＬレベルに変換するＣＭＯＳ−ＬＣＭＬ変換部、ＮＭおよびＮＭＢは接続ノードである。尚、ＰＭＯＳトランジスタＭＰ１およびＭＰ２とＮＭＯＳトランジスタＭＮ１およびＭＮ２とは、ＣＭＯＳ−ＬＣＭＬ変換部１０へ相補レベルを供給するＣＭＯＳ出力回路１００を構成する。また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートはソースへ接続されている。
【００１８】
図２は、図１に示す実施の形態１のレベル変換回路の構成要素であるＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４およびＰＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれを示す断面図であり、図において、１０１はＰ形半導体基板、１０２はＰウェル、１０３はＮウェル、１０４はボトムＮウェル、１０５はゲート端子、１０６は酸化分離膜、１０７および１０８は、それぞれＰＭＯＳトランジスタのソース／ドレイン端子、ＮＭＯＳトランジスタのソース／ドレイン端子である。
【００１９】
実施の形態１の半導体集積回路は、正のＣＭＯＳレベルを負のＬＣＭＬレベルに変換するレベル変換回路である。この実施の形態１のレベル変換回路は、負荷抵抗Ｒ１、Ｒ２と並列に接続されたＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート端子にノードＭＮＢ、ＮＭがダイレクトに接続され、これによりＣＭＯＳ出力を直接入力し、また負荷抵抗Ｒ１、Ｒ２とＮＭＯＳトランジスタＭＮ３、ＭＮ４に対して直列に接続された対のバイポーラトランジスタＱ１、Ｑ２を備えレベル変換を遅延時間を少なくして高速に実行するものである。
【００２０】
次に動作について説明する。
先ず、ＣＭＯＳ−ＬＣＭＬ変換部１０の動作について説明する。ＣＭＯＳ−ＬＣＭＬ変換部１０の入力電位となるノードＮＭＢの電位と、ノードＮＭの電位が同電位であるとする。この状態から、ノードＮＭＢの電位が上昇し、ノードＮＭの電位が下降する場合について説明する。尚、ノードＮＭＢの電位が下降し、ノードＮＭの電位が上昇する場合については、ＣＭＯＳ−ＬＣＭＬ変換部１０の構成が左右対称であり、その動作は基本的に同じなので、ここではその説明を省略する。
【００２１】
初期状態において、ノードＮＭＢの電位とノードＮＭの電位が同電位の場合（即ち、ＮＭＯＳトランジスタＭＮ３とＭＮ４のゲート端子の電位が等しい電位である場合）、バイポーラトランジスタＱ１およびＱ２を流れる電流はともにＩｓ／２の大きさであり、ＮＭＯＳトランジスタＭＮ３およびＭＮ４のソース端子の電位はともに等しくなる。
【００２２】
この状態から、ノードＮＭＢの電位が降下すると、ＮＭＯＳトランジスタＭＮ３のゲート−ソース間の電圧が増加するので（ＮＭＯＳトランジスタＭＮ３のコンダクタンスが増加するので）、並列接続構成のＮＭＯＳトランジスタＭＮ３および抵抗素子Ｒ１の抵抗値は、初期状態と比較して減少し、ＮＭＯＳトランジスタＭＮ３のソース端子の電位は増加する。また、ノードＮＭの電位が降下すると、ＮＭＯＳトランジスタＭＮ４のゲート−ソース間の電圧は減少するため、並列接続構成のＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ２の抵抗値は初期状態に対して減少し、その結果、ＮＭＯＳトランジスタＭＮ４のソース端子の電位は下降する。
【００２３】
ＮＭＯＳトランジスタＭＮ３のソース端子の電位が下降すると、バイポーラトランジスタＱ４により、ＮＭＯＳトランジスタＭＮ３のソース端子の電位からＶＢＥ低い電位がバイポーラトランジスタＱ２のベース端子へ印可される。これにより、バイポーラトランジスタＱ２のコレクタ電流は増加するので、ＮＭＯＳトランジスタＭＮ４のソース端子の電位はさらに下降する。
【００２４】
ＮＭＯＳトランジスタＭＮ４のソース端子の電位が下降すると、バイポーラトランジスタＱ３により、ＮＭＯＳトランジスタＭＮ４のソース端子の電位からＶＢＥ低い電位がバイポーラトランジスタＱ１のベース端子へ印可される。これにより、バイポーラトランジスタＱ１のベース端子の電位は下降し、バイポーラトランジスタＱ１のコレクタ電流は減少するので、ＮＭＯＳトランジスタＭＮ３のソース端子の電位はさらに下降する。
【００２５】
定電流Ｉｓの電流配分は、バイポーラトランジスタＱ１、Ｑ２のベース端子の電位差により決定される。ＮＭＯＳトランジスタＭＮ３のソース端子の電位が、ＮＭＯＳトランジスタＭＮ４のソース端子の電位より高い場合、バイポーラトランジスタＱ１よりＱ２の方に定電流Ｉｓが流れる。即ち、バイポーラトランジスタＱ２のコレクタ電位が下降し、バイポーラトランジスタＱ１のコレクタ電位が上昇する。そして、完全にスイッチングすると定電流Ｉｓは全てバイポーラトランジスタＱ２へ流れる。
【００２６】
ＬＣＭＬ非反転出力端子２の電位は、接地電位ＧＮＤから定電流Ｉｓと、並列構成のＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ２の抵抗値とにより決定される電圧降下分だけ下降し、Ｌレベル（例えば、−０．３Ｖ）となり、ＬＣＭＬ反転出力端子３の電位は、Ｈレベル（接地電位ＧＮＤ）となる。
【００２７】
即ち、ＣＭＯＳ−ＬＣＭＬ変換部１０は、正帰還の回路構成を有しており、定常状態でのＬＣＭＬ出力端子である非反転出力端子２および反転出力端子３の電位は、Ｌレベル（例えば、−０．３Ｖ）あるいはＨレベル（接地電位ＧＮＤ）のいずれかとなる。
【００２８】
図１に示したレベル変換回路は、ＣＭＯＳ−ＬＣＭＬ変換部１０へ相補レベルを入力するための、ＰＭＯＳトランジスタＭＰ１、ＭＰ２およびＮＭＯＳトランジスタＭＮ１およびＭＮ２で構成されたＣＭＯＳ出力回路１００を備えた構成を有している。従って、正のＣＭＯＳ入力端子１の電位がＬレベルの場合、ＬＣＭＬ非反転出力端子２の電位はＬレベル（例えば、−０．３Ｖ）となり、一方、ＬＣＭＬ反転出力端子３の電位はＨレベル（接地電位ＧＮＤ）となる。また、正のＣＭＯＳ入力端子１の電位がＨレベルの場合、ＬＣＭＬ非反転出力端子２の電位はＨレベル（接地電位ＧＮＤ）となり、一方、ＬＣＭＬ反転出力端子３の電位はＨレベル（例えば、−０．３Ｖ）となる。
【００２９】
以上のように、この実施の形態１によれば、負荷抵抗Ｒ１およびＲ２のそれぞれに並列にＮＭＯＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回路１００から供給される相補レベルを用いて直接に駆動するので、図９に示した従来のレベル変換回路の場合と比較してゲートの段数が少ないため小さな遅延時間で動作し、即ち高速に動作し、さらに消費電力を削減でき、また半導体集積回路の集積度を向上できる。つまり、電源電圧ＶＤＤから電源電圧ＶＥＥへの貫通電流（図９に示す従来のレベル変換回路におけるデータ電流Ｉｓ１に相当する電流）がなくなり、その分、レベル変換回路全体の消費電力を削減できる。
【００３０】
実施の形態２．
図３は、この発明の実施の形態２によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、２０はＣＭＯＳ−ＬＣＭＬ変換部である。ＣＭＯＳ−ＬＣＭＬ変換部２０では、図１に示す実施の形態１のＣＭＯＳ−ＬＣＭＬ変換部１０内のバイポーラトランジスタＱ３、Ｑ４および負荷抵抗Ｒ３およびＲ４を取り外した構成を有している。実施の形態２のレベル変換回路内の他の構成要素は、実施の形態１のレベル変換回路（半導体集積回路）のものと同一なので、ここではその説明を省略する。
【００３１】
実施の形態２のレベル変換回路は、正のＣＭＯＳレベルを負のＬＣＭＬレベルに小さな遅延時間で、高速に変換するものである。
【００３２】
次に動作について説明する。
実施の形態２のレベル変換回路の動作は、実施の形態１のレベル変換回路の動作と同じである。特に、実施の形態１のレベル変換回路では、バイポーラトランジスタＱ１、Ｑ２が飽和するのを防止するために設けられたバイポーラトランジスタＱ３およびＱ４により、ＮＭＯＳトランジスタＭＮ３およびＭＮ４のソース端子の電位から電位ＶＢＥを差し引いたレベルの電位が、バイポーラトランジスタＱ１およびＱ２のベース端子に入力される。この実施の形態２のレベル変換回路はＬＣＭＬレベル変換を行うので、特に、バイポーラトランジスタＱ３およびＱ４を備える必要はなく、従って、実施の形態２のＣＭＯＳ−ＬＣＭＬ変換部２０はバイポーラトランジスタＱ３およびＱ４を備えていない構成なので、ＮＭＯＳトランジスタＭＮ３およびＭＮ４のソース端子の電位が、直接バイポーラトランジスタＱ１およびＱ２のベース端子へ入力される。
【００３３】
以上のように、この実施の形態２によれば、実施の形態１の場合と同様に、負荷抵抗Ｒ１およびＲ２のそれぞれに並列にＮＭＯＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回路１００から供給されるＣＭＯＳレベルである相補レベルを用いて直接に駆動するので、図９に示した従来のレベル変換回路の場合と比較して、ゲートの段数が少なくなり、遅延時間や消費電力を短縮し、半導体集積回路の集積度を向上できる。
【００３４】
実施の形態３．
図４は、この発明の実施の形態３によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、３０はＣＭＯＳ−ＬＣＭＬ変換部、１１０はＣＭＯＳ出力回路である。実施の形態３のレベル変換回路では、図１に示す実施の形態１のレベル変換回路内のＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートが、負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続された構成を有している。実施の形態３のレベル変換回路の他の構成要素は、実施の形態１のレベル変換回路のものと同一なので、ここではその説明を省略する。
【００３５】
図５は、図４に示す実施の形態３のレベル変換回路の構成要素であるＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４およびＰＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれを示す断面図であり、図において、１０１はＰ形半導体基板、１０２はＰウェル、１０３はＮウェル、１０５はゲート端子、１０６は酸化分離膜、１０７および１０８は、それぞれＰＭＯＳトランジスタのソース／ドレイン端子、ＮＭＯＳトランジスタのソース／ドレイン端子である。図５に示されるように、実施の形態３のレベル変換回路では、各ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートが、負の電源電圧ＶＥＥへ接続されているので、図２に示すボトムＮウェル１０４を必要としない構成であり、このためボトムＮウェル１０４の領域の製造プロセス工程を省くことができる。
【００３６】
実施の形態３のレベル変換回路は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続することで、ボトムＮウェル１０４の領域を省いて、その分、レベル変換回路の製造プロセス工程数を削減するものである。
【００３７】
次に動作について説明する。
実施の形態３のレベル変換回路の動作は、図１に示した実施の形態１のレベル変換回路の動作と同様なので、ここでは省略する。実施の形態３のレベル変換回路では、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続する構成なので、製造プロセスにおいて、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がなく、即ちボトムＮウェル１０４を形成する必要がなくなる。
【００３８】
以上のように、この実施の形態３によれば、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有するので、実施の形態１で示した効果に加え、製造プロセスにおいて、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がなく、従って、ボトムＮウェル１０４の領域を形成する必要がなくなるので、その分製造プロセス工程数を削減でき、その結果製造コストを削減できる。
【００３９】
実施の形態４．
図６は、この発明の実施の形態４によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、４０はＣＭＯＳ−ＬＣＭＬ変換部である。実施の形態４のレベル変換回路では、図３に示した実施の形態２のレベル変換回路内の各ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートを、負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有する。実施の形態４のレベル変換回路の他の構成要素は、実施の形態２のレベル変換回路のものと同じなので、ここではその説明を省略する。
【００４０】
実施の形態４のレベル変換回路は、正のＣＭＯＳレベルを負のＬＣＭＬレベルに少ない遅延時間で、即ち高速に変換するものであり、各ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートを、負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続する構成を持つことで、図５に示したＮＭＯＳトランジスタの断面図のように、ボトムＮウェル１０４の領域を必要としないものである。
【００４１】
次に動作について説明する。
実施の形態４のレベル変換回路の動作は、図２に示した実施の形態２のレベル変換回路の動作と同様なので、ここでは省略する。実施の形態４のレベル変換回路では、図６に示すように、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続することで、製造プロセスにおいて、図５に示したように、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がないので、ボトムＮウェル１０４を形成する必要がなくなる。
【００４２】
以上のように、この実施の形態４によれば、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有するので、実施の形態２で示した効果に加え、製造プロセスにおいて、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がなく、従って、ボトムＮウェル１０４を形成する必要がなくなるので、その分製造プロセスが簡単となり、製造プロセスコストを削減できる。
【００４３】
実施の形態５．
図７は、この発明の実施の形態５によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、ＶＤＤは正の電源電圧、ＶＥＥは負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳレベル（例えば、ハイ（Ｈ）レベルは正の電源電圧、ロウ（Ｌ）レベルは接地電位ＧＮＤ）を入力する入力端子、４は負のＥＣＬレベル（例えば、Ｈレベルは−０．９Ｖ、Ｌレベルは−１．７Ｖ）を出力する非反転出力端子、５はＥＣＬレベルを出力する反転出力端子、Ｒ５およびＲ６は抵抗素子（第１の負荷抵抗、第２の負荷抵抗）であり同一の値を持つ。５０は、正のＣＭＯＳレベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）変換部である。その他の構成は、図１に示した実施の形態１のレベル変換回路のものと同様なので、ここではその説明を省略する。
【００４４】
この実施の形態５のレベル変換回路は、正のＣＭＯＳレベルを負のＥＣＬレベルへ小さな遅延時間で、即ち高速に変換するものである。
【００４５】
次に動作について説明する。
実施の形態５のレベル変換回路の動作は、図１に示した実施の形態１のレベル変換回路の動作と同様であるが、出力振幅を決定する定電流Ｉｓと、並列接続されたＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ６とで決定される電圧降下が、実施の形態１〜４で示したレベル変換回路のものより大きく、例えば、０．８Ｖとなる。従って、ＥＣＬ非反転出力端子４およびＥＣＬ反転出力端子５の電位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−１．７Ｖとなる。この実施の形態５のレベル変換回路は、負のＥＣＬレベルを出力するので、ＥＣＬレベルの装置と直接にインタフェースをとることができる。
【００４６】
以上のように、この実施の形態５によれば、負荷抵抗Ｒ５およびＲ６のそれぞれに並列にＮＭＯＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回路１００から供給されるＣＭＯＳレベルである相補レベルを用いて直接に駆動するので、図９に示した従来のレベル変換回路の場合と比較してゲートの段数を削減することができ、これにより消費電力を削減でき、また半導体集積回路の集積度を向上でき、また、小さな遅延時間で、即ち高速でＥＣＬレベル変換を行うことができる。つまり、バイポーラトランジスタＱ３、Ｑ４へ流れる電流は増加するが、電源電圧ＶＤＤからＶＥＥへの貫通電流（図９のデータ電流Ｉｓ１に相当する電流）が無くなり、その分、レベル変換回路全体の消費電力を削減でき、また、負のＥＣＬレベルを出力するので、ＥＣＬレベルの装置と直接にインタフェースをとることができる。
【００４７】
実施の形態６．
図８は、この発明の実施の形態６によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、６０はＣＭＯＳ−ＥＣＬ変換部、１１０はＣＭＯＳ出力回路である。実施の形態６のレベル変換回路では、図７に示す実施の形態５のレベル変換回路内のＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートが、負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続された構成を有している。実施の形態６のレベル変換回路の他の構成要素は、実施の形態５のレベル変換回路のものと同一なので、ここではその説明を省略する。
【００４８】
また、図５に示されるように、実施の形態６のレベル変換回路では、各ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートが、負の電源電圧ＶＥＥへ接続されているので、図２に示すボトムＮウェル１０４を必要としない構成であり、従って、ボトムＮウェル１０４の製造プロセス工程を省くことができる。
【００４９】
実施の形態６のレベル変換回路は、正のＣＭＯＳレベルを負のＥＣＬレベルに変換するものであり、また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続することで、ボトムＮウェル１０４を省くことができ、その分レベル変換回路の製造プロセス工程数を削減するものである。
【００５０】
次に動作について説明する。
実施の形態６のレベル変換回路の動作は、図７に示した実施の形態５のレベル変換回路の動作と同様である。即ち、図１に示した実施の形態１のレベル変換回路の動作と同様であるが、出力振幅を決定する定電流Ｉｓと、並列接続されたＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ６とで決定される電圧降下が、実施の形態１〜４で示したレベル変換回路のものより大きく、例えば、０．８Ｖとなる。従って、ＥＣＬ非反転出力端子４およびＥＣＬ反転出力端子５の電位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−１．７Ｖとなる。この実施の形態６のレベル変換回路は、負のＥＣＬレベルを出力するので、ＥＣＬレベルの装置と直接にインタフェースがとれる。
【００５１】
また、実施の形態６のレベル変換回路では、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続することで、製造プロセスにおいて、図２に示したＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がないので、ボトムＮウェル１０４を形成する必要がなくなる。
【００５２】
以上のように、この実施の形態６によれば、負のＥＣＬレベルを出力してＥＣＬレベルの装置と直接にインタフェースをとることができる。また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有するので、実施の形態５で示した効果に加え、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がなく、つまり、製造プロセスにおいて、ボトムＮウェル１０４を形成する必要がなくなるので、その分製造プロセス工程数を削減でき製造コストを削減できる。
【００５３】
【発明の効果】
以上のように、請求項１記載の発明によれば、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および前記第２の負荷抵抗にそれぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタ、および並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタとからなる対のバイポーラトランジスタとを備え、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタを共通に接続し、第１のバイポーラトランジスタのコレクタの電位より所定電位低い電圧を第２のバイポーラトランジスタのベースへ入力するように構成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さい遅延時間で、即ち高速で変換し、また消費電力を削減できる効果がある。
【００５４】
請求項２記載の発明によれば、第２のＮＭＯＳトランジスタのソースにベースが接続され、エミッタが第１のバイポーラトランジスタのベースに接続された第３のバイポーラトランジスタと、第１のバイポーラトランジスタのコレクタにベースが接続され、コレクタの電位より所定電位低下させた電圧を第２のバイポーラトランジスタのベースへ供給する第４のバイポーラトランジスタとを備えるように構成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さい遅延時間で変換し、また消費電力を削減できる効果がある。
【００５５】
請求項３記載の発明によれば、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタを共通接続し、第１のバイポーラトランジスタのコレクタの電圧が前記第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備えるように構成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で、即ち高速で変換でき、また消費電力を削減できる効果がある。
【００５６】
請求項４記載の発明によれば、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび前記第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタを共通接続し、第１のバイポーラトランジスタのコレクタの電圧より所定電位低い電圧が第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備えるように構成したので、正帰還の正のＣＭＯＳレベルを負のＥＣＬレベルへ小さい遅延時間で、即ち高速で変換でき、また消費電力を削減できる効果がある。
【００５７】
請求項５記載の発明によれば、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのそれぞれのバックゲートを電源電圧へ直接に接続するように構成したので、製造プロセス工程数を削減でき、製造コストを削減できる効果がある。
【００５８】
請求項６記載の発明によれば、第１のＮＭＯＳトランジスタのソースとバックゲートとを接続し、第２のＮＭＯＳトランジスタのソースとバックゲートとを接続するように構成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルまたはＥＣＬレベルへ小さい遅延時間で変換できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるレベル変換回路を示す回路図である。
【図２】 図１に示す実施の形態１のレベル変換回路の構成要素であるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを示す断面図である。
【図３】 この発明の実施の形態２によるレベル変換回路を示す回路図である。
【図４】 この発明の実施の形態３によるレベル変換回路を示す回路図である。
【図５】 図４に示す実施の形態３のレベル変換回路の構成要素であるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを示す断面図である。
【図６】 この発明の実施の形態４によるレベル変換回路を示す回路図である。
【図７】 この発明の実施の形態５によるレベル変換回路を示す回路図である。
【図８】 この発明の実施の形態６によるレベル変換回路を示す回路図である。
【図９】 正のＣＭＯＳレベルを負のＬＣＭＬレベルに変換する従来のレベル変換回路を示す回路図である。
【図１０】 正のＣＭＯＳレベルを負のＥＣＬレベルに変換する従来のレベル変換回路を示す回路図である。
【符号の説明】
Ｑ１ バイポーラトランジスタ（第１のバイポーラトランジスタ）、Ｑ２ バイポーラトランジスタ（第２のバイポーラトランジスタ）、Ｑ３ バイポーラトランジスタ（第３のバイポーラトランジスタ）、Ｑ４ バイポーラトランジスタ（第４のバイポーラトランジスタ）、Ｒ１、Ｒ５ 負荷抵抗（第１の負荷抵抗）、Ｒ２、Ｒ６ 負荷抵抗（第２の負荷抵抗）、ＭＮ３ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、ＭＮ４ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）。
【発明の属する技術分野】
この発明は、バイポーラトランジスタおよびＭＯＳトランジスタで構成され、正のＣＭＯＳレベルをＬＣＭＬレベル（Ｌｏｗ ｌｅｖｅｌ Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ レベル、例えば、０Ｖ〜０．３Ｖ）やＥＣＬレベル（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ レベル、例えば−０．９Ｖ〜−１．７Ｖ）に変換するレベル変換回路としての半導体集積回路に関するものである。
【０００２】
【従来の技術】
図９は、正のＣＭＯＳレベルを負のＬＣＭＬレベルに変換する従来のレベル変換回路を示す回路図であり、図において、ＶＤＤは正の電源電圧、ＶＥＥは負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳレベル（例えば、ハイ（Ｈ）レベルは正の電源電圧、ロウ（Ｌ）レベルは接地電位）を入力する入力端子、２は負のＬＣＭＬレベル（例えば、Ｈレベルは接地電位、Ｌレベルは−０．３Ｖ）を出力する非反転出力端子、３はＬＣＭＬレベルを出力する反転出力端子、６はリファレンス電位ＶＢＢ供給端子（例えば、ＶＢＢ＝−１．３Ｖ）、Ｑ１０、Ｑ２０、Ｑ５０、Ｑ６０、Ｑ７０はＮＰＮトランジスタ（バイポーラトランジスタ）、ＭＮ１０はＮＭＯＳトランジスタ、Ｒ１０、Ｒ２０、Ｒ７０、Ｒ８０は負荷抵抗としての抵抗素子、Ｉｓ、Ｉｓ１は定電流源、７０はＣＭＯＳ出力回路から出力された正のＣＭＯＳレベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ変換部、８０は負のＥＣＬレベルを負のＬＣＭＬレベルに変換するＥＣＬ−ＬＣＭＬ変換部である。
【０００３】
図１０は、正のＣＭＯＳレベルを負のＥＣＬレベルに変換する従来のレベル変換回路を示す回路図であり、図において、ＶＤＤは正の電源電圧、ＶＥＥは負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳレベルを入力する入力端子、４は負のＥＣＬレベル（例えば、Ｈレベルは−０．９Ｖ、Ｌレベルは−１．７Ｖ）を出力する非反転出力端子、５はＥＣＬレベルを出力する反転出力端子、６はリファレンス電位ＶＢＢ供給端子（例えば、ＶＢＢ＝−１．３Ｖ）、Ｑ１０〜Ｑ７０はＮＰＮトランジスタ、ＭＮ１０はＮＭＯＳトランジスタ、Ｒ３０〜Ｒ８０は抵抗素子、Ｉｓ、Ｉｓ１は定電流源、７０はＣＭＯＳ出力回路から出力された正のＣＭＯＳレベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ変換部、９０はＥＣＬ回路である。
【０００４】
次に動作について説明する。
以下の説明では、図９に示す従来のレベル変換回路の動作において、入力端子１に入力される正のＣＭＯＳレベルが、Ｈレベルの場合と、Ｌレベルの場合について説明する。
【０００５】
入力端子１へ入力される正のＣＭＯＳレベルがＨレベルの場合、ＭＯＳトランジスタＭＮ１０がオンするので、ＮＰＮトランジスタＱ６０のエミッタ電極端子の電位は、接地電位よりＶＢＢ（ベース・エミッタ間順方向電圧≒０．８Ｖ）降下し、ＥＣＬ−ＬＣＭＬ変換部８０の入力であるＮＰＮトランジスタＱ７０のエミッタ端子の電位は、さらにＶＢＥ降下する（−２．０ＶＢＥ）。このＮＰＮトランジスタＱ７０のエミッタ端子の電位は、リファレンス電位ＶＢＢより低い値なので、定電流ＩｓはＮＰＮトランジスタＱ２０を流れることになる。これにより、ＬＣＭＬレベル非反転出力端子２はＨレベル（接地電位）となり、ＬＣＭＬ反転出力端子３の電位は、ＧＮＤから電流Ｉｓと負荷抵抗Ｒ２０とで決定される電圧降下が生じるため、Ｌレベル（例えば、−０．３Ｖ）となる。
【０００６】
また、入力端子１へ入力される正のＣＭＯＳレベルがＬレベルの場合、ＭＯＳトランジスタＭＮ１０がオフするので、ダイオードであるＮＰＮトランジスタＱ５０に電源電圧ＶＤＤより電流が流れ、ＮＰＮトランジスタＱ６０のベース端子の電位はＶＢＥとなる。従って、ＮＰＮトランジスタＱ７０のエミッタ端子の電位は−ＶＢＥとなる。このＮＰＮトランジスタＱ７０のエミッタ端子の電位は、リファレンス電位ＶＢＢの電位より高いため、定電流ＩｓはＮＰＮトランジスタＱ１０へ流れる。従って、ＬＣＭＬレベル非反転出力端子２の電位はＬレベルとなり、ＬＣＭＬレベル反転出力端子３の電位はＨレベルとなる。
【０００７】
図１０に示す従来のレベル変換回路の動作原理は、上記した図９に示す従来のレベル変換回路の動作と同様なので、ここではその説明を省略するが、特に、図１０に示す従来のレベル変換回路の場合は、出力振幅の大きさを決定する定電流Ｉｓの大きさと、負荷抵抗Ｒ５０、Ｒ６０の大きさとで決定される電圧降下が、図９に示したレベル変換回路の場合より大きい値（例えば、０．８Ｖ）となるので、レベルシフト用のエミッタフォロア出力回路が別途必要となる。また、ＥＣＬ出力端子である非反転出力端子４または反転出力端子５の電位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−１．７Ｖとなる。
【０００８】
従来の半導体集積回路であるレベル変換回路は以上のように構成されていたので、正のＣＭＯＳレベルを負のＬＣＭＬレベルや負のＥＣＬレベルに変換する際に、一旦、ＥＣＬレベルに変換していたので余計なゲート、例えば、ＮＰＮトランジスタＱ６０、Ｑ７０、定電流源Ｉｓ１、および負荷抵抗Ｒ８０で構成されるゲートを必要とし、動作の遅延時間が増大し、消費電力も増加し、また半導体集積回路の集積度を向上できない等の課題があった。
【０００９】
【発明が解決しようとする課題】
この発明は上記のような課題を解決するためになされたもので、遅延時間が小さく消費電力の少ない、また集積度を向上できるレベル変換回路としての半導体集積回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
請求項１記載の発明に係る半導体集積回路は、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および前記第２の負荷抵抗にそれぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなる対のバイポーラトランジスタとを備え、対のバイポーラトランジスタ内の第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタは共通に接続され、第１のバイポーラトランジスタのコレクタの電位より所定電位低い電圧が第２のバイポーラトランジスタのベースへ入力される構成を有する。そして、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で、即ち高速に変換し、また消費電力を削減するものである。
【００１１】
請求項２記載の発明に係る半導体集積回路は、第２のＮＭＯＳトランジスタのソースにベースが接続され、エミッタが第１のバイポーラトランジスタのベースに接続された第３のバイポーラトランジスタと、第１のバイポーラトランジスタのコレクタにベースが接続され、コレクタの電位より所定電位低下させた電圧を第２のバイポーラトランジスタのベースへ供給する第４のバイポーラトランジスタとを備え、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で変換し、また消費電力を削減するものである。
【００１２】
請求項３記載の発明に係る半導体集積回路は、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタが共通接続され、第１のバイポーラトランジスタのコレクタの電圧が前記第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備え、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で、即ち高速で変換し、また消費電力を削減するものである。
【００１３】
請求項４記載の発明に係る半導体集積回路は、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび前記第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタが共通接続され、第１のバイポーラトランジスタのコレクタの電圧より所定電位低い電圧が第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備え、正帰還の正のＣＭＯＳレベルを負のＥＣＬレベルへ、小さな遅延時間で、即ち高速で変換し、また消費電力を削減するものである。
【００１４】
請求項５記載の発明に係る半導体集積回路は、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのそれぞれのバックゲートが電源電圧へ直接に接続された構成を有しており、これにより製造プロセス工程数を削減するものである。
【００１５】
請求項６記載の発明に係る半導体集積回路は、第１のＮＭＯＳトランジスタのソースとバックゲートが接続され、第２のＮＭＯＳトランジスタのソースとバックゲートが接続され、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルまたはＥＣＬレベルへ、小さな遅延時間で変換するものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、ＶＤＤは正の電源電圧（例えば、３．３Ｖ）、ＶＥＥは負の電源電圧（−３．３Ｖ）、ＧＮＤは接地電位、１は正のＣＭＯＳレベル（例えば、ハイ（Ｈ）レベルは正の電源電圧、ロウ（Ｌ）レベルは接地電位）を入力する入力端子、２は負のＬＣＭＬレベル（例えば、Ｈレベルは接地電位ＧＮＤ、Ｌレベルは−０．３Ｖ）を出力する非反転出力端子、３はＬＣＭＬレベルを出力する反転出力端子である。
【００１７】
Ｑ１〜Ｑ４はＮＰＮトランジスタ（それぞれ、第１のバイポーラトランジスタ、第２のバイポーラトランジスタ、第３のバイポーラトランジスタ、第４のバイポーラトランジスタ）、ＭＰ１、ＭＰ２はＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）、ＭＮ１〜ＭＮ４はＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）、特に、ＭＮ３はＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、ＮＭ４はＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、Ｒ１〜Ｒ４は抵抗素子（負荷抵抗）であり、特に、抵抗素子（第１の負荷抵抗、第２の負荷抵抗）Ｒ１、Ｒ２の値は同一である。Ｉｓは定電流源、１０は正のＣＭＯＳレベルを負のＬＣＭＬレベルに変換するＣＭＯＳ−ＬＣＭＬ変換部、ＮＭおよびＮＭＢは接続ノードである。尚、ＰＭＯＳトランジスタＭＰ１およびＭＰ２とＮＭＯＳトランジスタＭＮ１およびＭＮ２とは、ＣＭＯＳ−ＬＣＭＬ変換部１０へ相補レベルを供給するＣＭＯＳ出力回路１００を構成する。また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートはソースへ接続されている。
【００１８】
図２は、図１に示す実施の形態１のレベル変換回路の構成要素であるＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４およびＰＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれを示す断面図であり、図において、１０１はＰ形半導体基板、１０２はＰウェル、１０３はＮウェル、１０４はボトムＮウェル、１０５はゲート端子、１０６は酸化分離膜、１０７および１０８は、それぞれＰＭＯＳトランジスタのソース／ドレイン端子、ＮＭＯＳトランジスタのソース／ドレイン端子である。
【００１９】
実施の形態１の半導体集積回路は、正のＣＭＯＳレベルを負のＬＣＭＬレベルに変換するレベル変換回路である。この実施の形態１のレベル変換回路は、負荷抵抗Ｒ１、Ｒ２と並列に接続されたＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート端子にノードＭＮＢ、ＮＭがダイレクトに接続され、これによりＣＭＯＳ出力を直接入力し、また負荷抵抗Ｒ１、Ｒ２とＮＭＯＳトランジスタＭＮ３、ＭＮ４に対して直列に接続された対のバイポーラトランジスタＱ１、Ｑ２を備えレベル変換を遅延時間を少なくして高速に実行するものである。
【００２０】
次に動作について説明する。
先ず、ＣＭＯＳ−ＬＣＭＬ変換部１０の動作について説明する。ＣＭＯＳ−ＬＣＭＬ変換部１０の入力電位となるノードＮＭＢの電位と、ノードＮＭの電位が同電位であるとする。この状態から、ノードＮＭＢの電位が上昇し、ノードＮＭの電位が下降する場合について説明する。尚、ノードＮＭＢの電位が下降し、ノードＮＭの電位が上昇する場合については、ＣＭＯＳ−ＬＣＭＬ変換部１０の構成が左右対称であり、その動作は基本的に同じなので、ここではその説明を省略する。
【００２１】
初期状態において、ノードＮＭＢの電位とノードＮＭの電位が同電位の場合（即ち、ＮＭＯＳトランジスタＭＮ３とＭＮ４のゲート端子の電位が等しい電位である場合）、バイポーラトランジスタＱ１およびＱ２を流れる電流はともにＩｓ／２の大きさであり、ＮＭＯＳトランジスタＭＮ３およびＭＮ４のソース端子の電位はともに等しくなる。
【００２２】
この状態から、ノードＮＭＢの電位が降下すると、ＮＭＯＳトランジスタＭＮ３のゲート−ソース間の電圧が増加するので（ＮＭＯＳトランジスタＭＮ３のコンダクタンスが増加するので）、並列接続構成のＮＭＯＳトランジスタＭＮ３および抵抗素子Ｒ１の抵抗値は、初期状態と比較して減少し、ＮＭＯＳトランジスタＭＮ３のソース端子の電位は増加する。また、ノードＮＭの電位が降下すると、ＮＭＯＳトランジスタＭＮ４のゲート−ソース間の電圧は減少するため、並列接続構成のＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ２の抵抗値は初期状態に対して減少し、その結果、ＮＭＯＳトランジスタＭＮ４のソース端子の電位は下降する。
【００２３】
ＮＭＯＳトランジスタＭＮ３のソース端子の電位が下降すると、バイポーラトランジスタＱ４により、ＮＭＯＳトランジスタＭＮ３のソース端子の電位からＶＢＥ低い電位がバイポーラトランジスタＱ２のベース端子へ印可される。これにより、バイポーラトランジスタＱ２のコレクタ電流は増加するので、ＮＭＯＳトランジスタＭＮ４のソース端子の電位はさらに下降する。
【００２４】
ＮＭＯＳトランジスタＭＮ４のソース端子の電位が下降すると、バイポーラトランジスタＱ３により、ＮＭＯＳトランジスタＭＮ４のソース端子の電位からＶＢＥ低い電位がバイポーラトランジスタＱ１のベース端子へ印可される。これにより、バイポーラトランジスタＱ１のベース端子の電位は下降し、バイポーラトランジスタＱ１のコレクタ電流は減少するので、ＮＭＯＳトランジスタＭＮ３のソース端子の電位はさらに下降する。
【００２５】
定電流Ｉｓの電流配分は、バイポーラトランジスタＱ１、Ｑ２のベース端子の電位差により決定される。ＮＭＯＳトランジスタＭＮ３のソース端子の電位が、ＮＭＯＳトランジスタＭＮ４のソース端子の電位より高い場合、バイポーラトランジスタＱ１よりＱ２の方に定電流Ｉｓが流れる。即ち、バイポーラトランジスタＱ２のコレクタ電位が下降し、バイポーラトランジスタＱ１のコレクタ電位が上昇する。そして、完全にスイッチングすると定電流Ｉｓは全てバイポーラトランジスタＱ２へ流れる。
【００２６】
ＬＣＭＬ非反転出力端子２の電位は、接地電位ＧＮＤから定電流Ｉｓと、並列構成のＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ２の抵抗値とにより決定される電圧降下分だけ下降し、Ｌレベル（例えば、−０．３Ｖ）となり、ＬＣＭＬ反転出力端子３の電位は、Ｈレベル（接地電位ＧＮＤ）となる。
【００２７】
即ち、ＣＭＯＳ−ＬＣＭＬ変換部１０は、正帰還の回路構成を有しており、定常状態でのＬＣＭＬ出力端子である非反転出力端子２および反転出力端子３の電位は、Ｌレベル（例えば、−０．３Ｖ）あるいはＨレベル（接地電位ＧＮＤ）のいずれかとなる。
【００２８】
図１に示したレベル変換回路は、ＣＭＯＳ−ＬＣＭＬ変換部１０へ相補レベルを入力するための、ＰＭＯＳトランジスタＭＰ１、ＭＰ２およびＮＭＯＳトランジスタＭＮ１およびＭＮ２で構成されたＣＭＯＳ出力回路１００を備えた構成を有している。従って、正のＣＭＯＳ入力端子１の電位がＬレベルの場合、ＬＣＭＬ非反転出力端子２の電位はＬレベル（例えば、−０．３Ｖ）となり、一方、ＬＣＭＬ反転出力端子３の電位はＨレベル（接地電位ＧＮＤ）となる。また、正のＣＭＯＳ入力端子１の電位がＨレベルの場合、ＬＣＭＬ非反転出力端子２の電位はＨレベル（接地電位ＧＮＤ）となり、一方、ＬＣＭＬ反転出力端子３の電位はＨレベル（例えば、−０．３Ｖ）となる。
【００２９】
以上のように、この実施の形態１によれば、負荷抵抗Ｒ１およびＲ２のそれぞれに並列にＮＭＯＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回路１００から供給される相補レベルを用いて直接に駆動するので、図９に示した従来のレベル変換回路の場合と比較してゲートの段数が少ないため小さな遅延時間で動作し、即ち高速に動作し、さらに消費電力を削減でき、また半導体集積回路の集積度を向上できる。つまり、電源電圧ＶＤＤから電源電圧ＶＥＥへの貫通電流（図９に示す従来のレベル変換回路におけるデータ電流Ｉｓ１に相当する電流）がなくなり、その分、レベル変換回路全体の消費電力を削減できる。
【００３０】
実施の形態２．
図３は、この発明の実施の形態２によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、２０はＣＭＯＳ−ＬＣＭＬ変換部である。ＣＭＯＳ−ＬＣＭＬ変換部２０では、図１に示す実施の形態１のＣＭＯＳ−ＬＣＭＬ変換部１０内のバイポーラトランジスタＱ３、Ｑ４および負荷抵抗Ｒ３およびＲ４を取り外した構成を有している。実施の形態２のレベル変換回路内の他の構成要素は、実施の形態１のレベル変換回路（半導体集積回路）のものと同一なので、ここではその説明を省略する。
【００３１】
実施の形態２のレベル変換回路は、正のＣＭＯＳレベルを負のＬＣＭＬレベルに小さな遅延時間で、高速に変換するものである。
【００３２】
次に動作について説明する。
実施の形態２のレベル変換回路の動作は、実施の形態１のレベル変換回路の動作と同じである。特に、実施の形態１のレベル変換回路では、バイポーラトランジスタＱ１、Ｑ２が飽和するのを防止するために設けられたバイポーラトランジスタＱ３およびＱ４により、ＮＭＯＳトランジスタＭＮ３およびＭＮ４のソース端子の電位から電位ＶＢＥを差し引いたレベルの電位が、バイポーラトランジスタＱ１およびＱ２のベース端子に入力される。この実施の形態２のレベル変換回路はＬＣＭＬレベル変換を行うので、特に、バイポーラトランジスタＱ３およびＱ４を備える必要はなく、従って、実施の形態２のＣＭＯＳ−ＬＣＭＬ変換部２０はバイポーラトランジスタＱ３およびＱ４を備えていない構成なので、ＮＭＯＳトランジスタＭＮ３およびＭＮ４のソース端子の電位が、直接バイポーラトランジスタＱ１およびＱ２のベース端子へ入力される。
【００３３】
以上のように、この実施の形態２によれば、実施の形態１の場合と同様に、負荷抵抗Ｒ１およびＲ２のそれぞれに並列にＮＭＯＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回路１００から供給されるＣＭＯＳレベルである相補レベルを用いて直接に駆動するので、図９に示した従来のレベル変換回路の場合と比較して、ゲートの段数が少なくなり、遅延時間や消費電力を短縮し、半導体集積回路の集積度を向上できる。
【００３４】
実施の形態３．
図４は、この発明の実施の形態３によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、３０はＣＭＯＳ−ＬＣＭＬ変換部、１１０はＣＭＯＳ出力回路である。実施の形態３のレベル変換回路では、図１に示す実施の形態１のレベル変換回路内のＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートが、負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続された構成を有している。実施の形態３のレベル変換回路の他の構成要素は、実施の形態１のレベル変換回路のものと同一なので、ここではその説明を省略する。
【００３５】
図５は、図４に示す実施の形態３のレベル変換回路の構成要素であるＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４およびＰＭＯＳトランジスタＭＰ１、ＭＰ２のそれぞれを示す断面図であり、図において、１０１はＰ形半導体基板、１０２はＰウェル、１０３はＮウェル、１０５はゲート端子、１０６は酸化分離膜、１０７および１０８は、それぞれＰＭＯＳトランジスタのソース／ドレイン端子、ＮＭＯＳトランジスタのソース／ドレイン端子である。図５に示されるように、実施の形態３のレベル変換回路では、各ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートが、負の電源電圧ＶＥＥへ接続されているので、図２に示すボトムＮウェル１０４を必要としない構成であり、このためボトムＮウェル１０４の領域の製造プロセス工程を省くことができる。
【００３６】
実施の形態３のレベル変換回路は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続することで、ボトムＮウェル１０４の領域を省いて、その分、レベル変換回路の製造プロセス工程数を削減するものである。
【００３７】
次に動作について説明する。
実施の形態３のレベル変換回路の動作は、図１に示した実施の形態１のレベル変換回路の動作と同様なので、ここでは省略する。実施の形態３のレベル変換回路では、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続する構成なので、製造プロセスにおいて、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がなく、即ちボトムＮウェル１０４を形成する必要がなくなる。
【００３８】
以上のように、この実施の形態３によれば、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有するので、実施の形態１で示した効果に加え、製造プロセスにおいて、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がなく、従って、ボトムＮウェル１０４の領域を形成する必要がなくなるので、その分製造プロセス工程数を削減でき、その結果製造コストを削減できる。
【００３９】
実施の形態４．
図６は、この発明の実施の形態４によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、４０はＣＭＯＳ−ＬＣＭＬ変換部である。実施の形態４のレベル変換回路では、図３に示した実施の形態２のレベル変換回路内の各ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートを、負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有する。実施の形態４のレベル変換回路の他の構成要素は、実施の形態２のレベル変換回路のものと同じなので、ここではその説明を省略する。
【００４０】
実施の形態４のレベル変換回路は、正のＣＭＯＳレベルを負のＬＣＭＬレベルに少ない遅延時間で、即ち高速に変換するものであり、各ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートを、負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続する構成を持つことで、図５に示したＮＭＯＳトランジスタの断面図のように、ボトムＮウェル１０４の領域を必要としないものである。
【００４１】
次に動作について説明する。
実施の形態４のレベル変換回路の動作は、図２に示した実施の形態２のレベル変換回路の動作と同様なので、ここでは省略する。実施の形態４のレベル変換回路では、図６に示すように、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続することで、製造プロセスにおいて、図５に示したように、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がないので、ボトムＮウェル１０４を形成する必要がなくなる。
【００４２】
以上のように、この実施の形態４によれば、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有するので、実施の形態２で示した効果に加え、製造プロセスにおいて、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がなく、従って、ボトムＮウェル１０４を形成する必要がなくなるので、その分製造プロセスが簡単となり、製造プロセスコストを削減できる。
【００４３】
実施の形態５．
図７は、この発明の実施の形態５によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、ＶＤＤは正の電源電圧、ＶＥＥは負の電源電圧、ＧＮＤは接地電位、１は正のＣＭＯＳレベル（例えば、ハイ（Ｈ）レベルは正の電源電圧、ロウ（Ｌ）レベルは接地電位ＧＮＤ）を入力する入力端子、４は負のＥＣＬレベル（例えば、Ｈレベルは−０．９Ｖ、Ｌレベルは−１．７Ｖ）を出力する非反転出力端子、５はＥＣＬレベルを出力する反転出力端子、Ｒ５およびＲ６は抵抗素子（第１の負荷抵抗、第２の負荷抵抗）であり同一の値を持つ。５０は、正のＣＭＯＳレベルを負のＥＣＬレベルに変換するＣＭＯＳ−ＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）変換部である。その他の構成は、図１に示した実施の形態１のレベル変換回路のものと同様なので、ここではその説明を省略する。
【００４４】
この実施の形態５のレベル変換回路は、正のＣＭＯＳレベルを負のＥＣＬレベルへ小さな遅延時間で、即ち高速に変換するものである。
【００４５】
次に動作について説明する。
実施の形態５のレベル変換回路の動作は、図１に示した実施の形態１のレベル変換回路の動作と同様であるが、出力振幅を決定する定電流Ｉｓと、並列接続されたＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ６とで決定される電圧降下が、実施の形態１〜４で示したレベル変換回路のものより大きく、例えば、０．８Ｖとなる。従って、ＥＣＬ非反転出力端子４およびＥＣＬ反転出力端子５の電位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−１．７Ｖとなる。この実施の形態５のレベル変換回路は、負のＥＣＬレベルを出力するので、ＥＣＬレベルの装置と直接にインタフェースをとることができる。
【００４６】
以上のように、この実施の形態５によれば、負荷抵抗Ｒ５およびＲ６のそれぞれに並列にＮＭＯＳトランジスタＭＮ３およびＭＮ４を、ＣＭＯＳ出力回路１００から供給されるＣＭＯＳレベルである相補レベルを用いて直接に駆動するので、図９に示した従来のレベル変換回路の場合と比較してゲートの段数を削減することができ、これにより消費電力を削減でき、また半導体集積回路の集積度を向上でき、また、小さな遅延時間で、即ち高速でＥＣＬレベル変換を行うことができる。つまり、バイポーラトランジスタＱ３、Ｑ４へ流れる電流は増加するが、電源電圧ＶＤＤからＶＥＥへの貫通電流（図９のデータ電流Ｉｓ１に相当する電流）が無くなり、その分、レベル変換回路全体の消費電力を削減でき、また、負のＥＣＬレベルを出力するので、ＥＣＬレベルの装置と直接にインタフェースをとることができる。
【００４７】
実施の形態６．
図８は、この発明の実施の形態６によるレベル変換回路（半導体集積回路）を示す回路図であり、図において、６０はＣＭＯＳ−ＥＣＬ変換部、１１０はＣＭＯＳ出力回路である。実施の形態６のレベル変換回路では、図７に示す実施の形態５のレベル変換回路内のＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートが、負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続された構成を有している。実施の形態６のレベル変換回路の他の構成要素は、実施の形態５のレベル変換回路のものと同一なので、ここではその説明を省略する。
【００４８】
また、図５に示されるように、実施の形態６のレベル変換回路では、各ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のバックゲートが、負の電源電圧ＶＥＥへ接続されているので、図２に示すボトムＮウェル１０４を必要としない構成であり、従って、ボトムＮウェル１０４の製造プロセス工程を省くことができる。
【００４９】
実施の形態６のレベル変換回路は、正のＣＭＯＳレベルを負のＥＣＬレベルに変換するものであり、また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続することで、ボトムＮウェル１０４を省くことができ、その分レベル変換回路の製造プロセス工程数を削減するものである。
【００５０】
次に動作について説明する。
実施の形態６のレベル変換回路の動作は、図７に示した実施の形態５のレベル変換回路の動作と同様である。即ち、図１に示した実施の形態１のレベル変換回路の動作と同様であるが、出力振幅を決定する定電流Ｉｓと、並列接続されたＮＭＯＳトランジスタＭＮ４および負荷抵抗Ｒ６とで決定される電圧降下が、実施の形態１〜４で示したレベル変換回路のものより大きく、例えば、０．８Ｖとなる。従って、ＥＣＬ非反転出力端子４およびＥＣＬ反転出力端子５の電位は、例えば、Ｈレベルが−０．９Ｖ、Ｌレベルが−１．７Ｖとなる。この実施の形態６のレベル変換回路は、負のＥＣＬレベルを出力するので、ＥＣＬレベルの装置と直接にインタフェースがとれる。
【００５１】
また、実施の形態６のレベル変換回路では、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続することで、製造プロセスにおいて、図２に示したＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がないので、ボトムＮウェル１０４を形成する必要がなくなる。
【００５２】
以上のように、この実施の形態６によれば、負のＥＣＬレベルを出力してＥＣＬレベルの装置と直接にインタフェースをとることができる。また、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のそれぞれのバックゲートを負の電源電圧ＶＥＥ（−３．３Ｖ）へ接続した構成を有するので、実施の形態５で示した効果に加え、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４のＰウェル１０２をＰ形基板１０１と電気的に分離する必要がなく、つまり、製造プロセスにおいて、ボトムＮウェル１０４を形成する必要がなくなるので、その分製造プロセス工程数を削減でき製造コストを削減できる。
【００５３】
【発明の効果】
以上のように、請求項１記載の発明によれば、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および前記第２の負荷抵抗にそれぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタ、および並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタとからなる対のバイポーラトランジスタとを備え、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタを共通に接続し、第１のバイポーラトランジスタのコレクタの電位より所定電位低い電圧を第２のバイポーラトランジスタのベースへ入力するように構成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さい遅延時間で、即ち高速で変換し、また消費電力を削減できる効果がある。
【００５４】
請求項２記載の発明によれば、第２のＮＭＯＳトランジスタのソースにベースが接続され、エミッタが第１のバイポーラトランジスタのベースに接続された第３のバイポーラトランジスタと、第１のバイポーラトランジスタのコレクタにベースが接続され、コレクタの電位より所定電位低下させた電圧を第２のバイポーラトランジスタのベースへ供給する第４のバイポーラトランジスタとを備えるように構成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さい遅延時間で変換し、また消費電力を削減できる効果がある。
【００５５】
請求項３記載の発明によれば、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタを共通接続し、第１のバイポーラトランジスタのコレクタの電圧が前記第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備えるように構成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルへ小さな遅延時間で、即ち高速で変換でき、また消費電力を削減できる効果がある。
【００５６】
請求項４記載の発明によれば、第１の負荷抵抗および第２の負荷抵抗と、第１の負荷抵抗および第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された第１のＮＭＯＳトランジスタおよび前記第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された第２のＮＭＯＳトランジスタおよび第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、第１のバイポーラトランジスタおよび第２のバイポーラトランジスタの双方のエミッタを共通接続し、第１のバイポーラトランジスタのコレクタの電圧より所定電位低い電圧が第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備えるように構成したので、正帰還の正のＣＭＯＳレベルを負のＥＣＬレベルへ小さい遅延時間で、即ち高速で変換でき、また消費電力を削減できる効果がある。
【００５７】
請求項５記載の発明によれば、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのそれぞれのバックゲートを電源電圧へ直接に接続するように構成したので、製造プロセス工程数を削減でき、製造コストを削減できる効果がある。
【００５８】
請求項６記載の発明によれば、第１のＮＭＯＳトランジスタのソースとバックゲートとを接続し、第２のＮＭＯＳトランジスタのソースとバックゲートとを接続するように構成したので、正帰還の正のＣＭＯＳレベルを負のＬＣＭＬレベルまたはＥＣＬレベルへ小さい遅延時間で変換できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるレベル変換回路を示す回路図である。
【図２】 図１に示す実施の形態１のレベル変換回路の構成要素であるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを示す断面図である。
【図３】 この発明の実施の形態２によるレベル変換回路を示す回路図である。
【図４】 この発明の実施の形態３によるレベル変換回路を示す回路図である。
【図５】 図４に示す実施の形態３のレベル変換回路の構成要素であるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを示す断面図である。
【図６】 この発明の実施の形態４によるレベル変換回路を示す回路図である。
【図７】 この発明の実施の形態５によるレベル変換回路を示す回路図である。
【図８】 この発明の実施の形態６によるレベル変換回路を示す回路図である。
【図９】 正のＣＭＯＳレベルを負のＬＣＭＬレベルに変換する従来のレベル変換回路を示す回路図である。
【図１０】 正のＣＭＯＳレベルを負のＥＣＬレベルに変換する従来のレベル変換回路を示す回路図である。
【符号の説明】
Ｑ１ バイポーラトランジスタ（第１のバイポーラトランジスタ）、Ｑ２ バイポーラトランジスタ（第２のバイポーラトランジスタ）、Ｑ３ バイポーラトランジスタ（第３のバイポーラトランジスタ）、Ｑ４ バイポーラトランジスタ（第４のバイポーラトランジスタ）、Ｒ１、Ｒ５ 負荷抵抗（第１の負荷抵抗）、Ｒ２、Ｒ６ 負荷抵抗（第２の負荷抵抗）、ＭＮ３ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、ＭＮ４ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）。
Claims (6)
- 第１の負荷抵抗および第２の負荷抵抗と、前記第１の負荷抵抗および前記第２の負荷抵抗のそれぞれに並列に接続され正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された前記第１のＮＭＯＳトランジスタおよび前記第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタおよび並列に接続された前記第２のＮＭＯＳトランジスタおよび前記第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなる対のバイポーラトランジスタとを備え、前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタの双方のエミッタは共通接続され、前記第１のバイポーラトランジスタのコレクタの電位より所定電位低い電圧が前記第２のバイポーラトランジスタのベースへ入力され、正帰還の前記正のＣＭＯＳレベルを負のＬＣＭＬレベルへ変換することを特徴とする半導体集積回路。
- 第２のＮＭＯＳトランジスタのソースにベースが接続され、かつエミッタが第１のバイポーラトランジスタのベースに接続された第３のバイポーラトランジスタと、前記第１のバイポーラトランジスタのコレクタにベースが接続され、かつ前記コレクタの電位より所定電位低下させた電圧を第２のバイポーラトランジスタのベースへ供給する第４のバイポーラトランジスタとをさらに備えたことを特徴とする請求項１記載の半導体集積回路。
- 第１の負荷抵抗および第２の負荷抵抗と、前記第１の負荷抵抗および前記第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された前記第１のＮＭＯＳトランジスタおよび前記第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された前記第２のＮＭＯＳトランジスタおよび前記第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタの双方のエミッタが共通接続され、前記第１のバイポーラトランジスタのコレクタの電圧が前記第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備えた、正帰還の前記正のＣＭＯＳレベルを負のＬＣＭＬレベルへ変換することを特徴とする半導体集積回路。
- 第１の負荷抵抗および第２の負荷抵抗と、前記第１の負荷抵抗および前記第２の負荷抵抗に、それぞれ並列に接続され、正のＣＭＯＳレベルで直接駆動される第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、並列に接続された前記第１のＮＭＯＳトランジスタおよび前記第１の負荷抵抗に対して直列に接続された第１のバイポーラトランジスタと、並列に接続された前記第２のＮＭＯＳトランジスタおよび前記第２の負荷抵抗に対して直列に接続された第２のバイポーラトランジスタからなり、前記第１のバイポーラトランジスタおよび前記第２のバイポーラトランジスタの双方のエミッタが共通接続され、前記第１のバイポーラトランジスタのコレクタの電圧より所定電位低い電圧が前記第２のバイポーラトランジスタのベースへ入力される構成を持つ対のバイポーラトランジスタとを備えた、正帰還の前記正のＣＭＯＳレベルを負のＥＣＬレベルへ変換することを特徴とする半導体集積回路。
- 第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタのそれぞれのバックゲートが電源電圧へ直接に接続されていることを特徴とする請求項１から請求項４のうちのいずれか１項記載の半導体集積回路。
- 第１のＮＭＯＳトランジスタのソースとバックゲートが接続され、第２のＮＭＯＳトランジスタのソースとバックゲートが接続されていることを特徴とする請求項１から請求項４のうちのいずれか１項記載の半導体集積回路。
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| US7821300B2 (en) * | 2008-12-03 | 2010-10-26 | International Business Machines Corporation | System and method for converting between CML signal logic families |
| US9379709B2 (en) * | 2014-06-30 | 2016-06-28 | Finisar Corporation | Signal conversion |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0217307B1 (en) * | 1985-09-30 | 1992-03-11 | Honeywell Inc. | Radiation hard memory cell |
| US5148059A (en) * | 1991-04-02 | 1992-09-15 | International Business Machines Corporation | CMOS and ECL logic circuit requiring no interface circuitry |
| JPH05259882A (ja) * | 1992-03-10 | 1993-10-08 | Fujitsu Ltd | レベル変換回路装置 |
| JPH07297703A (ja) * | 1994-04-26 | 1995-11-10 | Mitsubishi Electric Corp | 出力バッファ回路 |
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