JPH05315937A - Ｃｍｏｓ／ｅｃｌレベル変換回路 - Google Patents
Ｃｍｏｓ／ｅｃｌレベル変換回路Info
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- JPH05315937A JPH05315937A JP4118711A JP11871192A JPH05315937A JP H05315937 A JPH05315937 A JP H05315937A JP 4118711 A JP4118711 A JP 4118711A JP 11871192 A JP11871192 A JP 11871192A JP H05315937 A JPH05315937 A JP H05315937A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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Abstract
(57)【要約】
【目的】高速動作が可能で構成を簡単にし、しかも、入
出力のデューティ比のずれを低減する。 【構成】ＮＰＮ型トランジスタＱ１のベースに、直列接
続されたダイオードＤ１及びＤ２のカソード側一端と抵
抗Ｒ１の一端と抵抗Ｒ２の一端とが接続され、ＮＰＮ型
トランジスタＱ１のコレクタと直列接続されたダイオー
ドＤ１及びＤ２のアノード側他端と抵抗Ｒ２の他端とが
共に高電位側電源供給線ＶＣＣに接続され、ＮＰＮ型ト
ランジスタＱ１のエミッタが抵抗又は定電流源Ａを介し
て低電位側電源供給線ＶＳＳに接続されている。
出力のデューティ比のずれを低減する。 【構成】ＮＰＮ型トランジスタＱ１のベースに、直列接
続されたダイオードＤ１及びＤ２のカソード側一端と抵
抗Ｒ１の一端と抵抗Ｒ２の一端とが接続され、ＮＰＮ型
トランジスタＱ１のコレクタと直列接続されたダイオー
ドＤ１及びＤ２のアノード側他端と抵抗Ｒ２の他端とが
共に高電位側電源供給線ＶＣＣに接続され、ＮＰＮ型ト
ランジスタＱ１のエミッタが抵抗又は定電流源Ａを介し
て低電位側電源供給線ＶＳＳに接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ回路の２値電
圧レベルからＥＣＬ回路の２値電圧レベルに変換するＣ
ＭＯＳ／ＥＣＬレベル変換回路に関する。
圧レベルからＥＣＬ回路の２値電圧レベルに変換するＣ
ＭＯＳ／ＥＣＬレベル変換回路に関する。
【０００２】
【従来の技術】コンピュータシステム等の高速化、高集
積化に伴い、高速動作が可能なＥＣＬ回路と、高集積か
つ低消費電力のＣＭＯＳ回路とを混在させるケースが多
くなってきている。このような混在回路では、その入出
力部にＥＣＬレベルとＣＭＯＳレベルとの間で電圧変換
する回路を備え、ＥＣＬレベルを用いて高速なチップ間
転送を可能としている。
積化に伴い、高速動作が可能なＥＣＬ回路と、高集積か
つ低消費電力のＣＭＯＳ回路とを混在させるケースが多
くなってきている。このような混在回路では、その入出
力部にＥＣＬレベルとＣＭＯＳレベルとの間で電圧変換
する回路を備え、ＥＣＬレベルを用いて高速なチップ間
転送を可能としている。
【０００３】図４は、Ｂｉ−ＣＭＯＳ回路で構成され
た、高速動作が可能な従来のＣＭＯＳ／ＥＣＬレベル変
換回路１０Ｘの構成を示す。
た、高速動作が可能な従来のＣＭＯＳ／ＥＣＬレベル変
換回路１０Ｘの構成を示す。
【０００４】このＣＭＯＳ／ＥＣＬレベル変換回路１０
Ｘは、ＣＭＯＳ回路２０とＥＣＬ回路３０との間に接続
され、ＣＭＯＳ回路２０と同一チップに設けられ、ＣＭ
ＯＳ回路２０からＥＣＬ回路３０へ信号を伝達する際
に、ＣＭＯＳ回路の２値電圧レベルからＥＣＬ回路の２
値電圧レベルに変換するものである。
Ｘは、ＣＭＯＳ回路２０とＥＣＬ回路３０との間に接続
され、ＣＭＯＳ回路２０と同一チップに設けられ、ＣＭ
ＯＳ回路２０からＥＣＬ回路３０へ信号を伝達する際
に、ＣＭＯＳ回路の２値電圧レベルからＥＣＬ回路の２
値電圧レベルに変換するものである。
【０００５】図中、ＭＰ１はｐＭＯＳトランジスタ、Ｍ
Ｎ１〜ＭＮ３はｎＭＯＳトランジスタ、Ｑ１〜Ｑ６はＮ
ＰＮ型トランジスタ、Ｄ１、Ｄ４はダイオード、Ｒ４〜
Ｒ６は抵抗、ＶＣＣは高電位側電源供給線、ＶＳＳは低
電位側電源供給線である。高電位側電源供給線ＶＣＣの
電位を０．０Ｖとすると、低電位側電源供給線ＶＳＳの
電位は−５．０Ｖである。
Ｎ１〜ＭＮ３はｎＭＯＳトランジスタ、Ｑ１〜Ｑ６はＮ
ＰＮ型トランジスタ、Ｄ１、Ｄ４はダイオード、Ｒ４〜
Ｒ６は抵抗、ＶＣＣは高電位側電源供給線、ＶＳＳは低
電位側電源供給線である。高電位側電源供給線ＶＣＣの
電位を０．０Ｖとすると、低電位側電源供給線ＶＳＳの
電位は−５．０Ｖである。
【０００６】ＣＭＯＳ回路２０からＣＭＯＳ／ＥＣＬレ
ベル変換回路１０Ｘに供給する入力信号ＶＣを高レベル
（０．０Ｖ）にすると、ｐＭＯＳトランジスタＭＰ１、
ｎＭＯＳトランジスタＭＮ３及びＮＰＮ型トランジスタ
Ｑ１がオフ、ｎＭＯＳトランジスタＭＮ１、ＭＮ２及び
ＮＰＮ型トランジスタＱ２がオンになり、ＣＭＯＳ／Ｅ
ＣＬレベル変換回路１０ＸからＥＣＬ回路３０へ供給さ
れる出力信号ＶＥ、すなわちＮＰＮ型トランジスタＱ３
のベース電位は、−４．２〜−４．３Ｖ程度となる。
ベル変換回路１０Ｘに供給する入力信号ＶＣを高レベル
（０．０Ｖ）にすると、ｐＭＯＳトランジスタＭＰ１、
ｎＭＯＳトランジスタＭＮ３及びＮＰＮ型トランジスタ
Ｑ１がオフ、ｎＭＯＳトランジスタＭＮ１、ＭＮ２及び
ＮＰＮ型トランジスタＱ２がオンになり、ＣＭＯＳ／Ｅ
ＣＬレベル変換回路１０ＸからＥＣＬ回路３０へ供給さ
れる出力信号ＶＥ、すなわちＮＰＮ型トランジスタＱ３
のベース電位は、−４．２〜−４．３Ｖ程度となる。
【０００７】入力信号ＶＣを低レベル（−５．０Ｖ）に
すると、ｐＭＯＳトランジスタＭＰ１、ｎＭＯＳトラン
ジスタＭＮ３及びＮＰＮ型トランジスタＱ１がオン、ｎ
ＭＯＳトランジスタＭＮ１、ＭＮ２及びＮＰＮ型トラン
ジスタＱ２がオフになり、出力信号ＶＥは−１．６Ｖ程
度となる。したがって、ＮＰＮ型トランジスタＱ４のベ
ースには、高レベルと低レベルの中点である−２．９Ｖ
の参照電位が印加される。
すると、ｐＭＯＳトランジスタＭＰ１、ｎＭＯＳトラン
ジスタＭＮ３及びＮＰＮ型トランジスタＱ１がオン、ｎ
ＭＯＳトランジスタＭＮ１、ＭＮ２及びＮＰＮ型トラン
ジスタＱ２がオフになり、出力信号ＶＥは−１．６Ｖ程
度となる。したがって、ＮＰＮ型トランジスタＱ４のベ
ースには、高レベルと低レベルの中点である−２．９Ｖ
の参照電位が印加される。
【０００８】
【発明が解決しようとする課題】しかし、ＣＭＯＳ／Ｅ
ＣＬレベル変換回路１０Ｘの構成が複雑であるので、所
要チップ面積が広くなる。また、ｐＭＯＳトランジスタ
ＭＰ１のオン抵抗のばらつきにより、入力信号ＶＣのデ
ューティ比と出力信号ＶＥのデューティ比とが一致しな
くなる。例えば図５において、（Ａ）に示すようなデュ
ーティ比５０％の入力信号ＶＣに対し、ＣＭＯＳ／ＥＣ
Ｌレベル変換回路１０Ｘのしきい電圧がＶＴＨ０の場合
には出力信号ＶＥが（Ｂ）に示す如くデューティ比５０
％となるが、ｐＭＯＳトランジスタＭＰ１のオン抵抗の
ばらつきによりＣＭＯＳ／ＥＣＬレベル変換回路１０Ｘ
のしきい電圧がＶＰＨ１となると、（Ｃ）に示す如く出
力信号ＶＥのデューティ比が５０％からずれる。
ＣＬレベル変換回路１０Ｘの構成が複雑であるので、所
要チップ面積が広くなる。また、ｐＭＯＳトランジスタ
ＭＰ１のオン抵抗のばらつきにより、入力信号ＶＣのデ
ューティ比と出力信号ＶＥのデューティ比とが一致しな
くなる。例えば図５において、（Ａ）に示すようなデュ
ーティ比５０％の入力信号ＶＣに対し、ＣＭＯＳ／ＥＣ
Ｌレベル変換回路１０Ｘのしきい電圧がＶＴＨ０の場合
には出力信号ＶＥが（Ｂ）に示す如くデューティ比５０
％となるが、ｐＭＯＳトランジスタＭＰ１のオン抵抗の
ばらつきによりＣＭＯＳ／ＥＣＬレベル変換回路１０Ｘ
のしきい電圧がＶＰＨ１となると、（Ｃ）に示す如く出
力信号ＶＥのデューティ比が５０％からずれる。
【０００９】本発明の目的は、このような問題点に鑑
み、高速動作が可能でかつ構成が簡単であり、しかも、
入出力のデューティ比のずれを低減することができるＣ
ＭＯＳ／ＥＣＬレベル変換回路を提供することにある。
み、高速動作が可能でかつ構成が簡単であり、しかも、
入出力のデューティ比のずれを低減することができるＣ
ＭＯＳ／ＥＣＬレベル変換回路を提供することにある。
【００１０】
【課題を解決するための手段及びその作用】図１は、本
発明に係るＣＭＯＳ／ＥＣＬレベル変換回路の原理構成
を示す。
発明に係るＣＭＯＳ／ＥＣＬレベル変換回路の原理構成
を示す。
【００１１】第１発明では、ＮＰＮ型トランジスタＱ１
のベースに、直列接続された２段又は３段のダイオード
Ｄ１、Ｄ２のカソード側一端と第１抵抗Ｒ１の一端と第
２抵抗Ｒ２の一端とが接続され、ＮＰＮ型トランジスタ
Ｑ１のコレクタと直列接続されたダイオードＤ１、Ｄ２
のアノード側他端と第２抵抗Ｒ２の他端とが共に高電位
側電源供給線ＶＣＣに接続され、ＮＰＮ型トランジスタ
Ｑ１のエミッタが第３抵抗Ａを介して低電位側電源供給
線ＶＳＳに接続されている。そして、第１抵抗Ｒ１の他
端が信号入力端となりＮＰＮ型トランジスタＱ１のエミ
ッタが信号出力端となっている。
のベースに、直列接続された２段又は３段のダイオード
Ｄ１、Ｄ２のカソード側一端と第１抵抗Ｒ１の一端と第
２抵抗Ｒ２の一端とが接続され、ＮＰＮ型トランジスタ
Ｑ１のコレクタと直列接続されたダイオードＤ１、Ｄ２
のアノード側他端と第２抵抗Ｒ２の他端とが共に高電位
側電源供給線ＶＣＣに接続され、ＮＰＮ型トランジスタ
Ｑ１のエミッタが第３抵抗Ａを介して低電位側電源供給
線ＶＳＳに接続されている。そして、第１抵抗Ｒ１の他
端が信号入力端となりＮＰＮ型トランジスタＱ１のエミ
ッタが信号出力端となっている。
【００１２】第２発明では、上記第１発明において、第
３抵抗Ａの代わりに定電流源を用いている。
３抵抗Ａの代わりに定電流源を用いている。
【００１３】第１抵抗Ｒ１は、入力信号ＶＣが低レベル
のときに第１抵抗Ｒ１を通ってＣＭＯＳ回路２０側に流
れる電流を制限するためのものである。第１抵抗Ｒ１の
抵抗値が小さいほど高速動作が可能であるが、最小抵抗
値はＣＭＯＳ回路２０の出力段の駆動能力に依存する。
第２抵抗Ｒ２は、入力信号ＶＣが高レベルのときに第１
抵抗Ｒ１による電圧降下を低減するものであり、抵抗値
が小さい方が好ましい。第２抵抗Ｒ２の抵抗値は、入力
信号ＶＣが低レベルのときにダイオードＤ１、Ｄ２がＮ
ＰＮ型トランジスタＱ１のベース電位をクランプできる
もの、例えば数ＫΩのものが用いられる。第３抵抗又は
定電流源Ａは、ＮＰＮ型トランジスタＱ１がオンのとき
の電流を制限するためのものである。
のときに第１抵抗Ｒ１を通ってＣＭＯＳ回路２０側に流
れる電流を制限するためのものである。第１抵抗Ｒ１の
抵抗値が小さいほど高速動作が可能であるが、最小抵抗
値はＣＭＯＳ回路２０の出力段の駆動能力に依存する。
第２抵抗Ｒ２は、入力信号ＶＣが高レベルのときに第１
抵抗Ｒ１による電圧降下を低減するものであり、抵抗値
が小さい方が好ましい。第２抵抗Ｒ２の抵抗値は、入力
信号ＶＣが低レベルのときにダイオードＤ１、Ｄ２がＮ
ＰＮ型トランジスタＱ１のベース電位をクランプできる
もの、例えば数ＫΩのものが用いられる。第３抵抗又は
定電流源Ａは、ＮＰＮ型トランジスタＱ１がオンのとき
の電流を制限するためのものである。
【００１４】次に、上記の如く構成された第１及び第２
の発明の動作を説明する。
の発明の動作を説明する。
【００１５】入力信号ＶＣが高レベルＶＣＣに遷移する
と、ＮＰＮ型トランジスタＱ１のベース電位が高速に電
位ＶＣＣとなり、出力信号ＶＥはこの電位からＮＰＮ型
トランジスタＱ１のベース・エミッタ間電圧ＶＢＥだけ
低いＶＥＨ＝ＶＣＣ−ＶＢＥとなる。ベース・エミッタ
間電圧ＶＢＥは０．７〜０．８Ｖ程度である。
と、ＮＰＮ型トランジスタＱ１のベース電位が高速に電
位ＶＣＣとなり、出力信号ＶＥはこの電位からＮＰＮ型
トランジスタＱ１のベース・エミッタ間電圧ＶＢＥだけ
低いＶＥＨ＝ＶＣＣ−ＶＢＥとなる。ベース・エミッタ
間電圧ＶＢＥは０．７〜０．８Ｖ程度である。
【００１６】入力信号ＶＣが低レベルＶＳＳになると、
ダイオードＤ１及びＤ２のクランプ作用によりＮＰＮ型
トランジスタＱ１のベース電位が高速にＶＣＣ−ＶＤ１
−ＶＤ２となり、出力信号ＶＥはこれからＮＰＮ型トラ
ンジスタＱ１のベース・エミッタ間電圧ＶＢＥだけ低下
したＶＥＬ＝ＶＣＣ−ＶＤ１−ＶＤ２−ＶＢＥとなる。
ダイオードの順方向電圧ＶＤ１及びＶＤ２は、ベース・
エミッタ間電圧ＶＢＥと同様に０．７〜０．８Ｖ程度で
ある。
ダイオードＤ１及びＤ２のクランプ作用によりＮＰＮ型
トランジスタＱ１のベース電位が高速にＶＣＣ−ＶＤ１
−ＶＤ２となり、出力信号ＶＥはこれからＮＰＮ型トラ
ンジスタＱ１のベース・エミッタ間電圧ＶＢＥだけ低下
したＶＥＬ＝ＶＣＣ−ＶＤ１−ＶＤ２−ＶＢＥとなる。
ダイオードの順方向電圧ＶＤ１及びＶＤ２は、ベース・
エミッタ間電圧ＶＢＥと同様に０．７〜０．８Ｖ程度で
ある。
【００１７】本第１及び第２の発明は、高速動作が可能
でかつ構成が簡単であり、しかも、高レベルＶＥＨがＮ
ＰＮ型トランジスタＱ１のベース・エミッタ間電圧ＶＢ
Ｅで定まり、かつ、低レベルＶＥＬがダイオードＤ１の
端子間電圧とダイオードＤ２の端子間電圧とＮＰＮ型ト
ランジスタＱ１のベース・エミッタ間電圧ＶＢＥとの和
で定まるので、ＣＭＯＳ／ＥＣＬレベル変換回路１０Ａ
の入出力のデューティ比のずれを図４の場合よりも低減
することができる。
でかつ構成が簡単であり、しかも、高レベルＶＥＨがＮ
ＰＮ型トランジスタＱ１のベース・エミッタ間電圧ＶＢ
Ｅで定まり、かつ、低レベルＶＥＬがダイオードＤ１の
端子間電圧とダイオードＤ２の端子間電圧とＮＰＮ型ト
ランジスタＱ１のベース・エミッタ間電圧ＶＢＥとの和
で定まるので、ＣＭＯＳ／ＥＣＬレベル変換回路１０Ａ
の入出力のデューティ比のずれを図４の場合よりも低減
することができる。
【００１８】図１ではダイオードＤ１及びＤ２が２段直
列に接続されているが、ダイオードが３段直列に接続さ
れている場合も上記同様である。
列に接続されているが、ダイオードが３段直列に接続さ
れている場合も上記同様である。
【００１９】本第１及び第２の発明の第１態様では、例
えば図２に示す如く、第１抵抗Ｒ１の上記他端及び一端
にそれぞれダイオードＤ３のアノード及びカソードが接
続されている。
えば図２に示す如く、第１抵抗Ｒ１の上記他端及び一端
にそれぞれダイオードＤ３のアノード及びカソードが接
続されている。
【００２０】この構成の場合、入力信号ＶＣの立ち上が
りがより高速、すなわち、より高速動作が可能となる。
りがより高速、すなわち、より高速動作が可能となる。
【００２１】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００２２】図２は、一実施例のＣＭＯＳ／ＥＣＬレベ
ル変換回路１０Ａの構成を示す。このＣＭＯＳ／ＥＣＬ
レベル変換回路１０Ａは、ＣＭＯＳ回路２０とＥＣＬ回
路３０との間に接続され、ＣＭＯＳ回路２０と同一チッ
プに設けられ、ＣＭＯＳ回路２０からＥＣＬ回路３０へ
信号を伝達する際に、ＣＭＯＳ回路の２値電圧レベルか
らＥＣＬ回路の２値電圧レベルに変換するものである。
ル変換回路１０Ａの構成を示す。このＣＭＯＳ／ＥＣＬ
レベル変換回路１０Ａは、ＣＭＯＳ回路２０とＥＣＬ回
路３０との間に接続され、ＣＭＯＳ回路２０と同一チッ
プに設けられ、ＣＭＯＳ回路２０からＥＣＬ回路３０へ
信号を伝達する際に、ＣＭＯＳ回路の２値電圧レベルか
らＥＣＬ回路の２値電圧レベルに変換するものである。
【００２３】ＣＭＯＳ／ＥＣＬレベル変換回路１０Ａ
は、ＮＰＮ型トランジスタＱ１のベースに、直列接続さ
れた２段のダイオードＤ１及びＤ２のカソード側一端
と、抵抗Ｒ１の一端と、抵抗Ｒ２の一端と、ダイオード
Ｄ３のカソードとが接続されている。ＮＰＮ型トランジ
スタＱ１のコレクタと、ダイオードＤ１のアノードと、
抵抗Ｒ２の他端とは、共に高電位側電源供給線ＶＣＣに
接続されている。ＮＰＮ型トランジスタＱ１のエミッタ
は、抵抗Ｒ３を介して低電位側電源供給線ＶＳＳに接続
されている。また、ダイオードＤ３のアノードと抵抗Ｒ
１の他端とが共通に接続されて、ＣＭＯＳ／ＥＣＬレベ
ル変換回路１０Ａの信号入力端となっている。ＣＭＯＳ
／ＥＣＬレベル変換回路１０Ａの信号出力端は、ＮＰＮ
型トランジスタＱ１のエミッタである。
は、ＮＰＮ型トランジスタＱ１のベースに、直列接続さ
れた２段のダイオードＤ１及びＤ２のカソード側一端
と、抵抗Ｒ１の一端と、抵抗Ｒ２の一端と、ダイオード
Ｄ３のカソードとが接続されている。ＮＰＮ型トランジ
スタＱ１のコレクタと、ダイオードＤ１のアノードと、
抵抗Ｒ２の他端とは、共に高電位側電源供給線ＶＣＣに
接続されている。ＮＰＮ型トランジスタＱ１のエミッタ
は、抵抗Ｒ３を介して低電位側電源供給線ＶＳＳに接続
されている。また、ダイオードＤ３のアノードと抵抗Ｒ
１の他端とが共通に接続されて、ＣＭＯＳ／ＥＣＬレベ
ル変換回路１０Ａの信号入力端となっている。ＣＭＯＳ
／ＥＣＬレベル変換回路１０Ａの信号出力端は、ＮＰＮ
型トランジスタＱ１のエミッタである。
【００２４】一方、ＣＭＯＳ回路２０の出力段には、ｐ
ＭＯＳトランジスタＭＰ２とｎＭＯＳトランジスタＭＮ
４とからなるＣＭＯＳインバータ２１が備えられてお
り、ＣＭＯＳインバータ２１の出力端が、配線容量Ｃ１
の信号線を介してＣＭＯＳ／ＥＣＬレベル変換回路１０
Ａの入力端に接続されている。
ＭＯＳトランジスタＭＰ２とｎＭＯＳトランジスタＭＮ
４とからなるＣＭＯＳインバータ２１が備えられてお
り、ＣＭＯＳインバータ２１の出力端が、配線容量Ｃ１
の信号線を介してＣＭＯＳ／ＥＣＬレベル変換回路１０
Ａの入力端に接続されている。
【００２５】また、ＥＣＬ回路３０の入力段には、ＮＰ
Ｎ型トランジスタＱ３〜Ｑ５及び抵抗Ｒ４〜Ｒ６からな
るＣＭＬゲート３１が備えられており、ＮＰＮ型トラン
ジスタＱ３のベースにＣＭＯＳ／ＥＣＬレベル変換回路
１０Ａの出力端が接続されている。ＮＰＮ型トランジス
タＱ４のベースには、例えばＶＢＢ＝−１．５Ｖの参照
電圧が印加される。
Ｎ型トランジスタＱ３〜Ｑ５及び抵抗Ｒ４〜Ｒ６からな
るＣＭＬゲート３１が備えられており、ＮＰＮ型トラン
ジスタＱ３のベースにＣＭＯＳ／ＥＣＬレベル変換回路
１０Ａの出力端が接続されている。ＮＰＮ型トランジス
タＱ４のベースには、例えばＶＢＢ＝−１．５Ｖの参照
電圧が印加される。
【００２６】ＣＭＯＳ／ＥＣＬレベル変換回路１０Ａに
おいて、抵抗Ｒ１は、入力信号ＶＣが低レベルのときに
抵抗Ｒ１を通ってＣＭＯＳ回路２０側に流れる電流を制
限するためのものである。抵抗Ｒ１の抵抗値が小さいほ
ど高速動作が可能であるが、最小抵抗値はＣＭＯＳ回路
２０の出力段のＣＭＯＳインバータ２１の駆動能力に依
存する。抵抗Ｒ２は、入力信号ＶＣが高レベルのときに
抵抗Ｒ１による電圧降下を低減するものであり、抵抗値
が小さい方が好ましい。抵抗Ｒ２の抵抗値は、入力信号
ＶＣが低レベルのときにダイオードＤ１及びＤ２がＮＰ
Ｎ型トランジスタＱ１のベース電位をクランプできるも
の、例えば数ＫΩのものが用いられる。抵抗Ｒ３は、Ｎ
ＰＮ型トランジスタＱ１がオンのときの電流を制限する
ためのものであり、この代わりに電流源を用いてもよ
い。
おいて、抵抗Ｒ１は、入力信号ＶＣが低レベルのときに
抵抗Ｒ１を通ってＣＭＯＳ回路２０側に流れる電流を制
限するためのものである。抵抗Ｒ１の抵抗値が小さいほ
ど高速動作が可能であるが、最小抵抗値はＣＭＯＳ回路
２０の出力段のＣＭＯＳインバータ２１の駆動能力に依
存する。抵抗Ｒ２は、入力信号ＶＣが高レベルのときに
抵抗Ｒ１による電圧降下を低減するものであり、抵抗値
が小さい方が好ましい。抵抗Ｒ２の抵抗値は、入力信号
ＶＣが低レベルのときにダイオードＤ１及びＤ２がＮＰ
Ｎ型トランジスタＱ１のベース電位をクランプできるも
の、例えば数ＫΩのものが用いられる。抵抗Ｒ３は、Ｎ
ＰＮ型トランジスタＱ１がオンのときの電流を制限する
ためのものであり、この代わりに電流源を用いてもよ
い。
【００２７】また、直列接続された２段のダイオードＤ
１及びＤ２は、３段にしてもよい。これを１段にすると
出力信号ＶＥの振幅が小さくなり過ぎ、４段以上にする
と出力信号ＶＥのレベルが下がり過ぎてＮＰＮ型トラン
ジスタＱ５のベース電位がそのコレクタ電位より高くな
り、ＮＰＮ型トランジスタＱ５が飽和状態になる。ダイ
オードＤ３は、入力信号ＶＣの立ち上がりを高速化する
ためのものである。
１及びＤ２は、３段にしてもよい。これを１段にすると
出力信号ＶＥの振幅が小さくなり過ぎ、４段以上にする
と出力信号ＶＥのレベルが下がり過ぎてＮＰＮ型トラン
ジスタＱ５のベース電位がそのコレクタ電位より高くな
り、ＮＰＮ型トランジスタＱ５が飽和状態になる。ダイ
オードＤ３は、入力信号ＶＣの立ち上がりを高速化する
ためのものである。
【００２８】次に、上記の如く構成された本実施例の動
作を説明する。図３は、図２のＣＭＯＳ／ＥＣＬレベル
変換回路の入出力レベルを示す。図中、電位ＶＣＨ及び
ＶＣＬはそれぞれＣＭＯＳ回路２０の高レベル及び低レ
ベルであり、電位ＶＥＨ及びＶＥＬはそれぞれＥＣＬ回
路３０の高レベル及び低レベルであり、電位ＶＢＢはＮ
ＰＮ型トランジスタＱ４のベース電位である。
作を説明する。図３は、図２のＣＭＯＳ／ＥＣＬレベル
変換回路の入出力レベルを示す。図中、電位ＶＣＨ及び
ＶＣＬはそれぞれＣＭＯＳ回路２０の高レベル及び低レ
ベルであり、電位ＶＥＨ及びＶＥＬはそれぞれＥＣＬ回
路３０の高レベル及び低レベルであり、電位ＶＢＢはＮ
ＰＮ型トランジスタＱ４のベース電位である。
【００２９】入力信号ＶＣが高レベル（０．０Ｖ）に遷
移すると、ＮＰＮ型トランジスタＱ１のベース電位が高
速に０．０Ｖとなり、出力信号ＶＥはこの電位からＮＰ
Ｎ型トランジスタＱ１のベース・エミッタ間電圧ＶＢＥ
だけ低い−０．７〜−０．８Ｖ程度になる。これによ
り、ＮＰＮ型トランジスタＱ６のベース電位が上昇して
ＮＰＮ型トランジスタＱ６がオンになる。
移すると、ＮＰＮ型トランジスタＱ１のベース電位が高
速に０．０Ｖとなり、出力信号ＶＥはこの電位からＮＰ
Ｎ型トランジスタＱ１のベース・エミッタ間電圧ＶＢＥ
だけ低い−０．７〜−０．８Ｖ程度になる。これによ
り、ＮＰＮ型トランジスタＱ６のベース電位が上昇して
ＮＰＮ型トランジスタＱ６がオンになる。
【００３０】入力信号ＶＣが低レベル（−５．０Ｖ）に
なると、ダイオードＤ１及びＤ２のクランプ作用により
ＮＰＮ型トランジスタＱ１のベース電位が高速に−１．
４〜−１．６Ｖ程度となり、出力信号ＶＥはこれからＮ
ＰＮ型トランジスタＱ１のベース・エミッタ間電圧ＶＢ
Ｅだけ低下した−２．１〜−２．４Ｖ程度となる。これ
により、トランジスタＱ６のベース電位が低下してＮＰ
Ｎ型トランジスタＱ６がオフになる。
なると、ダイオードＤ１及びＤ２のクランプ作用により
ＮＰＮ型トランジスタＱ１のベース電位が高速に−１．
４〜−１．６Ｖ程度となり、出力信号ＶＥはこれからＮ
ＰＮ型トランジスタＱ１のベース・エミッタ間電圧ＶＢ
Ｅだけ低下した−２．１〜−２．４Ｖ程度となる。これ
により、トランジスタＱ６のベース電位が低下してＮＰ
Ｎ型トランジスタＱ６がオフになる。
【００３１】本実施例では、高速動作が可能でかつ構成
が簡単であり、しかも、高レベルＶＥＨがＮＰＮ型トラ
ンジスタＱ１のベース・エミッタ間電圧ＶＢＥで定ま
り、かつ、低レベルＶＥＬがダイオードＤ１の端子間電
圧とダイオードＤ２の端子間電圧とＮＰＮ型トランジス
タＱ１のベース・エミッタ間電圧ＶＢＥとの和で定まる
ので、ＣＭＯＳ／ＥＣＬレベル変換回路１０Ａの入出力
のデューティ比のずれを図４の場合よりも低減すること
ができる。
が簡単であり、しかも、高レベルＶＥＨがＮＰＮ型トラ
ンジスタＱ１のベース・エミッタ間電圧ＶＢＥで定ま
り、かつ、低レベルＶＥＬがダイオードＤ１の端子間電
圧とダイオードＤ２の端子間電圧とＮＰＮ型トランジス
タＱ１のベース・エミッタ間電圧ＶＢＥとの和で定まる
ので、ＣＭＯＳ／ＥＣＬレベル変換回路１０Ａの入出力
のデューティ比のずれを図４の場合よりも低減すること
ができる。
【００３２】
【発明の効果】以上説明した如く、本第１及び第２の発
明に係るＣＭＯＳ／ＥＣＬレベル変換回路によれば、高
速動作が可能でかつ構成が簡単であり、しかも、このＣ
ＭＯＳ／ＥＣＬレベル変換回路の入出力のデューティ比
のずれを従来よりも低減することができるという優れた
効果を奏し、高集積化に寄与するところが大きい。
明に係るＣＭＯＳ／ＥＣＬレベル変換回路によれば、高
速動作が可能でかつ構成が簡単であり、しかも、このＣ
ＭＯＳ／ＥＣＬレベル変換回路の入出力のデューティ比
のずれを従来よりも低減することができるという優れた
効果を奏し、高集積化に寄与するところが大きい。
【００３３】また、本第１及び第２の発明の第１態様に
よれば、より高速動作が可能となるという効果を奏す
る。
よれば、より高速動作が可能となるという効果を奏す
る。
【図１】本発明の原理構成を示すＣＭＯＳ／ＥＣＬレベ
ル変換回路の構成図である。
ル変換回路の構成図である。
【図２】本発明の一実施例のＣＭＯＳ／ＥＣＬレベル変
換回路の構成図である。
換回路の構成図である。
【図３】図２のＣＭＯＳ／ＥＣＬレベル変換回路の入出
力レベルを示す図である。
力レベルを示す図である。
【図４】従来のＣＭＯＳ／ＥＣＬレベル変換回路の構成
図である。
図である。
【図５】従来技術の問題点を説明するための電圧波形図
である。
である。
１０、１０Ａ、１０Ｘ ＣＭＯＳ／ＥＣＬレベル変換回
路 ２０ ＣＭＯＳ回路 ３０ ＥＣＬ回路 ＭＰ１、ＭＰ２ ｐＭＯＳトランジスタ ＭＮ１〜ＭＮ４ ｎＭＯＳトランジスタ
路 ２０ ＣＭＯＳ回路 ３０ ＥＣＬ回路 ＭＰ１、ＭＰ２ ｐＭＯＳトランジスタ ＭＮ１〜ＭＮ４ ｎＭＯＳトランジスタ
Claims (3)
- 【請求項１】 ＮＰＮ型トランジスタ（Ｑ１）のベース
に、直列接続された２段又は３段のダイオード（Ｄ１、
Ｄ２）のカソード側一端と第１抵抗（Ｒ１）の一端と第
２抵抗（Ｒ２）の一端とが接続され、該ＮＰＮ型トラン
ジスタのコレクタと直列接続された該ダイオードのアノ
ード側他端と該第２抵抗の他端とが共に高電位側電源供
給線（ＶＣＣ）に接続され、該ＮＰＮ型トランジスタの
エミッタが第３抵抗（Ａ）を介して低電位側電源供給線
（ＶＳＳ）に接続され、 該第１抵抗の他端が信号入力端となり該ＮＰＮ型トラン
ジスタのエミッタが信号出力端となっていることを特徴
とするＣＭＯＳ／ＥＣＬレベル変換回路。 - 【請求項２】 ＮＰＮ型トランジスタ（Ｑ１）のベース
に、直列接続された２段又は３段のダイオード（Ｄ１、
Ｄ２）のカソード側一端と第１抵抗（Ｒ１）の一端と第
２抵抗（Ｒ２）の一端とが接続され、該ＮＰＮ型トラン
ジスタのコレクタと直列接続された該ダイオードのアノ
ード側他端と該第２抵抗の他端とが共に高電位側電源供
給線（ＶＣＣ）に接続され、該ＮＰＮ型トランジスタの
エミッタが定電流源（Ａ）を介して低電位側電源供給線
（ＶＳＳ）に接続され、 該第１抵抗の他端が信号入力端となり該ＮＰＮ型トラン
ジスタのエミッタが信号出力端となっていることを特徴
とするＣＭＯＳ／ＥＣＬレベル変換回路。 - 【請求項３】 前記第１抵抗（Ｒ１）の前記他端及び一
端にそれぞれダイオード（Ｄ３）のアノード及びカソー
ドが接続されていることを特徴とする請求項１又は２記
載のＣＭＯＳ／ＥＣＬレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118711A JPH05315937A (ja) | 1992-05-12 | 1992-05-12 | Ｃｍｏｓ／ｅｃｌレベル変換回路 |
| US08/058,250 US5352941A (en) | 1992-05-12 | 1993-05-10 | CMOS/ECL level converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118711A JPH05315937A (ja) | 1992-05-12 | 1992-05-12 | Ｃｍｏｓ／ｅｃｌレベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315937A true JPH05315937A (ja) | 1993-11-26 |
Family
ID=14743224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4118711A Withdrawn JPH05315937A (ja) | 1992-05-12 | 1992-05-12 | Ｃｍｏｓ／ｅｃｌレベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5352941A (ja) |
| JP (1) | JPH05315937A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3031298B2 (ja) * | 1997-06-18 | 2000-04-10 | 日本電気株式会社 | 電流検出型センスアンプ |
| US6175249B1 (en) * | 1999-01-29 | 2001-01-16 | Fairchild Semiconductor Corp. | High speed low skew CMOS to ECL converter |
| US6429691B1 (en) | 2000-12-29 | 2002-08-06 | International Business Machines Corporation | Differential-input circuit |
| US6593774B2 (en) * | 2001-12-07 | 2003-07-15 | Highpoint Technologies, Inc. | CMOS-interfaceable ECL integrated circuit with tri-state and adjustable amplitude outputs |
| US8264272B2 (en) * | 2009-04-22 | 2012-09-11 | Microchip Technology Incorporated | Digital control interface in heterogeneous multi-chip module |
| JP5629243B2 (ja) * | 2011-06-16 | 2014-11-19 | 新日本無線株式会社 | イネーブル信号生成回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3755693A (en) * | 1971-08-30 | 1973-08-28 | Rca Corp | Coupling circuit |
| US3958136A (en) * | 1974-08-09 | 1976-05-18 | Bell Telephone Laboratories, Incorporated | Level shifter circuit |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| JP2585599B2 (ja) * | 1987-06-05 | 1997-02-26 | 株式会社日立製作所 | 出力インタ−フエ−ス回路 |
| US4808858A (en) * | 1988-01-25 | 1989-02-28 | Tektronix, Inc. | Dual limit programmable linear signal limiter |
| US4970417A (en) * | 1988-07-07 | 1990-11-13 | Fujitsu Limited | Emitter coupled logic latch circuit |
| DE8912984U1 (de) * | 1989-11-02 | 1990-03-29 | Siemens AG, 1000 Berlin und 8000 München | Schnittstellenschaltung zwischen zwei an unterschiedlichen Betriebsspannungen betriebenen elektrischen Schaltungen |
| US5216298A (en) * | 1989-12-14 | 1993-06-01 | Mitsubishi Denki Kabushiki Kaisha | ECL input buffer for BiCMOS |
-
1992
- 1992-05-12 JP JP4118711A patent/JPH05315937A/ja not_active Withdrawn
-
1993
- 1993-05-10 US US08/058,250 patent/US5352941A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5352941A (en) | 1994-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |