JPH0763139B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0763139B2 JPH0763139B2 JP60245404A JP24540485A JPH0763139B2 JP H0763139 B2 JPH0763139 B2 JP H0763139B2 JP 60245404 A JP60245404 A JP 60245404A JP 24540485 A JP24540485 A JP 24540485A JP H0763139 B2 JPH0763139 B2 JP H0763139B2
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- Japan
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- diode
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- transistor
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Links
- 238000006243 chemical reaction Methods 0.000 title description 10
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000001052 transient effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はTTLレベルの信号を、ECLレベルの信号に変換す
るTTL−ECLレベル変換回路に関する。
るTTL−ECLレベル変換回路に関する。
従来TTLレベルからECLレベルへの変換回路は第３図に示
したものが知られている。入力低（Ｌ）レベル時には正
電源VCCより抵抗列R1，R2，入力ダイオードD1を通して
入力端子INへ規格（IIL）を満たす電流が流れる。抵抗R
2とダイオードD1の接続点にトランジスタQ1のベース電
位を接続し、ダイオード列D2，D3，抵抗R3及び定電流源
ICS1の直列接続でレベルシフトを行う。さらにエミッタ
ホロワQ2、差動回路を通してECLのＬレベルに変換す
る。GNDに接続されたダイオードD2，D3，D4，トランジ
スタQ1と入力部ダイオードD1で決定される閾電圧を越え
て入力信号が高（Ｈ）レベルになると、入力部ダイオー
ドD1はOFFし、クランプされたHIレベルがシフトされてE
CLのＨレベル出力が得られる。
したものが知られている。入力低（Ｌ）レベル時には正
電源VCCより抵抗列R1，R2，入力ダイオードD1を通して
入力端子INへ規格（IIL）を満たす電流が流れる。抵抗R
2とダイオードD1の接続点にトランジスタQ1のベース電
位を接続し、ダイオード列D2，D3，抵抗R3及び定電流源
ICS1の直列接続でレベルシフトを行う。さらにエミッタ
ホロワQ2、差動回路を通してECLのＬレベルに変換す
る。GNDに接続されたダイオードD2，D3，D4，トランジ
スタQ1と入力部ダイオードD1で決定される閾電圧を越え
て入力信号が高（Ｈ）レベルになると、入力部ダイオー
ドD1はOFFし、クランプされたHIレベルがシフトされてE
CLのＨレベル出力が得られる。
抵抗とダイオードによりIIL電流を制限する方式は構成
が容易であり、ダイオード・抵抗列と定電流源を直列接
続することでレベルシフトを行う方式はレベルシフト量
を一定に保ち安定している点で秀れている。
が容易であり、ダイオード・抵抗列と定電流源を直列接
続することでレベルシフトを行う方式はレベルシフト量
を一定に保ち安定している点で秀れている。
上述したTTL−ECLレベル変換回路は、入力部ダイオード
D1のアノードがトランジスタQ1のベースに接続されダイ
オード列を通じてGNDに接続されていたためGNDに対する
インピーダンスが高い。このため、入力信号rise時の過
渡状態において、入力部ダイオードD1の寄生容量による
放電電流はトランジスタQ1のベースを通りGNDに流れる
ため過渡状態の収束時間が長く、遅延時間が増大する欠
点がある。さらに、放電される電荷量はトランジスタの
ベース電流だけではまかないきれず抵抗R2を通してトラ
ンジスタQ1のコレクタからGNDへと流れるため、ベース
−コレクタ間が順バイアスとなりトランジスタが飽和す
る場合をも生じる。
D1のアノードがトランジスタQ1のベースに接続されダイ
オード列を通じてGNDに接続されていたためGNDに対する
インピーダンスが高い。このため、入力信号rise時の過
渡状態において、入力部ダイオードD1の寄生容量による
放電電流はトランジスタQ1のベースを通りGNDに流れる
ため過渡状態の収束時間が長く、遅延時間が増大する欠
点がある。さらに、放電される電荷量はトランジスタの
ベース電流だけではまかないきれず抵抗R2を通してトラ
ンジスタQ1のコレクタからGNDへと流れるため、ベース
−コレクタ間が順バイアスとなりトランジスタが飽和す
る場合をも生じる。
本発明の目的は従来技術の欠点を補完し、トランジスタ
が飽和することなく、遅延時間の小さいTTL−ECLレベル
変換回路を提供することにある。
が飽和することなく、遅延時間の小さいTTL−ECLレベル
変換回路を提供することにある。
前記目的を達成する為、本発明のTTL−ECLレベル変換回
路は第一の抵抗と第一の順方向に接地されたダイオード
列が第一の正電源と接地電位間に直列接続されている。
入力端子へは一個のダイオードが第一の抵抗と第一のダ
イオード列の接続点から分岐し、同分岐点より第一のト
ランジスタがベース電位として信号レベルを取り出し、
第二の順方向にバイアスされたダイオード列及び第一の
定電流源とともに第一の正電源から第一の負電源間に直
列接続することでレベルシフトを実施し、加えてコレク
タは接地電位、ベースは第一の基準電位に接続された第
二のトランジスタのエミッタと第二のダイオード列最下
位電位のカソードに接続することでL0レベルクランプを
実施する。加えて、同接続点よりベース電位を取り出
し、ECLレベルの調整を行う差動回路の三部構成を有
し、第一及び第二のダイオード列中のダイオードの個数
を増減することでTTL入力レベルの閾電圧も調整するこ
とが可能な特徴を有している。
路は第一の抵抗と第一の順方向に接地されたダイオード
列が第一の正電源と接地電位間に直列接続されている。
入力端子へは一個のダイオードが第一の抵抗と第一のダ
イオード列の接続点から分岐し、同分岐点より第一のト
ランジスタがベース電位として信号レベルを取り出し、
第二の順方向にバイアスされたダイオード列及び第一の
定電流源とともに第一の正電源から第一の負電源間に直
列接続することでレベルシフトを実施し、加えてコレク
タは接地電位、ベースは第一の基準電位に接続された第
二のトランジスタのエミッタと第二のダイオード列最下
位電位のカソードに接続することでL0レベルクランプを
実施する。加えて、同接続点よりベース電位を取り出
し、ECLレベルの調整を行う差動回路の三部構成を有
し、第一及び第二のダイオード列中のダイオードの個数
を増減することでTTL入力レベルの閾電圧も調整するこ
とが可能な特徴を有している。
即ち、第一のダイオード列を通じて、入力信号立上りの
時の寄生容量による放電電流はGNDに流れ、トランジス
タQ1はベース電位をを得ているだけで過渡電流のパス路
となっていないため飽和することもなく、過渡現象は早
く収束し遅延時間は小さい。
時の寄生容量による放電電流はGNDに流れ、トランジス
タQ1はベース電位をを得ているだけで過渡電流のパス路
となっていないため飽和することもなく、過渡現象は早
く収束し遅延時間は小さい。
第１図は本発明の一実施例を示す回路図である。破線で
囲んだ各部の内、ＡはTTLレベルの信号入力部、Ｂは正
電位から負電位へのレベルシフト部、ＣはECLのレベル
調整を行う差動回路部である。
囲んだ各部の内、ＡはTTLレベルの信号入力部、Ｂは正
電位から負電位へのレベルシフト部、ＣはECLのレベル
調整を行う差動回路部である。
同図を用いて本発明によるTTL−ECLレベル変換回路を説
明する。まずTTLレベルの信号入力部においては第一の
ダイオード列と入力部ダイオードD1のVF差により閾電圧
が決定される。閾電圧以下の信号すなわち低（Ｌ）レベ
ル信号が入力されると、第一のダイオード列のダイオー
ド群はOFFし、電流はVCC→抵抗：R1→入力部ダイオード
D1→入力端子:INへと流れる。IIL規格を満足するために （VCC：正電源電圧、VIL:Lレベル基準電圧、VF：入力部
ダイオード印加電圧） を満たす抵抗R1が使用される。逆に、閾電圧以上の信
号:HIレベルが入力されると、第一のダイオード列はON
状態となり入力部ダイオード：D1はOFFする。閾電圧は
第二図のごとく第一及び第二のダイオード列のダイオー
ドの個数を増減することで、低インピーダンス路を維持
したまま調整することができる。
明する。まずTTLレベルの信号入力部においては第一の
ダイオード列と入力部ダイオードD1のVF差により閾電圧
が決定される。閾電圧以下の信号すなわち低（Ｌ）レベ
ル信号が入力されると、第一のダイオード列のダイオー
ド群はOFFし、電流はVCC→抵抗：R1→入力部ダイオード
D1→入力端子:INへと流れる。IIL規格を満足するために （VCC：正電源電圧、VIL:Lレベル基準電圧、VF：入力部
ダイオード印加電圧） を満たす抵抗R1が使用される。逆に、閾電圧以上の信
号:HIレベルが入力されると、第一のダイオード列はON
状態となり入力部ダイオード：D1はOFFする。閾電圧は
第二図のごとく第一及び第二のダイオード列のダイオー
ドの個数を増減することで、低インピーダンス路を維持
したまま調整することができる。
正電位から負電位へのレベルシフト部においては、抵抗
R1と第一のダイオード列及び入力部ダイオードD1の共通
接続点よりトランジスタのベース電位を取り、第二のダ
イオード列、定電流源との直列接続で入力信号が安定し
てレベルシフトされる。さらに第一のダイオード列と第
二のダイオード列のダイオードの個数を調整してＨレベ
ルは−VFに、クランプ用トランジスタQ2のエミッタと第
二のダイオード列最下端のダイオードのカソードを接続
することでＬレベルは−（Vref＋VF）にクランプされ
る。（VF：定電流を流した時のTrのVBE電圧、Vref:基準
電圧） レベルシフト部でシフトされた信号は差動回路に入力さ
れ、ECLの信号レベルとして調整されて出力される。ま
た、この部分でインバータ出力に変換することもでき
る。
R1と第一のダイオード列及び入力部ダイオードD1の共通
接続点よりトランジスタのベース電位を取り、第二のダ
イオード列、定電流源との直列接続で入力信号が安定し
てレベルシフトされる。さらに第一のダイオード列と第
二のダイオード列のダイオードの個数を調整してＨレベ
ルは−VFに、クランプ用トランジスタQ2のエミッタと第
二のダイオード列最下端のダイオードのカソードを接続
することでＬレベルは−（Vref＋VF）にクランプされ
る。（VF：定電流を流した時のTrのVBE電圧、Vref:基準
電圧） レベルシフト部でシフトされた信号は差動回路に入力さ
れ、ECLの信号レベルとして調整されて出力される。ま
た、この部分でインバータ出力に変換することもでき
る。
入力信号立上りの時の過渡時においては、入力部ダイオ
ードの寄生容量による放電電流は第一のダイオード列に
よる低インピーダンス路を通じてGNDに流れるため、ダ
イオードの寄生容量やターン・オフ時間の影響を受けず
遅延時間は小さい。入力信号立ち下り時にはVCC→抵抗R
1→入力部ダイオードD1→入力端子INへの電流が流れ、
入力信号レベルの変化は入力部ダイオードD1→トランジ
スタQ1→第二のダイオード列とシフトされ小さな遅延時
間で伝達される。またトランジスタQ1は入力部ダイオー
ドD1の寄生容量の放電路になっていないためDC的にはも
ちろんのこと過渡的にも飽和することはない。
ードの寄生容量による放電電流は第一のダイオード列に
よる低インピーダンス路を通じてGNDに流れるため、ダ
イオードの寄生容量やターン・オフ時間の影響を受けず
遅延時間は小さい。入力信号立ち下り時にはVCC→抵抗R
1→入力部ダイオードD1→入力端子INへの電流が流れ、
入力信号レベルの変化は入力部ダイオードD1→トランジ
スタQ1→第二のダイオード列とシフトされ小さな遅延時
間で伝達される。またトランジスタQ1は入力部ダイオー
ドD1の寄生容量の放電路になっていないためDC的にはも
ちろんのこと過渡的にも飽和することはない。
以上説明したように本発明はTTLからECLへのレベルシフ
ト回路において、入力部の抵抗とダイオードの接続点と
接地電位間に順方向に直列接続したダイオード列を、レ
ベルシフト用のダイオード列とは別に閾電圧決定の用途
も兼た低インピーダンス路として設置することにより、
遅延時間を小さくかつ過渡状態が早く収束して動作周波
数を高くする効果は大きい。
ト回路において、入力部の抵抗とダイオードの接続点と
接地電位間に順方向に直列接続したダイオード列を、レ
ベルシフト用のダイオード列とは別に閾電圧決定の用途
も兼た低インピーダンス路として設置することにより、
遅延時間を小さくかつ過渡状態が早く収束して動作周波
数を高くする効果は大きい。
【図面の簡単な説明】 第１図は本発明の第一の実施例であるTTL→ECLへのレベ
ル変換回路の回路接続図。 第２図は第一の実施例よりも高い閾電圧を有するTTL→E
CLへのレベル変換回路の回路接続図。 第３図は従来のTTL→ECLへのレベル変換回路の回路接続
図。 Ａ……TTLレベル信号入力部、Ｂ……正電位から負電位
へのレベルシフト部、Ｃ……ECLレベル調整部、VCC……
正の電源電圧、GND……接地電位、VEE……負の電源電
圧、Vref……基準電位、ICS1〜ICS2……定電流源、R1〜
R7……抵抗、Q1〜Q5……トランジスタ、D1〜D11……ダ
イオード、IN……入力端子、OUT……出力端子。
ル変換回路の回路接続図。 第２図は第一の実施例よりも高い閾電圧を有するTTL→E
CLへのレベル変換回路の回路接続図。 第３図は従来のTTL→ECLへのレベル変換回路の回路接続
図。 Ａ……TTLレベル信号入力部、Ｂ……正電位から負電位
へのレベルシフト部、Ｃ……ECLレベル調整部、VCC……
正の電源電圧、GND……接地電位、VEE……負の電源電
圧、Vref……基準電位、ICS1〜ICS2……定電流源、R1〜
R7……抵抗、Q1〜Q5……トランジスタ、D1〜D11……ダ
イオード、IN……入力端子、OUT……出力端子。
Claims (1)
- 【請求項１】正電源と接地電位との間にその順番に直列
接続された第一の抵抗および複数個のダイオードの順方
向接続でなる第一のダイオード列と、該第一のダイオー
ド列と該第一の抵抗との接続点にTTLレベル信号を与え
るダイオードと、該接続点からベース電位を受け該正電
源にコレクタが接続された第一のトランジスタと、該第
１のトランジスタのエミッタと負電源との間にその順番
に直列接続された複数個のダイオードの順方向接続でな
る第二のダイオード列及び定電流源と、コレクタが接地
電位に、ベースが基準電位に、エミッタが該第二のダイ
オード列と設定電流源との接続点にそれぞれ接続された
第二のトランジスタと、該第二のトランジスタのエミッ
タ電圧を入力とし接地電位および負電源を電源電圧とす
るECL差動回路とを有し、該第一及び第二のダイオード
列中のダイオードの個数は互いに等しくかつその個数を
増減することでTTL入力レベルの閾電圧の調整を行うこ
とを特徴とするレベル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245404A JPH0763139B2 (ja) | 1985-10-31 | 1985-10-31 | レベル変換回路 |
| US06/925,577 US4698527A (en) | 1985-10-31 | 1986-10-31 | TTL-ECL level converter operable with small time delay by controlling saturation |
| DE19863637095 DE3637095A1 (de) | 1985-10-31 | 1986-10-31 | Ttl-ecl-pegelkonverter mit geringer zeitverzoegerung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245404A JPH0763139B2 (ja) | 1985-10-31 | 1985-10-31 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62104314A JPS62104314A (ja) | 1987-05-14 |
| JPH0763139B2 true JPH0763139B2 (ja) | 1995-07-05 |
Family
ID=17133146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245404A Expired - Lifetime JPH0763139B2 (ja) | 1985-10-31 | 1985-10-31 | レベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4698527A (ja) |
| JP (1) | JPH0763139B2 (ja) |
| DE (1) | DE3637095A1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791322A (en) * | 1987-05-19 | 1988-12-13 | Gazelle Microcircuits, Inc. | TTL compatible input buffer |
| US4912745A (en) * | 1987-05-19 | 1990-03-27 | Gazelle Microcircuits, Inc. | Logic circuit connecting input and output signal lines |
| KR900006047B1 (ko) * | 1987-07-07 | 1990-08-20 | 삼성전자 주식회사 | 전압 레벨 변환기 |
| US4806800A (en) * | 1987-11-20 | 1989-02-21 | Tandem Computers Incorporated | TTL-to-ECL input translator/driver circuit |
| JPH01141417A (ja) * | 1987-11-27 | 1989-06-02 | Nec Corp | レベル変換回路 |
| US4849661A (en) * | 1988-06-16 | 1989-07-18 | Intel Corporation | CMOS input buffer with switched capacitor reference voltage generator |
| DE3832378C1 (ja) * | 1988-09-23 | 1989-12-07 | Eurosil Electronic Gmbh, 8057 Eching, De | |
| JPH0716154B2 (ja) * | 1988-10-06 | 1995-02-22 | 日本電気株式会社 | Ｔｔｌ−ｅｃｌレベル変換回路 |
| US5039881A (en) * | 1989-06-23 | 1991-08-13 | Motorola, Inc. | High speed, low power input buffer |
| US4945265A (en) * | 1989-07-13 | 1990-07-31 | National Semiconductor Corporation | ECL/CML pseudo-rail circuit, cutoff driver circuit, and latch circuit |
| US4945263A (en) * | 1989-08-23 | 1990-07-31 | National Semiconductor Corporation | TTL to ECL/CML translator circuit with differential output |
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| US4978871A (en) * | 1989-08-31 | 1990-12-18 | Analog Devices, Inc. | Level shift circuit for converting a signal referenced to a positive voltage to a signal referenced to a lower voltage |
| DE4000780C1 (ja) * | 1990-01-12 | 1991-07-25 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
| JP2545146B2 (ja) * | 1990-01-25 | 1996-10-16 | 富士通株式会社 | レベル変換回路 |
| US5302864A (en) * | 1990-04-05 | 1994-04-12 | Kabushiki Kaisha Toshiba | Analog standard cell |
| US4994691A (en) * | 1990-04-16 | 1991-02-19 | Advanced Micro Devices, Inc. | TTL-to-CML translator circuit |
| US5276361A (en) * | 1991-11-25 | 1994-01-04 | Ncr Corporation | TTL compatible input buffer |
| JPH05315937A (ja) * | 1992-05-12 | 1993-11-26 | Fujitsu Ltd | Ｃｍｏｓ／ｅｃｌレベル変換回路 |
| US5481216A (en) * | 1994-05-31 | 1996-01-02 | National Semiconductor Corporation | Transistor drive circuit with shunt transistor saturation control |
| JP2005142363A (ja) * | 2003-11-06 | 2005-06-02 | Toshiba Corp | 半導体集積回路 |
| US8248115B2 (en) * | 2009-12-02 | 2012-08-21 | Hamilton Sundstrand Corporation | Voltage controlled current driver powered by negative voltage rail |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4356409A (en) * | 1979-06-29 | 1982-10-26 | Hitachi, Ltd. | Level conversion circuit |
| JPS5922414B2 (ja) * | 1980-10-08 | 1984-05-26 | 富士通株式会社 | ラインドライバ回路 |
| EP0052565A1 (en) * | 1980-11-17 | 1982-05-26 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Temperature and process variation compensated TTL to ECL translator buffer |
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| FR2534752A1 (fr) * | 1982-10-18 | 1984-04-20 | Radiotechnique Compelec | Circuit convertisseur de niveaux de signaux entre une logique de type saturee et une logique de type non saturee |
| DE3243706C1 (de) * | 1982-11-25 | 1984-03-22 | Siemens AG, 1000 Berlin und 8000 München | ECL-TTL-Signalpegelwandler |
| US4518876A (en) * | 1983-03-30 | 1985-05-21 | Advanced Micro Devices, Inc. | TTL-ECL Input translation with AND/NAND function |
| US4527079A (en) * | 1983-11-01 | 1985-07-02 | Advanced Micro Devices, Inc. | Integrated circuit device accepting inputs and providing outputs at the levels of different logic families |
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-
1985
- 1985-10-31 JP JP60245404A patent/JPH0763139B2/ja not_active Expired - Lifetime
-
1986
- 1986-10-31 DE DE19863637095 patent/DE3637095A1/de active Granted
- 1986-10-31 US US06/925,577 patent/US4698527A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62104314A (ja) | 1987-05-14 |
| DE3637095C2 (ja) | 1988-02-18 |
| DE3637095A1 (de) | 1987-05-07 |
| US4698527A (en) | 1987-10-06 |
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