JP5390627B2 - ノイズシェーピング時間測定回路 - Google Patents

Description

本発明は、概して時間測定回路に関し、より詳細にはノイズシェーピング時間測定回路に関する。

時間測定回路（ＴＤＣ：Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）は、信号の各入力パルスの到達時間のデジタル表現を出力する。ＴＤＣは、一連のインバータを共に連ねることにより形成され得る。スタートパルスはインバータチェーン中を伝播し、ストップパルスでサンプリングされる。スタートパルスが通るインバータの数は、スタートからストップまでの時間のデジタル測定を提供する。このタイプのＴＤＣの分解能は、通常、電流、電圧および温度に高く依存するインバータのゲート遅延により制限される。ＴＤＣの線形性は、デバイス間のばらつき（ｄｅｖｉｃｅ ｍｉｓｍａｔｃｈ）により制限され、また、典型的には速度と分解能のためにトレードされる。小さなインバータは抑制された寄生容量を有するので、比較的小さなインバータステージはＴＤＣの分解能を改善するために必要である。しかし、デバイスのばらつきや線形性を改善するためには比較的大きなインバータステージが必要である。デジタル訂正技術及び統計的手法はＴＤＣの伝達関数を線形化するために利用できるが、分解能はゲート遅延により制限されたままである。

他のタイプのＴＤＣは、２つの遅延ラインの間の遅延差を利用するＶｅｒｎｉｅｒ ｄｅｌａｙ ｌｉｎｅである。しかし、デバイス間のばらつきは、Ｖｅｒｎｉｅｒ型のＴＤＣにさらに不利な影響を与える。加えて、十分なダイナミックレンジを得るために非常に長い遅延ラインが必要となる。他のタイプのＴＤＣは、時間周期測定の開始時にスイッチオンされ、時間周期測定の終了時にスイッチオフされるリングオシレータを利用する。スイッチングはゲーテイングインバータセル（ｇａｔｉｎｇ ｉｎｖｅｒｔｅｒ ｃｅｌｌｓ）によって行うことができる。この方法によるリングオシレータのスイッチオンおよびオフは、ターンオフ時にＴＤＣの内部ノードをハイインピーダンス状態に設定する。リングオシレータの寄生容量がハイインピーダンスオフ状態中にそれらの電圧を維持する場合にはノイズシェーピングが生じる。リングオシレータ型のＴＤＣは比較的高い分解能を達成し、トランジスタのばらつき影響を排除することができる。

しかし、ハイインピーダンスオフ状態は、高いノイズ感度およびリーク電流を引き起こす。例えば、通常のリングオシレータ型のＴＤＣは、ハイインピーダンス中にオシレータ電圧に影響を及ぼす多くのリーク電流を被る。スケーリングプロセスで、リーク電流は悪化し、温度に強く依存するようになる。また、ノイズ電流がオシレータ電圧の影響を受けるハイインピーダンスノードに流入される。さらに、ハイインピーダンスノード電圧はスイッチング時の電荷注入により不利な影響を受けるかもしれない。上述した問題によりハイインピーダンス状態では計数エラーが発生し得る。通常のリングオシレータ型のＴＤＣは、ストップ期間およびスタート期間において電圧に強く依存し、ＴＤＣのノイズシェーピングパフォーマンスを低下させる。

ＴＤＣは、未知の時間量の正確なデジタル測定を達成するために、少なくとも２つの異なる動作周波数の間で切り替えられるオシレータを含む。高い正確性の時間測定結果を得るために量子化ノイズシェーピングがＴＤＣにより実行される。さらに、ＴＤＣの線形性は、トランジスタ装置間のばらつきから導かれるスクランブリングエラーによって向上する。ＴＤＣはＤＰＬＬ（Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）のような多様なアプリケーションに利用することか可能である。ＤＰＬＬにおける高精度なＴＤＣの利用は量子化ノイズおよびフィルタリングの必要性を低減する。これは同様に高帯域幅の利用を可能とする。高帯域幅は、オシレータノイズフィルタリングを改善し、オシレータセッティング時間を低減するので、電力を節約し、送信機のための極性変調（ｐｏｌａｒ ｍｏｄｕｌａｔｉｏｎ）スキームの利用を可能とする。また、改善されたＴＤＣ線形性は、非線形性を補うための追加的な電気回路の必要性を排除するので、回路の複雑性、開発コストおよび消費電力を抑制できる。

ある実施形態によれば、ＴＤＣは、デジタル制御発振器、計数回路および評価回路を備える。デジタル制御発振器はリファレンス信号期間の第１の部分においては第１の周波数で動作し、対象信号とリファレンス信号の間の時間差に応じたリファレンス信号期間において動作周波数を第１の周波数から第２の周波数に変更する。計数回路は、リファレンス信号期間においてデジタル制御発振器の出力で何回の信号遷移が発生したかを計数する。評価回路は、リファレンス信号期間においてカウントされた信号遷移の回数に基づいて対象信号とリファレンス信号の間の時間差を推定する。

もちろん、本発明は上記の特徴および効果に限定されない。当業者であれば、以降の詳細な説明を読み、添付の図面を見ることによりさらなる特徴および効果を理解できるであろう。

ノイズシェーピング時間測定回路の実施形態のブロック図である。 図１の時間測定回路の動作を制御するために用いられるパルス信号の生成を示したタイミングチャートである。 図１の時間測定回路の動作に関するタイミングチャートである。 図１の時間測定回路の動作に関するタイミングチャートである。 図１の時間測定回路の計数およびエラー量子化動作を示すプロット図である。 図１の時間測定回路をｚ領域に変換された異なるステージで示す。 図１の時間測定回路をｚ領域に変換された異なるステージで示す。 図１の時間測定回路をｚ領域に変換された異なるステージで示す。 図１の時間測定回路に関して実行されるキャリブレーションモードの異なる段階を示す。 図１の時間測定回路に関して実行されるキャリブレーションモードの異なる段階を示す。 図１の時間測定回路に関して実行されるキャリブレーションモードの異なる段階を示す。 図１の時間測定回路に関して実行されるキャリブレーションモードの異なる段階を示す。 図１の時間測定回路を有するデジタルＰＬＬの実施形態のブロック図である。

図１は、時間測定回路（ＴＤＣ：Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１００の実施形態を示す。ＴＤＣ１００は、デジタル制御発振器（ＤＣＯ：Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１１０と、計数回路１２０と、評価回路１３０と、パルス生成器１４０と、を備える。ＴＤＣ１００は、極めて高い時間分解能（ｒｅｓｏｌｕｔｉｏｎ ｔｉｍｅ）測定結果を提供するためにノイズシェーピング（ｎｏｉｓｅ ｓｈａｐｉｎｇ）を利用する。ＴＤＣ１００が対象信号（スタート）の帯域幅（ｂａｎｄ ｗｉｄｔｈ）より数倍高い周波数（ＲＥＦ）で動作するとき、ＴＤＣ１００は、通常のノンノイズシェーピング（ｎｏｎ−ｎｏｉｓｅ ｓｈａｐｉｎｇ）ＴＤＣと比較して相対的に高いＳＮＲ（ｓｉｇｎａｌ−ｔｏ−ｎｏｉｓｅ ｒａｔｉｏ）を有する。さらに、ＴＤＣ１００は、量子化ノイズを高周波数にシフトすることにより量子化ノイズシェーピングを実行する。高周波ノイズは任意的にフィルタされもよく、これにより、ＴＤＣ１００に用いられるオーバーサンプリングレートによるＳＮＲの効果的な上昇が得られる。

成形された量子化ノイズは、微分フィルタ（ｄｉｆｆｅｒｅｎｔｉａｔｉｎｇ ｆｉｌｔｅｒ）によってフィルタされるホワイトノイズとしてモデル化することができる。サンプルシステムにおいて、上記微分フィルタの伝達係数は以下のように記述される。

数式１で表現されるノイズ伝達係数は、どのような量子化測定システムによっても生成される現在および以前の測定サンプルの量子化エラーの間の差分をとることにより実現することができる。測定サンプルは、各リファレンス信号期間（ｒｅｆｅｒｅｎｃｅ ｓｉｇｎａｌ ｐｅｒｉｏｄ）において、すなわち、リファレンス信号の各サイクルにおいてＤＣＯ１１０を２またはそれ以上の複数の周波数で動作させることにより生成される。ＤＣＯ１１０の動作周波数は、ＤＣＯ１１０に入力される発振チューニングビット（ＯＴＢ：Ｏｓｃｉｌｌａｔｏｒ Ｔｕｎｉｎｇ Ｂｉｔ）に基づいて選択される。

ある実施形態においては、ＯＴＢはデジタルパルス生成器１４０により制御される。デジタルパルス生成器１４０は、図２に示したように、対象信号（スタート）の立ち上がり遷移に応じてＯＴＢパルスをアクティブにし、リファレンス信号の立ち上がり遷移に応じてパルスを終了する。このため、ＯＴＢパルスは、スタートおよびＲＥＦ信号の立ち上がりエッジの時間差に応じた幅を有する。ＤＣＯ１１０は、パルスサブサイド時には第１の周波数（ｆ１）で動作し、パルスのアクティブ時には第２の周波数（ｆ２）で動作する。このため、ＤＣＯ１１０の出力周波数は、対象信号とリファレンス信号のタイミング関係に依存するＯＴＢパルスの状態に依存する。したがって、ＲＥＦとスタートの時間差が相対的に小さい場合にはリファレンス信号期間の後方においてＤＣＯ１１０の周波数が第１の周波数（ｆ１）から第２の周波数（ｆ２）に変化し、上記時間差が相対的に大きい場合にはリファレンス信号期間の前方において変化する。

ＴＤＣ１１０の計数回路１２０は、各リファレンス信号期間においてＤＣＯ１１０の出力で観測される信号遷移の回数を継続的に計数する。ある実施形態によれば、計数回路１２０は、微分回路１６０に続くモジュロカウンター（ｍｏｄｕｌｏ−ｃｏｕｎｔｅｒ）１５０を含む。モジュロカウンター１５０は、リファアレンス信号期間の間ではリセットされず、より高いクロックスピードを可能とする。評価回路１３０は、計数回路１２０の出力に基づいて対象信号とリファレンス信号の時間差を推定する。評価回路１３０はまた、リファレンス信号と関連付けられたタイミング情報に基づき、キャリブレーションモード時にＤＣＯ１１０の複数の動作周波数を判断する。

動作中、ＴＤＣ１００は既知のリファレンス期間のタイムフラクション（ｔｉｍｅ ｆｒａｃｔｉｏｎ）を測定およびデジタル化する。より詳細には、パルス生成器１４０は、リファレンス信号期間の第１の部分において、例えば、図２に示したＲＥＦの立ち上がりからスタートの立ち上がりまでにおいて、ＯＴＢパルスを非アクティブにする。この継続時間中、ＤＣＯ１１０は第１の周波数（ｆ１）で作動される。そして、パルス生成器１４０は、測定されるリファレンス信号期間のタイムフラクションにおいて、例えば、図２に示したスタートの立ち上がり遷移からＲＥＦの立ち上がりまでにおいて、ＯＴＢパルスをアクティブにする。ＤＣＯ１１０は、リファレンス信号期間のこの部分において第２の動作周波数（ｆ２）に切り替える。

計数回路１２０は、ＤＣＯ１１０の出力と接続され、各リファレンス信号期間においてＤＣＯ出力での信号遷移の回数を継続的に計数する。モジュロカウンター回路１５０は、第１のグラフがリファレンス信号を示し第２のグラフがモジュロカウンター回路１５０の出力を示す図３に示したように、基本的にＤＣＯフェーズ（ｐｈｅｓｅ）を累積する。図３の下部に示した異なる傾きは、モジュロカウンター回路１５０の出力の変化率はＯＴＢ値に応じて変化することを示す。すなわち、ＤＣＯ動作周波数はＯＴＢパルスのサブサイドの度に変化するので、モジュロカウンター回路１５０で累積するＤＣＯフェーズ変化率はＯＴＢの関数である。

ある実施形態によれば、モジュロカウンター回路１５０は、ｎビットアダー１５２およびラッチ１５４を含む。ラッチ１５４は、ＤＣＯ出力の立ち上がり遷移にトリガされたときにアダー１５２の現在の出力を保持し、アダー１５２はラッチ１５４の現在状態を１つずつインクリメントする。微分回路１６０は、現在リファレンス信号期間の計数値を、以前のリファレンス信号期間の計数値と比較する。ある実施形態によれば、微分回路１６０は、２つのラッチ１６２、１６４および減算器１６６を有する。第１のラッチ１６２は、リファレンス信号の立ち上がり遷移時に最も直近のリファレンス信号期間についての計数値を取得する。この値は、リファレンス信号の次の立ち上がり遷移時に第２のラッチ１６４へ渡される。したがって、ラッチ１６２、１６４は、２つの連続するリファレンス信号期間についての計数値を一緒に保持する。減算器１６６はより新しい計数値から古い計数値を減算し、最新のリファレンス信号期間に計数されたＤＣＯサイクルの数を抽出する。

図４は、ＴＤＣ１００の種々の段階での処理を示したタイミングチャートである。最上段のグラフはリファレンス信号（ＲＥＦ）を示す。最上段から２つ目のグラフは微分回路１６０の第１のラッチ１６２の状態を示し、最上段から３つ目のグラフは微分回路１６０の第２のラッチ１６４の状態を示す。最下段のグラフはゆるやかな変化信号についての減算器１６６の出力を示す。

評価回路１３０は、デジタルロジック、他のタイプのロジック、または複数のＤＣＯ動作周波数（例えば、ｆ１およびｆ２）を判断するための電気回路を有してもよい。評価回路１３０は、キャリブレーションモード時にＤＣＯ動作周波数を判断する。ＤＣＯ動作周波数は、プロセス、電圧および温度に伴って変化する。ＤＣＯ１１０は、キャリブレーションモード時に多数のリファレンス期間の各々に関して周波数ｆ１およびｆ２に固定され、詳細については後述するように、計数回路１２０の出力の時間平均が算出され、周波数測定結果として用いられる。評価回路１３０は、通常動作時にリファレンス信号期間のフラクションを算出するために時間平均周波数測定結果を利用する。ＤＣＯ動作周波数（例えば、ｆ１、ｆ２）はキャリブレーションモード時に算出されるので、評価回路１３０は、計数回路１２０の出力からある周波数（例えばｆ１）に関するフェーズ増加を減算することができる。その結果の波形は、実線が動作時のＤＣＯ１１０に関するフェーズ波形を表わす図５に示される。破線は評価回路１３０による処理後のフェーズ波形を表わす。量子化エラーｑ［０］、ｑ［１］は、それら各々の測定結果から減算されたものであり、自動的に続く測定結果に加算される。これは、それら双方が１次ノイズシェーピングを受けることを意味する。

次に、ＴＤＣ１００のより理論的な説明をｚ領域において説明する。図６は、単一の入力サンプリング周波数（ＲＥＦ）が用いられる計数回路１２０の等価モデルを示す。モジュロカウンター回路１５０は、２つのアダー７００、７０２、各々リファレンス信号によりクロックされる２つのラッチ７０４、７０６、およびアダー７０８を含む。合計された２つの入力値は、リファレンス信号期間におけるＤＣＯ１１０のフェーズ増加（ラジアンでなく、サイクルで測定された）を表わす。モジュロカウンター回路１５０は実質ＤＣＯ出力フェーズの整数倍数を分解するだけなので、微分回路１６０は、フェーズ測定結果を整数に切り捨てる量子化器７１０を有する。量子化器出力はリファレンス信号によりクロックされるラッチ７１２に保持される。２つの連続する量子化信号は、時間測定出力（ｔ_{ｐｕｌｓｅ’}）を生成するために減算器７１４により減算される。

図７は、さらに簡素化された計数回路１２０を示す。ここで、モジュロカウンター回路１５０は、１つのアダー８００およびラッチ８０２を含む。アダー８００は、ラッチ８０２の出力と下記のように表現される第１の入力（ｕ）を加算する。

微分回路１６０は、この場合も先と同様に量子化器７１０、ラッチ７１２および減算器７１４を上述した時間測定出力（ｔ_{ｐｕｌｓｅ’}）を生成するために有する。

図８は、ｚ領域において線形モデルにさらに一層簡素化された計数回路１２０を示す。モジュロカウンター回路１５０は、入力信号（Ｕ）と共に出力を加算ブロックにフィードバックする遅延ブロック９００を有する。遅延ブロック９００の出力はまた微分回路１６０のサマー（ｓｕｍｍｅｒ）９０４に入力される。量子化エラー値（Ｑｅ）もまたサマー９０４に入力される。サマー９０４の出力は、微分回路１６０の遅延ブロック９０６および減算器９０８に入力される。減算器９０８は、以下の伝達関数で与えられる時間測定出力（Ｔ_{ｐｕｌｓｅ’}）を生成する。

ＱｅからＤｔ’までの伝達関数は以下のように与えられる。

したがって、量子化エラーＱｅのエネルギーはＤＣからリファレンス信号周波数（直流成分から離れた）との間の周波数領域に均一に分散される。このため、出力量子化ノイズＰＳＤ（Ｐｏｗｅｒ ｓｐｅｃｔｒａｌ ｄｅｎｓｉｔｙ）は１次整形され、未知のタイムフラクションに線形的に依存する入力量Ｕは遅延される。

ある実施形態では、ＤＣＯ１１０はリングオシレータである。この実施形態によれば、計数回路１２０は、平均計数値を抽出するためにリングオシレータの２以上のステージの出力をサンプリングする。リングオシレータの２以上のステージからのタイミング情報の抽出は、高いオーバーサンプリングレートの必要性を低減する。他の実施形態では、ＤＣＯ１１０はＬＣ−ｔａｎｋ回路である。各ケースにおいて、ＴＤＣ１００は、好ましくは各リファレンス信号期間中での各ＤＣＯ周波数状態における最低時間量を用いる。これは、トランジスタを理想的に十分に速くスイッチオンおよびオフする能力の欠如により非常に短いパルスを分解できないデッドゾーン（ｄｅａｄ−ｚｏｎｅｓ）を抑える。ある実施形態では、パルス生成器１４０は、ＯＴＢパルスに遅延を与えることにより、図２に示したように、各リファレンス信号期間においてＯＴＢパルスの立下りをリファレンス信号（ＲＥＦ）の立ち上がりを超えて広げる。通常動作中にＴＤＣ１００により実行される時間測定プロセスに遅延がエラーを生じさせないように、上記同一の遅延がキャリブレーションモード中に用いられる。

ある実施形態では、キャリブレーションモードは第２の周波数（ｆ２）の判断により開始する。第２の周波数は、ＯＴＢビットを常にアクティブに設定することにより判断することができる。図９は、ＯＴＢビットを常にアクティブにした場合のＤＣＯフェーズを示し、ｘ軸はリファレンスサイクルで測定された時間を表わす。リファレンス信号は既知であると考えられるので、リファレンス信号が周波数＝１を有するように全周波数をリファレンス信号に正規化することができる。この方法でＯＴＢをアクティブに設定することにより、図９に示したように、計数回路１２０が８または９の計数値を出力する。この例では、計数回路１２０は、計数値８を１／３の確率で出力し、計数値９を２／３の確率で出力する。このため、長い時間を通じ、第２の周波数（ｆ２）の時間平均は８．６６７となる。計数回路１２０の稼働を長くするほど、時間平均機能がより正確になる。例えば、もし最初の測定結果のみが用いられた場合、ｆ２についての平均周波数は８．５になるだろう。

そして第１の周波数（ｆ１）が判断される。第１の周波数は、ＯＴＢビットを０に設定することにより判断される。図１０は、ＯＴＢビットを０に設定した場合のＤＣＯフェーズを示す。上述したｆ２を算出するための同一手順がｆ１を算出するために同様に繰り返される。この例では、ｆ１はリファレンス周波数の２倍である。このため、計数回路１２０は計数値２を出力する。キャリブレーション処理は、周波数スイッチングタイムが０（すなわち、デッドゾーンを考慮してＯＴＢパルスに遅延が与えられない）である場合にこの時点で終了する。

しかし、上述したようにデッドゾーンを考慮してパルス生成器１４０がＯＴＢパルスに遅延を与える場合、キャリブレーションモードはまた時間遅延値を補正することを含む。ある実施形態では、パルス生成器１４０は時間遅延（ｄ）を有する１つのＯＴＢパルスを生成する。図１１は、ＯＴＢビットが０に設定される間にＯＴＢパルスに１つの遅延（ｄ）が与えられる場合のＤＣＯフェーズを示す。この例では、計数回路１２０は、２および３の計数値を概ね同じ回数ずつ出力する。このため、等価周波数（ｆｍ）＝２．５。

ＴＤＣ１００は、ｆ１、ｆ２、およびｆｍの値が判断された後、通常動作を開始できる。例えば、リファレンス期間の１／２がデジタル化される時間である通常動作状態を考える。図１２は、これらの状態下でのＤＣＯフェーズを示す。図１２は、ＤＣＯ１１０がリファレンス期間の半分とデッドゾーンの排除のために与えられた追加時間遅延（ｄ）にわたってｆ２で動作することを示す。計数回路１２０の出力での最初の２つの数ｋは、各々５および６である。評価回路１３０は、これらの数を下記数式に従ってタイムフラクションを判断するために用いる。

入力時間が０．５＊Ｔｒｅｆに比較的一定に維持される場合、タイムフラクションの平均値は０．５に収束する。各リファレンスサイクル中でのフェーズ増加は以下のように表現される。

その代替として、ＴＤＣ１００のフェーズ増加値は図１２に示したグラフから読取ることも可能である。

ＴＤＣ１００は多様なタイプの回路に用いることができる。図１３は、ＴＤＣ１００がＤＰＬＬ１０００に組み込まれる実施形態を示す。ＤＰＬＬ１０００は、位相検出器１０１０、ローパスフィルター１０２０、ＤＣＯ１０３０およびＴＤＣ１００を含む。ＴＤＣ１００は、ＤＣＯ出力からタイミング情報を判断するためにＤＰＬＬ ＤＣＯ１０３０の出力を処理する。抽出されたタイミング情報は、ＤＰＬＬ１０００の位相または周波数ロックを制御するために位相検出器１０１０にフィードバックされる。同じ実施形態において、ＤＰＬＬ帯域幅は数ＭＨｚ以下である。このため、ＴＤＣ１００はＤＰＬＬ ＤＣＯ出力を数百ＭＨｚでサンプリングする。ＤＰＬＬ１０００の分解能およびＳＮＲは、ＴＤＣ１００がオーバーサンプリングおよびノイズシェーピングを採用するので、顕著に向上する。シミュレーションは、ＤＣＯ動作周波数ｆ２＝６．０ＧＨｚ、ｆ１＝５．０ＧＨｚについて、ＴＤＣ１００は、通常のＴＤＣよりも、ＤＰＬＬ１０００のインテグレイテッド位相ノイズ（ｉｎｔｅｇｒａｔｅｄ ｐｈａｓｅ ｎｏｉｓｅ）を１０ｄＢ以上改善することを示している。インテグレイテッド位相ノイズは、ループフィルタ１０２０をよりスティープ（ｓｔｅｅｐｅｒ）に作り、および／または、ｆ１とｆ２の差分を大きくする場合にさらに改善することができる。

上述した様々な範囲のバリエーションやアプリケーションを念頭に、本発明は前述の説明に限定されるものでなく、添付の図面に限定されるものでもない。その代わりに、本発明は、後続の請求項およびそれらの法的均等物のみによって限定される。

Claims (20)

1. 対象信号とリファレンス信号の時間差を測定する方法であって、
   前記リファレンス信号期間の第１の部分においてデジタル制御発振器（ＤＣＯ）を第１の周波数で動作させることと、
   前記対象信号と前記リファレンス信号との時間差に応じて前記リファレンス信号期間中に前記ＤＣＯの動作周波数を前記第１の周波数から第２の周波数に変更することと、
   前記リファレンス信号期間において前記ＤＣＯの出力で何回の信号遷移が発生したかを継続的に計数することと、
   前記対象信号と前記リファレンス信号の時間差を前記リファレンス信号期間において計数された前記信号遷移の回数に基づいて推定することと、
   を含む、方法。
2. 前記時間差が相対的に大きい場合には前記リファレンス信号期間の後方において前記ＤＣＯの動作周波数を前記第１の周波数から第２の周波数に変更し、前記時間差が相対的に小さい場合には前記リファレンス信号期間の前方において前記ＤＣＯの動作周波数を前記第１の周波数から第２の周波数に変更する、請求項１に記載の方法。
3. 複数のリファレンス信号期間にわたって前記ＤＣＯの出力において信号遷移が発生する度に連続計数値を増加させることと、
   各リファレンス信号期間において累積された前記連続計数値を記憶することと、
   連続するリファレンス信号期間について記憶された前記連続計数値を比較することと、
   を含む、請求項１に記載の方法。
4. キャリブレーションモード中に前記第１および第２の周波数を判断することを含む、請求項１に記載の方法。
5. 前記キャリブレーションモード中に前記ＤＣＯの出力で観測された信号遷移の時間平均回数に基づいて前記第１および第２の周波数を判断することを含む、請求項４に記載の方法。
6. 前記対象信号と前記リファレンス信号の前記時間差に応じた幅を有するパルスを生成することと、
   前記パルスのサブサイド時に前記ＤＣＯを前記第１の周波数で動作させ、前記パルスのアクティブ時に前記第２の周波数で動作させることと、を含む、請求項１に記載の方法。
7. 前記対象信号における立ち上がり遷移に応じて前記パルスをアクティブにすることと、
   前記リファレンス信号における立ち上がり遷移に応じて前記パルスを終了することと、を含む、請求項６に記載の方法。
8. 固定遅延により前記パルスの前記幅を広げることを含む、請求項６に記載の方法。
9. １または２以上の周波数チューニングビットとして前記パルスを前記ＤＣＯに入力することを含む、請求項６に記載の方法。
10. 前記対象信号はデジタル位相同期ループの出力である、請求項１に記載の方法。
11. 前記リファレンス信号期間の第１の部分において第１の周波数で動作し、前記対象信号と前記リファレンス信号との時間差に応じて前記リファレンス信号期間中に前記ＤＣＯの動作周波数を前記第１の周波数から第２の周波数に変更するデジタル制御発振器（ＤＣＯ）と、
    前記リファレンス信号期間において前記ＤＣＯの出力で何回の信号遷移が発生したかを継続的に計数する計数回路と、
    前記対象信号と前記リファレンス信号の時間差を前記リファレンス信号期間において計数された前記信号遷移の回数に基づいて推定する評価回路と、
    を備える、時間測定回路。
12. 前記ＤＣＯは、前記時間差が相対的に大きい場合には前記リファレンス信号期間の後方において動作周波数を前記第１の周波数から第２の周波数に変更し、前記時間差が相対的に小さい場合には前記リファレンス信号期間の前方において変更する、請求項１１に記載の時間測定回路。
13. 前記計数回路は、複数のリファレンス信号期間にわたって前記ＤＣＯの出力において信号遷移が発生する度に連続計数値を増加させ、各リファレンス信号期間において累積された前記連続計数値を記憶し、連続するリファレンス信号期間について記憶された前記連続計数値を比較する、請求項１１に記載の時間測定回路。
14. 前記評価回路は、キャリブレーションモード中に前記第１および第２の周波数を判断する、請求項１１に記載の時間測定回路。
15. 前記評価回路は、前記キャリブレーションモード中に前記ＤＣＯの出力で観測された信号遷移の時間平均回数に基づいて前記第１および第２の周波数を判断する、請求項１４に記載の時間測定回路。
16. 前記対象信号と前記リファレンス信号の前記時間差に応じた幅を有するパルスを生成するパルス生成器を備え、
    前記ＤＣＯは、前記パルスのサブサイド時に前記第１の周波数で動作し、前記パルスのアクティブ時に前記第２の周波数で動作する、請求項１１に記載の時間測定回路。
17. 前記パルス生成器は、前記対象信号における立ち上がり遷移に応じて前記パルスをアクティブにし、前記リファレンス信号における立ち上がり遷移に応じて前記パルスを終了する、請求項１６に記載の時間測定回路。
18. 前記パルス生成器は、固定遅延により前記パルスの前記幅を広げる、請求項１６に記載の時間測定回路。
19. 前記パルスは、１または２以上の周波数チューニングビットとして前記ＤＣＯに入力される、請求項１６に記載の時間測定回路。
20. 請求項１１に記載の時間測定回路を備える、デジタル位相同期ループ。
    
    
    

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