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CN110069008B - 一种时间数字转换器系统及包含该系统的倍数延迟锁相环 - Google Patents

一种时间数字转换器系统及包含该系统的倍数延迟锁相环 Download PDF

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CN110069008B CN201910355579.6A CN201910355579A CN110069008B CN 110069008 B CN110069008 B CN 110069008B CN 201910355579 A CN201910355579 A CN 201910355579A CN 110069008 B CN110069008 B CN 110069008B
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Abstract

本发明公开了一种时间数字转换器系统及包含该系统的倍数延迟锁相环，该系统包括：第一级时间数字转换器、第一级数字时间转换器、第一级时间放大器、第二级时间数字转换器、第二级数字时间转换器、第二级时间放大器、第三级逐次逼近寄存器型的模拟数字转换器及数字模拟转换器。本发明所提供的时间数字转换器系统及具有降低带内量化噪声的倍数延迟锁相环，使用类似于Delta‑Sigma的联级算法，有效提高应用于倍数延迟锁相环中的时间数字转换器精度，从而降低量化噪声的大小，并改善倍数延迟锁相环杂散的产生。

Description

一种时间数字转换器系统及包含该系统的倍数延迟锁相环
技术领域
本发明涉及集成电路技术领域，具体涉及一种时间数字转换器系统及包含该系统的倍数延迟锁相环。
背景技术
随着科技的进步，在全数字化芯片的应用中，为了将片外较低频率的振荡器输入信号转为较高频率的时钟信号，片上倍频时钟的使用已经占据着重要的地位。而为了得到一个稳定且不受相位噪声影响的高频时钟信号，倍数延迟锁相环必须要具备抑制相位噪声功能。此外，手持装置的兴起，为了延长电池在手持装置上的续航能力，低功耗已经成为一种不可或缺的条件。
在倍数延迟锁相环中，压控振荡器为一个环状回路，所以压控振荡器产生的抖动会随着环状回路而累加，于是倍数延迟锁相环的工作原理是通过在每隔一段时间内重新输入新的时钟信号至振荡器中，来降低振荡器的抖动(jitter)，但会因此产生杂散(spur)。此外，倍数延迟锁相环分为数字以及模拟两种，模拟倍数延迟锁相环和锁相环架构相似，但因为电荷泵和相位侦测器两者导致的非线性会影响倍数延迟锁相环输出的抖动。因此数字化倍数延迟锁相环将以时间数字转换器取代电荷泵和相位侦测器，来改善模拟倍数延迟锁相环的缺点。
尽管数字化倍数延迟锁相环可以改善模拟倍数延迟锁环的缺点。但是，使用数字化倍数延迟锁相环带来的缺点是其带内量化噪声由时间数字转换器所决定。
发明内容
本发明的目的是提供一种时间数字转换器系统及包含该系统的倍数延迟锁相环，以降低带内量化噪声。
为达到上述目的，本发明提供了一种时间数字转换器系统，该系统应用于倍数延迟锁相环，该系统包括：第一级时间数字转换器、第一级数字时间转换器、第一级时间放大器、第二级时间数字转换器、第二级数字时间转换器、第二级时间放大器、第三级逐次逼近寄存器型的模拟数字转换器及数字模拟转换器；
参考时钟信号和倍数延迟锁相环的输出信号同时输入至第一级时间数字转换器中，以将参考时钟信号和倍数延迟锁相环的输出信号的时间差转换成第一级数字输出信号；然后由第一级数字时间转换器将第一级数字输出信号还原成第一级时域信号；之后将第一级时域信号与参考时钟信号相减得到第一级时间数字转换器的量化噪声，进而使用第一级时间放大器放大后输入至第二级时间数字转换器，以将经第一级时间放大器放大后的信号和倍数延迟锁相环的输出信号的时间差转换成第二级数字输出信号；然后由第二级数字时间转换器将第二级数字输出信号还原成第二级时域信号；之后将第二级时域信号与第一级时间放大器放大后的信号相减得到第二级时间数字转换器的量化噪声，进而使用第二级时间放大器放大后输入至逐次逼近寄存器型的模拟数字转换器，以将经第二级时间放大器放大后的信号和倍数延迟锁相环的输出信号的时间差转换成第三级数字输出信号；将第一级数字输出信号、第二级数字输出信号以及第三级数字输出信号相加并输入至数字模拟转换器得到模拟输出信号，用以控制压控振荡器输出信号的频率，进而得到倍数延迟锁相环的输出信号。
上述的时间数字转换器系统，其中，该系统还包括用于缩小倍率的第二级移位器和第三级移位器；先将第二级数字输出信号输入至所述第二级移位器，得到第二级移位器数字输出信号，以及将第三级数字输出信号输入至所述第三级移位器，得到第三级移位器数字输出信号；之后再将第一级数字输出信号、第二级移位器数字输出信号以及第三级移位器数字输出信号相加并输入至数字模拟转换器得到模拟输出信号。
本发明还提供了一种倍数延迟锁相环，其包括：上述的时间数字转换器系统，与所述数字转换器系统相连的压控振荡器以及与所述压控振荡器相连，用于在固定周期内消除压控振荡器抖动的数字控制系统。
上述的倍数延迟锁相环，其中，所述数字控制系统包括：分频器、数字控制电路以及数据选择器；参考时钟信号和压控振荡器输出信号同时输入至数据选择器；所述数字控制电路产生控制信号决定所述数据选择器选择输出参考时钟信号或者是压控振荡器输出信号；当数字控制电路的输出为0时，数据选择器选择输出压控振荡器输出信号至压控振荡器；当数字控制电路的输出为1时，数据选择器选择输出参考时钟信号至压控振荡器；参考时钟信号、压控振荡器输出信号和经分频器进行信号频率降频处理后的压控振荡器输出信号输入至数字控制电路，作为数字控制电路的触发信号，用以决定数字控制电路的输出是否为1。
相对于现有技术，本发明具有以下有益效果：
本发明所提供的具有降低带内量化噪声的倍数延迟锁相环，是在数字化倍数延迟锁相环的基础上增加两条降低带内量化噪声支路，其用途主要是提取时间数字转换器上的量化噪声，经过三次的采样后反馈回电路中，降低时间数字转换器的量化噪声，并以电压的形式调整振荡器的输出频率，减少振荡器输出频率和输入参考频率的误差。
倍数延迟锁相环主要由第一级时间数字转换器、数字模拟转换器、压控振荡器以及数字控制系统组成，而降低带内量化噪声支路为数字化倍数延迟锁相环的另外两条复制环路，主要由第一级数字时间转换器、第一级时间放大器、第二级时间数字转换器、第二级数字时间转换器、第二级时间放大器、第二级位移器、第三级逐次逼近寄存器型的模拟数字转换器以及第三级位移器组成。其中，第一级数字时间转换器将第一级时间数字转换器输出的第一级数字输出信号还原成第一级时域信号，并将被还原的第一级时域信号与参考时钟信号相减得到第一级时间数字转换器的量化误差，进而由第一级时间放大器放大后，再由第二级时间数字转换器进行第二次采样，而第三级逐次逼近寄存器型的模拟数字转换器则是将经第二级时间放大器放大后的第二级时间数字转换器的量化误差进行采样，本发明主要通过三次的采样来缩小量化误差。
本发明所提供的时间数字转换器系统及具有降低带内量化噪声的倍数延迟锁相环，使用类似于Delta-Sigma的联级算法，有效提高应用于倍数延迟锁相环中的时间数字转换器精度，从而降低量化噪声的大小，并改善倍数延迟锁相环杂散的产生。
其中，降低带内量化噪声支路的第三级逐次逼近寄存器型的模拟数字转换器，其输入范围相较于第一级和第二级时间数字转换器大，因此第二级时间放大器的放大倍率也可以加大，可以有效提高时间数字转换器精度。
此外，降低带内量化噪声支路的第一级和第二级移位器，使用数字移位的方法来实现乘法的功能，可以有效降低需要使用的数字模拟转换器个数，以降低电路整体消耗功率，以及降低各级之间产生因放大或缩小倍率不同而造成的误差。
本发明在数字化倍数延迟锁相环中增加两条降低带内量化噪声支路，可以降低时间数字转换器量化噪声，进而改善倍数延迟锁相环杂散的产生。逐次逼近寄存器型的模拟数字转换器的使用，使得第二级时间数字放大器的放大倍率可以有更多选择，因此可以依据倍数延迟锁相环的功耗以及时间数字转换器所需的精度决定其大小。
附图说明
图1为本发明倍数延迟锁相环的架构图；
图2为本发明时间数字转换器系统的架构图。
具体实施方式
以下结合附图通过具体实施例对本发明作进一步的描述，这些实施例仅用于说明本发明，并不是对本发明保护范围的限制。
本发明为应用于倍数延迟锁相环的时间数字转换系统，主要是在发明架构上实现创新，而本发明使用的时间数字转换器、数字时间转换器、时间放大器、数字模拟转换器、逐次逼近寄存器型的模拟数字转换器以及移位器也皆为常用的电路架构，其中两个主要电路为时间数字转换器以及数字时间转换器，时间数字转换器的核心架构为常用的高速时间数字转换器，数字时间转换器主要由延时链以及数据选择器组成。
如图1所示，本发明所提供的倍数延迟锁相环包括：时间数字转换器系统，与所述数字转换器系统相连的压控振荡器VCO以及与所述压控振荡器VCO相连，用于在固定周期内消除压控振荡器VCO抖动的数字控制系统。
本发明使用的数字控制系统为常用电路架构，包括：分频器Divider、数字控制电路Selection logic以及数据选择器Mux。其运作原理为：参考时钟信号REF和压控振荡器输出信号OUT(即倍数延迟锁相环的输出信号)同时输入至数据选择器Mux；所述数字控制电路Selection logic产生控制信号sel决定所述数据选择器Mux选择输出参考时钟信号REF或者是压控振荡器输出信号OUT；当数字控制电路Selection logic的输出sel为0时，数据选择器Mux选择输出压控振荡器输出信号OUT至压控振荡器VCO；当数字控制电路Selectionlogic在一个固定时间后的输出sel变为1时，数据选择器Mux选择输出参考时钟信号REF至压控振荡器VCO；参考时钟信号REF、压控振荡器输出信号OUT和经分频器Divider进行信号频率降频处理后的压控振荡器输出信号OUT输入至数字控制电路Selection logic，作为数字控制电路Selection logic的触发信号，用以决定数字控制电路Selection logic的输出是否为1。倍数延迟锁相环在固定周期内输入一个参考时钟信号REF，使得压控振荡器VCO产生的抖动可以在固定周期内被消除。
在如图1所示的实施例中，本发明所提供的应用于倍数延迟锁相环的时间数字转换器系统，包括：第一级时间数字转换器TDC1、第一级数字时间转换器DTC1、第一级时间放大器TA1、第二级时间数字转换器TDC2、第二级移位器Shifter1、第二级数字时间转换器DTC2、第二级时间放大器TA2、第三级逐次逼近寄存器型的模拟数字转换器SAR-ADC、第三级移位器Shifter2及数字模拟转换器DAC；
参考时钟信号REF和倍数延迟锁相环的输出信号OUT同时输入至第一级时间数字转换器TDC1中，以将参考时钟信号REF和倍数延迟锁相环的输出信号OUT的时间差转换成第一级数字输出信号TDC1out；然后由第一级数字时间转换器DTC1将第一级数字输出信号TDC1out还原成第一级时域信号；之后将第一级时域信号与参考时钟信号REF相减得到第一级时间数字转换器TDC1的量化噪声，进而使用第一级时间放大器TA1放大后输入至第二级时间数字转换器TDC2，以将经第一级时间放大器TA1放大后的信号(即放大后的第一级时间数字转换器TDC1的量化噪声)和倍数延迟锁相环的输出信号OUT的时间差转换成第二级数字输出信号；然后由第二级数字时间转换器DTC2将第二级数字输出信号还原成第二级时域信号；之后将第二级时域信号与第一级时间放大器TA1放大后的信号相减得到第二级时间数字转换器TDC2的量化噪声，进而使用第二级时间放大器TA2放大后输入至逐次逼近寄存器型的模拟数字转换器SAR-ADC，以将经第二级时间放大器TA2放大后的信号(即放大后的第二级时间数字转换器TDC2的量化噪声)和倍数延迟锁相环的输出信号OUT的时间差转换成第三级数字输出信号；将第二级数字输出信号输入至所述第二级移位器Shifter1，得到第二级移位器数字输出信号sh1；将第三级数字输出信号输入至所述第三级移位器Shifter2，得到第三级移位器数字输出信号sh2；第二级移位器Shifter1和第三级移位器Shifter2主要是实现缩小倍率的功能，将第一级数字输出信号TDC1out、第二级移位器数字输出信号sh1以及第三级移位器数字输出信号sh2相加并输入至数字模拟转换器DAC得到模拟输出信号DACsum，用以控制压控振荡器输出信号OUT的频率，即得到倍数延迟锁相环的输出信号OUT。
举例来说，图2为本发明的时间数字转换器系统架构图，假设两输入信号参考时钟信号REF和倍数延迟锁相环的输出信号OUT之差(Tin＝REF-OUT)为一正弦波，第一级时间数字转换器TDC1和第二级时间数字转换器TDC2输出为2比特，第一级时间放大器TA1和第二级时间放大器TA2放大倍率为4倍，第三级逐次逼近寄存器型的模拟数字转换器SAR-ADC的输出为4比特，三级相加所得的输出范围为00000000到11111111之间，因此数字模拟转换器DAC所需要的比特数目为8，此时的量化噪声可以被缩小为原来的16倍，而系统输出的模拟输出信号DACsum为一有锯齿的正弦波信号。如果在功耗允许且在不超出逐次逼近寄存器型的模拟数字转换器SAR-ADC输入的情况下加大第二级时间放大器TA2的放大倍率，假设放大倍率变为8倍，在不增加数字模拟转换器DAC比特数目的条件下，量化噪声可缩小为原来的32倍，而系统输出的模拟输出信号DACsum为则会越来越趋近于原本输入端的正弦波信号。
由前文所述可以得知，倍数延迟锁相环的噪声主要来自于时间数字转换器的量化噪声，于是本发明通过采样，提取并放大量化噪声，然后再重新采样的方法提高时间数字转换器的精度来改善量化噪声，同时倍数延迟锁相环所产生的杂散也可以获得改善。
综上所述，本发明所提供的具有降低带内量化噪声的倍数延迟锁相环在倍数延迟锁相环的基础上添加了两条降低带内量化噪声支路，其主要是使用类似于Delta-Sigma的联级算法，通过采样，提取并放大量化噪声，然后再重新采样的方法提高时间数字转换器的精度来改善量化噪声，进而改善倍数延迟锁相环杂散的产生。此外，逐次逼近寄存器型的模拟数字转换器使用，使得第二级时间放大器的放大倍率有更多选择，可以依据倍数延迟锁相环的功耗以及时间数字转换器所需的精度决定其大小。移位器的使用减少了数字模拟转换器的使用个数，降低了整体电路的消耗功率。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (3)

1.一种时间数字转换器系统，该系统应用于倍数延迟锁相环，其特征在于，该系统包括：第一级时间数字转换器、第一级数字时间转换器、第一级时间放大器、第二级时间数字转换器、第二级数字时间转换器、第二级时间放大器、第三级逐次逼近寄存器型的模拟数字转换器、以及数字模拟转换器；
参考时钟信号和倍数延迟锁相环的输出信号同时输入至第一级时间数字转换器中，以将参考时钟信号和倍数延迟锁相环的输出信号的时间差转换成第一级数字输出信号；然后由第一级数字时间转换器将第一级数字输出信号还原成第一级时域信号；之后将第一级时域信号与参考时钟信号相减得到第一级时间数字转换器的量化噪声，进而使用第一级时间放大器放大后输入至第二级时间数字转换器，以将经第一级时间放大器放大后的信号和倍数延迟锁相环的输出信号的时间差转换成第二级数字输出信号；然后由第二级数字时间转换器将第二级数字输出信号还原成第二级时域信号；
之后将第二级时域信号与第一级时间放大器放大后的信号相减得到第二级时间数字转换器的量化噪声，进而使用第二级时间放大器放大后输入至逐次逼近寄存器型的模拟数字转换器，以将经第二级时间放大器放大后的信号和倍数延迟锁相环的输出信号的时间差转换成第三级数字输出信号；
将第一级数字输出信号、第二级数字输出信号以及第三级数字输出信号相加并输入至数字模拟转换器得到模拟输出信号，用以控制压控振荡器输出信号的频率，进而得到倍数延迟锁相环的输出信号。
2.如权利要求1所述的时间数字转换器系统，其特征在于，该系统还包括用于缩小倍率的第二级移位器和第三级移位器；先将第二级数字输出信号输入至所述第二级移位器，得到第二级移位器数字输出信号，以及将第三级数字输出信号输入至所述第三级移位器，得到第三级移位器数字输出信号；之后再将第一级数字输出信号、第二级移位器数字输出信号以及第三级移位器数字输出信号相加并输入至数字模拟转换器得到模拟输出信号。
3.一种倍数延迟锁相环，其特征在于，包括：如权利要求1或2所述的时间数字转换器系统，与所述数字转换器系统相连的压控振荡器以及与所述压控振荡器相连，用于在固定周期内消除压控振荡器抖动的数字控制系统；所述数字控制系统包括：分频器、数字控制电路以及数据选择器；参考时钟信号和压控振荡器输出信号同时输入至数据选择器；所述数字控制电路产生控制信号决定所述数据选择器选择输出参考时钟信号或者是压控振荡器输出信号；当数字控制电路的输出为0时，数据选择器选择输出压控振荡器输出信号至压控振荡器；当数字控制电路的输出为1时，数据选择器选择输出参考时钟信号至压控振荡器；参考时钟信号、压控振荡器输出信号和经分频器进行信号频率降频处理后的压控振荡器输出信号输入至数字控制电路，作为数字控制电路的触发信号，用以决定数字控制电路的输出是否为1。
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