JP5384051B2 - 画像表示装置 - Google Patents

Description

本発明は画像表示装置に関する。

近年、有機エレクトロルミネッセンス（Electro Luminescence）素子（以下、有機ＥＬ素子という）などの発光素子を用いた画像表示装置の開発が盛んに行われている。これらの発光素子はその発光素子を駆動する画素回路とともにガラス基板等の上に形成される。

図７は従来の技術を用いた有機ＥＬディスプレイの回路構成を示す図である。各画素回路ＰＸには有機ＥＬ素子１０１が設けられており、有機ＥＬ素子１０１のカソード端は接地され、アノード端は駆動ＴＦＴ（Thin Film-Transistor、薄膜トランジスタとも言う）１０２を介して電源線Ｖｃｃに接続されている。駆動ＴＦＴ１０２のゲート−ソース間には記憶容量１０３が接続されている。また駆動ＴＦＴ１０２のゲートは画素スイッチ１０４を介して、信号線ＤＬに接続され、信号線ＤＬは信号入力回路ＸＤＶに接続されている。また有機ＥＬ素子１０１のアノード端はリセットスイッチ１０５を介して接地されている。リセットスイッチ１０５はリセットスイッチ制御線ＲＬ、画素スイッチ１０４は画素スイッチ走査線ＧＬにより、それぞれリセットスイッチ制御回路ＲＤＶ及び画素スイッチ制御回路ＹＤＶにより制御される。ここで１つの画素回路は１つの画素に対応する。

図８は従来の有機ＥＬディスプレイにおける１つの画素回路ＰＸに対する画素スイッチ走査線ＧＬおよび信号線ＤＬの電位の波形を示す波形図である。信号線から入力される画像信号を書込む対象となる画素回路ＰＸでは、始めにリセットスイッチ制御線ＲＬによってリセットスイッチ１０５がオンになる。このとき有機ＥＬ素子１０１のカソード端とアノード端は共に接地電圧にリセットされ、同時に記憶容量１０３の一端も接地電圧に設定される。次いで当該画素の画素スイッチ走査線ＧＬによって、当該画素の画素スイッチ１０４がオンになる。このとき信号線ＤＬに印加されていた信号電圧は記憶容量１０３の他端に印加されるため、記憶容量１０３の両端には上記信号電圧が生じる。次いで当該画素の画素スイッチ走査線ＧＬ、リセットスイッチ制御線ＲＬの順に制御線がオフになると、記憶容量１０３の両端には上記信号電圧が保持される。記憶容量１０３の両端の電圧はそのまま駆動ＴＦＴ１０２のゲート−ソース間電圧であるため、駆動ＴＦＴ１０２は有機ＥＬ素子１０１を、上記信号電圧に相当する信号電流で駆動、発光させる。このようにして従来の有機ＥＬディスプレイでは、有機ＥＬ素子１０１に電流が流れることにより記憶容量１０３の両端にかかる電圧が不安定になる結果、有機ＥＬ素子１０１に流れる電流量が不慮の変動を起こすことを防ぎつつ、複数の画素からなる画像を表示している。

上記のような画像表示装置は、例えば以下に示す特許文献１に記載されている。
特開２００４−３４７９９３号

上述のような従来の画像表示装置では、図７に示したように画素行毎に２本の制御線が必要となる。このために画素回路を制御する配線の構造が複雑となっていた。さらにリセットスイッチ制御回路ＲＤＶ及び画素スイッチ制御回路ＹＤＶを外付けに実装する場合には、接続端子数が画素行数の２倍必要となっていた。

本発明は上記課題に鑑みてなされたものであって、その目的は、画素回路を制御する配線の構造を簡略化した画像表示装置を提供することにある。

本発明にかかる表示装置は、第１の方向に延びる複数の画素走査線と、前記第１の方向に交差する第２の方向に延びる複数の信号線と、前記画素走査線と前記信号線の交点に対応して設けられる複数の画素回路であって、画素走査線ごとに前記画素回路に対して順次供給される走査信号と前記信号線ごとに前記画素回路に対して供給される画像信号とによって駆動される複数の画素回路とを含む。そして前記各画素回路は、電流量を調整する駆動トランジスタと、前記駆動トランジスタから供給される電流量によって輝度が変化する発光素子と、当該画素回路を駆動する前記走査信号および前記画像信号に基づいて前記画像信号に応じた電位を発生する画素スイッチと、一端に前記画素スイッチより前記電位が供給され、他端に供給される電位との電位差によって前記駆動トランジスタが供給する電流量を制御する容量素子と、当該画素回路に対応する前記画素走査線により供給される前記走査信号より先に他の画素走査線により供給される前記走査信号に基づいて前記容量素子の前記他端の電位を所定の基準状態に設定するリセットスイッチと、を含むことを特徴とする。

また、本発明の一態様では、前記画素スイッチは前記容量素子の一端と前記信号線との間に設けられ、前記リセットスイッチの一端は前記容量素子の他端と接続され、前記リセットスイッチの他端に基準電位が供給され、前記発光素子の一端は前記駆動トランジスタのソース電極と接続され、前記発光素子の他端に基準電位が供給され、前記容量素子の前記一端は前記駆動トランジスタのゲート電極と接続され、前記容量素子の前記他端は前記駆動トランジスタのソース電極と接続され、前記駆動トランジスタのドレイン電極に電源電位が供給されるようにしてもよい。

また、本発明の一態様では、前記画素スイッチは薄膜トランジスタであって、そのゲート電極は当該画素回路に対応する前記画素走査線に接続され、前記リセットスイッチは薄膜トランジスタであって、そのゲート電極は当該画素回路に対応する前記画素走査線により供給される前記走査信号より先に前記走査信号を供給する前記画素走査線に接続されるようにしてもよい。

また、本発明の一態様では、前記画像信号は、前記発光素子の時定数より長い時間供給される予め定められる基本電位とその直後に前記基本電位より短い時間供給される発光素子の輝度に対応する輝度電位とからなってもよい。

また、本発明の一態様では、前記発光素子は、有機エレクトロルミネッセンス素子であってもよい。

また、本発明の一態様では、前記走査信号を出力するための走査回路をさらに含んでもよい。

また、本発明の一態様では、前記画素回路は、絶縁基板上に形成されていてもよい。

また、本発明の一態様では、前記発光素子は、有機エレクトロルミネッセンス素子であり、前記駆動トランジスタはｎチャネルのトランジスタであり、前記発光素子のアノードは前記駆動トランジスタのソース電極に接続され、前記発光素子のカソードには前記基準電位が供給され、前記電源電位は前記基準電位より高くてもよい。

また、本発明の一態様では、前記発光素子は、有機エレクトロルミネッセンス素子であり、前記駆動トランジスタはｐチャネルのトランジスタであり、前記発光素子のカソードは前記駆動トランジスタのソース電極に接続され、前記発光素子のアノードには前記基準電位が供給され、前記電源電位は前記基準電位より低くてもよい。

本発明によれば、画素行毎に１本の制御線で済むため画素回路を制御する配線の構造を簡略化できる。また制御回路を外付けに実装する場合には接続端子数を削減することができる。それらの結果、コスト削減を効果的に行うことも可能となる。

以下、本発明の実施形態の例について図面に基づき詳細に説明する。以下では、有機ＥＬディスプレイに本発明を適用した場合の例について説明する。

［第１の実施形態］
本発明の第１の実施形態に係る有機ＥＬディスプレイは、その表示領域に有機ＥＬ素子とそれを駆動する回路が画素毎にマトリクス状に形成されたガラス基板と、当該ガラス基板に貼り合わされることにより有機ＥＬ素子を封止する封止基板とを含んで構成されている。

図１は第１の実施形態に係る有機ＥＬディスプレイの回路構成を示す図である。表示領域には複数の画素スイッチ走査線ＧＬが第１の方向（水平方向）に延在し、複数の信号線ＤＬが第２の方向（垂直方向）に延在している。また画素スイッチ走査線ＧＬは画素スイッチ制御回路ＹＤＶに接続し、信号線ＤＬは信号入力回路ＸＤＶに接続している。画素スイッチ走査線ＧＬと信号線ＤＬが平面的に交差する点に対応して、画素回路ＰＸがマトリクス状に配置されている。ここで、１つの画素回路ＰＸはディスプレイ上の１画素に対応する。本図では１列×２行の２つの画素回路ＰＸしか記載されていないが、実際には画像出力を行うために多くの画素回路ＰＸが水平方向および垂直方向に並んでいる。ＴＶ向けの有機ＥＬディスプレイの場合は例えば１９２０（水平）×ＲＧＢ×１０８０（垂直）の画素回路ＰＸが並ぶ。以下、ｎ番目の画素スイッチ走査線をＧＬ（ｎ）、ｍ番目の信号線をＤＬ（ｍ）等で表記する。ここで、ｎは１以上画素スイッチ走査線の本数以下の整数であり、ｍは１以上信号線の本数以下の整数である。なお電源配線ＰＷ（ｍ）と接地配線ＧＤ（ｍ）は、表示領域内で互いに平行に垂直方向に延在して配置され、電源配線ＰＷ（ｍ）には正の電源電位が供給されている。画素スイッチ制御回路ＹＤＶは、１番目の画素スイッチ走査線ＧＬ（１）から順に画素スイッチ走査線ＧＬ（２）、画素スイッチ走査線ＧＬ（３）、・・・に対し走査信号を供給する。

以下では画素スイッチ走査線ＧＬ（ｎ）と信号線ＤＬ（ｍ）の交点に対応する画素回路ＰＸについて説明する。画素回路ＰＸには有機ＥＬ素子１が設けられており、有機ＥＬ素子１のカソード端は接地配線ＧＤ（ｍ）に接続され、アノード端は駆動ＴＦＴ２のソースに接続し、駆動ＴＦＴ２のドレインは電源配線ＰＷ（ｍ）に接続されている。駆動ＴＦＴ２のゲート−ソース間には記憶容量３が接続されている。また駆動ＴＦＴ２のゲートは画素スイッチ４を介して信号線ＤＬ（ｍ）に接続されている。また有機ＥＬ素子１のアノード端はリセットスイッチ５を介して接地配線ＧＤ（ｍ）に接続されている。画素スイッチ４のゲートは画素スイッチ走査線ＧＬ（ｎ）に接続され、画素スイッチ制御回路ＹＤＶにより制御されている。またリセットスイッチ５のゲートは前段の画素回路ＰＸに対応する画素スイッチ走査線ＧＬ（ｎ−１）に接続されている。なお、有機ＥＬ素子は多くの場合整流性がありＯＬＥＤ（Organic Light Emitting Diode）とも呼ばれるため、図１では有機ＥＬ素子１に整流記号を用いている。

表示領域内における画素回路ＰＸは単一のガラス基板上に多結晶Ｓｉ−ＴＦＴ素子を用いて設けられており、信号入力回路ＸＤＶ及び画素スイッチ制御回路ＹＤＶはそれぞれ複数の単結晶ＳｉドライバＩＣチップより構成され、単一のガラス基板上に実装されている。なおここで駆動ＴＦＴ２、画素スイッチ４、リセットスイッチ５はいずれもｎＭＯＳトランジスタである。ここで、多結晶Ｓｉ−ＴＦＴ回路やアモルファスＳｉ−ＴＦＴ回路の製造時においては、シリコンの特性等に起因して、駆動ＴＦＴの特性にばらつきが生じる。本実施形態でも多結晶Ｓｉ−ＴＦＴ素子である駆動ＴＦＴ２の閾値電圧Ｖｔｈにばらつきが存在する。

本実施形態においては、画素スイッチ走査線ＧＬに供給される走査信号によってその画素スイッチ走査線ＧＬに対応する画素回路ＰＸの集合を選択し、その集合に属する画素回路ＰＸに対し信号線ＤＬによって画像信号が入力される。そして記憶容量３は入力された画像信号に対応する電位差を保持し、その電位差に応じた電流により有機ＥＬ素子１が発光する。

以下では本実施形態において画素回路ＰＸに入力される信号と画素回路ＰＸの動作についての詳細を説明する。図２は本実施形態に係る画素スイッチ走査線ＧＬ（ｎ−１）およびＧＬ（ｎ）、信号線ＤＬ（ｍ）および画素回路ＰＸのＧ点およびＳ点の電位の波形を示す波形図である。本図における画素回路ＰＸのＧ点およびＳ点は図１における画素スイッチ走査線ＧＬ（ｎ）に対応する画素回路ＰＸ内の点であり、Ｇ点は駆動ＴＦＴ２のゲート端、Ｓ点は駆動ＴＦＴ２のソース端である。また同図では波形が上に延びるほど高電位であり、左右に延びる破線は接地電位を示している。

画素スイッチ走査線ＧＬ（ｎ）および信号線ＤＬ（ｍ）に対応する行の画素回路ＰＸ（以下対象画素回路という）への画像信号の入力が行われるのに先立ち、その前段の行の画素回路ＰＸへの画像信号の入力が行われる。その際、Ｔｒのタイミングで画素スイッチ走査線ＧＬ（ｎ−１）の電位がハイレベル（Ｈ）となり走査信号が供給される。それにより、対象画素回路においてリセットスイッチ５がオンになる。このとき有機ＥＬ素子１のカソード端とアノード端は共に接地配線ＧＤに接続され接地電位にリセットされ、同時に記憶容量３の一端も接地電位に設定される。

次いで画素スイッチ走査線ＧＬ（ｎ−１）の電位がローレベル（Ｌ）になり、対象画素回路のリセットスイッチ５がオフになる。引続きＴａのタイミングで信号線ＤＬ（ｍ）に供給される画像信号の電位が基本電位Ｖｂａｓｅとなる。ここで基本電位Ｖｂａｓｅは予め定められた電位であり、信号等の変化により変動しない電位である。その直後であるＴｂのタイミングで画素スイッチ走査線ＧＬ（ｎ）の電位がハイレベルである走査信号が供給され、対象画素回路の画素スイッチ４がオンになる。このとき信号線ＤＬ（ｍ）に供給される画像信号の基本電位Ｖｂａｓｅは記憶容量３と駆動ＴＦＴ２のゲート端の接続ノードであるＧ点に印加され、駆動ＴＦＴ２のソース端子に電流が流れる。このときリセットスイッチ５は既にオフであるために、有機ＥＬ素子１が有する寄生容量に応じて電荷が書き込まれ、記憶容量３と有機ＥＬ素子１のカソード端及び駆動ＴＦＴ２のソース端の接続ノードであるＳ点の電位は図２に示すように上昇する。有機ＥＬ素子１の抵抗と寄生容量から決まる時定数τに対して十分な時間が経過すると、電流が流れなくなり、Ｓ点の電位は（駆動ＴＦＴ２のゲート端であるＧ点の電位）−（駆動ＴＦＴ２の閾値電圧Ｖｔｈ）となる。即ちこの時点で、記憶容量３の両端であるＧ点とＳ点の間には（駆動ＴＦＴ２の閾値電圧Ｖｔｈ）の電位差が保持される。ここで、Ｖｂａｓｅは各画素回路中の駆動ＴＦＴ２で最も大きい閾値電圧Ｖｔｈより大きく、有機ＥＬ素子１の閾値電圧より低くするのが好適である。

その後Ｔｃのタイミングで信号線ＤＬ（ｍ）に供給される画像信号の電位が基本電位Ｖｂａｓｅから、輝度電位Ｖｄａｔａに変更されると、記憶容量３と駆動ＴＦＴ２のゲート端の接続ノードであるＧ点の電位は基本電位Ｖｂａｓｅから輝度電位Ｖｄａｔａに書き替えられる。このＧ点の電位の変化によって、駆動ＴＦＴ２のソース端の接続ノードであるＳ点の電位は、輝度電位Ｖｄａｔａと基本電位Ｖｂａｓｅの差分だけ再び上昇しようとするが、記憶容量３の静電容量（本実施形態では１００ｆＦ程度）に比べて有機ＥＬ素子１の寄生容量（本実施形態では数ｐＦ程度）の方が大きいため、Ｓ点における電位変動はＧ点における電位変動ほど高速ではない。また、Ｇ点は画素スイッチ４の飽和動作によって電位が書き込まれるのに対して、Ｓ点は駆動ＴＦＴ２の非飽和動作によって電位が書き込まれるということによってもＳ点の電位変動は遅くなる。従ってＳ点における電位変動が小さいＴｄのタイミングで画素スイッチ走査線ＧＬ（ｎ）の電圧をローレベルにし走査信号の供給を止め、対象画素回路の画素スイッチ４をオフにすると、記憶容量３の両端であるＧ点とＳ点の間には、（駆動ＴＦＴ２の閾値電圧Ｖｔｈ）＋（輝度電位Ｖｄａｔａと基本電位Ｖｂａｓｅの差分）×ｋ倍、の電位差が保持されることになる。画素スイッチ４をオフにするとＧ点は高インピーダンスとなるため、記憶容量３の両端であるＧ点とＳ点の間にはこれ以上の電位差が与えられないためである。なおここで「ｋ倍」は、輝度電位Ｖｄａｔａと基本電位Ｖｂａｓｅの差分によって変動する０以上１未満の変数である。なお、ＴｃからＴｄの時間は、有機ＥＬ素子１の抵抗と寄生容量から決まる時定数τに比べ大きくない時間にすることが好適である。

以上の動作により、記憶容量３の両端であるＧ点とＳ点の間には、（駆動ＴＦＴ２の閾値電圧Ｖｔｈ）＋（輝度電位Ｖｄａｔａと基本電位Ｖｂａｓｅの差分）×ｋ倍、の電位差がありそれは記憶容量３に保持される。記憶容量３の両端の電位差はそのまま駆動ＴＦＴ２のゲート−ソース間電圧であるため、駆動ＴＦＴ２は有機ＥＬ素子１を、上記の電圧に相当ずる信号電流で駆動し、対応する輝度で発光させる。ここで、駆動ＴＦＴ２から有機ＥＬ素子１に流れる電流は記憶容量３に保持された電位差から閾値電圧Ｖｔｈを除いた値から計算することができ、電流と輝度との関係も事前に取得できる。基本電位Ｖｂａｓｅは一定であるため、所望の輝度に対応する輝度電位Ｖｄａｔａは閾値電圧Ｖｔｈのばらつきと関係なく計算することができる。なお、Ｔｄのタイミング以降は有機ＥＬ素子１に流れる電流によりＳ点の電位が上昇するが、Ｇ点とＳ点の間の電位差は維持されるため、これにより駆動ＴＦＴ２から有機ＥＬ素子１に流れる電流が減少することはない。

ここで、画素スイッチ制御回路ＹＤＶで走査信号を制御し、信号入力回路ＸＤＶは駆動ＴＦＴ２の閾値電圧Ｖｔｈの値と関係のない基本電位Ｖｂａｓｅと輝度電位Ｖｄａｔａを供給することで、有機ＥＬ素子１を所望の輝度で発光させることができる。

このようにして本実施形態における有機ＥＬディスプレイは、画素行毎にわずか１本の画素スイッチ走査線ＧＬを用いるだけで、所望の画像を表示することができる。さらに上述の制御により閾値電圧Ｖｔｈのばらつきをキャンセルし、それに起因する発光素子の電流量の変動を大幅に抑制できる。よって、発光素子の輝度ばらつきや、場合によってはＶｔｈシフトに起因する輝度焼付きといった画質上の問題を回避することができる。

本実施形態にかかる画素回路ＰＸの構造について、図３を用いて説明する。

図３はガラス基板２０上に形成された画素回路ＰＸの断面図である。有機ＥＬ素子１、駆動ＴＦＴ２、リセットスイッチ５、画素スイッチ走査線ＧＬの断面が示されている。

ここで有機ＥＬ素子１はカソード電極２７とアノード電極２６との間に設けられており、アノード電極２６は接続配線２５を介して駆動ＴＦＴ２のソース端とリセットスイッチ５の一端に接続されている。またリセットスイッチ５の他端は接地配線ＧＤに接続され、接地配線ＧＤはまた、カソード接続電極２８を介してカソード電極２７に接続される。また駆動ＴＦＴ２のドレイン端は、図１に示したように電源配線ＰＷに接続される。リセットスイッチ５のゲートは画素スイッチ走査線ＧＬで構成されており、駆動ＴＦＴ２のゲート２４は図３には示されていないが画素回路ＰＸのＧ点に接続される。

ここで全体はガラス基板２０の上に設けられており、その上方に層間絶縁膜２１，２２，２３の層が設けられている。駆動ＴＦＴ２及びリセットスイッチ５のチャネル部分は厚さ５０ｎｍの多結晶Ｓｉ薄膜であり、ガラス基板２０と層間絶縁膜２１との間に構成される。画素スイッチ走査線ＧＬ及び駆動ＴＦＴ２のゲート２４は、駆動ＴＦＴ２及びリセットスイッチ５のチャネル部分の上に金属配線層として構成される。接地配線ＧＤ及び接続配線２５及び電源配線ＰＷは、層間絶縁膜２１と層間絶縁膜２２との間に設けられる金属配線層によって構成される。接地配線ＧＤはさらにリセットスイッチ５のチャネル部分に接続されている。電源配線ＰＷは、さらに駆動ＴＦＴ２のチャネル部分に接続されている。接続配線２５は、さらに駆動ＴＦＴ２やリセットスイッチ５のチャネル部分の接地配線ＧＤや電源配線ＰＷとは別の端に接続されている。カソード接続電極２８及びアノード電極２６は層間絶縁膜２２上に設けられた金属配線層で構成される。その上方には層間絶縁膜２３の無い領域がある。カソード接続電極２８は接地配線ＧＤに接続し、アノード電極２６は接続配線２５に接続する。アノード電極２６の上方には層間絶縁膜２３の無い領域があり、そこと層間絶縁膜２３の上方に有機ＥＬ素子１が構成され、有機ＥＬ素子１の上方とカソード接続電極２８の上方にはＩＴＯを用いた透明電極であるカソード電極２７が構成されている。

以上の本実施形態に係る画素回路ＰＸでは上述のように、表示領域内における画素を単一のガラス基板２０上に多結晶Ｓｉ−ＴＦＴ素子を用いて構成し、信号入力回路ＸＤＶ及び画素スイッチ制御回路ＹＤＶはそれぞれ複数の単結晶ＳｉドライバＩＣチップをガラス基板２０上にした。しかしながら信号入力回路ＸＤＶ及び画素スイッチ制御回路ＹＤＶは画素と同様に多結晶Ｓｉ−ＴＦＴ素子を用いて実現することも可能である。或いはまた、信号入力回路ＸＤＶと画素スイッチ制御回路ＹＤＶの一部を多結晶Ｓｉ−ＴＦＴ素子を用いて実現し、残りの部分を単結晶Ｓｉ−ＩＣを組合せて実現することも可能である。

また本実施例のように多結晶Ｓｉに拘らずに、アモルファスＳｉやその他の有機／無機半導体薄膜をトランジスタに用いることや、ガラス基板に変えて、表面に絶縁性を有するその他の基板を用いること、或いはトランジスタに今回のようなトップゲートではなくボトムゲートを用いることや、有機ＥＬ素子１に今回のようなトップエミッションタイプではなくボトムエミッションタイプを用いることができることも明らかである。

本実施例では接地配線ＧＤには接地電圧を印加することを前提として説明したが、電圧は相対値であるため、上記印加電圧は接地電圧に拘らず、他の信号電圧や電源電圧との間で基準となる電圧であればよい。また、本実施例では画素スイッチ走査線ＧＬ（ｎ）に対応する画素回路ＰＸのリセットスイッチ５は前段の画素回路ＰＸを駆動する画素スイッチ走査線ＧＬ（ｎ−１）に接続されているが、接続先は前段に限られず、例えば画素スイッチ走査線ＧＬ（ｎ−２）など自段より先に駆動される画素回路ＰＸに対応する画素スイッチ走査線ＧＬに接続されていればよい。

［第２の実施形態］
本発明の第２の実施形態に係る有機ＥＬディスプレイは、その構成や画素回路は、第１の実施形態と同じである。ここでは第１の実施形態との差異である以下画素への信号電圧書込み方法を中心に説明する。

図４は本実施形態における、画素スイッチ走査線ＧＬ（ｎ−１）およびＧＬ（ｎ）、信号線ＤＬ（ｍ）および画素回路ＰＸのＧ点およびＳ点の電位の波形を示す波形図である。本図における画素回路ＰＸのＧ点およびＳ点は図１における画素スイッチ走査線ＧＬ（ｎ）に対応する画素回路ＰＸ内の点であり、Ｇ点は駆動ＴＦＴ２のゲート端、Ｓ点は駆動ＴＦＴ２のソース端である。また同図では波形が上に延びるほど高電位であり、左右に延びる波線は接地電位を示している。

画素スイッチ走査線ＧＬ（ｎ）および信号線ＤＬ（ｍ）に対応する行の画素回路ＰＸ（以下対象画素回路という）への画像信号の入力が行われるのに先立ち、その前段の行の画素への画像信号の入力が行われる。その際、Ｔｒのタイミングで画素スイッチ走査線ＧＬ（ｎ−１）の電位がハイレベル（Ｈ）となり走査信号が供給される。それにより、対象画素回路においてリセットスイッチ５がオンになる。このとき有機ＥＬ素子１のカソード端とアノード端は共に接地配線ＧＤに接続され接地電位にリセットされ、同時に記憶容量３の一端も接地電位に設定される。

次いで画素スイッチ走査線ＧＬ（ｎ−１）の電位がローレベル（Ｌ）になり、対象画素回路のリセットスイッチ５がオフになる。引続きＴａのタイミングで信号線ＤＬ（ｍ）に供給される画像信号の電位が輝度電位Ｖｄａｔａとなる。その直後であるＴｂのタイミングで画素スイッチ走査線ＧＬ（ｎ）の電位がハイレベルになり走査信号が供給され、対象画素回路の画素スイッチ４がオンになる。このとき信号線ＤＬ（ｍ）に供給される画像信号の輝度電位Ｖｄａｔａは記憶容量３と駆動ＴＦＴ２のゲート端の接続ノードであるＧ点に印加される。このときリセットスイッチ５は既にオフであるために、記憶容量３と有機ＥＬ素子１のカソード端及び駆動ＴＦＴ２のソース端の接続ノードであるＳ点の電位は図４に示すように、接地電圧に対する輝度電位Ｖｄａｔａの差分だけ上昇しようとするが、記憶容量３の静電容量（本実施形態では１００ｆＦ程度）に比べて有機ＥＬ素子１の寄生容量（本実施形態では数ｐＦ程度）の方が大きいため、Ｓ点における電位変動はＧ点における電位変動ほど高速ではない。また、Ｇ点は画素スイッチ４の飽和動作によって電位が書き込まれるのに対して、Ｓ点は駆動ＴＦＴ２の非飽和動作によって電位が書き込まれるため、Ｓ点における電位変動はＧ点における電位変動より遅くなる。従ってＳ点における電位変動が小さいＴｃのタイミングで画素スイッチ走査線ＧＬ（ｎ）の電圧をローレベルにし走査信号の供給を止め、対象画素回路の画素スイッチ４をオフにすると、記憶容量３の両端であるＧ点とＳ点の間には、（輝度電位Ｖｄａｔａと接地電位の差分）×ｍ倍、の電位差が保持されることになる。画素スイッチ４をオフにするとＧ点は高インピーダンスとなるため、記憶容量３の両端であるＧ点とＳ点の間にはこれ以上の電位差が与えられないためである。なおここで「ｍ倍」は、輝度電位Ｖｄａｔａと接地電位の差分によって変動する変数である。

以上の動作により、記憶容量３の両端であるＧ点とＳ点の間には、（輝度電位Ｖｄａｔａと接地電位の差分）×ｍ倍、の電位差がありそれは記憶容量３に保持される。記憶容量３の両端の電位差はそのまま駆動ＴＦＴ２のゲート−ソース間電圧であるため、駆動ＴＦＴ２は有機ＥＬ素子１を、上記の電圧に相当ずる信号電流で駆動し、対応する輝度で発光させる。上述の式からわかるように、Ｓ点とＧ点との間の電位差は、輝度電位Ｖｄａｔａと接地電位から求めることができる。

このようにして本実施形態における有機ＥＬディスプレイは、画素行毎にわずか１本の画素スイッチ走査線ＧＬを用いるだけで複数の画素からなる画像を表示させることができる。なお本実施形態は、第１の実施形態と比較すると信号線ＤＬに表れる動作波形が単純であるため、信号入力回路ＸＤＶをより低コストに製造できるという長所がある。

［第３の実施形態］
本発明の第３の実施形態に係る有機ＥＬディスプレイは、画素回路ＰＸにｐＭＯＳトランジスタを用いている。ここでは第１の実施形態との構成および動作の差異を中心に説明する。

図５は第３の実施形態に係る有機ＥＬディスプレイの回路構成を示す図である。表示領域には複数の画素スイッチ走査線ＧＬが第１の方向（水平方向）に延在し、複数の信号線ＤＬが第２の方向（垂直方向）に延在している。また画素スイッチ走査線ＧＬは画素スイッチ制御回路ＹＤＶに接続し、信号線ＤＬは信号入力回路ＸＤＶに接続している。画素スイッチ走査線ＧＬと信号線ＤＬが平面的に交差する点に対応して、画素回路ＰＸがマトリクス状に配置されている。本図では1列×２行の２つの画素回路ＰＸしか記載されていないが、実際には画像出力を行うために多くの画素回路ＰＸが水平方向および垂直方向に並んでいる。ＴＶ向けの有機ＥＬディスプレイの場合は例えば１９２０（水平）×ＲＧＢ×１０８０（垂直）の画素回路ＰＸが並ぶ。以下、ｎ番目の画素スイッチ走査線をＧＬ（ｎ）、ｍ番目の信号線をＤＬ（ｍ）等で表記する。ここで、ｎは１以上画素スイッチ走査線の本数以下の整数であり、ｍは１以上信号線の本数以下の整数である。なお電源配線ＰＷ（ｍ）と接地配線ＧＤ（ｍ）は、表示領域内で互いに平行に垂直方向に延在して配置され、電源配線ＰＷ（ｍ）には正の電源電位が供給されている。画素スイッチ制御回路ＹＤＶは、１番目の画素スイッチ走査線ＧＬ（１）から順に画素スイッチ走査線ＧＬ（２）、画素スイッチ走査線ＧＬ（３）、・・・に対し走査信号を供給する。

以下では画素スイッチ走査線ＧＬ（ｎ）と信号線ＤＬ（ｍ）に対応する画素回路ＰＸについて説明する。画素回路ＰＸには有機ＥＬ素子１が設けられており、有機ＥＬ素子１のアノード端は接地配線ＧＤ（ｍ）に接続され、カソード端は駆動ＴＦＴ２のソースに接続し、駆動ＴＦＴ２のドレインは負電圧の印加される電源配線ＰＷ（ｍ）に接続されている。駆動ＴＦＴ２のゲート−ソース間には記憶容量３が接続されている。また駆動ＴＦＴ２のゲートは画素スイッチ４を介して信号線ＤＬ（ｍ）に接続されている。また有機ＥＬ素子１のカソード端はリセットスイッチ５を介して接地配線ＧＤ（ｍ）に接続されている。画素スイッチ４は画素スイッチ走査線ＧＬ（ｎ）に接続され、画素スイッチ制御回路ＹＤＶにより制御されている。またリセットスイッチ５のゲートは前段の画素回路ＰＸに対応する画素スイッチ走査線ＧＬ（ｎ−１）に接続されている。なおここで電源配線ＰＷ（ｍ）と接地配線ＧＤ（ｍ）は、表示領域内に並行に配置されている。

表示領域内における画素回路ＰＸは単一のガラス基板上に多結晶Ｓｉ−ＴＦＴ素子を用いて設けられており、信号入力回路ＸＤＶ及び画素スイッチ制御回路ＹＤＶはそれぞれ複数の単結晶ＳｉドライバＩＣチップより構成され、単一のガラス基板上に実装されている。なお第１の実施形態および第２の実施形態とは異なり、駆動ＴＦＴ２、画素スイッチ４、リセットスイッチ５はいずれもｐＭＯＳトランジスタである。

本実施形態においては、画素スイッチ走査線ＧＬに供給される走査信号によってその画素スイッチ走査線ＧＬに対応する画素回路ＰＸの集合を選択し、その集合に属する画素回路ＰＸに対し信号線ＤＬによって画像信号が入力される。そして記憶容量３は入力された画像信号に対応する電位差を保持し、その電位差に応じた電流により有機ＥＬ素子１が発光する。

以下では本実施形態において画素回路ＰＸに入力される信号と画素回路ＰＸの動作についての詳細を説明する。図６は本実施形態における、画素スイッチ走査線ＧＬ（ｎ−１）およびＧＬ（ｎ）、信号線ＤＬ（ｍ）および画素回路ＰＸのＧ点およびＳ点の電位の波形を示す波形図である。本図における画素回路ＰＸのＧ点およびＳ点は図５における画素スイッチ走査線ＧＬ（ｎ）に対応する画素回路ＰＸ内の点であり、Ｇ点は駆動ＴＦＴ２のゲート端、Ｓ点は駆動ＴＦＴ２のソース端である。また同図では波形が上に延びるほど高電位であり、左右に延びる波線は接地電位を示している。

画素スイッチ走査線ＧＬ（ｎ）および信号線ＤＬ（ｍ）に対応する行の画素回路ＰＸ（以下対象画素回路という）への画像信号の入力が行われるのに先立ち、その前段の画素回路ＰＸへの画像信号の入力が行われる。その際、Ｔｒのタイミングで画素スイッチ走査線ＧＬ（ｎ−１）の電位がローレベル（Ｌ）となり走査信号が供給される。それにより、対象画素回路においてｐＭＯＳであるリセットスイッチ５がオンになる。このとき有機ＥＬ素子１のアノード端とカソード端は共に接地配線ＧＤ（ｍ）に接続され接地電位にリセットされ、同時に記憶容量３の一端も接地電位に設定される。

次いで画素スイッチ走査線ＧＬ（ｎ−１）の電位がハイレベル（Ｈ）になり、対象画素回路のリセットスイッチ５がオフになる。引続きＴａのタイミングで信号線ＤＬ（ｍ）に供給される画像信号の電位が基本電位Ｖｂａｓｅとなる。その直後であるＴｂのタイミングで画素スイッチ走査線ＧＬ（ｎ）の電位がローレベルである走査信号が供給され、対象画素回路の画素スイッチ４がオンになる。このとき信号線ＤＬ（ｍ）に供給される画像信号の電位は基本電位Ｖｂａｓｅであり、この基本電位Ｖｂａｓｅは記憶容量３と駆動ＴＦＴ２のゲート端の接続ノードであるＧ点に印加され、駆動ＴＦＴ２のソース端子に電流が流れる。このときリセットスイッチ５は既にオフであるために、有機ＥＬ素子１が有する寄生容量に応じて電荷が書き込まれ、記憶容量３と有機ＥＬ素子１のカソード端及び駆動ＴＦＴ２のソース端の接続ノードであるＳ点の電位は図６に示すように降下する。有機ＥＬ素子１の抵抗と寄生容量から決まる時定数τに対して十分な時間が経過すると、電流が流れなくなり、Ｓ点の電位は（駆動ＴＦＴ２のゲート端であるＧ点の電位）−（駆動ＴＦＴ２の閾値電圧Ｖｔｈ）となる。即ちこの時点で、記憶容量３の両端であるＧ点とＳ点の間には（駆動ＴＦＴ２の閾値電圧Ｖｔｈ）の電位差が保持される。ここで、基本電位Ｖｂａｓｅは各画素回路中の駆動ＴＦＴ２で最も低い閾値電圧Ｖｔｈより低く、有機ＥＬ素子１の閾値電圧より高くするのが好適である。

その後Ｔｃのタイミングで信号線ＤＬ（ｍ）に供給される画像信号の電位が基本電位Ｖｂａｓｅから、輝度電位Ｖｄａｔａに変更されると、記憶容量３と駆動ＴＦＴ２のゲート端の接続ノードであるＧ点の電位は基本電位Ｖｂａｓｅから輝度電位Ｖｄａｔａに書き替えられる。このＧ点の電位の変化によって、駆動ＴＦＴ２のソース端の接続ノードであるＳ点の電圧は、輝度電位Ｖｄａｔａと基本電位Ｖｂａｓｅの差分だけ再び下降しようとするが、記憶容量３の静電容量（本実施形態では１００ｆＦ程度）に比べて有機ＥＬ素子１の寄生容量（本実施形態では数ｐＦ程度）の方が大きいため、Ｓ点における電位変動はＧ点における電位変動ほど高速ではない。また、Ｇ点は画素スイッチ４の飽和動作によって電圧が書き込まれるのに対して、Ｓ点は駆動ＴＦＴ２の非飽和動作によって電圧が書き込まれるということによってもＳ点における電位変動は遅くなる。従ってＳ点における電位変動が小さいＴｄのタイミングで画素スイッチ走査線ＧＬ（ｎ）の電圧をハイレベルにし走査信号の供給を止め、対象画素回路の画素スイッチ４をオフにすると、記憶容量３の両端であるＧ点とＳ点の間には、（駆動ＴＦＴ２の閾値電圧Ｖｔｈ）＋（輝度電位Ｖｄａｔａと基本電位Ｖｂａｓｅの差分）×ｋ倍、の電位差が保持されることになる。画素スイッチ４をオフにするとＧ点は高インピーダンスとなるため、記憶容量３の両端であるＧ点とＳ点の間にはこれ以上の電位差は与えられないためである。なおここで「ｋ倍」は、輝度電位Ｖｄａｔａと基本電位Ｖｂａｓｅの差分によって変動する変数である。

以上の動作により、記憶容量３の両端であるＧ点とＳ点の間には、（駆動ＴＦＴ２の閾値電圧Ｖｔｈ）＋（輝度電位Ｖｄａｔａと基本電位Ｖｂａｓｅの差分）×ｋ倍、の電位差がありそれは記憶容量３に保持される。記憶容量３の両端の電位差はそのまま駆動ＴＦＴ２のゲート−ソース間電圧であるため、駆動ＴＦＴ２は有機ＥＬ素子１を、上記の電圧に相当ずる信号電流で駆動し、対応する輝度で発光させる。

このようにして本実施形態における複数の画素からなる有機ＥＬディスプレイは、わずか１本の画素スイッチ走査線ＧＬの用いるだけで、所望の画像を表示することができる。さらに上述の制御により閾値電圧Ｖｔｈのばらつきをキャンセルし、それに起因する発光素子の電流量の変動を大幅に抑制できる。よって、発光素子の輝度ばらつきや、場合によってはＶｔｈシフトに起因する輝度焼付きといった画質上の問題を回避することができる。

以上の第３の実施形態に係る画素回路ＰＸでは、第１の実施形態と同様に、表示領域内における画素を単一のガラス基板上に多結晶Ｓｉ−ＴＦＴ素子を用いて構成し、信号入力回路ＸＤＶ及び画素スイッチ制御回路ＹＤＶはそれぞれ複数の単結晶ＳｉドライバＩＣチップをガラス基板上にした。しかしながら信号入力回路ＸＤＶ及び画素スイッチ制御回路ＹＤＶは画素と同様に多結晶Ｓｉ−ＴＦＴ素子を用いて実現することも可能である。或いはまた、信号入力回路ＸＤＶと画素スイッチ制御回路ＹＤＶの一部を多結晶Ｓｉ−ＴＦＴ素子を用いて実現し、残りの部分を単結晶Ｓｉ−ＩＣを組合せて実現することも可能である。

また本実施例のように多結晶Ｓｉに拘らずに、アモルファスＳｉやその他の有機／無機半導体薄膜をトランジスタに用いることや、ガラス基板に変えて、表面に絶縁性を有するその他の基板を用いること、或いはトランジスタに今回のようなトップゲートではなくボトムゲートを用いることや、有機ＥＬ素子１に今回のようなトップエミッションタイプではなくボトムエミッションタイプを用いることができることも明らかである。

本実施形態では特にＴＦＴとしてｐＭＯＳのみを使用するため、ｐＭＯＳしか構成できないような有機／無機半導体薄膜をトランジスタに用いることも可能である。なお本実施形態では接地配線ＧＤには接地電圧を印加することを前提として説明したが、電圧は相対値であるため、上記印加電圧は接地電圧に拘らず、他の信号電圧や電源電圧との間で基準となる電圧であればよい。

本発明の第１の実施形態に係る有機ＥＬディスプレイの回路構成を示す図である。 第１の実施形態に係る画素スイッチ走査線、信号線および画素回路のＧ点およびＳ点の電位の波形を示す波形図である。 ガラス基板上に形成された画素回路の断面図である。 第２の実施形態に係る画素スイッチ走査線、信号線および画素回路のＧ点およびＳ点の電位の波形を示す波形図である。 第３の実施形態に係る有機ＥＬディスプレイの回路構成を示す図である。 第３の実施形態に係る画素スイッチ走査線、信号線および画素回路のＧ点およびＳ点の電位の波形を示す波形図である。 従来の技術を用いた有機ＥＬディスプレイの回路構成を示す図である。 従来の有機ＥＬディスプレイにおける１つの画素回路に対する画素スイッチ走査線および信号線の電位の波形を示す波形図である。

符号の説明

１ 有機ＥＬ素子、２ 駆動ＴＦＴ、３ 記憶容量、４ 画素スイッチ、５ リセットスイッチ、ＰＸ 画素回路、ＤＬ 信号線、ＸＤＶ 信号入力回路、ＧＬ 画素スイッチ走査線、ＹＤＶ 画素スイッチ制御回路、ＧＤ 接地配線、ＰＷ 電源配線、１０１ 有機ＥＬ素子、１０２ 駆動ＴＦＴ、１０３ 記憶容量、１０４ 画素スイッチ、１０５ リセットスイッチ、ＲＬ リセットスイッチ制御線、ＲＤＶ リセットスイッチ制御回路、Ｖｃｃ 電源線。

Claims (8)

1. 第１の方向に延びる複数の画素走査線と、前記第１の方向に交差する第２の方向に延びる複数の信号線と、前記画素走査線と前記信号線の交点に対応して設けられる複数の画素回路であって、画素走査線ごとに前記画素回路に対して順次供給される走査信号と前記信号線ごとに前記画素回路に対して当該画素回路が対応する走査信号によって選択された際に供給される画像信号とによって駆動される複数の画素回路とを含む画像表示装置であって、
   前記各画素回路は、
   電流量を調整する駆動トランジスタと、
   前記駆動トランジスタから供給される電流量によって輝度が変化する発光素子と、
   当該画素回路を駆動する前記走査信号および前記画像信号に基づいて前記画像信号に応じた電位を発生する画素スイッチと、
   一端に前記画素スイッチより前記電位が供給され、他端に供給される電位との電位差によって前記駆動トランジスタが供給する電流量を制御する容量素子と、
   当該画素回路に対応する前記画素走査線により供給される前記走査信号より先に他の画素走査線により供給される前記走査信号に基づいて前記容量素子の前記他端の電位を前記駆動トランジスタに電流を流させる所定の基準状態に設定するリセットスイッチと、
   を含み、
   前記画像信号は、前記発光素子の抵抗と容量とから決まる時定数より長い時間供給される予め定められる基本電位とその直後に前記基本電位より短い時間供給される発光素子の輝度に対応する輝度電位とからなり、
   上記基本電位の大きさは、前記複数の画素回路に含まれる駆動トランジスタの中で最も大きい閾値電圧の大きさより大きく前記発光素子の閾値電圧の大きさより小さい、
   ことを特徴とする画像表示装置。
2. 前記画素スイッチは前記容量素子の一端と前記信号線との間に設けられ、
   前記リセットスイッチの一端は前記容量素子の他端と接続され、
   前記リセットスイッチの他端に基準電位が供給され、
   前記発光素子の一端は前記駆動トランジスタのソース電極と接続され、
   前記発光素子の他端に基準電位が供給され、
   前記容量素子の前記一端は前記駆動トランジスタのゲート電極と接続され、
   前記容量素子の前記他端は前記駆動トランジスタのソース電極と接続され、
   前記駆動トランジスタのドレイン電極に電源電位が供給される、
   ことを特徴とする請求項１記載の画像表示装置。
3. 前記画素スイッチは薄膜トランジスタであって、そのゲート電極は当該画素回路に対応する前記画素走査線に接続され、
   前記リセットスイッチは薄膜トランジスタであって、そのゲート電極は当該画素回路に対応する前記画素走査線により供給される前記走査信号より先に前記走査信号を供給する前記画素走査線に接続される、
   ことを特徴とする請求項１記載の画像表示装置。
4. 前記発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする請求項１記載の画像表示装置。
5. 前記走査信号を出力するための走査回路をさらに含むことを特徴とする請求項１記載の画像表示装置。
6. 前記画素回路は、絶縁基板上に形成されていることを特徴とする請求項１記載の画像表示装置。
7. 前記発光素子は、有機エレクトロルミネッセンス素子であり、
   前記駆動トランジスタはｎチャネルのトランジスタであり、
   前記発光素子のアノードは前記駆動トランジスタのソース電極に接続され、
   前記発光素子のカソードには前記基準電位が供給され、
   前記電源電位は前記基準電位より高い、
   ことを特徴とする請求項２記載の画像表示装置。
8. 前記発光素子は、有機エレクトロルミネッセンス素子であり、
   前記駆動トランジスタはｐチャネルのトランジスタであり、
   前記発光素子のカソードは前記駆動トランジスタのソース電極に接続され、
   前記発光素子のアノードには前記基準電位が供給され、
   前記電源電位は前記基準電位より低い、
   ことを特徴とする請求項２記載の画像表示装置。
   

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