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JP5364191B2 - 高速メモリーバス上の同期データ書込み - Google Patents

高速メモリーバス上の同期データ書込み Download PDF

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Description

（発明の背景）
１．発明の分野
本発明は一般に同期メモリーシステムに関するものであり、特に、高速メモリーバス上の書込みデータを同期させる方法に関するものである。
２．関連技術の説明
好適なコンピュータシステムを図１に示す。コンピュータシステム１は、プロセッサ４０１、メモリーシステム２、及び拡張バスコントローラ４０２を具えている。メモリーシステム２及び拡張バスコントローラ４０２は、ローカルバス４００によってプロセッサ４０１に結合されている。拡張バスコントローラ４０２は１つ以上の拡張バスにも結合され、拡張バス４０３には、大容量記憶（マスストレージ）装置、キーボード、マウス、グラフィクス・アダプタ、及びマルチメディア・アダプタのような種々の周辺装置を取り付けることができる。
メモリーシステム２はメモリーコントローラ１００を具えて、メモリーコントローラ１００は、メモリーバス１０６によって複数のメモリーモジュール２００、３００に接続されている。メモリーバスは複数の信号線１０１〜１０５から構成されて、それぞれの信号線が、データDATA（複数の線１０１上）、ストローブSTROBE、書込みクロックWCLK、コマンドクロックCCLK、及びコマンド/アドレスCMD/ADDR（複数の線１０５上）を伝える。メモリーモジュール２００、３００は、コマンドクロックCCLKの立上りエッジに同期して、メモリーコントローラ１００からコマンドを受け取る。メモリーモジュール２００、３００が書込みデータを受け取った短時間後に、メモリーモジュール２００、３００は、書込みクロックWCLKの立上り及び立下りエッジに同期して書込みデータを受け取る。同期半導体メモリーデバイスが書込みデータを受け取ってから、同期半導体メモリーデバイスが書込みデータの受け取りを開始する時点までに経過する書込みクロックサイクル数は、書込みレイテンシ（待ち時間）として知られている。システムの初期化中には、メモリーシステム２が所望の書込みレイテンシで動作するように、メモリーコントローラ及びメモリーモジュールを初期化する。
各メモリーモジュール２００はレジスタ２０１を含み、そして図に示す例では、複数の同期半導体メモリーデバイス２０２〜２０５を含む。図４に、同期半導体メモリーデバイス２０２〜２０５のうちの１つへの書込み動作についてのタイミング図を示す。書込みクロックWCLKは、コマンドクロックCCLKの２倍の周波数で動作する。両クロックは同期し、従ってコマンドクロックCCLKのＮ個のクロックサイクルＮの先頭で、書込みクロックWCLKの対応する２Ｎ個のクロックサイクルが始まる。図４では、好適なメモリーが、１つの書込みクロックサイクルに等しい書込みレイテンシWLで動作を開始する。従って、クロックサイクルT1において、書込みコマンドをコマンドバスCMD上に発行すると、システムはクロックサイクルT2において、書込みレイテンシWLの要求を待機して、書込みサイクルT3において、書込みデータの受け取りを開始する。同期半導体メモリーデバイスは、バーストモードとして知られている動作を行い、従って次のいくつかのクロックサイクルにわたって、データを受け取り続ける。図に示す例では、同期半導体メモリーデバイスが、４つのクロックサイクルT3〜T6にわたって長さ８のバーストを受け取る。従って、コマンドクロックと書込みクロックとが位相同期している場合には、同期半導体メモリーデバイスは、このデバイスが（書込みクロックと同期している）書込みコマンドを受け取った後に経過する書込みクロック数を数えて、書込みデータの受け取りを開始すべき時点を決定することができる。
しかし、コマンドクロック及びデータクロックは同期していなくてもよい。ここで図２に、図１のメモリーモジュール２００のより詳細な図を示す。メモリーモジュール２００はレジスタ２０１を特徴的に具えて、レジスタ２０１はコマンドクロックCCLK及びコマンド/アドレスCMD/ADDRを一時蓄積（バッファリング）するために使用する。そして一時蓄積したコマンドクロックCCLK及びコマンド/アドレスCMD/ADDRを、それぞれ内部信号線１０４'及び１０５'上で、同期半導体メモリーデバイス２０２〜２０５の各々に分配する。他方では、同期半導体メモリーデバイス２０２〜２０５の各々が、メモリーバス１０６に直結したそれぞれのデータ信号線１０１、ストローブ信号線１０２、及び書込みクロック信号線１０３を有する。コマンドクロック信号はレジスタ２０１による一時蓄積によって遅延されるのに対し、書込みクロックWCLKは半導体メモリーデバイス２０２〜２０５に直結されているので、書込みクロックとコマンドクロックとの間には不定の位相ずれ（位相シフト）が存在する。例えば、図５Ａ及び図５Ｂは、１つの書込みクロック、書込みレイテンシWLの書込み動作についてのタイミング図である。図５Ａと図５Ｂとでは、書込みクロック及びコマンドクロックの波形が同じに見える。しかし、図５Ａでは、位相ずれPSが1.5書込みクロック分であり、従って同期半導体メモリーデバイスが、クロックT2において書込みレイテンシWLの要求を満足して、クロックT3〜T6においてデータを受け取るべきであるのに対し、図５Ｂでは、位相ずれPSが0.5書込みクロック分であり、従って同期半導体メモリーデバイスが、クロックT1において書込みレイテンシWLの要求を満足して、クロックT2〜T5においてデータを受け取るべきである。位相ずれが、同期半導体メモリーデバイスの外部のデバイスによってもたらされるので、同期半導体メモリーデバイスが、書込みデータの受け取りを開始すべき時点である、書込みクロックWCLKの適切なサイクルを正確に決定することは不可能である。
従って、互いに位相ずれが生じ得る、独立したコマンドクロック及びデータクロックを採用したメモリーシステムにおいて、書込みデータを同期させる装置及び方法の必要性が存在する。
（発明の概要）
本発明は、独立した書込みクロック及びコマンドクロックを有する同期半導体メモリーデバイス及び同期半導体メモリーシステムにおいて、書込みデータを同期させる方法及びシステムに指向したものである。本発明は、コマンドクロックとデータクロックとの間に不定の位相ずれが存在する場合でも、同期半導体メモリーデバイスが、書込みデータの受け取りを開始すべき時点の書込みクロックサイクルを正確に決定することを可能にする。本発明は、書込み動作中には通常未使用である非バッファの（一時蓄積しない）データストローブ信号を利用する。本発明のメモリーコントローラは、同期半導体メモリーデバイスが書込みデータの受け取りを開始すべき時点の書込みクロックサイクルにおいて、書込みフラグをデータストローブ信号線上に送信する。本発明の同期半導体メモリーデバイスは、メモリーコントローラによって送信された書込みフラグを検出して、書込みフラグの検出時に書込みデータの受け取りを開始する。
メモリーコントローラ、複数のメモリーモジュール、及びメモリーバスを具えたメモリーシステムを有するコンピュータを示す図である。 図１のメモリーモジュールをより詳細に示した図であり、レジスタ及び複数の同期半導体メモリーデバイスを具えている。 図２の同期半導体メモリーデバイスをより詳細に示した図である。 コマンドと書込みクロックとを位相同期させた際に、同期半導体メモリーデバイスが書込みデータを受け取る時点を示すタイミング図である。 コマンドと書込みクロックとの間に1.5書込みクロックサイクルが存在する際に、同期半導体メモリーデバイスが書込みデータを受け取るべき時点を示すタイミング図である。 コマンドと書込みクロックとの間に0.5書込みクロックサイクルが存在する際に、同期半導体メモリーデバイスが書込みデータを受け取るべき時点を示すタイミング図である。 フラグ信号を使用して、同期半導体メモリーデバイスが書込みデータを受け取る書込みクロックサイクルをマークするタイミング図である。 本発明によるメモリーコントローラのブロック図である。
（好適な実施例の詳細な説明）
以下、本発明の実施例について図面を参照して説明する。図面中では、同一参照番号は同様の構成要素を表わす。図３に、例えば図２のデバイス２０２のような、１つの同期半導体メモリーデバイスのより詳細な図を示す。好適な実施例では、同期半導体メモリーデバイスが、独立したコマンドクロック及び書込みクロックを有するダブル・データレート（２倍転送速度）のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory：同期ダイナミック・ランダムアクセス・メモリー）である。ダブル・データレートのＳＤＲＡＭは、書込みクロックの立上り遷移（エッジ）及び立下り遷移の両方で書込みデータを受け取るＳＤＲＡＭである。書込みクロックサイクルの各立上りまたは立下り遷移は、ティック（チック、刻み）として知られている。同期半導体メモリー装置は、制御、アドレス指定、及びデータの入力/出力を行うために使用する種々の回路を具えている。例えば、同期半導体メモリーデバイスは、信号線１０４上のコマンドクロックCCLK、信号線１０３上の書込みクロックWCLK、及び複数の信号線１０５上のコマンド/アドレスCMD/ADDRを受け取る制御論理回路６０１を具えている。制御論理回路６０１は、受信したコマンドを復号化するコマンドデコーダ（復号化器）６０２、及び書込みレイテンシのような特定の動作パラメータの制御法を設定するためのレジスタ６０３を具えている。書込みレイテンシとは、半導体メモリーデバイスが書込みコマンドを受け取った時点（コマンドクロックに同期している）から、同期半導体メモリーデバイスが書込みデータの受け取りを開始する時点（書込みクロックに同期している）までに経過する書込みクロックサイクル数である。システムの初期化中には、メモリーコントローラ１００が、適切な制御値をレジスタ６０３の１つの領域に書き込むことによって、同期半導体メモリーデバイスを、特定の書込みレイテンシWLで動作するように初期化する。同期半導体メモリーデバイスは一旦初期化されると、この特定の書込みレイテンシでの書込みデータの受け取りを開始して、この時に、メモリーコントローラが同期半導体メモリーデバイスへのデータ供給を行う。これらの特徴の利用は慣例のことであり、簡単のためこれ以上の説明は省略する。
同期半導体メモリーデバイス２０２は、種々の慣例の回路に結合したアドレスレジスタ６０５も具えて、これは、同期半導体メモリーデバイスのメモリーアレイ６１１をアドレス指定するために使用する。これらの回路は、リフレッシュカウンタ６０７、行アドレス・マルチプレクサ（多重器）６０６、バンク制御論理回路６０８、行アドレス・ラッチ兼デコーダ６１０、列アドレス・ラッチ兼カウンタ６０９、及び列デコーダ６１３を含む。同期半導体メモリーデバイスは入力径路及び出力径路も具えて、これらの径路は、Ｉ/Ｏ（入出力）ゲート兼マスク回路６１２、出力レジスタ６１８、出力ドライバ（駆動装置）６１９、読出しストローブ発生器６２０、レシーバ（受信回路）６１４、マスクレジスタ６１５、入力レジスタ６１６、及び書込みＦＩＦＯ（First-in First-out：先入れ先出しバッファ）兼ドライバ６１７を含む。読出しストローブ発生器６２０は、同期半導体メモリーデバイスが読出しデータを出力する際のデータストローブ信号STROBEを発生するために使用する。慣例の同期半導体メモリーデバイスでは、デバイスが読出しデータを出力していない時には、データストローブ信号STROBEは通常トライステート（ハイ、ロー、及び高インピーダンスの３状態）である。これらの回路の使用は慣例のことであり、簡単のため、これらの回路の機能についてのこれ以上の説明は省略する。
前に図２に示して説明したように、複数の同期半導体メモリーデバイス２０２〜２０５をメモリーモジュール２００上に集合させて、メモリーモジュール２００は、コマンドクロックCCLKは一時蓄積するが書込みクロックWCLKは直結させるレジスタ２０１を具えて、同期半導体メモリーデバイス２０２〜２０５の各々に見られるように、メモリーコントローラ１００が両クロックを同期させて送信する場合でも、これら２つのクロック間には不定の位相ずれが存在する。このことの結果として、同期半導体メモリーデバイス２０２〜２０５が、書込みデータの受け取りを開始する時点の書込みクロックWCLKのサイクルを正確に決定することができる。
本発明は、非バッファのデータストローブ信号STROBEの新たな使用法を採用することによって、この問題を解決する。慣例の同期半導体メモリーデバイスでは、この同期半導体メモリーデバイスが読出しデータを出力する際には、データストローブ信号STROBEを同期半導体メモリーデバイスによって駆動し、他のすべての状況下では、データストローブ信号はトライステートである。図３に示すように、本発明はストローブ検出回路６０４を、同期半導体メモリーデバイス２０の制御論理回路６０１に追加したものである。ストローブ検出回路６０４は、データストローブ信号線１０２に接続する。ストローブ検出回路６０４は、同期半導体メモリーデバイスが書込みコマンドを受信した後に動作可能（イネーブル状態）にして、書込みバーストが完了した後にオフ状態にする。
図７に示すように、本発明のメモリーコントローラ１００は書込みストローブ発生器７００を具えている。書込み動作中には、メモリーコントローラ１００が、書込みストローブ発生器７００を使用することによって、データストローブ信号を特定方法で駆動して、同期半導体メモリーデバイス２０２が書込みデータの受け取りを開始すべき時点の書込みクロックサイクルをマークする（目印を付ける）。メモリーコントローラ１００がデータストローブ信号を駆動して適切な書込みサイクルをマークする方法を、図６のタイミング図に示す。好適な実施例では、前記メモリーコントローラが、書込みデータの先頭に一致する時点でデータストローブ信号STROBEを論理値ハイ（高値）にもっていき、書込みバーストの残りの期間中にはデータストローブ信号STROBEをロー（低値）にもっていく。ストローブ検出回路６０４は、データストローブ信号STROBEの論理値ハイを検出して、入力書込み径路（レシーバ６１４、マスクレジスタ６１５、入力レジスタ６１６、及び書込みＦＩＦＯ兼ドライバ６１７）をトリガ（起動）して、書込みデータを受け取る。
より詳細には、メモリーコントローラ１００は、４つの別個の状態変化を通してデータストローブ信号STROBEを駆動する。最初は、データストローブ信号STROBEはトライステートである。データストローブ信号のこの領域を、図６にTS1で示す。第１の状態変化は、トライステート状態から論理レベルローのプリアンブル（前置き）信号Ｐへの変化である。同期半導体メモリーデバイスが書込みコマンドを受信すると、ストローブ検出回路６０４がイネーブル状態にされて、ストローブ発生器６２０がディスエーブル（動作不可）状態にされる。ストローブ信号線がトライステート状態にある時点でストローブ検出回路６０４をイネーブル状態にした場合には、ストローブ検出回路６０４が、データストローブ信号STROBEの論理値ハイの状態を誤検出する可能性が存在する。誤検出は、ストローブ検出回路６０４がイネーブル状態である際に、データストローブ信号を論理値ローにもっていくことによって防止することができる。このことは、論理値ローの信号である、データストローブ信号STROBEのプリアンブル部分Ｐを使用することによって達成される。論理値ハイへの遷移を高い信頼性で検出するために、ストローブ信号をローにしておく必要のある時間長は、ストローブ検出器６０４の速度に依存する。好適な実施例では、前記プリアンブル部分を、書込みクロックの1.5サイクル（即ち３ティック）分だけ維持する。代案の実施例では、前記プリアンブル部分を１サイクル（即ち２ティック）分だけ維持する。さらに他の代案の実施例では、前記プリアンブルを完全に省略することができる。
第２の状態変化は、プリアンブル信号Ｐから、書込みデータの先頭をマークするフラグＦへの変化である。メモリーコントローラ１００がデータストローブ信号STROBEを、書込みクロックWCLKの１ティック（即ち半サイクル）分だけ論理値ハイにもっていくと、フラグＦが同期半導体メモリーデバイスに伝達される。同期半導体メモリーデバイスがこのフラグ信号を受信すると、書込みデータの受け取りを開始して、この書込みデータを書込みＦＩＦＯ兼ドライバ回路６１７に一時蓄積する。このデータは、書込みバーストの終わりに、書込みバーストの残りからのデータと組み合わせて、メモリーアレイ６１１に書き込む。
第３の状態変化は、書込みフラグＦの解除である。好適な実施例では、書込みバーストの残りは７ティックであり、書込みバーストの残りについて、同期半導体メモリーデバイスは書込みデータの受け取りを継続する。この時間中には、メモリーコントローラ１００がデータストローブ信号STROBEを、Ｆ'のマークを付けた領域で示すようにローにもっていく。追加的な書込みデータが到着する間に、同期半導体メモリーデバイスはこのデータを、書込みＦＩＦＯ兼ドライバ回路６１７に一時蓄積する。
最後の状態変化は、トライステート状態に戻る変化である。メモリーコントローラが一旦、書込みバーストに関連するデータの送信を完了すると、同期半導体メモリーデバイスはもはやデータを受け取るべきではない。メモリーコントローラは、図中にTS2のマークを付けた領域で示すように、データストローブ信号STROBEをトライステートにすることによって、この状況を表現する。これによって、同期半導体メモリーデバイスが書込みデータの受け取りを停止する。これに加えて、同期半導体メモリーデバイスは、書込みＦＩＦＯ兼ドライバ回路６１７に一時蓄積していたデータも、メモリーアレイ６１１に書き込んで、これにより書込み動作を完了する。
前に説明したように、読出しデータの出力がなければデータストローブ信号STROBEは通常トライステートにするので、プリアンブルＰの使用は、フラグの誤検出を防止するように設計する。フラグ信号の高い信頼性での検出を保証するために、プリアンブルを維持する必要のある時間長は、ストローブ検出回路６０４の速度に依存し、そして読出しコマンドから書込みコマンドまでに経過せざるを得ない最短時間長に影響を与える。
書込みコマンドが読出しコマンドに続く際のメモリーデバイスの速度を改善するためには、プリアンブル信号Ｐをなくすか、あるいはその影響を最小限にすることが望ましい。従って、本発明はさらに２つの代案実施例を含み、これらはプリアンブルＰが、読出しコマンドに続く書込みコマンドに与える潜在的な影響をなくすものである。第１の代案実施例は、書込みクロックとコマンドクロックとの間の位相ずれが、不定ではあるが不変のままである、ということを利用するものである。従って、同期半導体メモリーデバイスがコマンドクロックと書込みクロックとの時間関係を知ることができる場合には、データストローブ信号線上のフラグ信号を書込みデータの同期目的に使用することは、メモリーシステムの初期化中のみに実行しさえすればよい。例えば、書込み期間中にメモリーコントローラ１００が前記プリアンブル及びフラグを送信するダミー書込みを、初期化プロセスに含めることができる。書込みデータの受け取りを開始する時点に相当する書込みクロックエッジ（WRITE（書込み）コマンドを受け取った時点のコマンドクロックエッジからの相対値）を観測するように、制御論理回路６０１を変更することができる。このように、メモリーコントローラ２００はSTROBE（ストローブ）信号線上のプリアンブル及びフラグ信号を使用して、制御論理回路６０１に、コマンドクロックと書込みクロックとの位相差を知らせる。この位相差は、WRITEコマンドを受け取った時点から、メモリーデバイスがデータの受け取りを開始する時点までに経過した書込みクロックサイクル数として表現することができ、そして例えば、メモリーデバイスのモードレジスタの１つの領域のように、メモリーデバイスのレジスタに記憶することができる。通常動作中には、制御論理回路６０１は、上記のように記憶しているタイミング差を用いて、同期半導体メモリーデバイス２０２が書込みデータを受け取るべき時点を決定することができる。このことは、同期半導体メモリーデバイスの通常動作中に、プリアンブル及びフラグ信号をデータストローブ信号線上に送信して、これにより、読出しに続く書込みを行う際に、メモリーデバイスの性能を改善する必要性を解消する。
第２の代案実施例では、各書込み処理において、データストローブ信号上でフラグを送信するが、プリアンブル信号は除く。誤検出後に一時蓄積したデータのいずれかをメモリーアレイ６１１に書き込む前に、この誤検出を発見すれば、プリアンブル信号の使用を必要とする誤検出の問題に対処することができる。より詳細には、同期半導体メモリーデバイスがWRITEコマンドを受け取る前に制御論理回路６０１がストローブ検出器６０１をディスエーブル状態にして、書込み径路の回路（レシーバ６１４、マスクレジスタ６１５、入力レジスタ６１６、書込みＦＩＦＯ兼ドライバ６１７）をリセット状態にして、書込み径路の回路がデータを受け取って一時蓄積することを防止する。制御論理回路６０１はWRITEコマンドを受け取ると、ストローブ検出器６０４をイネーブル状態にして、瞬間的な信号であるリセット信号を論理反転して、これにより、書込み径路の回路がストローブ検出器６０４の制御下で、データを受け取って一時記憶することを可能にする。前記メモリーコントローラがプリアンブル信号を使用しなければ、ストローブ検出器６０４が、データストローブ信号線STROBEのトライステート状態を論理値ハイとして誤検出して、書込み径路の回路にデータの受け取り及び一時蓄積を開始させることがある。しかし、フラグの誤検出の後には、データストローブ信号線STROBE上に論理値ローが７つ連続することがない、というのは、メモリーコントローラ１００が、WRITEコマンドを発行する７ティック以内に、正しいフラグを送信するからである。従って、ストローブ検出器６０４が、データストローブ信号線STROBE上に論理値ハイを検出した後に論理値ローを７つ連続して計数（カウント）しない場合に、書込み径路の回路にリセット信号を送信するように、ストローブ検出器６０４を変更することができる。この瞬時的なリセット信号によって、書込み径路の回路が、あらゆる一時蓄積データを廃棄して、適正なフラグを受信するとデータ取得を開始して、これにより、不適正なデータがメモリーアレイ６１１に書き込まれることを防止する。ストローブ検出器６０４が、データストローブ信号線STROBE上で論理値ローを７つ連続して検出した後に、ストローブ検出器６０４がディスエーブル状態になって、ストローブ検出器６０４が第２のトライステート状態（即ち信号状態TS2）をフラグとして誤検出することを防止する。第２の代案実施例は、７つ未満の論理値ローを連続して検出した後にも、随意的にリセットを表わす信号を受信不可とすることができる。例えばデータストローブ検出器６０４が、データストローブ信号線STROBE上で、論理値ハイに続いて論理値ローを５つまたは６つ連続して検出した後に、データストローブ検出器６０４がリセット信号を発行しないようにすること（あるいはまた、書込み径路の回路がリセット信号に応答しないようにすること）が望ましいことがある。このことは、ストローブ信号検出器６０４が第２のトライステート状態（即ち信号状態TS2）をフラグとして誤検出した場合に、ストローブ信号検出器６０４がリセットを発行しないようにすることである。
以上では本発明の特定の実施例について説明及び図示してきたが、本発明はこれらの特定の実施例に限定されるものではなく、本発明の範囲を逸脱することなく、多数の変形、変更、及び等価な要素への代替を行うことができる。従って、本発明の範囲は、説明及び図示した詳細及び特定構造に限定されるものではなく、特許請求の範囲によってのみ限定される。

Claims (18)

  1. メモリーデバイスを動作させる方法において、この方法が、
    書込みクロック信号を受信するステップと；
    コマンドクロック信号を受信するステップと；
    前記コマンドクロック信号のクロックエッジに同期して、書込みコマンドを受信して、ストローブ検出器をイネーブル状態にするステップとを具えて、前記ストローブ検出器が書込みストローブ信号線を検測して、該書込みストローブ信号線が、前記書込みクロック信号のクロックエッジに関連するストローブ信号の書込みフラグに対応する第１論理状態と、前記書込みストローブ信号の書込みフラグ解除部分に対応する第２論理状態とを有して、
    前記方法がさらに、前記ストローブ検出器が、前記第１論理状態の前記ストローブ信号を検出すると、前記書込みフラグに関連するクロックエッジにおいて、前記書込みクロック信号を用いて書込みデータをバッファに書き込むクロック同期書込みを開始するステップと；
    前記ストローブ検出器が、前記第２論理状態の前記ストローブ信号を検出すると、前記書込みクロック信号を用いた書込みデータのクロック同期書込みを継続して、前記第２論理状態の前記ストローブ信号を検出している間の、前記書込みクロック信号のティック数を計数するステップと；
    前記ストローブ検出器が、前記第１論理状態の前記ストローブ信号を検出すると、前記計数値が第１の所定数未満である場合には、前記バッファをリセットして、以前にクロック同期書込みしたデータを廃棄するステップと
    を具えていることを特徴とするメモリーデバイスの動作方法。
  2. さらに、
    前記計数値が第２の所定数に達すると、前記バッファがリセットされることを防止するステップを具えていることを特徴とする請求項１に記載の方法。
  3. 前記第１の所定数が、前記メモリーデバイスの書込みバースト長よりも１ティック少ない数に等しいことを特徴とする請求項１に記載の方法。
  4. 前記メモリーデバイスの書込みバースト長が８ティックであり、前記第１の所定数が７ティックであることを特徴とする請求項１に記載の方法。
  5. 前記第２の所定数が、前記メモリーデバイスの書込みバースト長よりも２ティック少ない数に等しいことを特徴とする請求項２に記載の方法。
  6. 前記第２の所定数が、前記メモリーデバイスの書込みバースト長よりも３ティック少ない数に等しいことを特徴とする請求項２に記載の方法。
  7. 前記メモリーデバイスの書込みバースト長が８ティックであり、前記第２の所定数が６ティックであることを特徴とする請求項２に記載の方法。
  8. 前記メモリーデバイスの書込みバースト長が８ティックであり、前記第２の所定数が５ティックであることを特徴とする請求項２に記載の方法。
  9. メモリーデバイスが、
    書込みクロック信号を受信するための書込みクロック入力径路と；
    コマンドクロック信号を受信するためのコマンドクロック信号径路と；
    前記コマンドクロック信号のクロックエッジに同期して、書込みコマンドを受信するためのコマンド信号径路と；
    書込みデータを受信するための、少なくとも１つの信号径路と；
    ストローブ検出器に結合したデータストローブ信号径路とを具えて、前記ストローブ検出器が、前記データストローブ信号径路の論理状態を検測して、前記データストローブ信号径路が、書込みフラグに対応する第１論理状態と、書込みフラグ解除部分に対応する第２論理状態とを有して；
    前記メモリーデバイスがさらに論理回路を具えて、該論理回路が、前記書込みコマンド、及び前記ストローブ検出器が前記第１論理状態を検出したことに応答して、前記書込みクロック信号を用いて書込みデータをバッファに書き込むクロック同期書込みを開始して、
    前記論理回路が、前記ストローブ検出器が前記第２論理状態を検出したことに応答して、書込みデータを前記バッファに書き込むクロック同期書込みを継続して、前記ストローブ検出器が前記第２論理状態を検出している間の、前記書込みクロックのティック数を計数して、
    前記論理回路が、前記ストローブ検出器が前記第１論理状態の前記ストローブ信号を検出したことに応答して、前記計数値が第１の所定数未満である場合に、前記バッファをリセットして、以前にクロック同期書込みしたデータを廃棄する
    ことを特徴とするメモリーデバイス。
  10. 前記論理回路が、前記計数値が第２の所定数に達したことに応答して、前記バッファがリセットされることを防止することを特徴とする請求項９に記載のメモリーデバイス。
  11. 前記第１の所定数が、前記メモリーデバイスの書込みバースト長よりも１ティック少ない数に等しいことを特徴とする請求項１０に記載のメモリーデバイス。
  12. 前記メモリーデバイスの書込みバースト長が８ティックであり、前記第１の所定数が７ティックであることを特徴とする請求項１０に記載のメモリーデバイス。
  13. 前記第２の所定数が、前記メモリーデバイスの書込みバースト長よりも２ティック少ない数に等しいことを特徴とする請求項１０に記載のメモリーデバイス。
  14. 前記第２の所定数が、前記メモリーデバイスの書込みバースト長よりも３ティック少ない数に等しいことを特徴とする請求項１０に記載のメモリーデバイス。
  15. 前記メモリーデバイスの書込みバースト長が８ティックであり、前記第２の所定数が６ティックであることを特徴とする請求項１０に記載のメモリーデバイス。
  16. 前記メモリーデバイスの書込みバースト長が８ティックであり、前記第２の所定数が５ティックであることを特徴とする請求項１０に記載のメモリーデバイス。
  17. 前記メモリーデバイスが、同期ダイナミック・ランダムアクセス・メモリーであることを特徴とする請求項１に記載の方法。
  18. 前記メモリーデバイスが、同期ダイナミック・ランダムアクセス・メモリーであることを特徴とする請求項９に記載のメモリーデバイス。
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