JP4308461B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、クロック信号に同期して外部からのデータおよび信号を取込むクロック同期型半導体記憶装置に関する。より特定的には、この発明は、クロック同期型半導体記憶装置のデータ取込タイミングを調整するための回路構成に関する。
【０００２】
【従来の技術】
図２５は、従来の半導体記憶装置の全体の構成を概略的に示す図である。図２５において、半導体記憶装置９００は、複数のメモリセルを含むメモリ回路９０２と、外部からのクロック信号ＣＬＫに従って内部クロック信号を生成するクロックバッファ９０４と、クロックバッファ９０４からの内部クロック信号に同期して外部からのコマンドＣＭＤを取込み、このコマンドが指定する動作モードに必要な各種制御信号を生成する主制御回路９０６と、メモリ回路９０２と外部との間でデータの入出力を行なう入出力回路９１０と、主制御回路９０６の制御のもとに、この入出力回路９１０のデータ入出力動作を制御する入出力制御回路９０８を含む。
【０００３】
メモリ回路９０２は、行列状に配列される複数のメモリセルと、主制御回路９０６の制御のもとに、アドレス信号ＡＤＤに従ってメモリセルの行および列を選択するメモリセル選択回路と、入出力回路９１０と内部データの転送を行なう書込／読出回路を含む。これらのメモリセル選択回路および書込／読出回路は、主制御回路９０６の制御のもとに、所定のシーケンスで活性化される。
【０００４】
入出力制御回路９０８は、データの書込動作時に、外部から与えられるデータストローブ信号ＤＱＳに従って入出力回路９１０の外部データの入力動作を制御する。データの出力動作時においては、入出力制御回路９０８は、データの出力と同期してデータストローブ信号ＤＱＳを出力する。入出力回路９１０はデータ出力時においては内部クロック信号に同期してデータを出力する。
【０００５】
したがって、データストローブ信号ＤＱＳは、データ書込時においては、半導体記憶装置におけるデータ取込みタイミングを与え、データ出力時においては、外部のコントローラまたはプロセッサにおけるデータ取込みタイミングを与える。
【０００６】
主制御回路９０６は、このクロックバッファ９０４からの内部クロック信号の立上がりエッジで、外部から与えられるコマンドＣＭＤをデコードし、このコマンドＣＭＤが指定する動作モードを行うための各種制御信号を生成する。コマンドＣＭＤは、複数の制御信号および特定のアドレス信号ビットを含む。これらの信号のクロック信号ＣＬＫの立上りエッジでの論理レベルの組合せにより、１つの動作モードを指示するコマンドが構成される。
【０００７】
図２６は、図２５に示す入出力回路９１０の１ビットのデータ入力回路の構成を概略的に示す図である。図２６において、データ入力回路は、データストローブ信号ＤＱＳの立上がりに応答して外部から与えられるデータＤＩＮを取込みラッチするラッチ回路９２０と、データストローブ信号ＤＱＳの立下がりに応答して、外部からのデータＤＩＮを取込みラッチするラッチ回路９２１と、転送指示信号ＤＱＳＤＴに従って、ラッチ回路９２０のラッチデータＤＩＬＦ０を取込みラッチするラッチ回路９２２と、転送指示信号ＤＱＳＤＴに従ってラッチ回路９２１のラッチデータＤＩＬＦ１を取込みラッチするラッチ回路９２３と、ラッチ指示信号ＺＬＴＴＲに応答して、ラッチ回路９２２のラッチデータＤＩＬ０を取込みラッチするレジスタ回路９２４と、ラッチ転送指示信号ＺＬＴＴＲに従ってラッチ回路９２３のラッチデータＤＩＬ１を取込みラッチするレジスタ回路９２５を含む。
【０００８】
転送指示信号ＤＱＳＤＴは、データストローブ信号ＤＱＳの立下がりに応答してワンショットのパルスの形態で生成される。
【０００９】
ラッチ転送指示信号ＺＬＴＴＲは、データ書込時、内部クロック信号の立上がりに同期してワンショットのパルスの形態で生成される。このレジスタ回路９２４および９２５のラッチデータが並列に内部データバスへ転送される。
【００１０】
内部データバスにおいては、偶数データアドレスに対応する偶数データバスと、奇数データアドレスに対応する奇数データバスが配置されており、列アドレス信号に従ってレジスタ回路９２４および９２５のラッチデータが、これらの偶数／奇数データバスへ転送される。
【００１１】
図２７は、図２６に示すデータ入力回路の動作を示すタイミング図である。以下、図２７を参照して、図２６に示すデータ入力回路の動作について簡単に説明する。
【００１２】
データ書込時においては、データストローブ信号ＤＱＳが、クロック信号ＣＬＫに同期して入力され、書込データＤＩＮが、このデータストローブ信号ＤＱＳに同期して入力される。
【００１３】
ラッチ回路９２０は、このデータストローブ信号ＤＱＳの立上がりに応答して、外部データＤＩＮを取込みラッチし、内部ラッチデータＤＩＬＦ０を生成する。ラッチ回路９２１は、データストローブ信号ＤＱＳの立下がりに応答して外部データＤＩＮを取込み、内部ラッチデータＤＩＬＦ１を生成する。データ書込時においては、データストローブ信号ＤＱＳの立下がりに応答してワンショットのパルスの形態で、転送指示信号ＤＱＳＤＴが生成され、ラッチ回路９２２および９２３が、ラッチ回路９２０および９２１のラッチデータＤＩＬＦ０およびＤＩＬＦ１をそれぞれ取込みラッチする。
【００１４】
次いで、クロック信号ＣＬＫの立上がりに応答してラッチ転送指示信号ＺＬＴＴＲがワンショットのパルスの形態で生成され、レジスタ回路９２４および９２５が、ラッチ回路９２２および９２３のラッチデータＤＩＬ０およびＤＩＬ１を取込みラッチする。
【００１５】
したがって、外部で、データストローブ信号ＤＱＳの立上りエッジおよび立下がりエッジに同期して転送されるデータＤＩＮを、内部で並列データに変換した後、クロック信号ＣＬＫに同期したラッチ転送指示信号ＺＬＴＴＲに従って内部で並列に転送することにより、内部データＤＩＬ０およびＤＩＬ１の有効期間幅を、クロック信号ＣＬＫの１クロックサイクル期間とすることができ、実効有効データ幅を広くすることができる。
【００１６】
メモリ回路９０２は、内部クロック信号に同期して動作しており、このデータストローブ信号ＤＱＳの立上がりエッジおよび立下がりエッジ両者に同期して転送されるデータに対し上述のような処理を行うことにより、クロック信号ＣＬＫの一方のエッジをトリガとして処理（書込／読出）を行なうことができる。
【００１７】
このデータストローブ信号ＤＱＳを用いてデータの取込みを行なう方法は、ソースシンクロナス方式と呼ばれ、データ転送経路と同じ経路を介してデータストローブ信号を転送することにより、クロック発生回路からのクロック信号に対するコントローラから転送されるデータの遅延時間が大きくなり、有効データ幅が減少しても、半導体記憶装置において確実にデータの取込みを行なうことができる。
【００１８】
クロック信号の立上がりエッジおよび立下がりエッジ両者に同期してデータを転送する方式は、ＤＤＲ（ダブル・データ・レート）方式と呼ばれている。シリアルに転送されるデータを取込み、内部でクロック信号ＣＬＫに同期してラッチ転送指示信号ＺＬＴＴＲを生成して、内部クロック信号のたとえば立上がりエッジに同期して並列内部書込データを生成する。メモリ回路においてクロック信号の一方のエッジをトリガとして書込みおよび読出しの処理を余裕をもって行なうことができる。これにより、高速のクロック信号に同期して、高速でデータを転送することができ、データのバンド幅が大きくなり、システムの処理効率を改善することができる。
【００１９】
【発明が解決しようとする課題】
図２８は、従来の処理システムの構成の一例を示す図である。図２８において、コントローラＣＬＴに対し、４つのメモリＭＤ０−ＭＤ３が配置される。これらのメモリＭＤ０−ＭＤ３は、１つのメモリ装置であってもよく、またメモリモジュールであってもよい。
【００２０】
これらのコントローラＣＬＴおよびメモリＭＤ０−ＭＤ３に対し共通に、クロック発生回路ＣＧＥＮからのクロック信号ＣＬＫが与えられる。
【００２１】
コントローラＣＴＬは、このクロック発生回路ＣＧＥＮからのクロック信号ＣＬＫに従ってデータ書込時には、データストローブ信号ＤＱＳ、コマンドＣＭＤおよび書込データＤＱを生成して、メモリＭＤ０−ＭＤ３へ転送する。メモリＭＤ０−ＭＤ３のそれぞれも、クロック入力ＣＫに与えられるクロック発生回路ＣＧＥＮからのクロック信号ＣＬＫに同期して動作する。
【００２２】
この図２８に示す処理システムの構成の場合、コントローラＣＴＬとメモリＭＤ０−ＭＤ３の距離はそれぞれ異なる。したがって、クロック信号ＣＬＫがクロック発生回路ＣＧＥＮから発生されており、コントローラＣＴＬからのデータの伝搬時間（フライトタイム）が長くなった場合、クロック信号ＣＬＫとデータストローブ信号ＤＱＳの位相差が大きくなる。
【００２３】
図２９は、この図２８に示す処理システムのデータ書込時の動作を示すタイミング図である。図２９においては、バースト長が４であり、１つのライトコマンドにより、４個のデータが書込まれる場合の動作を示す。
【００２４】
メモリＭＤ０が、コントローラＣＴＬに最も近く、メモリＭＤ３が、コントローラＣＴＬから最も遠い。コントローラＣＴＬからのデータストローブ信号ＤＱＳのクロック信号ＣＬＫに対する遅延は、メモリＭＤ３において最も大きくなる。
【００２５】
コマンドＣＭＤとして、データ書込を示すライトコマンド（信号／ＷＥで示す）が与えられると、次いで、クロック信号ＣＬＫに同期して、データストローブ信号ＤＱＳが転送される。このデータストローブ信号ＤＱＳのクロック信号ＣＬＫに対して、位相のずれは、たとえば±２５％の位相差が許容される。
【００２６】
したがって、このメモリＭＤ０において、クロック信号ＣＬＫとデータストローブ信号ＤＱＳの位相差が、たとえば１／４サイクル存在する場合、クロック信号ＣＬＫの立上がりに応答して、ラッチ転送指示信号ＺＬＴＴＲを生成した場合、データＤＩＬ０およびＤＩＬ１に対するホールド時間を十分に確保することができず、正確な内部データ転送を行なうことができなくなる可能性がある。
【００２７】
メモリＭＤ１においては、クロック信号ＣＬＫとデータストローブ信号ＤＱＳの位相がほぼ揃っており、データＤＩＬ０およびＤＩＬ１に対して、ラッチ転送指示信号ＺＬＴＴＲに従って正確に内部データを生成することができる。また、メモリＭＤ２においても、このクロック信号ＣＬＫに対するデータストローブ信号ＤＱＳの位相差は小さく、ラッチ転送指示信号ＺＬＴＴＲに対するデータＤＩＬ０およびＤＩＬ１のセットアップ時間およびホールド時間を十分に確保することができ、正確に内部データを生成することができる。
【００２８】
メモリＭＤ３においては、さらにデータストローブ信号ＤＱＳが遅延され、また同様データＤＱの伝達も遅延されるため、クロック信号ＣＬＫの立上がりに同期してラッチ転送指示信号ＺＬＴＴＲを生成した場合、このデータＤＩＬ０およびＤＩＬ１に対するセットアップ時間を十分に確保することができず、正確な内部書込データを生成することができなくなる可能性がある。
【００２９】
なお、ここで、ライトコマンドは、図２９において破線で示すように、その活性状態の期間を十分広く取り、ライトコマンドのクロック信号ＣＬＫに対するスキューは、メモリＭＤ０−ＭＤ３のコマンドデコード動作に対して影響を及ぼさず、正確に、このコマンドＣＭＤがデコードされて、ライトコマンドが与えられたと判定される。
【００３０】
この図２９に示すように、バースト長が４であり、１つのライトコマンドに従ってデータＤ０−Ｄ３が順次転送される場合、メモリとコントローラとの距離に応じてデータおよびデータストローブの転送時間が異なるため、クロック信号ＣＬＫに対する位相差が異なり、正確に内部データをラッチ転送指示信号に従って生成することができなくなる可能性が生じる。
【００３１】
また、クロック信号ＣＬＫがさらに高速化された場合、処理ステムにおけるデータ伝搬経路の伝搬遅延時間（フライトタイム）は同じであるため、フライトタイムとクロックサイクル期間との差が小さくなると、この位相差がクロックサイクル期間内において占める割合がより大きくなる。
【００３２】
今、図３０に示すように、データストローブ信号ＤＱＳの位相がクロック信号ＣＬＫに対して半サイクル進んだ状態を考える。この場合、ライトコマンドが与えられ（ライトイネーブル信号／ＷＥがＬレベルに設定される）、続いて、そのクロックサイクル♯０においてデータストローブ信号ＤＱＳがＨレベルに立上がり、データＤ０がメモリ内に取込まれ、ラッチデータＤＩＬ０が、データＤ０に変化する。次いで、このデータストローブ信号ＤＱＳが立下がると、ラッチデータＤＩＬ０およびＤＩＬ１が、外部データに応じて、データＤ０およびＤ１となる。
【００３３】
ラッチ転送指示信号ＺＬＴＴＲが、このライトコマンドが与えられてから２クロックサイクル経過時に生成されるため、クロックサイクル♯１においては、ラッチ転送指示信号は非活性状態にあり、クロックサイクル♯２において、ラッチ転送指示信号ＺＴＴＲが活性状態となる。このクロックサイクル♯２においては、データＤ２およびＤ３がラッチデータＤＩＬ０およびＤＩＬ１としてラッチされており、最初のデータＤ０およびＤ１のラッチ／転送動作は行なわれない。
【００３４】
この図３０に示すように、ライトコマンドが与えられてからデータストローブ信号ＤＱＳが立上がるまでの時間ｔＤＱＳＳが許容値を超えて短くなった場合、最初の転送データを取込むことができなくなるという問題が生じる。
【００３５】
また、クロックサイクル♯２においてラッチ転送指示信号ＺＬＴＴＲが活性化されたときに、ラッチデータＤＩＬ０およびＤＩＬ１（Ｄ２，Ｄ３）のセットアップ時間が不十分な場合、正確な内部書込データを生成することができない。
【００３６】
また、次に、図３１に示すように、データストローブ信号ＤＱＳが、クロック信号ＣＬＫよりもさらに遅れて生成される場合を考える。この場合、データストローブ信号ＤＱＳのフライトタイムが長く、ライトコマンドが与えられてから、次のクロックサイクル♯１において、データストローブ信号ＤＱＳが、Ｈレベルとなる。すなわち、その時間ｔＤＱＳＳが長くなった状態を考える。
【００３７】
この場合、データストローブ信号ＤＱＳとデータＤＱは同一方向に転送されるため、データストローブ信号ＤＱＳの立上がりエッジおよび立下がりエッジに従って、データＤＱの取込みが行なわれ、ラッチデータＤＩＬＦ０およびＤＩＬ０およびＤＩＬ１が生成される。データストローブ信号ＤＱＳの立下がりに応答して、ラッチデータＤＩＬ０およびＤＩＬ１が生成されるため、クロックサイクル♯１においては、ラッチデータＤＩＬ０およびＤＩＬ１は、無効状態になる。
【００３８】
クロックサイクル♯２において、ラッチ転送指示信号ＺＬＴＴＲが活性化されるために、データＤ０およびＤ１に従って内部書込データが生成される。この場合においても、ラッチ転送指示信号ＺＬＴＴＲに対する、ラッチデータＤＩＬ０およびＤＩＬ１のセットアップ時間が不十分であり、内部書込データを安定に生成することができなくなる可能性がある。
【００３９】
また、図３０および図３１に示すように、ライトコマンドが与えられてから、第２クロックサイクル経過時において、ラッチ転送指示信号ＺＬＴＴＲを活性化するため、クロックサイクル♯２におけるデータが、そのデータストローブ信号ＤＱＳのクロック信号ＣＬＫに対する位相関係に応じて異なり、正確に内部書込データを生成することができなくなる問題が生じる。特に、連続的にライトコマンドを与えてデータを書込む場合、このラッチ転送指示信号によりラッチされるデータは、最初のライトコマンドによるデータであるのか、次のライトコマンドによるデータであるのかの識別をすることができず、正確にコントローラからのメモリの位置に応じてデータの書込みを行なうことができなくなるという問題が生じる。
【００４０】
また、データストローブ信号ＤＱＳについては、データ取込タイミングを正確に設定するために、データストローブ信号ＤＱＳは、所定期間、Ｌレベルに保持される。このデータストローブ信号ＤＱＳのＬレベルの期間は、プリアンブルと呼ばれる。
【００４１】
すなわち、図３２において、ライトコマンドを発行するときには、コントローラは、ハイインピーダンス状態または中間電圧レベルに保持されていたデータストローブ信号ＤＱＳを一旦Ｌレベルに設定し、次いでクロック信号ＣＬＫに同期してデータストローブ信号ＤＱＳをＨレベルに立上げる。
【００４２】
このデータストローブ信号ＤＱＳのＬレベルのプリアンブル部分を、１クロックサイクル期間に長くすることにより、フライトタイムが長くなった場合においても、データストローブ信号ＤＱＳの立上がりの開始時点、すなわちデータ取込みの開始時点を識別することが可能である。しかしながら、このようなデータストローブ信号ＤＱＳのプリアンブル部分を、たとえば１クロックサイクル期間設けた場合、このプリアンブル部分は、データストローブ信号ＤＱＳの伝搬に伴って同様に伝達されるため、コントローラから遠く離れたメモリにおいては、このプリアンブル期間データの取込を行なわないため、データ取込タイミングが遅くなる。したがって、異なるメモリに対しデータ書込を行なう場合、常にこのプリアンブル期間においてはデータの書込が行なわれないため、高速でデータの書込を行なうことができなくなるという問題が生じる。
【００４３】
またプリアンブル期間を長くした場合においても、このプリアンブル期間を検出するタイミングが各メモリにおいて異なるため、正確にデータストローブ信号のプリアンブル部分を検出することができないという問題が生じる。
【００４４】
コントローラからメモリに対してクロック信号を転送した場合、クロック信号のフライトタイムが、書込データおよびデータストローブ信号のフライトタイムと同じとなり、データのフライトタイムの影響を受けることなく各メモリにおいてデータの取込を行なうことが可能である。しかしながら、クロック信号は、このコントローラからメモリへ共通にボード上配線を介して伝達されるため、このクロック信号を伝達する部分の駆動能力を大きくする必要があり、コントローラの占有面積が大きくなり、またコントローラにおいてクロック信号を発生するための消費電力が大きくなる。そこで、これらのメモリおよびコントローラと別に、水晶発振器のような発振器で大きな駆動力で正確に、クロック信号を発生してコントローラおよびメモリに共通のシステムクロックを生成する。したがって、クロック信号とデータおよびデータストローブ信号との位相差がメモリとコントローラとの距離に応じて異なるという問題は、ボード実装システムにおいて常に生じる。特に高速クロック信号を使用する場合においてはフライトタイムとクロックサイクル期間とが同程度の長さとなり、メモリにおいて正確に内部データを転送することができないという問題が生じる。
【００４５】
それゆえ、この発明の目的は、高速クロック信号に同期して正確にデータの取込／内部書込データの生成を行なうことのできる半導体記憶装置を提供することである。
【００４６】
この発明の他の目的は、コントローラからの距離に関わらず、正確に高速クロック信号に同期してデータの取込および内部書込データの生成を行なうことのできる半導体記憶装置を提供することである。
【００４７】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、コントローラを基準とする位置を示す位置情報を生成する位置情報生成回路と、この位置情報生成回路から生成された位置情報とコントローラから与えられる書込指示信号とに従って、コントローラから与えられるデータを取込むタイミングを調整してデータ取込指示信号を生成するデータ取込指示信号生成回路と、このデータ取込指示信号に従って、コントローラからのデータに対応する内部データを生成する書込回路とを含む。
【００４８】
好ましくは、位置情報生成回路は、コントローラからのモード指示信号に従って、このコントローラから与えられる位置情報を取込み格納するレジスタ回路を含む。
【００４９】
これに代えて、位置情報生成回路は、予め定められた端子に外部から固定的に与えられるデータに従って位置情報を生成する。
【００５０】
好ましくは、半導体記憶装置はクロック信号に同期して動作し、位置情報生成回路は、コントローラから与えられる所定の信号とクロック信号との位相関係から位置情報を生成する回路を含む。
【００５１】
好ましくは、位置情報生成回路は、クロック信号の変化点における所定の信号の論理レベルに従って位置情報を生成する。
【００５２】
好ましくは、位置情報生成回路は、コントローラからの位置情報設定指示に従ってコントローラから与えられる所定の信号をクロック信号に同期して取込み、この取込んだ所定の信号に従って位置情報を生成する。
【００５３】
また、これに代えて、位置情報生成回路は、コントローラからのデータアクセス指示に応答して、このコントローラから与えられる所定の信号をクロック信号に同期して取込み、この取込んだデータ取込みタイミング信号に従って位置情報を生成する。
【００５４】
これに代えて、位置情報生成回路は、好ましくは、クロック信号の遅延量を設定する遅延量設定信号を位置情報として生成する。
【００５５】
好ましくは、位置情報生成回路は、コントローラから与えられる遅延量設定データを格納する回路を含む。
【００５６】
好ましくは、これに代えて、位置情報生成回路は、所定の端子の固定電圧に従って遅延量設定信号を生成する。
【００５７】
好ましくは、データ取込指示信号生成回路は、遅延量に従ってクロック信号を遅延する回路を含む。
【００５８】
また、これに代えて、好ましくは、位置情報生成回路は、クロック信号の立上りエッジおよび立下りエッジのいずれを選択するかを指定するエッジ選択信号を位置情報として生成する。
【００５９】
好ましくは、位置情報生成回路は、コントローラからのエッジ指定データを格納して、エッジ選択信号を生成する回路を含む。
【００６０】
好ましくは、位置情報生成回路は、所定の端子の電圧に従ってエッジ選択信号を生成する。
【００６１】
好ましくは、データ取込指示信号生成回路は、エッジ選択信号に従って、クロック信号の応答すべきエッジを選択する回路を含む。
【００６２】
また、これに代えて、好ましくは、位置情報生成回路は、このクロック信号の遅延量を設定する遅延量設定回路と、クロック信号の立上がりエッジおよび立下がりエッジのいずれを選択するかを指定するエッジ選択信号を生成するエッジ選択回路とを含む。
【００６３】
好ましくは、このデータ取込指示信号生成回路は、遅延量設定回路の設定した遅延量、クロック信号を遅延する遅延回路と、この遅延回路の出力信号とエッジ選択信号と書込指示信号とに従ってデータ取込指示信号を生成する回路とを含む。
【００６４】
好ましくは、遅延量設定回路およびエッジ選択回路はそれぞれ、コントローラから与えられる遅延量設定データおよびエッジ選択データを格納する回路を含む。
【００６５】
これに代えて、好ましくは、遅延量設定回路およびエッジ選択回路は、それぞれ、所定の端子に固定的に与えられる信号に従って遅延量およびエッジ選択信号を生成する。
【００６６】
好ましくは、半導体記憶装置は、クロック信号の立上がりエッジおよび立下がりエッジに同期してコントローラから与えられたデータを受ける入力回路を含む。
【００６７】
入力回路は、好ましくは、コントローラからのデータストローブ信号に応答してコントローラからシリアルに与えられたデータを交互に取込む直列／並列変換回路を含み、書込回路は、データ取込指示信号に応答して直列／並列変換回路の出力データを同時に転送して内部書込データを生成する。
【００６８】
好ましくは、クロック信号は、コントローラと別に配置されたクロック発生回路から発生される。
【００６９】
半導体記憶装置において、コントローラに対する距離に応じた位置情報を設定し、この位置情報に従って内部書込データを生成するタイミングを調整することにより、信号／データのフライトタイムが、コントローラを基準とする位置に応じて異なる場合においても、正確にデータを取込むことができる。これにより、高速クロック信号を用いてデータ転送を行なう場合において、信号／データのフライトタイムが、クロック信号の１クロックサイクル期間と同程度になる場合においても、正確にデータを取込んで内部書込データを生成することができる。
【００７０】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従う半導体記憶装置の要部の構成を概略的に示す図である。図１においては、データ書込に関連する部分の構成を示す。
【００７１】
図１において、メモリ回路９０２は、行列状に配列される複数のメモリセルを有するメモリアレイ１と、活性化時、列アドレス信号に従ってメモリアレイ１の列を選択する列選択回路２と、活性化時、この列選択回路２により選択されたメモリセル列へ内部書込データを伝達して、選択メモリセルへデータを書込む書込回路３を含む。
【００７２】
列選択回路２は、列アドレスデコーダおよび列選択ゲートなどの列選択に関連する回路を含む。
【００７３】
書込回路３は、入出力回路９１０から与えられる内部書込データに従ってメモリセルに対する書込データを生成して、内部データ線および列選択回路２を介してメモリアレイ１の選択列にデータを書込む。
【００７４】
主制御回路９０６は、クロックバッファ９０４から与えられる内部クロック信号の立上がりエッジで、コマンドＣＭＤを取込んでデコードし、このコマンドＣＭＤが指定する動作モードを指定する動作モード指示信号を生成するコマンドデコーダ４と、コマンドデコーダ４からの書込動作モード指示信号φｗｒに応答して活性化され、内部クロック信号をカウントして１クロックサイクル経過後バースト長期間の間、書込活性化信号ＷＲＴを活性状態に維持するバースト長カウンタ５と、コマンドデコーダ４からの書込動作モード指示信号φｗｒの活性化に応答して活性化され、バースト長カウンタ５からの書込活性化信号ＷＲＴの活性化期間中書込に必要な制御信号を生成する書込制御回路６を含む。
【００７５】
この書込制御回路６は、図１においては、列選択回路２および書込回路３の動作を制御する。バースト長カウンタ５は、クロックバッファ９０４からのクロック信号の立上りエッジおよび立下がりエッジをカウントして、バースト長期間を決定する。このバースト長カウンタ５は、たとえば、書込動作モード指示信号φｗｒの活性化に応答してセットされるセット／リセットフリップフロップと、書込動作モード指示信号φｗｒを、クロック信号ＣＬＫの立上がりエッジおよび立下がりエッジに同期して転送するシフトレジスタとで構成される。このシフトレジスタの出力信号の活性化に応答してセット／リセットフリップフロップがリセットされる。シフトレジスタの１クロックサイクル遅延段から、書込活性化信号ＷＲＴが生成される。
【００７６】
書込制御回路６は、書込動作モード指示信号φｗｒの活性化に応答して活性化されて、列選択動作を開始する。この書込制御回路６の非活性化が書込活性化信号ＷＲＴにより決定される。
【００７７】
入出力制御回路９０８は、コントローラに対するメモリの位置を示す位置情報ＰＩを生成する位置情報生成回路７と、この位置情報ＰＩと内部クロック信号とデータストローブ信号ＤＱＳと書込動作活性化信号ＷＲＴとに従って入力回路９に対するデータストローブ信号ＤＱＳ、転送指示信号ＤＱＳＤＴおよびラッチ転走指示信号ＺＬＴＴＲを生成する入力制御回路８とを含む。
【００７８】
この入力制御回路８は、データ書込時、外部からのデータストローブ信号ＤＱＳに従ってデータストローブ信号ＤＱＳおよび転送指示信号ＤＱＳＤＴを生成し、また位置情報ＰＩに従ってラッチ転送指示信号ＺＬＴＴＲの活性化タイミングを調整する。したがって入出力回路９１０に含まれる入力回路９においては、このラッチ転送指示信号ＺＬＴＴＲの活性化タイミングが、位置情報ＰＩに応じて調整されるため、メモリとコントローラとの距離すなわちデータのフライトタイムに係らず、正確に内部で内部クロック信号に同期して内部書込データを生成することができる。
【００７９】
図２に示すように、位置情報ＰＩは、コントローラＣＴＬとメモリＭＤの間の距離、すなわち信号／データのフライトタイムＦＬＴを示す。したがって、このフライトタイムＦＬＴは、メモリのシステム内の位置に応じてデータストローブ信号ＤＱＳとクロック信号ＣＬＫとの位相関係が異なる場合においても、この位置情報ＰＩでフライトタイムＦＬＴの差を補償するようにメモリＭＤ内でデータラッチ転送タイミングを調整することにより、書込データに対して、常に各メモリにおいて正確なタイミングでラッチ転送を行なって内部書込データを生成することができる。これにより、最初のラッチ転送指示信号ＺＬＴＴＲと最初の内部書込データの対応関係を一致させることができ、データストローブ信号に長いプリアンブルを設けることなく、各メモリにおいてデータをラッチ転送することができる。また、データストローブ信号に長いプリアンブルを設ける必要がないため、異なるメモリに対し連続してデータを書きこむ場合において連続クロックにおいて書込データを転送することができ、高速データ転送を実現することができる。
【００８０】
なお、入力回路９は、図２６に示す構成と同様の構成を備え、各データ入力端子当たり、外部からシリアルに入力される１ビットデータを、２ビットの並列データに変換する。
【００８１】
図３は、図２８に示す処理システムにおけるメモリＭＤ０−ＭＤ３それぞれの、内部書込データ生成タイミングを示す図である。以下、この図３を参照して、この発明の実施の形態１における内部書込データラッチ転送動作について説明する。
【００８２】
図２８に示すように、メモリＭＤ０−ＭＤ３は、この順にコントローラＣＴＬからの距離が遠くなり、信号／データのフライトタイムが長くなる。
【００８３】
クロックサイクル♯０においてライトコマンドが与えられてデータ書込が指定されたとき、メモリＭＤ０およびＭＤ１は、コントローラに対する距離が近いため、次のクロックサイクル♯１において、内部のラッチデータＤ０およびＤ１（Ｄ０，１）が確定状態となる。この状態においては、位置情報ＰＩに従ってクロックサイクル♯１におけるクロック信号ＣＬＫの立下がりに応答してラッチ転送指示信号ＺＬＴＴＲを活性化し、また次のクロックサイクル♯２においても、ラッチ転送指示信号ＺＬＴＴＲを、クロック信号ＣＬＫの立下がりに応答して活性化する。ここで、データ書込動作時において、バースト長が４であり、１つのライトコマンドにより４つのデータが書込まれる場合の動作を示す。
【００８４】
一方、メモリＭＤ２およびＭＤ３は、コントローラから遠く離れているため、クロックサイクル♯２におけるクロック信号ＣＬＫの立上がりに応答してラッチ転送指示信号ＺＬＴＴＲを生成する（活性化する）。これらのメモリＭＤ２およびＭＤ３においては、クロックサイクル♯２においてラッチデータＤＩＬ０およびＤＩＬ１は、データＤ０およびＤ１であり、このクロックサイクル♯２においてラッチ転送指示信号ＺＬＴＴＲをクロック信号ＣＬＫの立上がりに応答して活性化することにより、長いフライトタイムにより第２クロックサイクルにおけるラッチデータが異なる場合においても正確に最初のデータをラッチして転送することができる。
【００８５】
バースト長が４であるため、次のクロック♯３においても、再びクロック信号ＣＬＫの立上がりに応答してラッチ転送指示信号ＺＬＴＴＲを活性化する。
【００８６】
したがって、ラッチ転送指示信号ＺＬＴＴＲが最初に活性化された時には、いずれのメモリにおいてもラッチデータＤＩＬ０およびＤＩＬ１は、最初の２つのデータＤ０およびＤ１であり、メモリの位置に関わらず最初のラッチ転送指示信号ＺＬＴＴＲに従って最初の転送データＤ０およびＤ１を転送して内部書込データを生成することができる。
【００８７】
したがって、信号／データのフライトタイムが、クロック信号ＣＬＫのサイクル期間程度となっても、この位置情報ＰＩに従ってラッチ転送指示信号ＺＬＴＴＲの活性化タイミングを調整することにより、メモリの位置すなわち信号／データのフライトタイムに関わらず、正確に内部でクロック信号に同期して内部書込データを生成することができる。内部回路は、クロック信号ＣＬＫに同期して動作しているため、正確にこの転送された内部書込データに従って内部書込動作を行なうことができる。
【００８８】
なお、図３に示すタイミング図においては、ライトコマンドの活性化期間は、クロック信号ＣＬＫの立上がり期間の前後の短い期間のように示す。しかしながら、このライトコマンドもメモリに対するフライトタイムの影響を受けるため、このライトコマンドは、フライトタイムの影響を受けないように、十分に広い期間活性状態を維持するようにされる（図２９参照）。したがって、ライトコマンドが与えられてから、正確にデータストローブ信号ＤＱＳおよび書込データのフライトタイムに応じて内部のラッチ／転送状態を制御することにより、内部データを内部クロック信号に同期して正確に生成することができる。
【００８９】
図４は、図１に示す入力制御回路８に含まれるラッチ転送指示信号発生部および位置情報生成回路７の構成を示す図である。
【００９０】
図４において、位置情報生成回路７は、位置情報ＰＩを格納するレジスタ回路１１を含む。このレジスタ回路は、外部からその保持データが設定されるレジスタ回路であってもよく、内部での保持データが設定されるレジスタ回路であってもよい。外部からのデータを格納するレジスタ回路としては、コラムレイテンシおよびバースト長などの動作パラメータを格納するモードレジスタの空きレジスタ回路を利用することができる。
【００９１】
ラッチ転送指示信号発生部は、このレジスタ回路１１からの位置情報ＰＩとクロックバッファ９０４からの内部クロック信号ＣＬＫｉを受けるＥＸＮＯＲ回路１２と、ＥＸＮＯＲ回路１２の出力信号を所定時間遅延しかつ反転する反転遅延回路１３と、ＥＸＮＯＲ回路１２の出力信号ＰＫＬと反転遅延回路１３の出力信号と書込活性化信号ＷＲＴとを受けるＮＡＮＤ回路１４を含む。このＮＡＮＤ回路１４から、ラッチ転送指示信号ＺＬＴＴＲが生成される。
【００９２】
このＥＸＮＯＲ回路１２は、位置情報ＰＩがＨレベルに固定されているときには、バッファ回路として動作し、一方、位置情報ＰＩがＬレベルに設定されている場合にはインバータ回路として動作する。反転遅延回路１３およびＮＡＮＤ回路１４は、書込活性化信号ＷＲＴの活性化時、このＥＸＮＯＲ回路１２の出力信号の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路として機能する。したがって位置情報ＰＩをＨレベルまたはＬレベルに設定することにより、このラッチ転送指示信号ＺＬＴＴＲを、内部クロック信号ＣＬＫｉの立上がりエッジおよび立下がりエッジのいずれかをトリガとして活性化することができる。
【００９３】
図５は、図４に示すラッチ転送指示信号発生部の動作を示すタイミング図である。図５においては、位置情報ＰＩは、Ｈレベルに設定される。この位置情報ＰＩがＨレベルに設定されている場合には、ＥＸＮＯＲ回路１２は、バッファ回路として動作し、内部クロック信号ＣＬＫｉに従ってその出力信号ＰＫＬを生成する。
【００９４】
クロックサイクル♯０においてライトコマンドが与えられると、１．５サイクル経過後に、書込活性化信号ＷＲＴが活性化される。この書込活性化信号ＷＲＴの活性化に従って、ＮＡＮＤ回路１４が、ＥＸＮＯＲ回路１２の出力信号ＰＫＬの立上がりに応答してワンショットのパルス信号を発生する。したがって、クロックサイクル♯１のクロック信号ＣＬＫｉの立上がり時においては、書込活性化信号ＷＲＴはＬレベルであり、ラッチ転送指示信号ＺＬＴＴＲはＨレベルを維持する。クロックサイクル♯２において、ＥＸＮＯＲ回路１２の出力信号ＰＫＬが、内部クロック信号ＣＬＫｉの立上がりに従って立上がると、このＮＡＮＤ回路１４は、ラッチ転送指示信号ＺＬＴＴＲを所定時間Ｌレベルに駆動する。このラッチ転送指示信号ＺＬＴＴＲのＬレベルの期間は、反転遅延回路１３の遅延時間により決定される。バースト長は４であるため、この書込活性化信号ＷＲＴは２クロックサイクル期間Ｈレベルを維持する。したがってクロックサイクル♯３において、再びＥＸＮＯＲ回路１２の出力信号ＰＫＬがＬレベルに立上がると、ラッチ転送指示信号ＺＬＴＴＲが再び活性化される。
【００９５】
図３に示すように、コントローラから遠く離れたメモリにおいて、位置情報ＰＩをＨレベルに設定することにより、クロックサイクル♯２から、データのラッチ転送を行なって内部書込データを生成することができる。したがって、クロックサイクル♯２において生成された最初の並列データを確実に内部回路へ転送することができる。
【００９６】
ＮＡＮＤ回路１４の遅延時間を少し長くすることにより、図３に示すように、クロックサイクル♯２および♯３において、内部クロック信号ＣＬＫｉの立上がりエッジから少し遅れて、このラッチ転送指示信号ＺＬＴＴＲを活性化することができる。またこれに代えて、後に説明するように、ＮＡＮＤ回路１４の出力に、さらに遅延回路が設けられてもよい。
【００９７】
図６は、この位置情報ＰＩがＬレベルに設定されたときの、図４に示すラッチ転送指示信号発生部の動作を示すタイミング図である。
【００９８】
この位置情報ＰＩがＬレベルに設定された場合には、ＥＸＮＯＲ回路１２は、インバータ回路として動作し、内部クロック信号ＣＬＫｉと１８０°位相のずれた出力信号ＰＫＬを生成する。
【００９９】
クロックサイクル♯０においてライトコマンドが与えられると、クロックサイクル♯１において内部クロック信号ＣＬＫｉの立下がりに応答して、書込活性化信号ＷＲＴが活性化される。この書込活性化信号ＷＲＴは、また、バースト長が４であり、２サイクル期間Ｈレベルの活性状態を維持する。
【０１００】
クロックサイクル♯１において書込活性化信号ＷＲＴがＨレベルとなると、ＮＡＮＤ回路１４が、信号ＰＫＬの立上がりに応答してワンショットのパルス信号を生成する。したがって、クロックサイクル♯１において内部クロック信号ＣＬＫｉがＬレベルに立下がり、ＥＸＮＯＲ回路１２の出力信号ＰＫＬがＨレベルに立上がると、ラッチ転送指示信号ＺＬＴＴＲが、所定期間Ｌレベルとなる。
【０１０１】
次いで、クロックサイクル♯２において、内部クロック信号ＣＬＫｉがＬレベルとなると、信号ＰＫＬの立上がりに応答して、ラッチ転送指示信号ＺＬＴＴＲが所定期間Ｌレベルとなる。
【０１０２】
したがって、位置情報ＰＩをＬレベルに設定することにより、図３に示すようにメモリＭＤ０およびＭＤ１のようにコントローラに対し比較的近くに設けられたメモリにおいて、ライトコマンドが与えられた次のサイクルにおいて、内部クロック信号ＣＬＫｉの立下がりに応答して内部データのラッチ転送を行なって書込データを生成することができる。
【０１０３】
なお、この図６に示すタイミング図においても、ＮＡＮＤ回路１４のゲート遅延またはその出力部に設けられる遅延回路により、ラッチ転送指示信号ＺＬＴＴＲの活性化時点を調整することができる。
【０１０４】
図７は、書込活性化信号ＷＲＴを発生する部分の構成の一例を示す図である。この図７に示す書込活性化信号発生部は、図１に示すバースト長カウンタ５に対応する。バースト長データＢＬは、バースト長４を示す状態に設定される。
【０１０５】
図７において、バースト長カウンタ５は、主制御回路からの書込動作モード指示信号φｗｒを、内部クロック信号ＣＬＫｉに従って１．５サイクル遅延する１．５サイクル遅延回路２０と、１．５サイクル遅延回路２０の出力信号を、バースト長データＢＬが指定するクロックサイクル期間クロック信号ＣＬＫｉに従ってシフトするシフト回路２１と、１．５サイクル遅延回路２０の出力信号に応答してセットされかつシフト回路２１の出力信号に応答してリセットされるセット優先型セット／リセットフリップフロップ２２を含む。セット優先型セット／リセットフリップフロップ２２から、書込活性化信号ＷＲＴが生成される。
【０１０６】
シフト回路２１は、可変シフト回路であり、バースト長データＢＬに従って、そのシフト段数が調整される。次に、この図７に示すバースト長カウンタ５の動作を図８に示すタイミング図を参照して説明する。
【０１０７】
クロックサイクル♯０においてライトコマンドが与えられると、内部クロック信号ＣＬＫｉの立上がりに応答して、書込動作モード指示信号φｗｒが所定期間活性状態となる。１．５サイクル遅延回路２０は、この書込指示信号φｗｒを内部クロック信号ＣＬＫｉに従って１．５サイクル転送する。したがって、クロックサイクル♯１において、内部クロック信号ＣＬＫｉの立下がりに応答して遅延回路２０の出力信号がＨレベルとなり、フリップフロップ２０がセットされ、書込活性化信号ＷＲＴが活性化される。
【０１０８】
クロックサイクル♯２において再びライトコマンドが与えられると、書込指示信号φｗｒが活性化され、１．５サイクル遅延回路２０を介して転送される。
【０１０９】
シフト回路２１において、バースト長データＢＬが、バースト長４を示している場合には、クロックサイクル♯３において、内部クロック信号ＣＬＫｉの立下がりに応答してシフト回路２１の出力信号がＨレベルとなる。
【０１１０】
このとき、クロックサイクル♯２において与えられたライトコマンドに従って、１．５サイクル遅延回路２０の出力信号もＨレベルとなる。フリップフロップ２２はセット優先型セット／リセットフリップフロップであり、この遅延回路２０からの出力信号に従って、そのセット状態を維持する。したがって、ライトコマンドを、この２サイクルごとに連続して印加する場合には、内部で書込活性化信号ＷＲＴは活性状態をその間維持する。
【０１１１】
クロックサイクル♯２においてライトコマンドが与えられていない場合には、図７において破線で示すように、このクロックサイクル♯２において、書込指示信号φｗｒはＬレベルであり、クロックサイクル♯３において、遅延回路２０の出力信号は、破線で示すように、Ｌレベルを維持する。したがって、この場合には、シフト回路２１の出力信号に従ってフリップフロップ２２がリセットされ、破線で示すように、書込活性化信号ＷＲＴが内部クロック信号ＣＬｉの立下がりに応答して非活性化される。
【０１１２】
この図７に示すバースト長カウンタ５を利用することにより、バースト長データＢＬに従ってバースト長期間確実に書込活性化信号ＷＲＴを活性状態に維持して、内部転送指示信号ＺＬＴＴＲを所定のタイミングで活性化することができる。
【０１１３】
なお、この図７に示すバースト長カウンタ５の構成において、フリップフロップ２２のリセット入力へは、遅延回路２０の出力信号がＬレベルのときにイネーブルされて、シフト回路２１の出力信号を伝達してリセット入力Ｒへ与えるゲート回路が設けられてもよい。この構成の場合、フリップフロップ２２は、セット優先型のフリップフロップでなくてもよい。
【０１１４】
［位置情報生成回路の構成１］
図９は、位置情報生成回路のレジスタ回路１１の構成の一例を示す図である。図９においては、半導体記憶装置において通常設けられているモードレジスタ回路３０に含まれる特定のレジスタＲＧｉを、位置情報ＰＩを生成するレジスタとして利用する。このモードレジスタ回路３０においては、レジスタ回路ＲＧ０−ＲＧｎが設けられる。これらのレジスタ回路ＲＧ０−ＲＧｎは、モードレジスタセットコマンドが与えられると、対応のアドレス端子に与えられているアドレス信号ビットＡ０-Ａｎを取込みラッチする。
【０１１５】
これらのレジスタ回路ＲＧ０-ＲＧｎは、同一構成を有するため、図９においてはレジスタ回路ＲＧｉの構成を代表的に示す。レジスタ回路ＲＧｉは、モードレジスタ設定指示信号φＭＲＳを反転するインバータＩＶ１と、モードレジスタ設定指示信号φＭＲＳの活性化時活性化され対応のアドレス端子のアドレス信号ビットＡｉを転送するトライステートインバータバッファＩＶ２と、トライステートインバータバッファＩＶ２の出力信号を反転するインバータＩＶ３と、インバータＩＶ１からのモードレジスタ設定指示信号φＭＲＳの反転信号に応答して活性化され、活性化時、インバータＩＶ３の出力信号をインバータＩＶ３の入力へ転送するトライステートインバータバッファＩＶ４を含む。トライステートインバータバッファＩＶ２から位置情報ＰＩが出力される。
【０１１６】
モードレジスタ設定指示信号φＭＲＳは、モードレジスタセットコマンドが与えられると所定期間Ｈレベルに設定される。トライステートインバータバッファＩＶ２はモードレジスタ設定指示信号φＭＲＳがＨレベルのときに活性化され、インバータとして動作し、対応のアドレス端子のアドレス信号ビットＡｉを反転してインバータＩＶ３に転送する。トライステートインバータバッファＩＶ２は、モードレジスタ設定指示信号φＭＲＳがＬレベルのときには非活性化され、出力ハイインピーダンス状態となる。
【０１１７】
トライステートインバータバッファＩＶ４は、モードレジスタ設定指示信号φＭＲＳがＬレベルのときに活性化され、インバータＩＶ３とラッチ回路を構成する。従って、モードレジスタ３０へのデータの設定後は、レジスタ回路ＲＧ０−ＲＧｎはラッチ状態となる。トライステートインバータバッファＩＶ４は、モードレジスタ設定指示信号φＭＲＳがＨレベルのときには出力ハイインピーダンス状態となり、このレジスタ回路ＲＧｉは、与えられてデータを転送するスルー状態となる。
【０１１８】
したがって、このモードレジスタセットコマンドを与えて、モードレジスタ設定指示信号φＭＲＳを活性化しかつ、対応のアドレス信号ビットＡｉをＨレベルまたはＬレベルに設定することにより、レジスタ回路ＲＧｉの記憶データが設定され、この記憶データに従って位置情報ＰＩを生成することができる。
【０１１９】
このモードレジスタ回路３０においては、バースト長データＢＬを格納するレジスタ回路、またコラムレイテンシＣＬを格納するレジスタ回路が設けられていてもよい。また、これらのバースト長データＢＬおよびコラムレイテンシＣＬは、別の系統のモードレジスタ回路に格納されても良い。複数系統のモードレジスタ回路が配置されている場合には、バンクアドレス信号ビットＢＡ等によりモードレジスタ回路が特定される。
【０１２０】
これらのレジスタ回路ＲＧ０−ＲＧｎが、上述のインバータラッチの構成に代えて、セット／リセットフリップフロップで構成され、対応のアドレス信号ビットがＨレベルのときにセットされるようにモードレジスタ回路３０が構成されてもよい。この構成の場合、これらのレジスタ回路のデフォルト状態は、このフリップフロップがリセット状態である。
【０１２１】
また、これらのレジスタ回路ＲＧ０−ＲＧｎのあるレジスタ回路は、モードレジスタセットモード時において特定のデータ入力端子に与えられたデータに従って、それぞれの記憶データが設定されてもよい。
【０１２２】
図１０は、モードレジスタ回路３０を利用した場合の位置情報を設定する動作を示すタイミング図である。以下、この図１０を参照して図９に示すモードレジスタ回路３０に位置情報を設定する動作について説明する。コマンドＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをクロック信号ＣＬＫの立上がりエッジでＬレベルに設定し、かつバンクアドレス信号ビットＢＡ０をＨレベル、バンクアドレス信号ビットＢＡ１をＬレベルに設定することにより、モードレジスタセットコマンドを指定する。このとき、アドレス信号ビットＡｉを位置情報に応じてＨレベルまたはＬレベルに設定し、かつ残りのアドレス信号ビット（Ａｉ以外）をＬレベルに設定する。
【０１２３】
通常、バンクアドレス信号ビットＢＡ０をＨレベルに設定した場合、拡張モードレジスタセット（ＭＲＳ）モードが指定され、コラムレイテンシＣＬおよびバースト長データＢＬを設定するモードレジスタ回路と別のモードレジスタ回路が指定され、コラムレイテンシＣＬおよびバースト長ＢＬの設定は行われない。これらのコラムレイテンシＣＬおよびバースト長ＢＬの設定には、バンクアドレス信号ビットＢＡ０が、Ｌレベルに設定される。しかしながら、この位置情報ＰＩの設定が、これらのコラムレイテンシＣＬおよびバースト長ＢＬの設定と並行して行われてもよい。この場合には、対応のアドレス信号ビットが、これらのコラムレイテンシＣＬおよびバースト長ＢＬの値に対応する論理レベルに設定される。
【０１２４】
また、残りのアドレス信号ビットをＬレベルに設定するのは、単なる一例であり、他の同時に設定される動作パラメータに従って適当な論理レベルに設定されても良い。他のレジスタ回路の記憶データが、不必要に変更されなければ良い。
【０１２５】
クロック信号ＣＬＫの立上がりに応答して、モードレジスタ設定指示信号φＭＲＳがＨレベルとなり、図９に示すトライステートインバータバッファＩＶ２が活性化される。このときに、アドレス信号ビットＡｉのＨレベルまたはＬレベルにより、レジスタ回路ＲＧｉに位置情報ＰＩが設定される。
【０１２６】
モードレジスタ回路３０における残りのレジスタＲＧｎ−ＲＧ（ｉ＋１）、およびＲＧ（ｉ−１）−ＲＧ０に対しては、アドレス信号ビットがＬレベルであり、このＬレベルに応じたデータが設定される。この位置情報ＰＩの設定時において、他の動作パラメータが設定されても良い。
【０１２７】
システムリセット時または電源投入時に、コントローラの制御のもとに、コラムレイテンシＣＬおよびバースト長ＢＬが設定される。このときに、位置情報ＰＩがあわせて同時に設定されても良い。
【０１２８】
図１１は、コントローラＣＴＬにおける位置情報ＰＩの設定に関連する部分の構成を概略的に示す図である。図１１において、コントローラＣＴＬは、メモリそれぞれの位置情報を格納する位置情報テーブル３０と、処理システム内のメモリへのアクセスなどを制御する中央制御部３２と、中央制御部３２からの初期化指示に従って、位置情報テーブル３０に格納された位置情報に従って、各メモリに位置情報を転送する初期設定制御部３４と、メモリと初期設定制御部３４と中央制御部３２との間のインターフェイスとなる入出力インターフェイス３６を含む。
【０１２９】
位置情報テーブル３０は、メモリＭＤ０−ＭＤｎそれぞれについて、対応のメモリ番号と、それぞれのメモリに対応する位置情報ＰＩ０−ＰＩｎをテーブル形式で格納する。初期設定制御部３４は、中央制御部３２からの初期化シーケンス実行指示に従って、この位置情報テーブル３０に格納されたメモリ番号と対応の位置情報とを参照して、各メモリに対し、位置情報ＰＩを設定する。
【０１３０】
このメモリへの位置情報設定時には、各メモリに対し、それぞれチップイネーブル信号／ＣＥｉを順次活性化することにより、メモリＭＤ０−ＭＤｍを順次選択状態として、モードレジスタセットモードを与えて位置情報ＰＩを格納する。コマンドＣＭＤは、チップイネーブル信号が活性状態のときに有効コマンドが与えられたとメモリにおいて判定されて、コマンドのデコードが行われる。すなわち、チップイネーブル信号が非活性状態のときには、コマンドＣＭＤは、ＮＯＰコマンドとして取り扱われる。
【０１３１】
図１２は、このコントローラＣＴＬの位置情報設定時の動作を示すフロー図である。以下、図１２を参照して、図１１に示すコントローラＣＴＬの位置情報設定動作について説明する。
【０１３２】
まず、中央制御部３２は、初期化を行なう必要があるか否かを判定する（ステップＳ１）。初期化シーケンスを実行する必要のある場合は、電源投入時またはシステムリセット時である。中央制御部３２は、初期化シーケンスを行なう必要があると判断した場合には、初期設定制御部３４を起動する。初期設定制御部３４は、まずメモリを特定するメモリ番号ｋを初期値“０”に設定する（ステップＳ２）。次いで、このメモリ番号ｋに従って位置情報テーブル３０を参照し、このメモリ番号ｋが指定するメモリＭＤ０の位置情報ＰＩ０を読出す（ステップＳ３）。次いで、入出力インターフェイス３６を介して、メモリＭＤ０に対し、モードレジスタセットコマンドを与え、同時に、位置情報ＰＩ０を送出する（ステップＳ４）。
【０１３３】
位置情報の設定時においては、メモリ番号ｋにより特定されたメモリＭＤ０に対し、チップイネーブル信号／ＣＥを活性化し、残りのメモリＭＤ１−ＭＤｍに対するチップイネーブル信号／ＣＥは非活性状態に維持する。
【０１３４】
このメモリに対する位置情報を設定する場合、チップイネーブル信号／ＣＥの活性化に代えて、メモリを特定するアドレス信号とともに、チップイネーブル信号／ＣＥがメモリに共通に与えられてもよい。この場合、チップイネーブル信号／ＣＥとメモリを特定するメモリアドレスは、メモリＭＤＯ−ＭＤｍに共通に与えられ、メモリアドレスが指定するメモリにおいて、チップイネーブル信号／ＣＥの活性化に従ってモードレジスタの特定のレジスタ（ＲＧｉ）に対する位置情報の設定が行なわれる。ただし、この場合には、各メモリにおいて、メモリ特定用のアドレス信号をデコードするデコーダを配置する必要がある。
【０１３５】
メモリＭＤ０に位置情報ＰＩ０が設定されると、次いで、このメモリ番号ｋが、最終メモリＭＤｍを指定しているか否かを判定する（ステップＳ５）。最初の位置情報設定動作時においては、メモリ番号ｋは０であるため、ステップＳ７へ移り、メモリ番号を１増分し、ステップＳ３へ戻る（ステップＳ７）。以降、このステップＳ３からステップＳ５およびＳ７の動作が、最終メモリに対する位置情報設定まで繰返し実行される。
【０１３６】
ステップＳ５において、最終メモリに対する位置情報が設定されたと判定されると、メモリＭＤ０−ＭＤｍに対する位置情報ＰＩの設定が終了する（ステップＳ６）。この後、別の処理を待合せる状態となる。
【０１３７】
この図１１に示す情報テーブル３０においては、システム実装時において、コントローラへのプログラムインストール時に、合わせて位置情報が格納される。これに代えて、予め、ＲＯＭ（リード・オンリ・メモリ）に、テーブル形式で、メモリと位置情報とがプログラムされていてもよい。この場合には、システム実装時において、コントローラからの位置に応じて（例えば、メモリ実装用のソケットの位置に応じて）、各メモリに対する位置情報およびメモリ番号は、常に一意的に定められる。
【０１３８】
なお、コントローラを用いて位置情報ＰＩを設定する場合、そのとき、また、ラッチ転送指示信号ＺＬＴＴＲのクロック信号のエッジに対する遅延量も同様、特定のレジスタ回路に格納される遅延量設定データに応じて設定されてもよい。すなわち、図１３に示すように、可変遅延回路４０により、図４に示すＮＡＮＤ回路１４の出力信号ＺＬＴＴＲＦを受けて、ラッチ転送指示信号ＺＬＴＴＲを生成する。この可変遅延回路４０の遅延量を、図示しないレジスタ回路からの遅延量設定データＤＬに従って調整する。
【０１３９】
この図１３に示す可変遅延回路４０を利用することにより、ラッチ転送指示信号ＺＬＴＴＲの活性化タイミングを、内部クロック信号の立上がりエッジおよび立下がりエッジから遅らせることができ、図３に示すタイミング図のように、ラッチデータＤＩＬ０およびＤＩＬ１に対し十分にセットアップ時間およびホールド時間を確保して、安定に内部書込データを生成することができる。
【０１４０】
［位置情報生成回路の構成２］
図１４は、位置情報生成回路の第２の構成を概略的に示す図である。図１４においては、マザーボード５０上に、メモリＭＤ０−ＭＤ３が配置される。このメモリＭＤ０−ＭＤ３は、それぞれ、メモリモジュールであり、複数のメモリチップＣＨを含む。このメモリチップＣＨが、それぞれ、図１に示す構成を備える。
【０１４１】
メモリＭＤ０−ＭＤ３が、この順に、コントローラに対する距離が長くなるように配置される。
【０１４２】
メモリＭＤ０およびＭＤ１の位置情報設定端子５５は、ボード上接地線５１に接続される。メモリＭＤ２およびＭＤ３の位置情報設定端子５５が、ボード上電源線５２に接続される。したがって、メモリＭＤ０およびＭＤ１に対しては、位置情報ＰＩは、Ｌレベルに固定的に設定され、メモリＭＤ２およびＭＤ３は、位置情報ＰＩが、Ｈレベルに固定的に設定される。
【０１４３】
したがって、この図１４に示す構成の場合、コントローラは、特に、各メモリＭＤ０−ＭＤ３に対し、位置情報を設定することは要求されない。マザーボード５０に配置されたモジュール実装用のソケット（図示せず）の位置情報設定端子を、コントローラに対する距離に応じて接地線または電源線に固定的に接続する。これにより、メモリチップＣＨ内においては、特定の端子を介して位置情報ＰＩが与えられ、電源投入後は常時、固定された位置情報ＰＩを生成する。したがって、システムリセット時または電源投入時にコントローラが初期化シーケンスを行なって、位置情報を設定することは要求されず、位置情報設定処理が簡略化される。
【０１４４】
また、この図１４に示すように、マザーボード５０上に実装時において、位置情報設定端子を接地線５１または電源線５２に接続する場合、位置情報を保持するためのレジスタ回路は特に要求されず、メモリチップ内における位置情報生成部の占有面積を低減することができる。
【０１４５】
［位置情報生成回路の構成３］
図１５は、位置情報生成回路の構成３の動作を示すタイミング図である。図１５に示す位置情報設定動作においては、たとえばモードレジスタセットコマンドＭＲＳを与え、次のクロック信号ＣＬＫの立上がり時における特定の信号の論理レベルを判定し、位置情報ＰＩを生成する。図１５においては、この特定の信号として、データストローブ信号ＤＱＳが用いられる。
【０１４６】
図１５に示す波形図を参照して、メモリＭＤ０およびＭＤ１においては、データストローブ信号ＤＱＳが、クロック信号ＣＬＫの立上がりエッジでＨレベルであり、位置情報ＰＩが、Ｌレベルに設定される。一方、メモリＭＤ２およびＭＤ３においては、クロック信号ＣＬＫの立上がりエッジにおいて、データストローブ信号ＤＱＳがＬレベルであるため、位置情報ＰＩがＨレベルに設定される。
【０１４７】
信号／データのフライトタイムが、クロック信号ＣＬＫの１サイクル期間程度にまで遅延しているだけであり、このデータストローブ信号ＤＱＳがさらに遅延し、クロック信号ＣＬＫの立上がりエッジにおいてＨレベルとなった場合には、この信号／データのフライトタイムが、クロック信号ＣＬＫの１クロックサイクル期間以上であり、正確なデータのラッチ転送を保証することができないため、このような状態は、考察対象とはしない。すなわち、たとえばデータストローブ信号ＤＱＳが、クロック信号ＣＬＫに対しては±５０％程度位相がずれる場合について正確なデータの転送を保証する。
【０１４８】
図１６は、図１５に示す位置情報検出機能を有する位置情報生成回路の構成の一例を示す図である。図１６において、位置情報生成回路７は、コマンドデコーダ４からのモードレジスタ設定指示信号φＭＲＳを、クロック信号ＣＬＫの１クロックサイクル期間遅延する１クロック遅延回路６０と、１クロック遅延回路６０の出力信号の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路６１と、ワンショットパルス発生回路６１の出力信号ＭＲＬＴに応答して、データストローブ信号ＤＱＳを取込み、位置情報ＰＩを生成するラッチ回路６２を含む。
【０１４９】
ワンショットパルス発生回路６１は、１クロック遅延回路６０の出力信号の立上がりに応答してワンショットのパルス信号ＭＲＬＴを生成する。したがって、モードレジスタセットコマンドが与えられて１クロックサイクル経過後に、このワンショットパルス信号ＭＲＬＴが活性化される。
【０１５０】
ラッチ回路６２は、リセット信号ＲＳＴを反転するインバータ６２ａ、ワンショットパルス信号ＭＲＬＴとリセット信号ＲＳＴとを受けるＯＲ回路６２ｂと、インバータ６２ａの出力信号とデータストローブ信号ＤＱＳとを受けるＡＮＤ回路６２ｃと、ＯＲ回路６２ｂの出力信号がＨレベルのとき活性化され、ＡＮＤ回路６２ｃの出力信号を反転するトライステートインバータバッファ６２ｅと、トライステートインバータバッファ６２ｅの出力信号を反転するインバータ６２ｆと、ＯＲ回路６２ｂの出力信号を反転するインバータ６２ｄと、インバータ６２ｄの出力信号がＨレベルのとき活性化され、インバータ６２ｆの出力信号をインバータ６２ｆの入力へ転送するトライステートインバータバッファ６２ｇとを含む。インバータ６２ｇの出力から位置情報が出力される。
【０１５１】
リセット信号ＲＳＴは、システムリセット時または電源投入時に活性化される。次に、この図１６に示す位置情報生成回路の動作を、図１７に示すタイミング図を参照して説明する。
【０１５２】
位置情報設定時においては、内部回路ノードの所定の初期化動作は、完了しており、このリセット信号ＲＳＴにより、位置情報ＰＩは、Ｈレベルに初期設定される。リセット完了後は、リセット信号ＲＳＴはＬレベルにある。ワンショットパルス発生回路６１の出力するワンショットパルス信号ＭＲＬＴが発生されるまで、ＯＲ回路６２ｂの出力信号はＬレベルであり、トライステートインバータバッファ６２ｅは出力ハイインピーダンス状態のため、データストローブ信号ＤＱＳの伝達は、禁止され、トライステートインバータバッファ６２ｇとインバータ６２ｆとによって構成されるラッチ回路により、位置情報のＨが保持される。
【０１５３】
モードレジスタセットコマンドが与えられると、コマンドデコーダ４は、所定期間モードレジスタ設定指示信号φＭＲＳを活性状態に保持する。このモードレジスタ設定指示信号φＭＲＳが、１クロック遅延回路６０より、１クロックサイクル期間遅延されて出力される。このモードレジスタセットコマンドが与えられたクロックサイクルにおいては、ワンショットパルス信号ＭＲＬＴは発生されていないため、ラッチ回路６２においては、ＯＲ回路６２ｂの出力信号がＬレベルであり、トライステートインバータバッファ６２ｅは、出力ハイインピーダンス状態にある。従って、ＡＮＤ回路６２ｃの出力信号がデータストローブ信号ＤＱＳに従って変化しても、このラッチ回路６２からの出力信号ＰＩは変化しない。
【０１５４】
モードレジスタセットコマンドが与えられてから１クロックサイクルが経過すると、ワンショットパルス発生回路６１が、１クロック遅延回路６０の出力信号に従ってワンショットのパルス信号ＭＲＬＴを発生する。ワンショットのパルス信号ＭＲＬＴに従って、ラッチ回路６２において、トライステートインバータバッファ６２ｇは、非活性化されて出力ハイインピーダンス状態となり、ラッチ回路６２のラッチ状態が開放される。
【０１５５】
また、このワンショットのパルス信号ＭＲＬＴに従って、ＯＲ回路６２ｂの出力信号がＨレベルとなり、トライステートインバータバッファ６２ｅが活性化され、位置情報ＰＩが、ＡＮＤ回路６２ｃの出力信号に従って変化する。すなわち、このクロック信号ＣＬＫの立上がり時におけるデータストローブ信号ＤＱＳがＡＮＤ回路６２ｃおよびトライステートインバータバッファ６２ｅを介して取込まれ、位置情報ＰＩが設定される。
【０１５６】
ワンショットパルス信号ＭＲＬＴが、Ｌレベルに復帰すると、ＯＲ回路６２ｂの出力信号がＬレベルとなり、トライステートインバータバッファ６２ｅが出力ハイインピーダンス状態となる。一方、トライステートインバータ６２ｇが活性化され、インバータ６２ｆとトライステートインバータバッファ６２ｇによりラッチ回路が構成され、取込まれた位置情報ＰＩがラッチされる。
【０１５７】
したがって、クロック信号ＣＬＫの立上がりエッジにおいて、データストローブ信号ＤＱＳがＨレベルであれば、位置情報ＰＩは、Ｌレベルとなる。一方、このクロック信号ＣＬＫの立上がりエッジにおいてデータストローブ信号ＤＱＳがＬレベルであれば、位置情報ＰＩはＨレベルを維持する。
【０１５８】
したがって、図１７に示すように、データストローブ信号ＤＱＳの遅延時間が短い場合（状態（Ｉ））、位置情報ＰＩは、Ｌレベルに設定され（状態（Ｉ））、また、データストローブ信号ＤＱＳの遅延時間が長い場合（状態（ＩＩ））、位置情報ＰＩは、リセット状態のＨレベルを維持する（状態（ＩＩ））。
【０１５９】
メモリ個々において、遅延時間に応じて位置情報を設定することにより、システム構成が変わり、信号伝搬遅延が異なる場合においても、正確に、各メモリにおいて位置情報を設定することができる。
【０１６０】
また、このラッチ回路６２が、モードレジスタ回路に含まれるモードレジスタの場合、コマンドＣＭＤとして、このモードレジスタを特定するアドレス信号ビットＡｉを含ませて、このモードレジスタセットコマンドが与えられかつアドレス信号ビットＡｉがＨレベルのときに、モードレジスタ設定指示信号φＭＲＳが活性化される構成が用いられてもよい。この場合には、位置情報を設定するモード時においてのみモードレジスタ設定指示信号φＭＲＳが活性化されるため、正確に位置情報を、他のレジスタ回路の記憶データに影響を及ぼすことなく取込みかつラッチすることができる。
【０１６１】
以上のように、この位置情報生成回路の構成３においては、位置情報を、特定の動作モード時において、特定のタイミング検出用の信号としてデータストローブ信号を用い、このデータストローブ信号ＤＱＳのクロック信号の立上がりエッジにおける論理レベルを判定して、位置情報を生成しており、各メモリの信号伝搬遅延に応じてメモリ個々に位置情報を生成することができ、コントローラの負荷が軽減される。
【０１６２】
また、システムバスの負荷が変更され、各メモリに対する信号／データのフライトタイムが変更される場合においても、正確に各メモリにおいて位置情報を設定することができる。また、システム拡張時においてメモリの数が変更される場合においても、各メモリにおいて正確に位置情報を生成することができる。
【０１６３】
なお、上述の説明においては、データストローブ信号ＤＱＳを、位置情報を生成するために用いている。しかしながら、このデータストローブ信号ＤＱＳに代えて、たとえば特定のデータビットが用いられてもよく、フライトタイムの影響が大きく現われる信号であればよい。
【０１６４】
［位置情報生成回路の構成４］
図１８は、位置情報生成回路７の構成４に従うメモリの動作を示すタイミング図である。図１８においては、メモリＭＤ０−ＭＤ３における位置情報生成動作について示す。これらのメモリＭＤ０−ＭＤ３は、コントローラに対しこの順に近く配置される。データ書込を示すライトコマンド（信号／ＷＥのＬレベルで示す）が与えられると、次のクロックサイクルにおいて、データストローブ信号ＤＱＳの論理レベルを識別し、その識別した論理レベルに従って位置情報を生成する。この生成された位置情報に従って、ラッチ転送指示信号ＺＬＴＴＲが生成される。したがって、メモリＭＤ０およびＭＤ１においては、データ書込時、ライトコマンドが与えられて次のクロックサイクルにおけるクロック信号ＣＬＫの立上がりエッジにおいて、データストローブ信号ＤＱＳがＨレベルであり、ラッチ転送指示信号ＺＬＴＴＲが、そのクロックサイクルにおいてクロック信号ＣＬＫの立下がりに応答して生成される。
【０１６５】
一方、メモリＭＤ２およびＭＤ３においては、コントローラからの距離が遠いため、ライトコマンドが与えられてから、次のクロックサイクルにおいてクロック信号ＣＬＫの立上がりエッジにおいては、データストローブ信号ＤＱＳはＬレベルである。したがって、ラッチ転送指示信号ＺＬＴＴＲは、次のクロックサイクルにおいてクロック信号ＣＬＫの立上がりエッジに同期して生成される。
【０１６６】
この図１８に示すように、データ書込時、常時、データストローブ信号の論理レベルを識別して、位置情報を生成することにより、システム負荷の変動に起因して、信号／データのフライトタイムが変化する場合においても正確に、内部書込データの生成を行なうことができる。
【０１６７】
図１９は、位置情報生成回路７の変更例４の構成の一例を示す図である。図１９において、位置情報生成回路７は、コマンドデコーダ４からの書込動作モード指示信号φｗｒをクロック信号ＣＬＫの１クロックサイクル期間遅延する１クロック遅延回路７０と、１クロック遅延回路７０の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路７１と、ワンショットパルス発生回路７１からのワンショットパルス信号ＷＲＬＴに応答して、データストローブ信号を取込みラッチするラッチ回路７２を含む。
【０１６８】
コマンドデコーダ４は、コマンドＣＭＤがデータ書込を示すライトコマンドのとき（ライトイネーブル信号／ＷＥがＬレベルである状態を図１８において代表的に示す）、クロック信号ＣＬＫの立上がりに応答して、書込動作モード指示信号φｗｒを活性化する。
【０１６９】
１クロック遅延回路７０は、この書込動作モード指示信号φｗｒを１クロックサイクル遅延する。したがって、ライトコマンドが与えられてから次のクロックサイクルにおけるクロック信号ＣＬＫの立上がりに応答して、この１クロック遅延回路７０の出力信号がＨレベルに立上がる。
【０１７０】
ワンショットパルス発生回路７１が、この１クロック遅延回路７０の出力信号の立上がりに応答してワンショットパルスを発生するため、このワンショットパルス発生回路７１からのワンショットパルス信号ＷＲＬＴは、ライトコマンドが与えられた次のクロックサイクルにおいて発生される。
【０１７１】
ラッチ回路７２は、ワンショットパルス発生回路７１からのワンショットパルス信号ＷＲＬＴを反転するインバータ７２ａと、このワンショットのパルス信号ＷＲＬＴに応答して活性化され、活性化時データストローブ信号ＤＱＳを反転して出力するトライステートインバータバッファ７２ｂと、トライステートインバータバッファ７２ａの出力信号を反転するインバータ７２ｃと、インバータ７２ａの出力信号がＨレベルのとき活性化され、活性化時インバータ７２ｃの出力信号を反転してインバータ７２ｃの入力へ転送するトライステートインバータバッファ７２ｄとを含む。
【０１７２】
インバータ７２ｃの入力に位置情報ＰＩが生成され、この位置情報ＰＩは、通常動作時、トライステートインバータバッファ７２ｄにより駆動される。トライステートインバータバッファ７２ｂおよび７２ｄは、非活性化時出力ハイインピーダンス状態である。活性状態のトライステートインバータバッファ７２ｄとインバータ７２ｃとによりラッチ回路が形成される。次に、この図１９に示す位置情報生成回路７の動作を、図２０に示すタイミング図を参照して説明する。
【０１７３】
ライトコマンドが与えられると、クロック信号ＣＬＫの立上がりに同期して、書込動作モード指示信号φｗｒが活性化され、１クロック遅延回路７０が、１クロックサイクル期間書込動作モード指示信号φｗｒを遅延する。したがって、次のクロックサイクルにおいてクロック信号ＣＬＫの立上がりに応答して、ワンショットパルス発生回路７２からのワンショットパルス信号ＷＲＬＴが活性化される。
【０１７４】
このワンショットパルス信号ＷＲＬＴの発生に従って、ラッチ回路７２においてトライステートインバータバッファ７２ｂが活性化され、データストローブ信号ＤＱＳを反転して転送する。これにより、ラッチ回路７２にデータストローブ信号ＤＱＳが取込まれ、位置情報ＰＩが、この取込んだデータストローブ信号ＤＱＳに従って、その状態が決定される。
【０１７５】
このワンショットパルス信号ＷＲＬＴがＬレベルとなると、トライステートインバータバッファ７２ｂが非活性化され出力ハイインピーダンス状態となり、一方、トライステートインバータバッファ７２ｄが活性化されてインバータとして動作し、ラッチ回路７２はラッチ状態となる。
【０１７６】
位置情報ＰＩは、この取込んだデータストローブ信号ＤＱＳの反転信号である。位置情報ＰＩがＬレベルのときには、このクロックサイクルにおけるクロック信号ＣＬＫの立下がりに応答してラッチ転送指示信号ＺＬＴＴＲが活性化され（状態（Ｉ））、一方、位置情報ＰＩがＨレベルのときには、次のクロックサイクルにおけるクロック信号ＣＬＫの立上がりに応答して、ラッチ転送指示信号ＺＬＴＴＲが生成される（状態（ＩＩ））。
【０１７７】
ライトコマンドが与えられると、書込動作モード指示信号φｗｒが再び活性化され、同様の動作が行なわれ、次のクロックサイクルにおいてデータストローブ信号ＤＱＳの論理レベルに従って位置情報が生成され、その生成された位置情報に従ってラッチ転送指示信号ＺＬＴＴＲが生成される。
【０１７８】
したがって、このデータ書込毎に、常に位置情報を生成しており、動作環境に応じて正確に、データラッチ転送タイミングを調整することができ、正確に、内部書込データを転送することができる。
【０１７９】
以上のように、この発明の実施の形態１に従えば、メモリのコントローラに対する位置に応じて、データラッチ転送タイミングを調整しており、フライトタイムがメモリ毎に異なる場合においても、正確に内部書込データのラッチ転送を行なうことができる。
【０１８０】
［実施の形態２］
図２１は、この発明の実施の形態２に従う入力制御回路８の構成を概略的に示す図である。図２１に示す入力制御回路８においては、２ビットの位置情報に従って、ラッチ転送指示信号ＺＬＴＴＲを生成する。図２１において、入力制御回路８は、位置情報ＰＩ０に従ってクロック信号ＣＬＫを遅延する可変遅延回路８０と、この可変遅延回路８０の出力信号ＣＬＫＤと位置情報ＰＩ１と書込活性化信号ＷＲＴとに従ってラッチ転送指示信号ＺＬＴＴＲを生成するパルス発生回路８２を含む。
【０１８１】
可変遅延回路８０は、クロック信号ＣＬＫ（内部クロック信号ＣＬＫｉ）を所定時間遅延する遅延回路８０ａと、位置情報ＰＩ０を反転するインバータ８０ｂと、遅延回路８０ａの出力信号と位置情報ＰＩ０とを受けるＮＡＮＤ回路８０ｃと、インバータ８０ｂの出力信号とクロック信号ＣＬＫとを受けるＮＡＮＤ回路８０ｄと、ＮＡＮＤ回路８０ｄおよび８０ｃの出力信号を受けて出力信号ＣＬＫＤを生成するＮＡＮＤ回路８０ｅを含む。
【０１８２】
位置情報ＰＩ０がＨレベルのときには、インバータ８０ｂの出力信号がＬレベルとなり、ＮＡＮＤ回路８０ｂの出力信号がＨレベルに固定され、一方、ＮＡＮＤ回路８０ｃおよび８０ｅがインバータとして動作し、クロック信号ＣＬＫを遅延して出力信号ＣＬＫＤを生成する。
【０１８３】
位置情報ＰＩ０がＬレベルのときには、ＮＡＮＤ回路８０ｃの出力信号がＨレベルに固定され、インバータ８０ｂの出力信号がＨレベルとなる。したがって、この場合には、クロック信号ＣＬＫが、ＮＡＮＤ回路８０ｄおよび８０ｅの有するゲート遅延だけ遅延されて出力される。
【０１８４】
パルス発生回路８２は、可変遅延回路８０の出力信号ＣＬＫＤと位置情報ＰＩ１とを受けるＥＸＮＯＲ回路８２ａと、ＥＸＮＯＲ回路８２ａの出力信号を反転しかつ所定時間遅延する反転遅延回路８２ｂと、ＥＸＮＯＲ回路８２ａの出力信号と反転遅延回路８２ｂの出力信号と書込活性化信号ＷＲＤとを受けてラッチ転送指示信号ＺＬＴＴＲを生成するＮＡＮＤ回路８２ｃを含む。
【０１８５】
位置情報ＰＩ１がＨレベルのときには、ＥＸＮＯＲ回路８２ａが、バッファ回路として動作し、可変遅延回路８０の出力信号ＣＬＫＤに従って、その出力信号を生成する。一方、位置情報ＰＩ１がＬレベルのときには、ＥＸＮＯＲ回路８２ａはインバータとして動作し、可変遅延回路８０の出力信号ＣＬＫＤを反転する。
【０１８６】
反転遅延回路８２ｂおよびＮＡＮＤ回路８２ｃは、書込活性化信号ＷＲＴの活性化時、ＥＸＮＯＲ回路８２ａの出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路として動作する。したがって、このワンショットパルス発生回路８２においては、位置情報ＰＩ１により、可変遅延回路８０の出力信号ＣＬＫＤの立上がりエッジおよびまたは立下がりエッジのいずれでワンショットパルスを発生するかを決定する。
【０１８７】
図２２は、図２１に示す入力制御回路８の動作を示すタイミング図である。以下、図２２を参照して、図２１に示す入力制御回路８の動作について説明する。
【０１８８】
（１） ＰＩ０＝ＰＩ１＝Ｌレベルのとき：
位置情報ＰＩ０およびＰＩ１がともにＬレベルに設定された場合には、可変遅延回路８０は、クロック信号ＣＬＫに従って出力信号ＣＬＫＤを生成し、また、パルス発生回路８２は、この出力信号ＣＬＫＤの立下がりに応答して、書込活性化信号ＷＲＴの活性化時ワンショットのパルス信号を生成する。
【０１８９】
したがって、ライトコマンドが、クロックサイクル♯０において与えられた場合、クロックサイクル♯１のクロック信号ＣＬＫの立下がりに応答して書込活性化信号ＷＲＴが活性化されると、このクロック信号ＣＬＫの立下がりに応答して、ラッチ転送指示信号ＺＬＴＴＲが活性化される。このラッチ転送指示信号の活性化は、クロックサイクル♯１および♯２において行なわれる。ここでは、バースト長が４であり、書込活性化信号ＷＲＴが２クロックサイクル期間活性状態に保持される場合を想定している。
【０１９０】
（２） ＰＩ０＝ＨレベルかつＰＩ１＝Ｌレベルのとき：
この状態においては、可変遅延回路８０は、遅延回路８０ａの有する遅延時間τ（８０ａ）だけ、クロック信号ＣＬＫを遅延して出力信号ＣＬＫＤを生成している。ここで、ゲート遅延は無視している。パルス発生回路８２は、可変遅延回路８０の出力信号ＣＬＫＤの立下がりに応答してワンショットのパルスを発生する。
【０１９１】
したがって、クロックサイクル♯０においてライトコマンドが与えられ、クロックサイクル♯１においてクロック信号ＣＬＫの立下がりに応答して書込活性化信号ＷＲＴが活性化されると、遅延回路８０ａの有する遅延時間τ（８０ａ）経過後に、ラッチ転送指示信号ＺＬＴＴＲが活性化される。クロックサイクル♯２においても、同様、クロック信号ＣＬＫの立下がりから、遅延時間τ（８０ａ）経過後に、ラッチ転送指示信号ＺＬＴＴＲが活性化される。
【０１９２】
（３） ＰＩ０＝Ｌレベル、かつＰＩ１＝Ｈレベルのとき：
この状態においては、可変遅延回路８０は、クロック信号ＣＬＫに従って出力信号ＣＬＫＤを生成し、パルス発生回路８２は、出力信号ＣＬＫＤの立上がりに応答してワンショットのパルス信号を生成する。
【０１９３】
したがって、クロックサイクル♯０においてライトコマンドが与えられると、クロックサイクル♯１においてクロック信号ＣＬＫの立下がりに応答して書込活性化信号ＷＲＴが活性化されると、クロックサイクル♯２においてクロック信号ＣＬＫの立上がりに応答して、ラッチ転送指示信号が活性化される。バースト長が４であるため、次のクロックサイクル♯３においてもクロック信号ＣＬＫの立上がりに応答してラッチ転送指示信号ＺＬＴＴＲが活性化される。
【０１９４】
（４） ＰＩ０＝ＰＩ１＝Ｈレベルのとき：
この状態においては、可変遅延回路８０が、遅延回路８０ａが有する遅延時間τ（８０ａ）だけクロック信号ＣＬＫを遅延して、出力信号ＣＬＫＤを生成している。パルス発生回路８２は、この出力信号ＣＬＫＤの立上がりに応答してワンショットのパルス信号を生成する。
【０１９５】
したがって、ライトコマンドが、クロックサイクル♯０において与えられて、クロックサイクル♯１においてクロック信号ＣＬＫの立下がりに応答して書込活性化信号ＷＲＴが活性化されると、クロックサイクル♯２および♯３それぞれにおいて、クロック信号ＣＬＫが立上がってから、遅延時間τ（８０ａ）が経過した後に、ラッチ転送指示信号ＺＬＴＴＲが活性化される。
【０１９６】
メモリＭＤ０−ＭＤ３それぞれの位置情報ＰＩ０およびＰＩ１の値を変更することにより、内部でのラッチ転送指示信号ＺＬＴＴＲが活性化されるタイミングを異ならせることができ、コントローラからの距離に応じてより細かく、メモリ内部でのラッチタイミングを調整することができる。したがって、クロック信号ＣＬＫがより高速のクロック信号となり、隣接メモリ間における信号／データのフライトタイムの時間差が大きく影響する場合においても、この２ビットのデータを利用して位置情報を生成して、遅延量を調整することにより、正確に内部データの書込タイミングを設定することができる。
【０１９７】
図２３は、位置情報ＰＩ０およびＰＩ１を生成する回路の構成の一例を示す図である。図２３において、位置情報生成回路７は、モードレジスタ回路３０に含まれるレジスタ回路ＲＧｉおよびＲＧｊにより構成される。このモードレジスタ回路内のレジスタ回路ＲＧｉおよびＲＧｊに、モードレジスタセットコマンドに従ってそれぞれの記憶データを設定することにより、位置情報ＰＩ０およびＰＩ１を生成する。
【０１９８】
モードレジスタセットコマンドは、コントローラから与えられ、図１１に示すテーブルメモリ３１に、各メモリ番号に対応して、２ビットの位置情報を記憶し、各メモリに対し、初期化シーケンス時において、位置情報ＰＩ０およびＰＩ１を設定する。このときの初期化シーケンスの動作は、図１２に示すフロー図と同じである。したがって、このモードレジスタ回路３０を利用することにより、コントローラの制御の下に、正確に、メモリの位置に応じた位置情報を設定することができる。
【０１９９】
図２４は、多ビット位置情報を生成する位置情報生成回路７の変更例を概略的に示す図である。図２４においては、外部端子５５ａおよび５５ｂを介して、位置情報ＰＩ０およびＰＩ１が与えられる。すなわち、この図２４に示す構成においては、図１４に示すように、メモリモジュールとしてマザーボード実装時において、これらの位置情報設定端子５５ａおよび５５ｂが、ボード上電源線およびボード上接地線に、その位置に応じて接続される。そのマザーボード実装時において、ソケットは、固定的にボード上に実装されているため、各ソケットの位置情報設定端子を、予めこのソケットの実装位置に応じて接地線および電源線に接続しておくことにより、メモリモジュール実装時、ソケットに挿入するだけで、各メモリの位置情報を設定することができる。
【０２００】
なお、上述の説明においては、位置情報として、２ビットの位置情報が用いられている。しかしながら、この位置情報は、さらに３ビットまたは４ビットのように、さらに多ビットの位置情報が用いられてもよい。モードレジスタセットモードで、専用のレジスタ回路に、この多ビット位置情報を設定する構成が利用されればよい。
【０２０１】
以上のように、この発明の実施の形態２に従えば、多ビット位置情報を設定しており、メモリ個々に、そのラッチ転送指示信号活性化タイミングを設定することができ、正確に、内部書込データを生成することができる。したがって、外部クロック信号の周期は、データバスのフライトタイムと同程度またはより短い超高速バスシステムにおいても、正確にデータの取込を行なって、内部書込データを生成することができ、安定なメモリ動作を保証することができる。
【０２０２】
また、実施の形態１および２においても、データラッチ転送指示信号に従って、内部書込データ転送を行なっており、メモリ位置に応じて、そのラッチ転送指示信号活性化タイミングが調整されており、データストローブ信号ＤＱＳのプリアンブルを特に１サイクル長く設けて、データ書込タイミングを知らせる必要がなく、連続して、異なるメモリに対し、各クロックサイクル毎にデータライト動作を行なうことができる（データストローブ信号のプリアンブルを、各異なるメモリに対して、転送する必要がないため）。
【０２０３】
上述の説明においては、ＤＤＲモードクロック同期型半導体記憶装置における内部でシリアル／パラレル変換する回路においてパラレルデータを生成する回路部分に対するラッチ転送指示信号を生成している。しかしながら、クロック信号の立上がりエッジまたは立下がりエッジでデータの転送を行なうシングル・データ・レートモードで動作するＳＤＲメモリにおいても、バースト長モードでデータの書込が行なわれる場合において、データの取込および内部書込データの生成を行なう回路部分に、上述のラッチ転送指示信号を与えることにより、正確に、高速クロック信号に同期して内部書込データをメモリ位置にかかわらず生成することができる。
【０２０４】
すなわち、ＳＤＲメモリのデータ書込時においても、内部書込データが内部クロック信号に従って転送されており、ライトドライバの活性化タイミングを、このラッチ転送指示信号に従って調整することにより、正確に、高速クロック時においても、データの書込を行なうことができる。
【０２０５】
【発明の効果】
以上のように、この発明に従えば、メモリ位置に応じて、内部書込データを生成するタイミングをメモリの位置情報に応じて調整するように構成しており、信号／データのフライトタイムがクロック信号のサイクル時間と同程度となった場合においても、正確に、内部書込データを生成することができ、メモリの安定な動作を保証することができる。
【０２０６】
すなわち、コントローラを基準とする位置を示す位置情報を生成する位置情報生成回路からの位置情報とコントローラから与えられる書込指示信号に従って、このコントローラから与えられるデータを取込むタイミングを調整してデータ取込指示信号を生成し、このデータ取込指示信号に従って外部データに対応する内部データを生成することにより、コントローラからの位置にかかわらず、データ取込タイミングをその位置情報において調整することができ、正確に、内部書込データを生成することができる。
【０２０７】
位置情報は、コントローラからモード指示信号に従って内部のレジスタ回路に設定することにより、正確にかつ容易に、半導体記憶装置内に位置情報をメモリ位置に応じて設定することができる。
【０２０８】
また、これに代えて、位置情報を、予め定められた端子に外部から固定的に与えることにより、位置情報設定シーケンスが不要となり、また容易に位置情報を設定することができる。また、半導体記憶装置内において位置情報を格納するレジスタ回路も不要となり、回路占有面積を低減することができる。
【０２０９】
また、コントローラから与えられるデータ取込タイミング信号とクロック信号との位相関係からこの位相情報を生成することにより、メモリの実際の動作環境に応じて正確に、データ取込指示信号を生成することができる。
【０２１０】
また、クロック信号の変化点におけるデータ取込タイミング信号の論理レベルに従って位置情報を生成することにより、簡易な回路構成で確実に、位置情報をこのデータ／信号のフライトタイムに応じて生成することができる。
【０２１１】
この位相関係検出をコントローラからのモード指示信号に従って行って、検出結果をレジスタ回路等に保持することにより、初期設定時などにおいて正確に位置情報を設定することができる。システム拡張時などにおいて、フライトタイムが変化する場合においても、コントローラの負荷を増加させることなく正確に各メモリの位置情報を生成して内部データのラッチ転送を行うことができる。
【０２１２】
また、これに代えて、情報の検出をデータアクセス指示が行われるとき、特にデータ書込が行われるときに、あわせて行うことにより、動作パラメータの変動などによりフライトタイムが変化した場合においても正確に位置情報を生成する。
【０２１３】
また、位置情報を、半導体記憶装置が同期動作するクロック信号の遅延量を設定する信号で構成することにより、コントローラからの距離に応じて正確にデータ取込みを行うタイミングを調整することができ、コントローラに対する位置に係らずに正確に内部データを転送することができる。
【０２１４】
この遅延量設定データをコントローラからのデータに従って生成することにより、正確にメモリのコントローラに対する位置に応じてクロック信号の遅延量を設定することができる。
【０２１５】
また、この遅延量を所定の端子の電圧に従って生成することにより、遅延量設定のシーケンスが不要となり、容易にメモリ位置に応じてクロック信号の遅延量を小占有面積で設定することができる。
【０２１６】
また、この遅延量に従ってクロック信号を遅延することにより、データ取込指示信号を正確にメモリ位置に応じたタイミングで生成することができる。
【０２１７】
また、位置情報を、半導体記憶装置が同期動作するクロック信号のエッジ選択信号で構成することにより、フライトタイムの長いデータに対しても正確に内部で取込んで内部データを生成することができる。
【０２１８】
また、エッジ選択信号をコントローラからのエッジ指定データを格納して生成することにより、正確にメモリ位置に応じた取込タイミングを設定することができる。
【０２１９】
また、エッジ選択信号を、所定の端子の電圧で生成することにより、エッジ選択信号を生成するためのシーケンスが不要となり、容易にエッジ選択信号を生成することができる。
【０２２０】
また、データ取込タイミングを、指定されたクロック信号のエッジに従って生成することにより正確にメモリ位置に応じてデータの取込転送を行うことができる。
【０２２１】
また、データ取込み指示信号を、クロック信号の遅延量を設定する遅延量設定信号に従ってクロック信号を遅延する遅延回路と、このクロック信号のエッジの立上がりエッジおよび立下がりエッジのいずれを選択するかを指定する信号に従ってクロック信号のエッジを選択する回路により生成することにより、高速クロック信号により、フライトタイムの影響が、隣接メモリ間においても大きく現れる場合においても、半導体記憶装置において正確に、コントローラから位置に応じた位置情報を生成して、正確にデータ取込を行なうことができる。
【０２２２】
また、このデータ取込指示信号を、クロック信号を遅延量設定回路により設定された遅延量だけ遅延して出力し、かつエッジ選択信号により生成されたエッジとデータ書込モード指示信号とに従って取込指示信号を生成することにより、正確にデータ書込時においてのみ遅延量およびエッジ選択の位置情報に応じたデータ取込指示信号を生成することができる。
【０２２３】
また、遅延量設定信号およびエッジ選択信号を、それぞれ、コントローラから与えられる遅延量設定データおよびエッジ選択データにより設定することにより、簡易な回路構成で確実に、これらの遅延量設定データおよびエッジ選択信号を生成することができる。
【０２２４】
また、これらのエッジ選択信号および遅延量設定信号を、所定の端子に固定的に与えられる信号に従って生成することにより、簡易な回路構成で確実に、遅延量設定信号およびエッジ選択信号を生成することができる。また、これらの信号を格納するためのレジスタ回路が特別に要求されないため、回路占有面積を低減することができる。
【０２２５】
また、入力回路においては、クロック信号の立上がりエッジおよび立下がりエッジに同期してデータを受けており、ＤＤＲモードにおいて、内部でデータの直列／並列変換を行なう場合に、正確に、書込指示信号に従って与えられたデータの取込を行って内部データの転送を行なうことができる。
【０２２６】
また、書込回路が、このデータ取込指示信号に従って直列／並列変換回路の出力データを同時に転送して内部書込データを生成することにより、内部で、並列書込データを正確に、転送することができる。
【０２２７】
また、クロック信号は、コントローラとは別に配置されたクロック発生回路から発生する場合、このクロック信号に対するフライトタイムの影響が大きい場合においても、正確に、半導体記憶装置内でデータ取込タイミングをコントローラからの指示に応じて調整することができ、コントローラの負荷を増大させることなく、クロック信号を各半導体記憶装置に転送して、各半導体記憶装置内において正確なデータの取込および内部書込データの生成を行なうことができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】 この発明におけるフライトタイムと位置情報との対応関係を概略的に示す図である。
【図３】 この発明に従う半導体記憶装置の動作を示すタイミング図である。
【図４】 図１に示す入力制御回路の構成の一例を示す図である。
【図５】 図４に示す入力制御回路の動作を示すタイミング図である。
【図６】 図４に示す入力制御回路の動作を示すタイミング図である。
【図７】 図１に示すバースト長カウンタの構成の一例を示す図である。
【図８】 図７に示すバースト長カウンタの動作を示すタイミング図である。
【図９】 図１に示す位置情報生成回路の構成の一例を示す図である。
【図１０】 図９に示す位置情報生成回路への位置情報設定動作タイミングを示す図である。
【図１１】 コントローラの要部の構成を概略的に示す図である。
【図１２】 図１１に示すコントローラの初期化シーケンスの動作フローを示す図である。
【図１３】 図４に示す入力制御回路の変更例を示す図である。
【図１４】 図１に示す位置情報生成回路の他の構成を概略的に示す図である。
【図１５】 図１に示す位置情報生成回路の他の構成の動作を示すタイミング図である。
【図１６】 図１５に示す動作を実現する位置情報生成回路の構成の一例を示す図である。
【図１７】 図１６に示す位置情報生成回路の動作を示すタイミング図である。
【図１８】 図１に示す位置情報生成回路のその他の構成の動作を示すタイミング図である。
【図１９】 図１８に示す動作タイミングを実現する位置情報生成回路の構成の一例を示す図である。
【図２０】 図１９に示す位置情報生成回路の動作を示すタイミング図である。
【図２１】 図１に示す入力制御回路の他の構成を示す図である。
【図２２】 図２１に示す入力制御回路の動作を示すタイミング図である。
【図２３】 図２１に示す位置情報を生成する回路の構成の一例を示す図である。
【図２４】 図２１に示す位置情報を生成する回路の他の構成を概略的に示す図である。
【図２５】 従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図２６】 図２５に示す入出力回路の入力部の構成を概略的に示す図である。
【図２７】 図２６に示す入力回路の動作を示すタイミング図である。
【図２８】 従来の半導体記憶装置を用いた処理システムの構成の一例を示す図である。
【図２９】 図２８に示す処理システムの動作を示すタイミング図である。
【図３０】 従来の半導体記憶装置のフライトタイムの問題点を説明するためのタイミング図である。
【図３１】 従来の半導体記憶装置の問題点を説明するためのタイミング図である。
【図３２】 従来の半導体記憶装置におけるデータストローブ信号の波形を概略的に示す図である。
【符号の説明】
１ メモリアレイ、２ 列選択回路、３ 書込回路、４ コマンドデコーダ、５ バースト長カウンタ、６ 書込制御回路、７ 位置情報生成回路、８ 入力制御回路、９ 入力回路、ＣＴＬ コントローラ、ＭＤ０−ＭＤ３ メモリ、１１ レジスタ、１２ ＥＸＮＯＲ回路、１３ 反転遅延回路、１４ ＮＡＮＤ回路、５０ マザーボード、５１ ボード上接地線、５２ ボード上電源線、５５，５５ａ，５５ｂ 位置情報設定端子、６２ ラッチ回路、７２ ラッチ回路、３０ モードレジスタ回路、ＲＧｉ，ＲＧｊ レジスタ回路、８０ 可変遅延回路、８２ パルス発生回路。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、クロック信号に同期して外部からのデータおよび信号を取込むクロック同期型半導体記憶装置に関する。より特定的には、この発明は、クロック同期型半導体記憶装置のデータ取込タイミングを調整するための回路構成に関する。
【０００２】
【従来の技術】
図２５は、従来の半導体記憶装置の全体の構成を概略的に示す図である。図２５において、半導体記憶装置９００は、複数のメモリセルを含むメモリ回路９０２と、外部からのクロック信号ＣＬＫに従って内部クロック信号を生成するクロックバッファ９０４と、クロックバッファ９０４からの内部クロック信号に同期して外部からのコマンドＣＭＤを取込み、このコマンドが指定する動作モードに必要な各種制御信号を生成する主制御回路９０６と、メモリ回路９０２と外部との間でデータの入出力を行なう入出力回路９１０と、主制御回路９０６の制御のもとに、この入出力回路９１０のデータ入出力動作を制御する入出力制御回路９０８を含む。
【０００３】
メモリ回路９０２は、行列状に配列される複数のメモリセルと、主制御回路９０６の制御のもとに、アドレス信号ＡＤＤに従ってメモリセルの行および列を選択するメモリセル選択回路と、入出力回路９１０と内部データの転送を行なう書込／読出回路を含む。これらのメモリセル選択回路および書込／読出回路は、主制御回路９０６の制御のもとに、所定のシーケンスで活性化される。
【０００４】
入出力制御回路９０８は、データの書込動作時に、外部から与えられるデータストローブ信号ＤＱＳに従って入出力回路９１０の外部データの入力動作を制御する。データの出力動作時においては、入出力制御回路９０８は、データの出力と同期してデータストローブ信号ＤＱＳを出力する。入出力回路９１０はデータ出力時においては内部クロック信号に同期してデータを出力する。
【０００５】
したがって、データストローブ信号ＤＱＳは、データ書込時においては、半導体記憶装置におけるデータ取込みタイミングを与え、データ出力時においては、外部のコントローラまたはプロセッサにおけるデータ取込みタイミングを与える。
【０００６】
主制御回路９０６は、このクロックバッファ９０４からの内部クロック信号の立上がりエッジで、外部から与えられるコマンドＣＭＤをデコードし、このコマンドＣＭＤが指定する動作モードを行うための各種制御信号を生成する。コマンドＣＭＤは、複数の制御信号および特定のアドレス信号ビットを含む。これらの信号のクロック信号ＣＬＫの立上りエッジでの論理レベルの組合せにより、１つの動作モードを指示するコマンドが構成される。
【０００７】
図２６は、図２５に示す入出力回路９１０の１ビットのデータ入力回路の構成を概略的に示す図である。図２６において、データ入力回路は、データストローブ信号ＤＱＳの立上がりに応答して外部から与えられるデータＤＩＮを取込みラッチするラッチ回路９２０と、データストローブ信号ＤＱＳの立下がりに応答して、外部からのデータＤＩＮを取込みラッチするラッチ回路９２１と、転送指示信号ＤＱＳＤＴに従って、ラッチ回路９２０のラッチデータＤＩＬＦ０を取込みラッチするラッチ回路９２２と、転送指示信号ＤＱＳＤＴに従ってラッチ回路９２１のラッチデータＤＩＬＦ１を取込みラッチするラッチ回路９２３と、ラッチ指示信号ＺＬＴＴＲに応答して、ラッチ回路９２２のラッチデータＤＩＬ０を取込みラッチするレジスタ回路９２４と、ラッチ転送指示信号ＺＬＴＴＲに従ってラッチ回路９２３のラッチデータＤＩＬ１を取込みラッチするレジスタ回路９２５を含む。
【０００８】
転送指示信号ＤＱＳＤＴは、データストローブ信号ＤＱＳの立下がりに応答してワンショットのパルスの形態で生成される。
【０００９】
ラッチ転送指示信号ＺＬＴＴＲは、データ書込時、内部クロック信号の立上がりに同期してワンショットのパルスの形態で生成される。このレジスタ回路９２４および９２５のラッチデータが並列に内部データバスへ転送される。
【００１０】
内部データバスにおいては、偶数データアドレスに対応する偶数データバスと、奇数データアドレスに対応する奇数データバスが配置されており、列アドレス信号に従ってレジスタ回路９２４および９２５のラッチデータが、これらの偶数／奇数データバスへ転送される。
【００１１】
図２７は、図２６に示すデータ入力回路の動作を示すタイミング図である。以下、図２７を参照して、図２６に示すデータ入力回路の動作について簡単に説明する。
【００１２】
データ書込時においては、データストローブ信号ＤＱＳが、クロック信号ＣＬＫに同期して入力され、書込データＤＩＮが、このデータストローブ信号ＤＱＳに同期して入力される。
【００１３】
ラッチ回路９２０は、このデータストローブ信号ＤＱＳの立上がりに応答して、外部データＤＩＮを取込みラッチし、内部ラッチデータＤＩＬＦ０を生成する。ラッチ回路９２１は、データストローブ信号ＤＱＳの立下がりに応答して外部データＤＩＮを取込み、内部ラッチデータＤＩＬＦ１を生成する。データ書込時においては、データストローブ信号ＤＱＳの立下がりに応答してワンショットのパルスの形態で、転送指示信号ＤＱＳＤＴが生成され、ラッチ回路９２２および９２３が、ラッチ回路９２０および９２１のラッチデータＤＩＬＦ０およびＤＩＬＦ１をそれぞれ取込みラッチする。
【００１４】
次いで、クロック信号ＣＬＫの立上がりに応答してラッチ転送指示信号ＺＬＴＴＲがワンショットのパルスの形態で生成され、レジスタ回路９２４および９２５が、ラッチ回路９２２および９２３のラッチデータＤＩＬ０およびＤＩＬ１を取込みラッチする。
【００１５】
したがって、外部で、データストローブ信号ＤＱＳの立上りエッジおよび立下がりエッジに同期して転送されるデータＤＩＮを、内部で並列データに変換した後、クロック信号ＣＬＫに同期したラッチ転送指示信号ＺＬＴＴＲに従って内部で並列に転送することにより、内部データＤＩＬ０およびＤＩＬ１の有効期間幅を、クロック信号ＣＬＫの１クロックサイクル期間とすることができ、実効有効データ幅を広くすることができる。
【００１６】
メモリ回路９０２は、内部クロック信号に同期して動作しており、このデータストローブ信号ＤＱＳの立上がりエッジおよび立下がりエッジ両者に同期して転送されるデータに対し上述のような処理を行うことにより、クロック信号ＣＬＫの一方のエッジをトリガとして処理（書込／読出）を行なうことができる。
【００１７】
このデータストローブ信号ＤＱＳを用いてデータの取込みを行なう方法は、ソースシンクロナス方式と呼ばれ、データ転送経路と同じ経路を介してデータストローブ信号を転送することにより、クロック発生回路からのクロック信号に対するコントローラから転送されるデータの遅延時間が大きくなり、有効データ幅が減少しても、半導体記憶装置において確実にデータの取込みを行なうことができる。
【００１８】
クロック信号の立上がりエッジおよび立下がりエッジ両者に同期してデータを転送する方式は、ＤＤＲ（ダブル・データ・レート）方式と呼ばれている。シリアルに転送されるデータを取込み、内部でクロック信号ＣＬＫに同期してラッチ転送指示信号ＺＬＴＴＲを生成して、内部クロック信号のたとえば立上がりエッジに同期して並列内部書込データを生成する。メモリ回路においてクロック信号の一方のエッジをトリガとして書込みおよび読出しの処理を余裕をもって行なうことができる。これにより、高速のクロック信号に同期して、高速でデータを転送することができ、データのバンド幅が大きくなり、システムの処理効率を改善することができる。
【００１９】
【発明が解決しようとする課題】
図２８は、従来の処理システムの構成の一例を示す図である。図２８において、コントローラＣＬＴに対し、４つのメモリＭＤ０−ＭＤ３が配置される。これらのメモリＭＤ０−ＭＤ３は、１つのメモリ装置であってもよく、またメモリモジュールであってもよい。
【００２０】
これらのコントローラＣＬＴおよびメモリＭＤ０−ＭＤ３に対し共通に、クロック発生回路ＣＧＥＮからのクロック信号ＣＬＫが与えられる。
【００２１】
コントローラＣＴＬは、このクロック発生回路ＣＧＥＮからのクロック信号ＣＬＫに従ってデータ書込時には、データストローブ信号ＤＱＳ、コマンドＣＭＤおよび書込データＤＱを生成して、メモリＭＤ０−ＭＤ３へ転送する。メモリＭＤ０−ＭＤ３のそれぞれも、クロック入力ＣＫに与えられるクロック発生回路ＣＧＥＮからのクロック信号ＣＬＫに同期して動作する。
【００２２】
この図２８に示す処理システムの構成の場合、コントローラＣＴＬとメモリＭＤ０−ＭＤ３の距離はそれぞれ異なる。したがって、クロック信号ＣＬＫがクロック発生回路ＣＧＥＮから発生されており、コントローラＣＴＬからのデータの伝搬時間（フライトタイム）が長くなった場合、クロック信号ＣＬＫとデータストローブ信号ＤＱＳの位相差が大きくなる。
【００２３】
図２９は、この図２８に示す処理システムのデータ書込時の動作を示すタイミング図である。図２９においては、バースト長が４であり、１つのライトコマンドにより、４個のデータが書込まれる場合の動作を示す。
【００２４】
メモリＭＤ０が、コントローラＣＴＬに最も近く、メモリＭＤ３が、コントローラＣＴＬから最も遠い。コントローラＣＴＬからのデータストローブ信号ＤＱＳのクロック信号ＣＬＫに対する遅延は、メモリＭＤ３において最も大きくなる。
【００２５】
コマンドＣＭＤとして、データ書込を示すライトコマンド（信号／ＷＥで示す）が与えられると、次いで、クロック信号ＣＬＫに同期して、データストローブ信号ＤＱＳが転送される。このデータストローブ信号ＤＱＳのクロック信号ＣＬＫに対して、位相のずれは、たとえば±２５％の位相差が許容される。
【００２６】
したがって、このメモリＭＤ０において、クロック信号ＣＬＫとデータストローブ信号ＤＱＳの位相差が、たとえば１／４サイクル存在する場合、クロック信号ＣＬＫの立上がりに応答して、ラッチ転送指示信号ＺＬＴＴＲを生成した場合、データＤＩＬ０およびＤＩＬ１に対するホールド時間を十分に確保することができず、正確な内部データ転送を行なうことができなくなる可能性がある。
【００２７】
メモリＭＤ１においては、クロック信号ＣＬＫとデータストローブ信号ＤＱＳの位相がほぼ揃っており、データＤＩＬ０およびＤＩＬ１に対して、ラッチ転送指示信号ＺＬＴＴＲに従って正確に内部データを生成することができる。また、メモリＭＤ２においても、このクロック信号ＣＬＫに対するデータストローブ信号ＤＱＳの位相差は小さく、ラッチ転送指示信号ＺＬＴＴＲに対するデータＤＩＬ０およびＤＩＬ１のセットアップ時間およびホールド時間を十分に確保することができ、正確に内部データを生成することができる。
【００２８】
メモリＭＤ３においては、さらにデータストローブ信号ＤＱＳが遅延され、また同様データＤＱの伝達も遅延されるため、クロック信号ＣＬＫの立上がりに同期してラッチ転送指示信号ＺＬＴＴＲを生成した場合、このデータＤＩＬ０およびＤＩＬ１に対するセットアップ時間を十分に確保することができず、正確な内部書込データを生成することができなくなる可能性がある。
【００２９】
なお、ここで、ライトコマンドは、図２９において破線で示すように、その活性状態の期間を十分広く取り、ライトコマンドのクロック信号ＣＬＫに対するスキューは、メモリＭＤ０−ＭＤ３のコマンドデコード動作に対して影響を及ぼさず、正確に、このコマンドＣＭＤがデコードされて、ライトコマンドが与えられたと判定される。
【００３０】
この図２９に示すように、バースト長が４であり、１つのライトコマンドに従ってデータＤ０−Ｄ３が順次転送される場合、メモリとコントローラとの距離に応じてデータおよびデータストローブの転送時間が異なるため、クロック信号ＣＬＫに対する位相差が異なり、正確に内部データをラッチ転送指示信号に従って生成することができなくなる可能性が生じる。
【００３１】
また、クロック信号ＣＬＫがさらに高速化された場合、処理ステムにおけるデータ伝搬経路の伝搬遅延時間（フライトタイム）は同じであるため、フライトタイムとクロックサイクル期間との差が小さくなると、この位相差がクロックサイクル期間内において占める割合がより大きくなる。
【００３２】
今、図３０に示すように、データストローブ信号ＤＱＳの位相がクロック信号ＣＬＫに対して半サイクル進んだ状態を考える。この場合、ライトコマンドが与えられ（ライトイネーブル信号／ＷＥがＬレベルに設定される）、続いて、そのクロックサイクル♯０においてデータストローブ信号ＤＱＳがＨレベルに立上がり、データＤ０がメモリ内に取込まれ、ラッチデータＤＩＬ０が、データＤ０に変化する。次いで、このデータストローブ信号ＤＱＳが立下がると、ラッチデータＤＩＬ０およびＤＩＬ１が、外部データに応じて、データＤ０およびＤ１となる。
【００３３】
ラッチ転送指示信号ＺＬＴＴＲが、このライトコマンドが与えられてから２クロックサイクル経過時に生成されるため、クロックサイクル♯１においては、ラッチ転送指示信号は非活性状態にあり、クロックサイクル♯２において、ラッチ転送指示信号ＺＴＴＲが活性状態となる。このクロックサイクル♯２においては、データＤ２およびＤ３がラッチデータＤＩＬ０およびＤＩＬ１としてラッチされており、最初のデータＤ０およびＤ１のラッチ／転送動作は行なわれない。
【００３４】
この図３０に示すように、ライトコマンドが与えられてからデータストローブ信号ＤＱＳが立上がるまでの時間ｔＤＱＳＳが許容値を超えて短くなった場合、最初の転送データを取込むことができなくなるという問題が生じる。
【００３５】
また、クロックサイクル♯２においてラッチ転送指示信号ＺＬＴＴＲが活性化されたときに、ラッチデータＤＩＬ０およびＤＩＬ１（Ｄ２，Ｄ３）のセットアップ時間が不十分な場合、正確な内部書込データを生成することができない。
【００３６】
また、次に、図３１に示すように、データストローブ信号ＤＱＳが、クロック信号ＣＬＫよりもさらに遅れて生成される場合を考える。この場合、データストローブ信号ＤＱＳのフライトタイムが長く、ライトコマンドが与えられてから、次のクロックサイクル♯１において、データストローブ信号ＤＱＳが、Ｈレベルとなる。すなわち、その時間ｔＤＱＳＳが長くなった状態を考える。
【００３７】
この場合、データストローブ信号ＤＱＳとデータＤＱは同一方向に転送されるため、データストローブ信号ＤＱＳの立上がりエッジおよび立下がりエッジに従って、データＤＱの取込みが行なわれ、ラッチデータＤＩＬＦ０およびＤＩＬ０およびＤＩＬ１が生成される。データストローブ信号ＤＱＳの立下がりに応答して、ラッチデータＤＩＬ０およびＤＩＬ１が生成されるため、クロックサイクル♯１においては、ラッチデータＤＩＬ０およびＤＩＬ１は、無効状態になる。
【００３８】
クロックサイクル♯２において、ラッチ転送指示信号ＺＬＴＴＲが活性化されるために、データＤ０およびＤ１に従って内部書込データが生成される。この場合においても、ラッチ転送指示信号ＺＬＴＴＲに対する、ラッチデータＤＩＬ０およびＤＩＬ１のセットアップ時間が不十分であり、内部書込データを安定に生成することができなくなる可能性がある。
【００３９】
また、図３０および図３１に示すように、ライトコマンドが与えられてから、第２クロックサイクル経過時において、ラッチ転送指示信号ＺＬＴＴＲを活性化するため、クロックサイクル♯２におけるデータが、そのデータストローブ信号ＤＱＳのクロック信号ＣＬＫに対する位相関係に応じて異なり、正確に内部書込データを生成することができなくなる問題が生じる。特に、連続的にライトコマンドを与えてデータを書込む場合、このラッチ転送指示信号によりラッチされるデータは、最初のライトコマンドによるデータであるのか、次のライトコマンドによるデータであるのかの識別をすることができず、正確にコントローラからのメモリの位置に応じてデータの書込みを行なうことができなくなるという問題が生じる。
【００４０】
また、データストローブ信号ＤＱＳについては、データ取込タイミングを正確に設定するために、データストローブ信号ＤＱＳは、所定期間、Ｌレベルに保持される。このデータストローブ信号ＤＱＳのＬレベルの期間は、プリアンブルと呼ばれる。
【００４１】
すなわち、図３２において、ライトコマンドを発行するときには、コントローラは、ハイインピーダンス状態または中間電圧レベルに保持されていたデータストローブ信号ＤＱＳを一旦Ｌレベルに設定し、次いでクロック信号ＣＬＫに同期してデータストローブ信号ＤＱＳをＨレベルに立上げる。
【００４２】
このデータストローブ信号ＤＱＳのＬレベルのプリアンブル部分を、１クロックサイクル期間に長くすることにより、フライトタイムが長くなった場合においても、データストローブ信号ＤＱＳの立上がりの開始時点、すなわちデータ取込みの開始時点を識別することが可能である。しかしながら、このようなデータストローブ信号ＤＱＳのプリアンブル部分を、たとえば１クロックサイクル期間設けた場合、このプリアンブル部分は、データストローブ信号ＤＱＳの伝搬に伴って同様に伝達されるため、コントローラから遠く離れたメモリにおいては、このプリアンブル期間データの取込を行なわないため、データ取込タイミングが遅くなる。したがって、異なるメモリに対しデータ書込を行なう場合、常にこのプリアンブル期間においてはデータの書込が行なわれないため、高速でデータの書込を行なうことができなくなるという問題が生じる。
【００４３】
またプリアンブル期間を長くした場合においても、このプリアンブル期間を検出するタイミングが各メモリにおいて異なるため、正確にデータストローブ信号のプリアンブル部分を検出することができないという問題が生じる。
【００４４】
コントローラからメモリに対してクロック信号を転送した場合、クロック信号のフライトタイムが、書込データおよびデータストローブ信号のフライトタイムと同じとなり、データのフライトタイムの影響を受けることなく各メモリにおいてデータの取込を行なうことが可能である。しかしながら、クロック信号は、このコントローラからメモリへ共通にボード上配線を介して伝達されるため、このクロック信号を伝達する部分の駆動能力を大きくする必要があり、コントローラの占有面積が大きくなり、またコントローラにおいてクロック信号を発生するための消費電力が大きくなる。そこで、これらのメモリおよびコントローラと別に、水晶発振器のような発振器で大きな駆動力で正確に、クロック信号を発生してコントローラおよびメモリに共通のシステムクロックを生成する。したがって、クロック信号とデータおよびデータストローブ信号との位相差がメモリとコントローラとの距離に応じて異なるという問題は、ボード実装システムにおいて常に生じる。特に高速クロック信号を使用する場合においてはフライトタイムとクロックサイクル期間とが同程度の長さとなり、メモリにおいて正確に内部データを転送することができないという問題が生じる。
【００４５】
それゆえ、この発明の目的は、高速クロック信号に同期して正確にデータの取込／内部書込データの生成を行なうことのできる半導体記憶装置を提供することである。
【００４６】
この発明の他の目的は、コントローラからの距離に関わらず、正確に高速クロック信号に同期してデータの取込および内部書込データの生成を行なうことのできる半導体記憶装置を提供することである。
【００４７】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、コントローラを基準とする位置を示す位置情報を生成する位置情報生成回路と、この位置情報生成回路から生成された位置情報とコントローラから与えられる書込指示信号とに従って、コントローラから与えられるデータを取込むタイミングを調整してデータ取込指示信号を生成するデータ取込指示信号生成回路と、このデータ取込指示信号に従って、コントローラからのデータに対応する内部データを生成する書込回路とを含む。
【００４８】
好ましくは、位置情報生成回路は、コントローラからのモード指示信号に従って、このコントローラから与えられる位置情報を取込み格納するレジスタ回路を含む。
【００４９】
これに代えて、位置情報生成回路は、予め定められた端子に外部から固定的に与えられるデータに従って位置情報を生成する。
【００５０】
好ましくは、半導体記憶装置はクロック信号に同期して動作し、位置情報生成回路は、コントローラから与えられる所定の信号とクロック信号との位相関係から位置情報を生成する回路を含む。
【００５１】
好ましくは、位置情報生成回路は、クロック信号の変化点における所定の信号の論理レベルに従って位置情報を生成する。
【００５２】
好ましくは、位置情報生成回路は、コントローラからの位置情報設定指示に従ってコントローラから与えられる所定の信号をクロック信号に同期して取込み、この取込んだ所定の信号に従って位置情報を生成する。
【００５３】
また、これに代えて、位置情報生成回路は、コントローラからのデータアクセス指示に応答して、このコントローラから与えられる所定の信号をクロック信号に同期して取込み、この取込んだデータ取込みタイミング信号に従って位置情報を生成する。
【００５４】
これに代えて、位置情報生成回路は、好ましくは、クロック信号の遅延量を設定する遅延量設定信号を位置情報として生成する。
【００５５】
好ましくは、位置情報生成回路は、コントローラから与えられる遅延量設定データを格納する回路を含む。
【００５６】
好ましくは、これに代えて、位置情報生成回路は、所定の端子の固定電圧に従って遅延量設定信号を生成する。
【００５７】
好ましくは、データ取込指示信号生成回路は、遅延量に従ってクロック信号を遅延する回路を含む。
【００５８】
また、これに代えて、好ましくは、位置情報生成回路は、クロック信号の立上りエッジおよび立下りエッジのいずれを選択するかを指定するエッジ選択信号を位置情報として生成する。
【００５９】
好ましくは、位置情報生成回路は、コントローラからのエッジ指定データを格納して、エッジ選択信号を生成する回路を含む。
【００６０】
好ましくは、位置情報生成回路は、所定の端子の電圧に従ってエッジ選択信号を生成する。
【００６１】
好ましくは、データ取込指示信号生成回路は、エッジ選択信号に従って、クロック信号の応答すべきエッジを選択する回路を含む。
【００６２】
また、これに代えて、好ましくは、位置情報生成回路は、このクロック信号の遅延量を設定する遅延量設定回路と、クロック信号の立上がりエッジおよび立下がりエッジのいずれを選択するかを指定するエッジ選択信号を生成するエッジ選択回路とを含む。
【００６３】
好ましくは、このデータ取込指示信号生成回路は、遅延量設定回路の設定した遅延量、クロック信号を遅延する遅延回路と、この遅延回路の出力信号とエッジ選択信号と書込指示信号とに従ってデータ取込指示信号を生成する回路とを含む。
【００６４】
好ましくは、遅延量設定回路およびエッジ選択回路はそれぞれ、コントローラから与えられる遅延量設定データおよびエッジ選択データを格納する回路を含む。
【００６５】
これに代えて、好ましくは、遅延量設定回路およびエッジ選択回路は、それぞれ、所定の端子に固定的に与えられる信号に従って遅延量およびエッジ選択信号を生成する。
【００６６】
好ましくは、半導体記憶装置は、クロック信号の立上がりエッジおよび立下がりエッジに同期してコントローラから与えられたデータを受ける入力回路を含む。
【００６７】
入力回路は、好ましくは、コントローラからのデータストローブ信号に応答してコントローラからシリアルに与えられたデータを交互に取込む直列／並列変換回路を含み、書込回路は、データ取込指示信号に応答して直列／並列変換回路の出力データを同時に転送して内部書込データを生成する。
【００６８】
好ましくは、クロック信号は、コントローラと別に配置されたクロック発生回路から発生される。
【００６９】
半導体記憶装置において、コントローラに対する距離に応じた位置情報を設定し、この位置情報に従って内部書込データを生成するタイミングを調整することにより、信号／データのフライトタイムが、コントローラを基準とする位置に応じて異なる場合においても、正確にデータを取込むことができる。これにより、高速クロック信号を用いてデータ転送を行なう場合において、信号／データのフライトタイムが、クロック信号の１クロックサイクル期間と同程度になる場合においても、正確にデータを取込んで内部書込データを生成することができる。
【００７０】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従う半導体記憶装置の要部の構成を概略的に示す図である。図１においては、データ書込に関連する部分の構成を示す。
【００７１】
図１において、メモリ回路９０２は、行列状に配列される複数のメモリセルを有するメモリアレイ１と、活性化時、列アドレス信号に従ってメモリアレイ１の列を選択する列選択回路２と、活性化時、この列選択回路２により選択されたメモリセル列へ内部書込データを伝達して、選択メモリセルへデータを書込む書込回路３を含む。
【００７２】
列選択回路２は、列アドレスデコーダおよび列選択ゲートなどの列選択に関連する回路を含む。
【００７３】
書込回路３は、入出力回路９１０から与えられる内部書込データに従ってメモリセルに対する書込データを生成して、内部データ線および列選択回路２を介してメモリアレイ１の選択列にデータを書込む。
【００７４】
主制御回路９０６は、クロックバッファ９０４から与えられる内部クロック信号の立上がりエッジで、コマンドＣＭＤを取込んでデコードし、このコマンドＣＭＤが指定する動作モードを指定する動作モード指示信号を生成するコマンドデコーダ４と、コマンドデコーダ４からの書込動作モード指示信号φｗｒに応答して活性化され、内部クロック信号をカウントして１クロックサイクル経過後バースト長期間の間、書込活性化信号ＷＲＴを活性状態に維持するバースト長カウンタ５と、コマンドデコーダ４からの書込動作モード指示信号φｗｒの活性化に応答して活性化され、バースト長カウンタ５からの書込活性化信号ＷＲＴの活性化期間中書込に必要な制御信号を生成する書込制御回路６を含む。
【００７５】
この書込制御回路６は、図１においては、列選択回路２および書込回路３の動作を制御する。バースト長カウンタ５は、クロックバッファ９０４からのクロック信号の立上りエッジおよび立下がりエッジをカウントして、バースト長期間を決定する。このバースト長カウンタ５は、たとえば、書込動作モード指示信号φｗｒの活性化に応答してセットされるセット／リセットフリップフロップと、書込動作モード指示信号φｗｒを、クロック信号ＣＬＫの立上がりエッジおよび立下がりエッジに同期して転送するシフトレジスタとで構成される。このシフトレジスタの出力信号の活性化に応答してセット／リセットフリップフロップがリセットされる。シフトレジスタの１クロックサイクル遅延段から、書込活性化信号ＷＲＴが生成される。
【００７６】
書込制御回路６は、書込動作モード指示信号φｗｒの活性化に応答して活性化されて、列選択動作を開始する。この書込制御回路６の非活性化が書込活性化信号ＷＲＴにより決定される。
【００７７】
入出力制御回路９０８は、コントローラに対するメモリの位置を示す位置情報ＰＩを生成する位置情報生成回路７と、この位置情報ＰＩと内部クロック信号とデータストローブ信号ＤＱＳと書込動作活性化信号ＷＲＴとに従って入力回路９に対するデータストローブ信号ＤＱＳ、転送指示信号ＤＱＳＤＴおよびラッチ転走指示信号ＺＬＴＴＲを生成する入力制御回路８とを含む。
【００７８】
この入力制御回路８は、データ書込時、外部からのデータストローブ信号ＤＱＳに従ってデータストローブ信号ＤＱＳおよび転送指示信号ＤＱＳＤＴを生成し、また位置情報ＰＩに従ってラッチ転送指示信号ＺＬＴＴＲの活性化タイミングを調整する。したがって入出力回路９１０に含まれる入力回路９においては、このラッチ転送指示信号ＺＬＴＴＲの活性化タイミングが、位置情報ＰＩに応じて調整されるため、メモリとコントローラとの距離すなわちデータのフライトタイムに係らず、正確に内部で内部クロック信号に同期して内部書込データを生成することができる。
【００７９】
図２に示すように、位置情報ＰＩは、コントローラＣＴＬとメモリＭＤの間の距離、すなわち信号／データのフライトタイムＦＬＴを示す。したがって、このフライトタイムＦＬＴは、メモリのシステム内の位置に応じてデータストローブ信号ＤＱＳとクロック信号ＣＬＫとの位相関係が異なる場合においても、この位置情報ＰＩでフライトタイムＦＬＴの差を補償するようにメモリＭＤ内でデータラッチ転送タイミングを調整することにより、書込データに対して、常に各メモリにおいて正確なタイミングでラッチ転送を行なって内部書込データを生成することができる。これにより、最初のラッチ転送指示信号ＺＬＴＴＲと最初の内部書込データの対応関係を一致させることができ、データストローブ信号に長いプリアンブルを設けることなく、各メモリにおいてデータをラッチ転送することができる。また、データストローブ信号に長いプリアンブルを設ける必要がないため、異なるメモリに対し連続してデータを書きこむ場合において連続クロックにおいて書込データを転送することができ、高速データ転送を実現することができる。
【００８０】
なお、入力回路９は、図２６に示す構成と同様の構成を備え、各データ入力端子当たり、外部からシリアルに入力される１ビットデータを、２ビットの並列データに変換する。
【００８１】
図３は、図２８に示す処理システムにおけるメモリＭＤ０−ＭＤ３それぞれの、内部書込データ生成タイミングを示す図である。以下、この図３を参照して、この発明の実施の形態１における内部書込データラッチ転送動作について説明する。
【００８２】
図２８に示すように、メモリＭＤ０−ＭＤ３は、この順にコントローラＣＴＬからの距離が遠くなり、信号／データのフライトタイムが長くなる。
【００８３】
クロックサイクル♯０においてライトコマンドが与えられてデータ書込が指定されたとき、メモリＭＤ０およびＭＤ１は、コントローラに対する距離が近いため、次のクロックサイクル♯１において、内部のラッチデータＤ０およびＤ１（Ｄ０，１）が確定状態となる。この状態においては、位置情報ＰＩに従ってクロックサイクル♯１におけるクロック信号ＣＬＫの立下がりに応答してラッチ転送指示信号ＺＬＴＴＲを活性化し、また次のクロックサイクル♯２においても、ラッチ転送指示信号ＺＬＴＴＲを、クロック信号ＣＬＫの立下がりに応答して活性化する。ここで、データ書込動作時において、バースト長が４であり、１つのライトコマンドにより４つのデータが書込まれる場合の動作を示す。
【００８４】
一方、メモリＭＤ２およびＭＤ３は、コントローラから遠く離れているため、クロックサイクル♯２におけるクロック信号ＣＬＫの立上がりに応答してラッチ転送指示信号ＺＬＴＴＲを生成する（活性化する）。これらのメモリＭＤ２およびＭＤ３においては、クロックサイクル♯２においてラッチデータＤＩＬ０およびＤＩＬ１は、データＤ０およびＤ１であり、このクロックサイクル♯２においてラッチ転送指示信号ＺＬＴＴＲをクロック信号ＣＬＫの立上がりに応答して活性化することにより、長いフライトタイムにより第２クロックサイクルにおけるラッチデータが異なる場合においても正確に最初のデータをラッチして転送することができる。
【００８５】
バースト長が４であるため、次のクロック♯３においても、再びクロック信号ＣＬＫの立上がりに応答してラッチ転送指示信号ＺＬＴＴＲを活性化する。
【００８６】
したがって、ラッチ転送指示信号ＺＬＴＴＲが最初に活性化された時には、いずれのメモリにおいてもラッチデータＤＩＬ０およびＤＩＬ１は、最初の２つのデータＤ０およびＤ１であり、メモリの位置に関わらず最初のラッチ転送指示信号ＺＬＴＴＲに従って最初の転送データＤ０およびＤ１を転送して内部書込データを生成することができる。
【００８７】
したがって、信号／データのフライトタイムが、クロック信号ＣＬＫのサイクル期間程度となっても、この位置情報ＰＩに従ってラッチ転送指示信号ＺＬＴＴＲの活性化タイミングを調整することにより、メモリの位置すなわち信号／データのフライトタイムに関わらず、正確に内部でクロック信号に同期して内部書込データを生成することができる。内部回路は、クロック信号ＣＬＫに同期して動作しているため、正確にこの転送された内部書込データに従って内部書込動作を行なうことができる。
【００８８】
なお、図３に示すタイミング図においては、ライトコマンドの活性化期間は、クロック信号ＣＬＫの立上がり期間の前後の短い期間のように示す。しかしながら、このライトコマンドもメモリに対するフライトタイムの影響を受けるため、このライトコマンドは、フライトタイムの影響を受けないように、十分に広い期間活性状態を維持するようにされる（図２９参照）。したがって、ライトコマンドが与えられてから、正確にデータストローブ信号ＤＱＳおよび書込データのフライトタイムに応じて内部のラッチ／転送状態を制御することにより、内部データを内部クロック信号に同期して正確に生成することができる。
【００８９】
図４は、図１に示す入力制御回路８に含まれるラッチ転送指示信号発生部および位置情報生成回路７の構成を示す図である。
【００９０】
図４において、位置情報生成回路７は、位置情報ＰＩを格納するレジスタ回路１１を含む。このレジスタ回路は、外部からその保持データが設定されるレジスタ回路であってもよく、内部での保持データが設定されるレジスタ回路であってもよい。外部からのデータを格納するレジスタ回路としては、コラムレイテンシおよびバースト長などの動作パラメータを格納するモードレジスタの空きレジスタ回路を利用することができる。
【００９１】
ラッチ転送指示信号発生部は、このレジスタ回路１１からの位置情報ＰＩとクロックバッファ９０４からの内部クロック信号ＣＬＫｉを受けるＥＸＮＯＲ回路１２と、ＥＸＮＯＲ回路１２の出力信号を所定時間遅延しかつ反転する反転遅延回路１３と、ＥＸＮＯＲ回路１２の出力信号ＰＫＬと反転遅延回路１３の出力信号と書込活性化信号ＷＲＴとを受けるＮＡＮＤ回路１４を含む。このＮＡＮＤ回路１４から、ラッチ転送指示信号ＺＬＴＴＲが生成される。
【００９２】
このＥＸＮＯＲ回路１２は、位置情報ＰＩがＨレベルに固定されているときには、バッファ回路として動作し、一方、位置情報ＰＩがＬレベルに設定されている場合にはインバータ回路として動作する。反転遅延回路１３およびＮＡＮＤ回路１４は、書込活性化信号ＷＲＴの活性化時、このＥＸＮＯＲ回路１２の出力信号の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路として機能する。したがって位置情報ＰＩをＨレベルまたはＬレベルに設定することにより、このラッチ転送指示信号ＺＬＴＴＲを、内部クロック信号ＣＬＫｉの立上がりエッジおよび立下がりエッジのいずれかをトリガとして活性化することができる。
【００９３】
図５は、図４に示すラッチ転送指示信号発生部の動作を示すタイミング図である。図５においては、位置情報ＰＩは、Ｈレベルに設定される。この位置情報ＰＩがＨレベルに設定されている場合には、ＥＸＮＯＲ回路１２は、バッファ回路として動作し、内部クロック信号ＣＬＫｉに従ってその出力信号ＰＫＬを生成する。
【００９４】
クロックサイクル♯０においてライトコマンドが与えられると、１．５サイクル経過後に、書込活性化信号ＷＲＴが活性化される。この書込活性化信号ＷＲＴの活性化に従って、ＮＡＮＤ回路１４が、ＥＸＮＯＲ回路１２の出力信号ＰＫＬの立上がりに応答してワンショットのパルス信号を発生する。したがって、クロックサイクル♯１のクロック信号ＣＬＫｉの立上がり時においては、書込活性化信号ＷＲＴはＬレベルであり、ラッチ転送指示信号ＺＬＴＴＲはＨレベルを維持する。クロックサイクル♯２において、ＥＸＮＯＲ回路１２の出力信号ＰＫＬが、内部クロック信号ＣＬＫｉの立上がりに従って立上がると、このＮＡＮＤ回路１４は、ラッチ転送指示信号ＺＬＴＴＲを所定時間Ｌレベルに駆動する。このラッチ転送指示信号ＺＬＴＴＲのＬレベルの期間は、反転遅延回路１３の遅延時間により決定される。バースト長は４であるため、この書込活性化信号ＷＲＴは２クロックサイクル期間Ｈレベルを維持する。したがってクロックサイクル♯３において、再びＥＸＮＯＲ回路１２の出力信号ＰＫＬがＬレベルに立上がると、ラッチ転送指示信号ＺＬＴＴＲが再び活性化される。
【００９５】
図３に示すように、コントローラから遠く離れたメモリにおいて、位置情報ＰＩをＨレベルに設定することにより、クロックサイクル♯２から、データのラッチ転送を行なって内部書込データを生成することができる。したがって、クロックサイクル♯２において生成された最初の並列データを確実に内部回路へ転送することができる。
【００９６】
ＮＡＮＤ回路１４の遅延時間を少し長くすることにより、図３に示すように、クロックサイクル♯２および♯３において、内部クロック信号ＣＬＫｉの立上がりエッジから少し遅れて、このラッチ転送指示信号ＺＬＴＴＲを活性化することができる。またこれに代えて、後に説明するように、ＮＡＮＤ回路１４の出力に、さらに遅延回路が設けられてもよい。
【００９７】
図６は、この位置情報ＰＩがＬレベルに設定されたときの、図４に示すラッチ転送指示信号発生部の動作を示すタイミング図である。
【００９８】
この位置情報ＰＩがＬレベルに設定された場合には、ＥＸＮＯＲ回路１２は、インバータ回路として動作し、内部クロック信号ＣＬＫｉと１８０°位相のずれた出力信号ＰＫＬを生成する。
【００９９】
クロックサイクル♯０においてライトコマンドが与えられると、クロックサイクル♯１において内部クロック信号ＣＬＫｉの立下がりに応答して、書込活性化信号ＷＲＴが活性化される。この書込活性化信号ＷＲＴは、また、バースト長が４であり、２サイクル期間Ｈレベルの活性状態を維持する。
【０１００】
クロックサイクル♯１において書込活性化信号ＷＲＴがＨレベルとなると、ＮＡＮＤ回路１４が、信号ＰＫＬの立上がりに応答してワンショットのパルス信号を生成する。したがって、クロックサイクル♯１において内部クロック信号ＣＬＫｉがＬレベルに立下がり、ＥＸＮＯＲ回路１２の出力信号ＰＫＬがＨレベルに立上がると、ラッチ転送指示信号ＺＬＴＴＲが、所定期間Ｌレベルとなる。
【０１０１】
次いで、クロックサイクル♯２において、内部クロック信号ＣＬＫｉがＬレベルとなると、信号ＰＫＬの立上がりに応答して、ラッチ転送指示信号ＺＬＴＴＲが所定期間Ｌレベルとなる。
【０１０２】
したがって、位置情報ＰＩをＬレベルに設定することにより、図３に示すようにメモリＭＤ０およびＭＤ１のようにコントローラに対し比較的近くに設けられたメモリにおいて、ライトコマンドが与えられた次のサイクルにおいて、内部クロック信号ＣＬＫｉの立下がりに応答して内部データのラッチ転送を行なって書込データを生成することができる。
【０１０３】
なお、この図６に示すタイミング図においても、ＮＡＮＤ回路１４のゲート遅延またはその出力部に設けられる遅延回路により、ラッチ転送指示信号ＺＬＴＴＲの活性化時点を調整することができる。
【０１０４】
図７は、書込活性化信号ＷＲＴを発生する部分の構成の一例を示す図である。この図７に示す書込活性化信号発生部は、図１に示すバースト長カウンタ５に対応する。バースト長データＢＬは、バースト長４を示す状態に設定される。
【０１０５】
図７において、バースト長カウンタ５は、主制御回路からの書込動作モード指示信号φｗｒを、内部クロック信号ＣＬＫｉに従って１．５サイクル遅延する１．５サイクル遅延回路２０と、１．５サイクル遅延回路２０の出力信号を、バースト長データＢＬが指定するクロックサイクル期間クロック信号ＣＬＫｉに従ってシフトするシフト回路２１と、１．５サイクル遅延回路２０の出力信号に応答してセットされかつシフト回路２１の出力信号に応答してリセットされるセット優先型セット／リセットフリップフロップ２２を含む。セット優先型セット／リセットフリップフロップ２２から、書込活性化信号ＷＲＴが生成される。
【０１０６】
シフト回路２１は、可変シフト回路であり、バースト長データＢＬに従って、そのシフト段数が調整される。次に、この図７に示すバースト長カウンタ５の動作を図８に示すタイミング図を参照して説明する。
【０１０７】
クロックサイクル♯０においてライトコマンドが与えられると、内部クロック信号ＣＬＫｉの立上がりに応答して、書込動作モード指示信号φｗｒが所定期間活性状態となる。１．５サイクル遅延回路２０は、この書込指示信号φｗｒを内部クロック信号ＣＬＫｉに従って１．５サイクル転送する。したがって、クロックサイクル♯１において、内部クロック信号ＣＬＫｉの立下がりに応答して遅延回路２０の出力信号がＨレベルとなり、フリップフロップ２０がセットされ、書込活性化信号ＷＲＴが活性化される。
【０１０８】
クロックサイクル♯２において再びライトコマンドが与えられると、書込指示信号φｗｒが活性化され、１．５サイクル遅延回路２０を介して転送される。
【０１０９】
シフト回路２１において、バースト長データＢＬが、バースト長４を示している場合には、クロックサイクル♯３において、内部クロック信号ＣＬＫｉの立下がりに応答してシフト回路２１の出力信号がＨレベルとなる。
【０１１０】
このとき、クロックサイクル♯２において与えられたライトコマンドに従って、１．５サイクル遅延回路２０の出力信号もＨレベルとなる。フリップフロップ２２はセット優先型セット／リセットフリップフロップであり、この遅延回路２０からの出力信号に従って、そのセット状態を維持する。したがって、ライトコマンドを、この２サイクルごとに連続して印加する場合には、内部で書込活性化信号ＷＲＴは活性状態をその間維持する。
【０１１１】
クロックサイクル♯２においてライトコマンドが与えられていない場合には、図７において破線で示すように、このクロックサイクル♯２において、書込指示信号φｗｒはＬレベルであり、クロックサイクル♯３において、遅延回路２０の出力信号は、破線で示すように、Ｌレベルを維持する。したがって、この場合には、シフト回路２１の出力信号に従ってフリップフロップ２２がリセットされ、破線で示すように、書込活性化信号ＷＲＴが内部クロック信号ＣＬｉの立下がりに応答して非活性化される。
【０１１２】
この図７に示すバースト長カウンタ５を利用することにより、バースト長データＢＬに従ってバースト長期間確実に書込活性化信号ＷＲＴを活性状態に維持して、内部転送指示信号ＺＬＴＴＲを所定のタイミングで活性化することができる。
【０１１３】
なお、この図７に示すバースト長カウンタ５の構成において、フリップフロップ２２のリセット入力へは、遅延回路２０の出力信号がＬレベルのときにイネーブルされて、シフト回路２１の出力信号を伝達してリセット入力Ｒへ与えるゲート回路が設けられてもよい。この構成の場合、フリップフロップ２２は、セット優先型のフリップフロップでなくてもよい。
【０１１４】
［位置情報生成回路の構成１］
図９は、位置情報生成回路のレジスタ回路１１の構成の一例を示す図である。図９においては、半導体記憶装置において通常設けられているモードレジスタ回路３０に含まれる特定のレジスタＲＧｉを、位置情報ＰＩを生成するレジスタとして利用する。このモードレジスタ回路３０においては、レジスタ回路ＲＧ０−ＲＧｎが設けられる。これらのレジスタ回路ＲＧ０−ＲＧｎは、モードレジスタセットコマンドが与えられると、対応のアドレス端子に与えられているアドレス信号ビットＡ０-Ａｎを取込みラッチする。
【０１１５】
これらのレジスタ回路ＲＧ０-ＲＧｎは、同一構成を有するため、図９においてはレジスタ回路ＲＧｉの構成を代表的に示す。レジスタ回路ＲＧｉは、モードレジスタ設定指示信号φＭＲＳを反転するインバータＩＶ１と、モードレジスタ設定指示信号φＭＲＳの活性化時活性化され対応のアドレス端子のアドレス信号ビットＡｉを転送するトライステートインバータバッファＩＶ２と、トライステートインバータバッファＩＶ２の出力信号を反転するインバータＩＶ３と、インバータＩＶ１からのモードレジスタ設定指示信号φＭＲＳの反転信号に応答して活性化され、活性化時、インバータＩＶ３の出力信号をインバータＩＶ３の入力へ転送するトライステートインバータバッファＩＶ４を含む。トライステートインバータバッファＩＶ２から位置情報ＰＩが出力される。
【０１１６】
モードレジスタ設定指示信号φＭＲＳは、モードレジスタセットコマンドが与えられると所定期間Ｈレベルに設定される。トライステートインバータバッファＩＶ２はモードレジスタ設定指示信号φＭＲＳがＨレベルのときに活性化され、インバータとして動作し、対応のアドレス端子のアドレス信号ビットＡｉを反転してインバータＩＶ３に転送する。トライステートインバータバッファＩＶ２は、モードレジスタ設定指示信号φＭＲＳがＬレベルのときには非活性化され、出力ハイインピーダンス状態となる。
【０１１７】
トライステートインバータバッファＩＶ４は、モードレジスタ設定指示信号φＭＲＳがＬレベルのときに活性化され、インバータＩＶ３とラッチ回路を構成する。従って、モードレジスタ３０へのデータの設定後は、レジスタ回路ＲＧ０−ＲＧｎはラッチ状態となる。トライステートインバータバッファＩＶ４は、モードレジスタ設定指示信号φＭＲＳがＨレベルのときには出力ハイインピーダンス状態となり、このレジスタ回路ＲＧｉは、与えられてデータを転送するスルー状態となる。
【０１１８】
したがって、このモードレジスタセットコマンドを与えて、モードレジスタ設定指示信号φＭＲＳを活性化しかつ、対応のアドレス信号ビットＡｉをＨレベルまたはＬレベルに設定することにより、レジスタ回路ＲＧｉの記憶データが設定され、この記憶データに従って位置情報ＰＩを生成することができる。
【０１１９】
このモードレジスタ回路３０においては、バースト長データＢＬを格納するレジスタ回路、またコラムレイテンシＣＬを格納するレジスタ回路が設けられていてもよい。また、これらのバースト長データＢＬおよびコラムレイテンシＣＬは、別の系統のモードレジスタ回路に格納されても良い。複数系統のモードレジスタ回路が配置されている場合には、バンクアドレス信号ビットＢＡ等によりモードレジスタ回路が特定される。
【０１２０】
これらのレジスタ回路ＲＧ０−ＲＧｎが、上述のインバータラッチの構成に代えて、セット／リセットフリップフロップで構成され、対応のアドレス信号ビットがＨレベルのときにセットされるようにモードレジスタ回路３０が構成されてもよい。この構成の場合、これらのレジスタ回路のデフォルト状態は、このフリップフロップがリセット状態である。
【０１２１】
また、これらのレジスタ回路ＲＧ０−ＲＧｎのあるレジスタ回路は、モードレジスタセットモード時において特定のデータ入力端子に与えられたデータに従って、それぞれの記憶データが設定されてもよい。
【０１２２】
図１０は、モードレジスタ回路３０を利用した場合の位置情報を設定する動作を示すタイミング図である。以下、この図１０を参照して図９に示すモードレジスタ回路３０に位置情報を設定する動作について説明する。コマンドＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをクロック信号ＣＬＫの立上がりエッジでＬレベルに設定し、かつバンクアドレス信号ビットＢＡ０をＨレベル、バンクアドレス信号ビットＢＡ１をＬレベルに設定することにより、モードレジスタセットコマンドを指定する。このとき、アドレス信号ビットＡｉを位置情報に応じてＨレベルまたはＬレベルに設定し、かつ残りのアドレス信号ビット（Ａｉ以外）をＬレベルに設定する。
【０１２３】
通常、バンクアドレス信号ビットＢＡ０をＨレベルに設定した場合、拡張モードレジスタセット（ＭＲＳ）モードが指定され、コラムレイテンシＣＬおよびバースト長データＢＬを設定するモードレジスタ回路と別のモードレジスタ回路が指定され、コラムレイテンシＣＬおよびバースト長ＢＬの設定は行われない。これらのコラムレイテンシＣＬおよびバースト長ＢＬの設定には、バンクアドレス信号ビットＢＡ０が、Ｌレベルに設定される。しかしながら、この位置情報ＰＩの設定が、これらのコラムレイテンシＣＬおよびバースト長ＢＬの設定と並行して行われてもよい。この場合には、対応のアドレス信号ビットが、これらのコラムレイテンシＣＬおよびバースト長ＢＬの値に対応する論理レベルに設定される。
【０１２４】
また、残りのアドレス信号ビットをＬレベルに設定するのは、単なる一例であり、他の同時に設定される動作パラメータに従って適当な論理レベルに設定されても良い。他のレジスタ回路の記憶データが、不必要に変更されなければ良い。
【０１２５】
クロック信号ＣＬＫの立上がりに応答して、モードレジスタ設定指示信号φＭＲＳがＨレベルとなり、図９に示すトライステートインバータバッファＩＶ２が活性化される。このときに、アドレス信号ビットＡｉのＨレベルまたはＬレベルにより、レジスタ回路ＲＧｉに位置情報ＰＩが設定される。
【０１２６】
モードレジスタ回路３０における残りのレジスタＲＧｎ−ＲＧ（ｉ＋１）、およびＲＧ（ｉ−１）−ＲＧ０に対しては、アドレス信号ビットがＬレベルであり、このＬレベルに応じたデータが設定される。この位置情報ＰＩの設定時において、他の動作パラメータが設定されても良い。
【０１２７】
システムリセット時または電源投入時に、コントローラの制御のもとに、コラムレイテンシＣＬおよびバースト長ＢＬが設定される。このときに、位置情報ＰＩがあわせて同時に設定されても良い。
【０１２８】
図１１は、コントローラＣＴＬにおける位置情報ＰＩの設定に関連する部分の構成を概略的に示す図である。図１１において、コントローラＣＴＬは、メモリそれぞれの位置情報を格納する位置情報テーブル３０と、処理システム内のメモリへのアクセスなどを制御する中央制御部３２と、中央制御部３２からの初期化指示に従って、位置情報テーブル３０に格納された位置情報に従って、各メモリに位置情報を転送する初期設定制御部３４と、メモリと初期設定制御部３４と中央制御部３２との間のインターフェイスとなる入出力インターフェイス３６を含む。
【０１２９】
位置情報テーブル３０は、メモリＭＤ０−ＭＤｎそれぞれについて、対応のメモリ番号と、それぞれのメモリに対応する位置情報ＰＩ０−ＰＩｎをテーブル形式で格納する。初期設定制御部３４は、中央制御部３２からの初期化シーケンス実行指示に従って、この位置情報テーブル３０に格納されたメモリ番号と対応の位置情報とを参照して、各メモリに対し、位置情報ＰＩを設定する。
【０１３０】
このメモリへの位置情報設定時には、各メモリに対し、それぞれチップイネーブル信号／ＣＥｉを順次活性化することにより、メモリＭＤ０−ＭＤｍを順次選択状態として、モードレジスタセットモードを与えて位置情報ＰＩを格納する。コマンドＣＭＤは、チップイネーブル信号が活性状態のときに有効コマンドが与えられたとメモリにおいて判定されて、コマンドのデコードが行われる。すなわち、チップイネーブル信号が非活性状態のときには、コマンドＣＭＤは、ＮＯＰコマンドとして取り扱われる。
【０１３１】
図１２は、このコントローラＣＴＬの位置情報設定時の動作を示すフロー図である。以下、図１２を参照して、図１１に示すコントローラＣＴＬの位置情報設定動作について説明する。
【０１３２】
まず、中央制御部３２は、初期化を行なう必要があるか否かを判定する（ステップＳ１）。初期化シーケンスを実行する必要のある場合は、電源投入時またはシステムリセット時である。中央制御部３２は、初期化シーケンスを行なう必要があると判断した場合には、初期設定制御部３４を起動する。初期設定制御部３４は、まずメモリを特定するメモリ番号ｋを初期値“０”に設定する（ステップＳ２）。次いで、このメモリ番号ｋに従って位置情報テーブル３０を参照し、このメモリ番号ｋが指定するメモリＭＤ０の位置情報ＰＩ０を読出す（ステップＳ３）。次いで、入出力インターフェイス３６を介して、メモリＭＤ０に対し、モードレジスタセットコマンドを与え、同時に、位置情報ＰＩ０を送出する（ステップＳ４）。
【０１３３】
位置情報の設定時においては、メモリ番号ｋにより特定されたメモリＭＤ０に対し、チップイネーブル信号／ＣＥを活性化し、残りのメモリＭＤ１−ＭＤｍに対するチップイネーブル信号／ＣＥは非活性状態に維持する。
【０１３４】
このメモリに対する位置情報を設定する場合、チップイネーブル信号／ＣＥの活性化に代えて、メモリを特定するアドレス信号とともに、チップイネーブル信号／ＣＥがメモリに共通に与えられてもよい。この場合、チップイネーブル信号／ＣＥとメモリを特定するメモリアドレスは、メモリＭＤＯ−ＭＤｍに共通に与えられ、メモリアドレスが指定するメモリにおいて、チップイネーブル信号／ＣＥの活性化に従ってモードレジスタの特定のレジスタ（ＲＧｉ）に対する位置情報の設定が行なわれる。ただし、この場合には、各メモリにおいて、メモリ特定用のアドレス信号をデコードするデコーダを配置する必要がある。
【０１３５】
メモリＭＤ０に位置情報ＰＩ０が設定されると、次いで、このメモリ番号ｋが、最終メモリＭＤｍを指定しているか否かを判定する（ステップＳ５）。最初の位置情報設定動作時においては、メモリ番号ｋは０であるため、ステップＳ７へ移り、メモリ番号を１増分し、ステップＳ３へ戻る（ステップＳ７）。以降、このステップＳ３からステップＳ５およびＳ７の動作が、最終メモリに対する位置情報設定まで繰返し実行される。
【０１３６】
ステップＳ５において、最終メモリに対する位置情報が設定されたと判定されると、メモリＭＤ０−ＭＤｍに対する位置情報ＰＩの設定が終了する（ステップＳ６）。この後、別の処理を待合せる状態となる。
【０１３７】
この図１１に示す情報テーブル３０においては、システム実装時において、コントローラへのプログラムインストール時に、合わせて位置情報が格納される。これに代えて、予め、ＲＯＭ（リード・オンリ・メモリ）に、テーブル形式で、メモリと位置情報とがプログラムされていてもよい。この場合には、システム実装時において、コントローラからの位置に応じて（例えば、メモリ実装用のソケットの位置に応じて）、各メモリに対する位置情報およびメモリ番号は、常に一意的に定められる。
【０１３８】
なお、コントローラを用いて位置情報ＰＩを設定する場合、そのとき、また、ラッチ転送指示信号ＺＬＴＴＲのクロック信号のエッジに対する遅延量も同様、特定のレジスタ回路に格納される遅延量設定データに応じて設定されてもよい。すなわち、図１３に示すように、可変遅延回路４０により、図４に示すＮＡＮＤ回路１４の出力信号ＺＬＴＴＲＦを受けて、ラッチ転送指示信号ＺＬＴＴＲを生成する。この可変遅延回路４０の遅延量を、図示しないレジスタ回路からの遅延量設定データＤＬに従って調整する。
【０１３９】
この図１３に示す可変遅延回路４０を利用することにより、ラッチ転送指示信号ＺＬＴＴＲの活性化タイミングを、内部クロック信号の立上がりエッジおよび立下がりエッジから遅らせることができ、図３に示すタイミング図のように、ラッチデータＤＩＬ０およびＤＩＬ１に対し十分にセットアップ時間およびホールド時間を確保して、安定に内部書込データを生成することができる。
【０１４０】
［位置情報生成回路の構成２］
図１４は、位置情報生成回路の第２の構成を概略的に示す図である。図１４においては、マザーボード５０上に、メモリＭＤ０−ＭＤ３が配置される。このメモリＭＤ０−ＭＤ３は、それぞれ、メモリモジュールであり、複数のメモリチップＣＨを含む。このメモリチップＣＨが、それぞれ、図１に示す構成を備える。
【０１４１】
メモリＭＤ０−ＭＤ３が、この順に、コントローラに対する距離が長くなるように配置される。
【０１４２】
メモリＭＤ０およびＭＤ１の位置情報設定端子５５は、ボード上接地線５１に接続される。メモリＭＤ２およびＭＤ３の位置情報設定端子５５が、ボード上電源線５２に接続される。したがって、メモリＭＤ０およびＭＤ１に対しては、位置情報ＰＩは、Ｌレベルに固定的に設定され、メモリＭＤ２およびＭＤ３は、位置情報ＰＩが、Ｈレベルに固定的に設定される。
【０１４３】
したがって、この図１４に示す構成の場合、コントローラは、特に、各メモリＭＤ０−ＭＤ３に対し、位置情報を設定することは要求されない。マザーボード５０に配置されたモジュール実装用のソケット（図示せず）の位置情報設定端子を、コントローラに対する距離に応じて接地線または電源線に固定的に接続する。これにより、メモリチップＣＨ内においては、特定の端子を介して位置情報ＰＩが与えられ、電源投入後は常時、固定された位置情報ＰＩを生成する。したがって、システムリセット時または電源投入時にコントローラが初期化シーケンスを行なって、位置情報を設定することは要求されず、位置情報設定処理が簡略化される。
【０１４４】
また、この図１４に示すように、マザーボード５０上に実装時において、位置情報設定端子を接地線５１または電源線５２に接続する場合、位置情報を保持するためのレジスタ回路は特に要求されず、メモリチップ内における位置情報生成部の占有面積を低減することができる。
【０１４５】
［位置情報生成回路の構成３］
図１５は、位置情報生成回路の構成３の動作を示すタイミング図である。図１５に示す位置情報設定動作においては、たとえばモードレジスタセットコマンドＭＲＳを与え、次のクロック信号ＣＬＫの立上がり時における特定の信号の論理レベルを判定し、位置情報ＰＩを生成する。図１５においては、この特定の信号として、データストローブ信号ＤＱＳが用いられる。
【０１４６】
図１５に示す波形図を参照して、メモリＭＤ０およびＭＤ１においては、データストローブ信号ＤＱＳが、クロック信号ＣＬＫの立上がりエッジでＨレベルであり、位置情報ＰＩが、Ｌレベルに設定される。一方、メモリＭＤ２およびＭＤ３においては、クロック信号ＣＬＫの立上がりエッジにおいて、データストローブ信号ＤＱＳがＬレベルであるため、位置情報ＰＩがＨレベルに設定される。
【０１４７】
信号／データのフライトタイムが、クロック信号ＣＬＫの１サイクル期間程度にまで遅延しているだけであり、このデータストローブ信号ＤＱＳがさらに遅延し、クロック信号ＣＬＫの立上がりエッジにおいてＨレベルとなった場合には、この信号／データのフライトタイムが、クロック信号ＣＬＫの１クロックサイクル期間以上であり、正確なデータのラッチ転送を保証することができないため、このような状態は、考察対象とはしない。すなわち、たとえばデータストローブ信号ＤＱＳが、クロック信号ＣＬＫに対しては±５０％程度位相がずれる場合について正確なデータの転送を保証する。
【０１４８】
図１６は、図１５に示す位置情報検出機能を有する位置情報生成回路の構成の一例を示す図である。図１６において、位置情報生成回路７は、コマンドデコーダ４からのモードレジスタ設定指示信号φＭＲＳを、クロック信号ＣＬＫの１クロックサイクル期間遅延する１クロック遅延回路６０と、１クロック遅延回路６０の出力信号の立上がりに応答してワンショットのパルス信号を生成するワンショットパルス発生回路６１と、ワンショットパルス発生回路６１の出力信号ＭＲＬＴに応答して、データストローブ信号ＤＱＳを取込み、位置情報ＰＩを生成するラッチ回路６２を含む。
【０１４９】
ワンショットパルス発生回路６１は、１クロック遅延回路６０の出力信号の立上がりに応答してワンショットのパルス信号ＭＲＬＴを生成する。したがって、モードレジスタセットコマンドが与えられて１クロックサイクル経過後に、このワンショットパルス信号ＭＲＬＴが活性化される。
【０１５０】
ラッチ回路６２は、リセット信号ＲＳＴを反転するインバータ６２ａ、ワンショットパルス信号ＭＲＬＴとリセット信号ＲＳＴとを受けるＯＲ回路６２ｂと、インバータ６２ａの出力信号とデータストローブ信号ＤＱＳとを受けるＡＮＤ回路６２ｃと、ＯＲ回路６２ｂの出力信号がＨレベルのとき活性化され、ＡＮＤ回路６２ｃの出力信号を反転するトライステートインバータバッファ６２ｅと、トライステートインバータバッファ６２ｅの出力信号を反転するインバータ６２ｆと、ＯＲ回路６２ｂの出力信号を反転するインバータ６２ｄと、インバータ６２ｄの出力信号がＨレベルのとき活性化され、インバータ６２ｆの出力信号をインバータ６２ｆの入力へ転送するトライステートインバータバッファ６２ｇとを含む。インバータ６２ｇの出力から位置情報が出力される。
【０１５１】
リセット信号ＲＳＴは、システムリセット時または電源投入時に活性化される。次に、この図１６に示す位置情報生成回路の動作を、図１７に示すタイミング図を参照して説明する。
【０１５２】
位置情報設定時においては、内部回路ノードの所定の初期化動作は、完了しており、このリセット信号ＲＳＴにより、位置情報ＰＩは、Ｈレベルに初期設定される。リセット完了後は、リセット信号ＲＳＴはＬレベルにある。ワンショットパルス発生回路６１の出力するワンショットパルス信号ＭＲＬＴが発生されるまで、ＯＲ回路６２ｂの出力信号はＬレベルであり、トライステートインバータバッファ６２ｅは出力ハイインピーダンス状態のため、データストローブ信号ＤＱＳの伝達は、禁止され、トライステートインバータバッファ６２ｇとインバータ６２ｆとによって構成されるラッチ回路により、位置情報のＨが保持される。
【０１５３】
モードレジスタセットコマンドが与えられると、コマンドデコーダ４は、所定期間モードレジスタ設定指示信号φＭＲＳを活性状態に保持する。このモードレジスタ設定指示信号φＭＲＳが、１クロック遅延回路６０より、１クロックサイクル期間遅延されて出力される。このモードレジスタセットコマンドが与えられたクロックサイクルにおいては、ワンショットパルス信号ＭＲＬＴは発生されていないため、ラッチ回路６２においては、ＯＲ回路６２ｂの出力信号がＬレベルであり、トライステートインバータバッファ６２ｅは、出力ハイインピーダンス状態にある。従って、ＡＮＤ回路６２ｃの出力信号がデータストローブ信号ＤＱＳに従って変化しても、このラッチ回路６２からの出力信号ＰＩは変化しない。
【０１５４】
モードレジスタセットコマンドが与えられてから１クロックサイクルが経過すると、ワンショットパルス発生回路６１が、１クロック遅延回路６０の出力信号に従ってワンショットのパルス信号ＭＲＬＴを発生する。ワンショットのパルス信号ＭＲＬＴに従って、ラッチ回路６２において、トライステートインバータバッファ６２ｇは、非活性化されて出力ハイインピーダンス状態となり、ラッチ回路６２のラッチ状態が開放される。
【０１５５】
また、このワンショットのパルス信号ＭＲＬＴに従って、ＯＲ回路６２ｂの出力信号がＨレベルとなり、トライステートインバータバッファ６２ｅが活性化され、位置情報ＰＩが、ＡＮＤ回路６２ｃの出力信号に従って変化する。すなわち、このクロック信号ＣＬＫの立上がり時におけるデータストローブ信号ＤＱＳがＡＮＤ回路６２ｃおよびトライステートインバータバッファ６２ｅを介して取込まれ、位置情報ＰＩが設定される。
【０１５６】
ワンショットパルス信号ＭＲＬＴが、Ｌレベルに復帰すると、ＯＲ回路６２ｂの出力信号がＬレベルとなり、トライステートインバータバッファ６２ｅが出力ハイインピーダンス状態となる。一方、トライステートインバータ６２ｇが活性化され、インバータ６２ｆとトライステートインバータバッファ６２ｇによりラッチ回路が構成され、取込まれた位置情報ＰＩがラッチされる。
【０１５７】
したがって、クロック信号ＣＬＫの立上がりエッジにおいて、データストローブ信号ＤＱＳがＨレベルであれば、位置情報ＰＩは、Ｌレベルとなる。一方、このクロック信号ＣＬＫの立上がりエッジにおいてデータストローブ信号ＤＱＳがＬレベルであれば、位置情報ＰＩはＨレベルを維持する。
【０１５８】
したがって、図１７に示すように、データストローブ信号ＤＱＳの遅延時間が短い場合（状態（Ｉ））、位置情報ＰＩは、Ｌレベルに設定され（状態（Ｉ））、また、データストローブ信号ＤＱＳの遅延時間が長い場合（状態（ＩＩ））、位置情報ＰＩは、リセット状態のＨレベルを維持する（状態（ＩＩ））。
【０１５９】
メモリ個々において、遅延時間に応じて位置情報を設定することにより、システム構成が変わり、信号伝搬遅延が異なる場合においても、正確に、各メモリにおいて位置情報を設定することができる。
【０１６０】
また、このラッチ回路６２が、モードレジスタ回路に含まれるモードレジスタの場合、コマンドＣＭＤとして、このモードレジスタを特定するアドレス信号ビットＡｉを含ませて、このモードレジスタセットコマンドが与えられかつアドレス信号ビットＡｉがＨレベルのときに、モードレジスタ設定指示信号φＭＲＳが活性化される構成が用いられてもよい。この場合には、位置情報を設定するモード時においてのみモードレジスタ設定指示信号φＭＲＳが活性化されるため、正確に位置情報を、他のレジスタ回路の記憶データに影響を及ぼすことなく取込みかつラッチすることができる。
【０１６１】
以上のように、この位置情報生成回路の構成３においては、位置情報を、特定の動作モード時において、特定のタイミング検出用の信号としてデータストローブ信号を用い、このデータストローブ信号ＤＱＳのクロック信号の立上がりエッジにおける論理レベルを判定して、位置情報を生成しており、各メモリの信号伝搬遅延に応じてメモリ個々に位置情報を生成することができ、コントローラの負荷が軽減される。
【０１６２】
また、システムバスの負荷が変更され、各メモリに対する信号／データのフライトタイムが変更される場合においても、正確に各メモリにおいて位置情報を設定することができる。また、システム拡張時においてメモリの数が変更される場合においても、各メモリにおいて正確に位置情報を生成することができる。
【０１６３】
なお、上述の説明においては、データストローブ信号ＤＱＳを、位置情報を生成するために用いている。しかしながら、このデータストローブ信号ＤＱＳに代えて、たとえば特定のデータビットが用いられてもよく、フライトタイムの影響が大きく現われる信号であればよい。
【０１６４】
［位置情報生成回路の構成４］
図１８は、位置情報生成回路７の構成４に従うメモリの動作を示すタイミング図である。図１８においては、メモリＭＤ０−ＭＤ３における位置情報生成動作について示す。これらのメモリＭＤ０−ＭＤ３は、コントローラに対しこの順に近く配置される。データ書込を示すライトコマンド（信号／ＷＥのＬレベルで示す）が与えられると、次のクロックサイクルにおいて、データストローブ信号ＤＱＳの論理レベルを識別し、その識別した論理レベルに従って位置情報を生成する。この生成された位置情報に従って、ラッチ転送指示信号ＺＬＴＴＲが生成される。したがって、メモリＭＤ０およびＭＤ１においては、データ書込時、ライトコマンドが与えられて次のクロックサイクルにおけるクロック信号ＣＬＫの立上がりエッジにおいて、データストローブ信号ＤＱＳがＨレベルであり、ラッチ転送指示信号ＺＬＴＴＲが、そのクロックサイクルにおいてクロック信号ＣＬＫの立下がりに応答して生成される。
【０１６５】
一方、メモリＭＤ２およびＭＤ３においては、コントローラからの距離が遠いため、ライトコマンドが与えられてから、次のクロックサイクルにおいてクロック信号ＣＬＫの立上がりエッジにおいては、データストローブ信号ＤＱＳはＬレベルである。したがって、ラッチ転送指示信号ＺＬＴＴＲは、次のクロックサイクルにおいてクロック信号ＣＬＫの立上がりエッジに同期して生成される。
【０１６６】
この図１８に示すように、データ書込時、常時、データストローブ信号の論理レベルを識別して、位置情報を生成することにより、システム負荷の変動に起因して、信号／データのフライトタイムが変化する場合においても正確に、内部書込データの生成を行なうことができる。
【０１６７】
図１９は、位置情報生成回路７の変更例４の構成の一例を示す図である。図１９において、位置情報生成回路７は、コマンドデコーダ４からの書込動作モード指示信号φｗｒをクロック信号ＣＬＫの１クロックサイクル期間遅延する１クロック遅延回路７０と、１クロック遅延回路７０の出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路７１と、ワンショットパルス発生回路７１からのワンショットパルス信号ＷＲＬＴに応答して、データストローブ信号を取込みラッチするラッチ回路７２を含む。
【０１６８】
コマンドデコーダ４は、コマンドＣＭＤがデータ書込を示すライトコマンドのとき（ライトイネーブル信号／ＷＥがＬレベルである状態を図１８において代表的に示す）、クロック信号ＣＬＫの立上がりに応答して、書込動作モード指示信号φｗｒを活性化する。
【０１６９】
１クロック遅延回路７０は、この書込動作モード指示信号φｗｒを１クロックサイクル遅延する。したがって、ライトコマンドが与えられてから次のクロックサイクルにおけるクロック信号ＣＬＫの立上がりに応答して、この１クロック遅延回路７０の出力信号がＨレベルに立上がる。
【０１７０】
ワンショットパルス発生回路７１が、この１クロック遅延回路７０の出力信号の立上がりに応答してワンショットパルスを発生するため、このワンショットパルス発生回路７１からのワンショットパルス信号ＷＲＬＴは、ライトコマンドが与えられた次のクロックサイクルにおいて発生される。
【０１７１】
ラッチ回路７２は、ワンショットパルス発生回路７１からのワンショットパルス信号ＷＲＬＴを反転するインバータ７２ａと、このワンショットのパルス信号ＷＲＬＴに応答して活性化され、活性化時データストローブ信号ＤＱＳを反転して出力するトライステートインバータバッファ７２ｂと、トライステートインバータバッファ７２ａの出力信号を反転するインバータ７２ｃと、インバータ７２ａの出力信号がＨレベルのとき活性化され、活性化時インバータ７２ｃの出力信号を反転してインバータ７２ｃの入力へ転送するトライステートインバータバッファ７２ｄとを含む。
【０１７２】
インバータ７２ｃの入力に位置情報ＰＩが生成され、この位置情報ＰＩは、通常動作時、トライステートインバータバッファ７２ｄにより駆動される。トライステートインバータバッファ７２ｂおよび７２ｄは、非活性化時出力ハイインピーダンス状態である。活性状態のトライステートインバータバッファ７２ｄとインバータ７２ｃとによりラッチ回路が形成される。次に、この図１９に示す位置情報生成回路７の動作を、図２０に示すタイミング図を参照して説明する。
【０１７３】
ライトコマンドが与えられると、クロック信号ＣＬＫの立上がりに同期して、書込動作モード指示信号φｗｒが活性化され、１クロック遅延回路７０が、１クロックサイクル期間書込動作モード指示信号φｗｒを遅延する。したがって、次のクロックサイクルにおいてクロック信号ＣＬＫの立上がりに応答して、ワンショットパルス発生回路７２からのワンショットパルス信号ＷＲＬＴが活性化される。
【０１７４】
このワンショットパルス信号ＷＲＬＴの発生に従って、ラッチ回路７２においてトライステートインバータバッファ７２ｂが活性化され、データストローブ信号ＤＱＳを反転して転送する。これにより、ラッチ回路７２にデータストローブ信号ＤＱＳが取込まれ、位置情報ＰＩが、この取込んだデータストローブ信号ＤＱＳに従って、その状態が決定される。
【０１７５】
このワンショットパルス信号ＷＲＬＴがＬレベルとなると、トライステートインバータバッファ７２ｂが非活性化され出力ハイインピーダンス状態となり、一方、トライステートインバータバッファ７２ｄが活性化されてインバータとして動作し、ラッチ回路７２はラッチ状態となる。
【０１７６】
位置情報ＰＩは、この取込んだデータストローブ信号ＤＱＳの反転信号である。位置情報ＰＩがＬレベルのときには、このクロックサイクルにおけるクロック信号ＣＬＫの立下がりに応答してラッチ転送指示信号ＺＬＴＴＲが活性化され（状態（Ｉ））、一方、位置情報ＰＩがＨレベルのときには、次のクロックサイクルにおけるクロック信号ＣＬＫの立上がりに応答して、ラッチ転送指示信号ＺＬＴＴＲが生成される（状態（ＩＩ））。
【０１７７】
ライトコマンドが与えられると、書込動作モード指示信号φｗｒが再び活性化され、同様の動作が行なわれ、次のクロックサイクルにおいてデータストローブ信号ＤＱＳの論理レベルに従って位置情報が生成され、その生成された位置情報に従ってラッチ転送指示信号ＺＬＴＴＲが生成される。
【０１７８】
したがって、このデータ書込毎に、常に位置情報を生成しており、動作環境に応じて正確に、データラッチ転送タイミングを調整することができ、正確に、内部書込データを転送することができる。
【０１７９】
以上のように、この発明の実施の形態１に従えば、メモリのコントローラに対する位置に応じて、データラッチ転送タイミングを調整しており、フライトタイムがメモリ毎に異なる場合においても、正確に内部書込データのラッチ転送を行なうことができる。
【０１８０】
［実施の形態２］
図２１は、この発明の実施の形態２に従う入力制御回路８の構成を概略的に示す図である。図２１に示す入力制御回路８においては、２ビットの位置情報に従って、ラッチ転送指示信号ＺＬＴＴＲを生成する。図２１において、入力制御回路８は、位置情報ＰＩ０に従ってクロック信号ＣＬＫを遅延する可変遅延回路８０と、この可変遅延回路８０の出力信号ＣＬＫＤと位置情報ＰＩ１と書込活性化信号ＷＲＴとに従ってラッチ転送指示信号ＺＬＴＴＲを生成するパルス発生回路８２を含む。
【０１８１】
可変遅延回路８０は、クロック信号ＣＬＫ（内部クロック信号ＣＬＫｉ）を所定時間遅延する遅延回路８０ａと、位置情報ＰＩ０を反転するインバータ８０ｂと、遅延回路８０ａの出力信号と位置情報ＰＩ０とを受けるＮＡＮＤ回路８０ｃと、インバータ８０ｂの出力信号とクロック信号ＣＬＫとを受けるＮＡＮＤ回路８０ｄと、ＮＡＮＤ回路８０ｄおよび８０ｃの出力信号を受けて出力信号ＣＬＫＤを生成するＮＡＮＤ回路８０ｅを含む。
【０１８２】
位置情報ＰＩ０がＨレベルのときには、インバータ８０ｂの出力信号がＬレベルとなり、ＮＡＮＤ回路８０ｂの出力信号がＨレベルに固定され、一方、ＮＡＮＤ回路８０ｃおよび８０ｅがインバータとして動作し、クロック信号ＣＬＫを遅延して出力信号ＣＬＫＤを生成する。
【０１８３】
位置情報ＰＩ０がＬレベルのときには、ＮＡＮＤ回路８０ｃの出力信号がＨレベルに固定され、インバータ８０ｂの出力信号がＨレベルとなる。したがって、この場合には、クロック信号ＣＬＫが、ＮＡＮＤ回路８０ｄおよび８０ｅの有するゲート遅延だけ遅延されて出力される。
【０１８４】
パルス発生回路８２は、可変遅延回路８０の出力信号ＣＬＫＤと位置情報ＰＩ１とを受けるＥＸＮＯＲ回路８２ａと、ＥＸＮＯＲ回路８２ａの出力信号を反転しかつ所定時間遅延する反転遅延回路８２ｂと、ＥＸＮＯＲ回路８２ａの出力信号と反転遅延回路８２ｂの出力信号と書込活性化信号ＷＲＤとを受けてラッチ転送指示信号ＺＬＴＴＲを生成するＮＡＮＤ回路８２ｃを含む。
【０１８５】
位置情報ＰＩ１がＨレベルのときには、ＥＸＮＯＲ回路８２ａが、バッファ回路として動作し、可変遅延回路８０の出力信号ＣＬＫＤに従って、その出力信号を生成する。一方、位置情報ＰＩ１がＬレベルのときには、ＥＸＮＯＲ回路８２ａはインバータとして動作し、可変遅延回路８０の出力信号ＣＬＫＤを反転する。
【０１８６】
反転遅延回路８２ｂおよびＮＡＮＤ回路８２ｃは、書込活性化信号ＷＲＴの活性化時、ＥＸＮＯＲ回路８２ａの出力信号の立上がりに応答してワンショットのパルス信号を発生するワンショットパルス発生回路として動作する。したがって、このワンショットパルス発生回路８２においては、位置情報ＰＩ１により、可変遅延回路８０の出力信号ＣＬＫＤの立上がりエッジおよびまたは立下がりエッジのいずれでワンショットパルスを発生するかを決定する。
【０１８７】
図２２は、図２１に示す入力制御回路８の動作を示すタイミング図である。以下、図２２を参照して、図２１に示す入力制御回路８の動作について説明する。
【０１８８】
（１） ＰＩ０＝ＰＩ１＝Ｌレベルのとき：
位置情報ＰＩ０およびＰＩ１がともにＬレベルに設定された場合には、可変遅延回路８０は、クロック信号ＣＬＫに従って出力信号ＣＬＫＤを生成し、また、パルス発生回路８２は、この出力信号ＣＬＫＤの立下がりに応答して、書込活性化信号ＷＲＴの活性化時ワンショットのパルス信号を生成する。
【０１８９】
したがって、ライトコマンドが、クロックサイクル♯０において与えられた場合、クロックサイクル♯１のクロック信号ＣＬＫの立下がりに応答して書込活性化信号ＷＲＴが活性化されると、このクロック信号ＣＬＫの立下がりに応答して、ラッチ転送指示信号ＺＬＴＴＲが活性化される。このラッチ転送指示信号の活性化は、クロックサイクル♯１および♯２において行なわれる。ここでは、バースト長が４であり、書込活性化信号ＷＲＴが２クロックサイクル期間活性状態に保持される場合を想定している。
【０１９０】
（２） ＰＩ０＝ＨレベルかつＰＩ１＝Ｌレベルのとき：
この状態においては、可変遅延回路８０は、遅延回路８０ａの有する遅延時間τ（８０ａ）だけ、クロック信号ＣＬＫを遅延して出力信号ＣＬＫＤを生成している。ここで、ゲート遅延は無視している。パルス発生回路８２は、可変遅延回路８０の出力信号ＣＬＫＤの立下がりに応答してワンショットのパルスを発生する。
【０１９１】
したがって、クロックサイクル♯０においてライトコマンドが与えられ、クロックサイクル♯１においてクロック信号ＣＬＫの立下がりに応答して書込活性化信号ＷＲＴが活性化されると、遅延回路８０ａの有する遅延時間τ（８０ａ）経過後に、ラッチ転送指示信号ＺＬＴＴＲが活性化される。クロックサイクル♯２においても、同様、クロック信号ＣＬＫの立下がりから、遅延時間τ（８０ａ）経過後に、ラッチ転送指示信号ＺＬＴＴＲが活性化される。
【０１９２】
（３） ＰＩ０＝Ｌレベル、かつＰＩ１＝Ｈレベルのとき：
この状態においては、可変遅延回路８０は、クロック信号ＣＬＫに従って出力信号ＣＬＫＤを生成し、パルス発生回路８２は、出力信号ＣＬＫＤの立上がりに応答してワンショットのパルス信号を生成する。
【０１９３】
したがって、クロックサイクル♯０においてライトコマンドが与えられると、クロックサイクル♯１においてクロック信号ＣＬＫの立下がりに応答して書込活性化信号ＷＲＴが活性化されると、クロックサイクル♯２においてクロック信号ＣＬＫの立上がりに応答して、ラッチ転送指示信号が活性化される。バースト長が４であるため、次のクロックサイクル♯３においてもクロック信号ＣＬＫの立上がりに応答してラッチ転送指示信号ＺＬＴＴＲが活性化される。
【０１９４】
（４） ＰＩ０＝ＰＩ１＝Ｈレベルのとき：
この状態においては、可変遅延回路８０が、遅延回路８０ａが有する遅延時間τ（８０ａ）だけクロック信号ＣＬＫを遅延して、出力信号ＣＬＫＤを生成している。パルス発生回路８２は、この出力信号ＣＬＫＤの立上がりに応答してワンショットのパルス信号を生成する。
【０１９５】
したがって、ライトコマンドが、クロックサイクル♯０において与えられて、クロックサイクル♯１においてクロック信号ＣＬＫの立下がりに応答して書込活性化信号ＷＲＴが活性化されると、クロックサイクル♯２および♯３それぞれにおいて、クロック信号ＣＬＫが立上がってから、遅延時間τ（８０ａ）が経過した後に、ラッチ転送指示信号ＺＬＴＴＲが活性化される。
【０１９６】
メモリＭＤ０−ＭＤ３それぞれの位置情報ＰＩ０およびＰＩ１の値を変更することにより、内部でのラッチ転送指示信号ＺＬＴＴＲが活性化されるタイミングを異ならせることができ、コントローラからの距離に応じてより細かく、メモリ内部でのラッチタイミングを調整することができる。したがって、クロック信号ＣＬＫがより高速のクロック信号となり、隣接メモリ間における信号／データのフライトタイムの時間差が大きく影響する場合においても、この２ビットのデータを利用して位置情報を生成して、遅延量を調整することにより、正確に内部データの書込タイミングを設定することができる。
【０１９７】
図２３は、位置情報ＰＩ０およびＰＩ１を生成する回路の構成の一例を示す図である。図２３において、位置情報生成回路７は、モードレジスタ回路３０に含まれるレジスタ回路ＲＧｉおよびＲＧｊにより構成される。このモードレジスタ回路内のレジスタ回路ＲＧｉおよびＲＧｊに、モードレジスタセットコマンドに従ってそれぞれの記憶データを設定することにより、位置情報ＰＩ０およびＰＩ１を生成する。
【０１９８】
モードレジスタセットコマンドは、コントローラから与えられ、図１１に示すテーブルメモリ３１に、各メモリ番号に対応して、２ビットの位置情報を記憶し、各メモリに対し、初期化シーケンス時において、位置情報ＰＩ０およびＰＩ１を設定する。このときの初期化シーケンスの動作は、図１２に示すフロー図と同じである。したがって、このモードレジスタ回路３０を利用することにより、コントローラの制御の下に、正確に、メモリの位置に応じた位置情報を設定することができる。
【０１９９】
図２４は、多ビット位置情報を生成する位置情報生成回路７の変更例を概略的に示す図である。図２４においては、外部端子５５ａおよび５５ｂを介して、位置情報ＰＩ０およびＰＩ１が与えられる。すなわち、この図２４に示す構成においては、図１４に示すように、メモリモジュールとしてマザーボード実装時において、これらの位置情報設定端子５５ａおよび５５ｂが、ボード上電源線およびボード上接地線に、その位置に応じて接続される。そのマザーボード実装時において、ソケットは、固定的にボード上に実装されているため、各ソケットの位置情報設定端子を、予めこのソケットの実装位置に応じて接地線および電源線に接続しておくことにより、メモリモジュール実装時、ソケットに挿入するだけで、各メモリの位置情報を設定することができる。
【０２００】
なお、上述の説明においては、位置情報として、２ビットの位置情報が用いられている。しかしながら、この位置情報は、さらに３ビットまたは４ビットのように、さらに多ビットの位置情報が用いられてもよい。モードレジスタセットモードで、専用のレジスタ回路に、この多ビット位置情報を設定する構成が利用されればよい。
【０２０１】
以上のように、この発明の実施の形態２に従えば、多ビット位置情報を設定しており、メモリ個々に、そのラッチ転送指示信号活性化タイミングを設定することができ、正確に、内部書込データを生成することができる。したがって、外部クロック信号の周期は、データバスのフライトタイムと同程度またはより短い超高速バスシステムにおいても、正確にデータの取込を行なって、内部書込データを生成することができ、安定なメモリ動作を保証することができる。
【０２０２】
また、実施の形態１および２においても、データラッチ転送指示信号に従って、内部書込データ転送を行なっており、メモリ位置に応じて、そのラッチ転送指示信号活性化タイミングが調整されており、データストローブ信号ＤＱＳのプリアンブルを特に１サイクル長く設けて、データ書込タイミングを知らせる必要がなく、連続して、異なるメモリに対し、各クロックサイクル毎にデータライト動作を行なうことができる（データストローブ信号のプリアンブルを、各異なるメモリに対して、転送する必要がないため）。
【０２０３】
上述の説明においては、ＤＤＲモードクロック同期型半導体記憶装置における内部でシリアル／パラレル変換する回路においてパラレルデータを生成する回路部分に対するラッチ転送指示信号を生成している。しかしながら、クロック信号の立上がりエッジまたは立下がりエッジでデータの転送を行なうシングル・データ・レートモードで動作するＳＤＲメモリにおいても、バースト長モードでデータの書込が行なわれる場合において、データの取込および内部書込データの生成を行なう回路部分に、上述のラッチ転送指示信号を与えることにより、正確に、高速クロック信号に同期して内部書込データをメモリ位置にかかわらず生成することができる。
【０２０４】
すなわち、ＳＤＲメモリのデータ書込時においても、内部書込データが内部クロック信号に従って転送されており、ライトドライバの活性化タイミングを、このラッチ転送指示信号に従って調整することにより、正確に、高速クロック時においても、データの書込を行なうことができる。
【０２０５】
【発明の効果】
以上のように、この発明に従えば、メモリ位置に応じて、内部書込データを生成するタイミングをメモリの位置情報に応じて調整するように構成しており、信号／データのフライトタイムがクロック信号のサイクル時間と同程度となった場合においても、正確に、内部書込データを生成することができ、メモリの安定な動作を保証することができる。
【０２０６】
すなわち、コントローラを基準とする位置を示す位置情報を生成する位置情報生成回路からの位置情報とコントローラから与えられる書込指示信号に従って、このコントローラから与えられるデータを取込むタイミングを調整してデータ取込指示信号を生成し、このデータ取込指示信号に従って外部データに対応する内部データを生成することにより、コントローラからの位置にかかわらず、データ取込タイミングをその位置情報において調整することができ、正確に、内部書込データを生成することができる。
【０２０７】
位置情報は、コントローラからモード指示信号に従って内部のレジスタ回路に設定することにより、正確にかつ容易に、半導体記憶装置内に位置情報をメモリ位置に応じて設定することができる。
【０２０８】
また、これに代えて、位置情報を、予め定められた端子に外部から固定的に与えることにより、位置情報設定シーケンスが不要となり、また容易に位置情報を設定することができる。また、半導体記憶装置内において位置情報を格納するレジスタ回路も不要となり、回路占有面積を低減することができる。
【０２０９】
また、コントローラから与えられるデータ取込タイミング信号とクロック信号との位相関係からこの位相情報を生成することにより、メモリの実際の動作環境に応じて正確に、データ取込指示信号を生成することができる。
【０２１０】
また、クロック信号の変化点におけるデータ取込タイミング信号の論理レベルに従って位置情報を生成することにより、簡易な回路構成で確実に、位置情報をこのデータ／信号のフライトタイムに応じて生成することができる。
【０２１１】
この位相関係検出をコントローラからのモード指示信号に従って行って、検出結果をレジスタ回路等に保持することにより、初期設定時などにおいて正確に位置情報を設定することができる。システム拡張時などにおいて、フライトタイムが変化する場合においても、コントローラの負荷を増加させることなく正確に各メモリの位置情報を生成して内部データのラッチ転送を行うことができる。
【０２１２】
また、これに代えて、情報の検出をデータアクセス指示が行われるとき、特にデータ書込が行われるときに、あわせて行うことにより、動作パラメータの変動などによりフライトタイムが変化した場合においても正確に位置情報を生成する。
【０２１３】
また、位置情報を、半導体記憶装置が同期動作するクロック信号の遅延量を設定する信号で構成することにより、コントローラからの距離に応じて正確にデータ取込みを行うタイミングを調整することができ、コントローラに対する位置に係らずに正確に内部データを転送することができる。
【０２１４】
この遅延量設定データをコントローラからのデータに従って生成することにより、正確にメモリのコントローラに対する位置に応じてクロック信号の遅延量を設定することができる。
【０２１５】
また、この遅延量を所定の端子の電圧に従って生成することにより、遅延量設定のシーケンスが不要となり、容易にメモリ位置に応じてクロック信号の遅延量を小占有面積で設定することができる。
【０２１６】
また、この遅延量に従ってクロック信号を遅延することにより、データ取込指示信号を正確にメモリ位置に応じたタイミングで生成することができる。
【０２１７】
また、位置情報を、半導体記憶装置が同期動作するクロック信号のエッジ選択信号で構成することにより、フライトタイムの長いデータに対しても正確に内部で取込んで内部データを生成することができる。
【０２１８】
また、エッジ選択信号をコントローラからのエッジ指定データを格納して生成することにより、正確にメモリ位置に応じた取込タイミングを設定することができる。
【０２１９】
また、エッジ選択信号を、所定の端子の電圧で生成することにより、エッジ選択信号を生成するためのシーケンスが不要となり、容易にエッジ選択信号を生成することができる。
【０２２０】
また、データ取込タイミングを、指定されたクロック信号のエッジに従って生成することにより正確にメモリ位置に応じてデータの取込転送を行うことができる。
【０２２１】
また、データ取込み指示信号を、クロック信号の遅延量を設定する遅延量設定信号に従ってクロック信号を遅延する遅延回路と、このクロック信号のエッジの立上がりエッジおよび立下がりエッジのいずれを選択するかを指定する信号に従ってクロック信号のエッジを選択する回路により生成することにより、高速クロック信号により、フライトタイムの影響が、隣接メモリ間においても大きく現れる場合においても、半導体記憶装置において正確に、コントローラから位置に応じた位置情報を生成して、正確にデータ取込を行なうことができる。
【０２２２】
また、このデータ取込指示信号を、クロック信号を遅延量設定回路により設定された遅延量だけ遅延して出力し、かつエッジ選択信号により生成されたエッジとデータ書込モード指示信号とに従って取込指示信号を生成することにより、正確にデータ書込時においてのみ遅延量およびエッジ選択の位置情報に応じたデータ取込指示信号を生成することができる。
【０２２３】
また、遅延量設定信号およびエッジ選択信号を、それぞれ、コントローラから与えられる遅延量設定データおよびエッジ選択データにより設定することにより、簡易な回路構成で確実に、これらの遅延量設定データおよびエッジ選択信号を生成することができる。
【０２２４】
また、これらのエッジ選択信号および遅延量設定信号を、所定の端子に固定的に与えられる信号に従って生成することにより、簡易な回路構成で確実に、遅延量設定信号およびエッジ選択信号を生成することができる。また、これらの信号を格納するためのレジスタ回路が特別に要求されないため、回路占有面積を低減することができる。
【０２２５】
また、入力回路においては、クロック信号の立上がりエッジおよび立下がりエッジに同期してデータを受けており、ＤＤＲモードにおいて、内部でデータの直列／並列変換を行なう場合に、正確に、書込指示信号に従って与えられたデータの取込を行って内部データの転送を行なうことができる。
【０２２６】
また、書込回路が、このデータ取込指示信号に従って直列／並列変換回路の出力データを同時に転送して内部書込データを生成することにより、内部で、並列書込データを正確に、転送することができる。
【０２２７】
また、クロック信号は、コントローラとは別に配置されたクロック発生回路から発生する場合、このクロック信号に対するフライトタイムの影響が大きい場合においても、正確に、半導体記憶装置内でデータ取込タイミングをコントローラからの指示に応じて調整することができ、コントローラの負荷を増大させることなく、クロック信号を各半導体記憶装置に転送して、各半導体記憶装置内において正確なデータの取込および内部書込データの生成を行なうことができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】 この発明におけるフライトタイムと位置情報との対応関係を概略的に示す図である。
【図３】 この発明に従う半導体記憶装置の動作を示すタイミング図である。
【図４】 図１に示す入力制御回路の構成の一例を示す図である。
【図５】 図４に示す入力制御回路の動作を示すタイミング図である。
【図６】 図４に示す入力制御回路の動作を示すタイミング図である。
【図７】 図１に示すバースト長カウンタの構成の一例を示す図である。
【図８】 図７に示すバースト長カウンタの動作を示すタイミング図である。
【図９】 図１に示す位置情報生成回路の構成の一例を示す図である。
【図１０】 図９に示す位置情報生成回路への位置情報設定動作タイミングを示す図である。
【図１１】 コントローラの要部の構成を概略的に示す図である。
【図１２】 図１１に示すコントローラの初期化シーケンスの動作フローを示す図である。
【図１３】 図４に示す入力制御回路の変更例を示す図である。
【図１４】 図１に示す位置情報生成回路の他の構成を概略的に示す図である。
【図１５】 図１に示す位置情報生成回路の他の構成の動作を示すタイミング図である。
【図１６】 図１５に示す動作を実現する位置情報生成回路の構成の一例を示す図である。
【図１７】 図１６に示す位置情報生成回路の動作を示すタイミング図である。
【図１８】 図１に示す位置情報生成回路のその他の構成の動作を示すタイミング図である。
【図１９】 図１８に示す動作タイミングを実現する位置情報生成回路の構成の一例を示す図である。
【図２０】 図１９に示す位置情報生成回路の動作を示すタイミング図である。
【図２１】 図１に示す入力制御回路の他の構成を示す図である。
【図２２】 図２１に示す入力制御回路の動作を示すタイミング図である。
【図２３】 図２１に示す位置情報を生成する回路の構成の一例を示す図である。
【図２４】 図２１に示す位置情報を生成する回路の他の構成を概略的に示す図である。
【図２５】 従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図２６】 図２５に示す入出力回路の入力部の構成を概略的に示す図である。
【図２７】 図２６に示す入力回路の動作を示すタイミング図である。
【図２８】 従来の半導体記憶装置を用いた処理システムの構成の一例を示す図である。
【図２９】 図２８に示す処理システムの動作を示すタイミング図である。
【図３０】 従来の半導体記憶装置のフライトタイムの問題点を説明するためのタイミング図である。
【図３１】 従来の半導体記憶装置の問題点を説明するためのタイミング図である。
【図３２】 従来の半導体記憶装置におけるデータストローブ信号の波形を概略的に示す図である。
【符号の説明】
１ メモリアレイ、２ 列選択回路、３ 書込回路、４ コマンドデコーダ、５ バースト長カウンタ、６ 書込制御回路、７ 位置情報生成回路、８ 入力制御回路、９ 入力回路、ＣＴＬ コントローラ、ＭＤ０−ＭＤ３ メモリ、１１ レジスタ、１２ ＥＸＮＯＲ回路、１３ 反転遅延回路、１４ ＮＡＮＤ回路、５０ マザーボード、５１ ボード上接地線、５２ ボード上電源線、５５，５５ａ，５５ｂ 位置情報設定端子、６２ ラッチ回路、７２ ラッチ回路、３０ モードレジスタ回路、ＲＧｉ，ＲＧｊ レジスタ回路、８０ 可変遅延回路、８２ パルス発生回路。
Claims (9)
- コントローラからの制御信号に従って動作する半導体記憶装置であって、
前記コントローラを基準とする位置を示す位置情報を生成する位置情報生成回路と、
前記位置情報生成回路から生成された位置情報と前記コントローラから与えられる書込指示信号とに従って、前記コントローラから与えられるデータに対応する内部データを生成するタイミングを調整してラッチ転送指示信号を生成するラッチ転送指示信号生成回路と、
前記ラッチ転送指示信号に従って、前記コントローラから与えられるデータに対応する内部データを生成する書込回路と、を備え、
当該半導体記憶装置は、クロック信号に同期して動作し、
前記位置情報生成回路は、少なくとも、前記コントローラから与えられるデータストローブ信号と前記クロック信号との位相関係に基づいて前記位置情報を生成する、半導体記憶装置。 - コントローラからの制御信号に従って動作する半導体記憶装置であって、
前記コントローラを基準とする位置を示す位置情報を生成する位置情報生成回路と、
前記位置情報生成回路から生成された位置情報と前記コントローラから与えられる書込指示信号とに従って、前記コントローラから与えられるデータに対応する内部データを生成するタイミングを調整してラッチ転送指示信号を生成するラッチ転送指示信号生成回路と、
前記ラッチ転送指示信号に従って、前記コントローラから与えられるデータに対応する内部データを生成する書込回路と、を備え、
当該半導体記憶装置は、クロック信号に同期して動作し、
前記位置情報生成回路は、少なくとも、前記クロック信号の変化点における、前記コントローラから与えられるデータストローブ信号の論理レベルに基づいて前記位置情報を生成する、半導体記憶装置。 - 前記位置情報生成回路は、前記コントローラからのモードレジスタセットコマンドに応答して、前記クロック信号に同期して前記コントローラから与えられる前記データストローブ信号を取込み、該取込んだデータストローブ信号に従って前記位置情報を生成する、請求項１又は２記載の半導体記憶装置。
- 前記位置情報生成回路は、前記コントローラから与えられるライトコマンドに応答して、前記コントローラから与えられる前記データストローブ信号を前記クロック信号に同期して取込み、該取り込んだデータストローブ信号に従って前記位置情報を生成する、請求項１又は２記載の半導体記憶装置。
- 前記位置情報生成回路は、前記位置情報として、前記クロック信号の立上りエッジおよび立下りエッジのいずれを選択するかを指定するエッジ選択信号を生成する、請求項１又は２記載の半導体記憶装置。
- 前記ラッチ転送指示信号生成回路は、前記エッジ選択信号に従って、前記クロック信号の応答すべきエッジを選択する回路を含む、請求項５記載の半導体記憶装置。
- 前記半導体記憶装置は、クロック信号の立上がりエッジおよび立下がりエッジに同期して前記コントローラから与えられたデータを受ける入力回路をさらに備える、請求項１又は２記載の半導体記憶装置。
- 前記入力回路は、前記コントローラからのデータストローブ信号に応答して、前記コントローラからシリアルに与えられたデータを交互に取込む直列／並列変換回路を備え、前記書込回路は、前記ラッチ転送指示信号に応答して、前記直列／並列変換回路の出力データを同時に転送して前記内部書込データを生成する、請求項７記載の半導体記憶装置。
- 前記クロック信号は、前記コントローラと別に配置されたクロック発生回路から発生される、請求項１から８のいずれかに記載の半導体記憶装置。
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